KR20150017600A - 반도체 메모리 소자 - Google Patents

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KR20150017600A
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손창만
이고현
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에스케이하이닉스 주식회사
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Abstract

본 기술에 따른 반도체 메모리 소자는 적어도 하나의 드레인 셀렉트 트랜지스터, 복수의 제1 메모리 셀들, 제1 연결 소자, 복수의 제2 메모리 셀들, 제2 연결 소자, 복수의 제3 메모리 셀들, 및 적어도 하나의 소스 셀렉트 트랜지스터가 직렬로 연결된 스트링을 포함한다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
일반적으로 반도체 메모리 소자는 기판 상에 메모리 셀들을 단층으로 형성하는 2차원 구조로 형성된다. 이러한 2차원 반도체 메모리 소자는 미세 패턴 형성 기술로 메모리 셀들 각각이 점유하는 평면적을 줄여서 메모리 셀들의 집적도를 향상시킨다.
상술한 2차원 반도체 메모리 소자의 집적도 향상 기술이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 다층으로 적층하는 3차원 반도체 메모리 소자가 제안된 바 있다. 3차원 반도체 메모리 소자는 메모리 셀들 각각이 점유하는 평면적을 줄이지 않더라도 메모리 셀들의 집적도를 향상시킬 수 있다. 이러한, 3차원 반도체 메모리 소자는 상용화를 위해 다양한 측면에서 연구 개발이 필요하다.
본 발명의 실시예는 신뢰성이 향상되고 제조 공정의 난이도를 낮출 수 있는 반도체 메모리 소자를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자는 적어도 하나의 드레인 셀렉트 트랜지스터, 복수의 제1 메모리 셀들, 제1 연결 소자, 복수의 제2 메모리 셀들, 제2 연결 소자, 복수의 제3 메모리 셀들, 및 적어도 하나의 소스 셀렉트 트랜지스터가 직렬로 연결된 스트링을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자는 제1 연결 소자; 상기 제1 연결 소자로부터 상부로 돌출된 제1 채널막; 상기 제1 채널막을 감싸면서 적층된 제1 메모리 셀들; 상기 제1 채널막을 감싸면서 상기 제1 메모리 셀들 상에 적층된 적어도 하나의 드레인 셀렉트 트랜지스터; 상기 제1 연결 소자로부터 상부로 돌출된 제2 채널막; 상기 제2 채널막을 감싸면서 적층된 제2 메모리 셀들; 상기 제2 채널막 상에서 상기 제2 채널막에 연결된 제2 연결 소자; 상기 제2 연결 소자로부터 하부로 돌출된 제3 채널막; 상기 제3 채널막을 감싸면서 적층된 제3 메모리 셀들; 및 상기 제3 채널막을 감싸면서 상기 제3 메모리 셀들 하부에 적층된 적어도 하나의 소스 셀렉트 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 소자는 제1 파이프 게이트; 상기 제1 파이프 게이트와 동일층에 형성된 공통 소스 라인; 상기 제1 파이프 게이트 및 상기 공통 소스 라인 상에 상기 제1 파이프 게이트 및 상기 공통 소스 라인으로부터 이격되어 형성된 제2 파이프 게이트; 상기 제2 파이프 게이트 상에 상기 제2 파이프 게이트로부터 이격되어 형성된 비트 라인; 상기 비트 라인과 상기 제1 파이프 게이트 사이에서 직렬로 연결된 제1 메모리 셀들; 상기 제1 파이프 게이트와 상기 제2 파이프 게이트 사이에서 직렬로 연결된 제2 메모리 셀들; 및 상기 제2 파이프 게이트와 상기 공통 소스 라인 사이에서 직렬로 연결된 제3 메모리 셀들을 포함할 수 있다.
본 기술은 각각 분할된 열에 적층된 제1 내지 제3 메모리 셀들로 스트링을 형성하므로 스트링의 높이를 낮출 수 있다. 이로써, 본 기술은 스트링의 높이가 높아짐에 따라 증가되는 공정 난이도를 낮출 수 있다. 또한, 본 기술은 공정 난이도를 낮추어 공정의 재현성을 높일 수 있으므로 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 라인 배치를 나타내는 평면도이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 사시도이다.
도 4a 내지 도 4d는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 6은 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 8은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 9는 본 발명의 제5 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 비트 라인(BL), 공통 소스 라인(CSL), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 배치된 스트링(ST)을 포함한다. 스트링(ST)은 비트 라인(BL) 및 공통 소스 라인(CSL)에 복수로 연결될 수 있다. 공통 소스 라인(CSL)에 연결된 복수의 스트링들(ST)은 서로 대칭된 구조를 갖는다. 예를 들어, 공통 소스 라인(CSL)의 일측에 연결된 제1 스트링과 공통 소스 라인(CSL)의 타측에 연결된 제2 스트링은 서로 대칭된 구조를 갖는다.
스트링들(ST) 각각은 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 복수의 제1 메모리 셀들(MC1), 제1 연결 소자인 제1 파이프 게이트(PG1), 복수의 제2 메모리 셀들(MC2), 제2 연결 소자인 제2 파이프 게이트(PG2), 복수의 제3 메모리 셀들(MC3), 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함한다. 제1 및 제2 파이프 게이트(PG1, PG2)는 도전 패턴이다. 제1 메모리 셀들(MC1) 및 드레인 셀렉트 트랜지스터(DST)는 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2) 사이에 적층될 수 있다. 제2 메모리 셀들(MC2)은 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2) 사이에 적층될 수 있다. 소스 셀렉트 트랜지스터(SST)와 제3 메모리 셀들(MC3)은 제2 파이프 게이트(PG2) 하부에 적층될 수 있다. 이와 같이 본 발명의 제1 실시 예는 서로 다른 열에 적층된 제1 내지 제3 메모리 셀들(MC1, MC2, MC3)을 제1 내지 제3 메모리 셀들(MC1, MC2, MC3) 상하로 어긋나게 배치된 제1 및 제2 파이프 게이트(PG1, PG2)를 통해 직렬 연결하여 스트링(ST)을 형성한다. 이에 따라, 본 발명의 제1 실시 예는 스트링(ST)의 높이를 낮출 수 있으므로 스트링(ST)의 제조 공정 난이도를 낮출 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 라인 배치를 나타내는 평면도이다. 도 3은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 사시도이다. 특히, 도 2 및 도 3은 메모리 셀 어레이 영역의 일부를 도시한 도면이다. 도 3에서는 설명의 편의를 위해 절연막에 대한 도시는 생략하였다.
도 2 및 도 3을 참조하면, 제1 파이프 게이트(PG1),제1 메모리 셀들(MC1)의 게이트들에 연결된 제1 워드 라인들(WL1), 드레인 셀렉트 트랜지스터(DST)의 게이트에 연결된 드레인 셀렉트 라인(DSL), 제2 메모리 셀들(MC2)의 게이트들에 연결된 제2 워드 라인들(WL2), 제2 파이프 게이트(PG2), 제3 메모리 셀들(MC3)의 게이트들에 연결된 제3 워드 라인들, 소스 셀렉트 트랜지스터(SST)의 게이트에 연결된 소스 셀렉트 라인(SSL), 및 공통 소스 라인(CSL)은 메모리 셀 어레이 영역 내에서 일 방향을 따르는 라인 형태로 형성될 수 있다.
제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)은 동일층에 배치된다. 이로써, 공통 소스 라인(CSL)은 제1 파이프 게이트(PG1)와 동시에 패터닝 될 수 있으므로 마스크 공정 수를 절감할 수 있다.
제1 워드 라인들(WL1)은 제1 파이프 게이트(PG1)의 일측 상에 적층된다. 드레인 셀렉트 라인(DSL)은 제1 워드 라인들(WL1) 상에 적층된다. 드레인 셀렉트 라인(DSL)과 제1 워드 라인들(WL1)은 제1 관통 구조물(133A)에 의해 관통될 수 있다.
제1 관통 구조물(133A)은 제1 워드 라인들(WL1) 및 드레인 셀렉트 라인(DSL)의 길이 방향을 따라 다수로 형성될 수 있다. 제1 관통 구조물(133A)은 제1 파이프 게이트(PG1)와 비트 라인(BL) 사이에 연결된다. 비트 라인(BL)과 제1 관통 구조물(133A) 사이에는 드레인 콘택 플러그(DCT)가 더 형성될 수 있다.
제2 워드 라인들(WL2)은 제1 파이프 게이트(PG1)의 타측 상에 적층된다. 제2 워드 라인들(WL2)은 제2 관통 구조물(133B)에 의해 관통될 수 있다.
제2 관통 구조물(133B)은 제2 워드 라인들(WL2)의 길이 방향을 따라 다수로 형성될 수 있다. 제2 관통 구조물(133B)은 제2 파이프 게이트(PG2)에 연결된다.
제2 파이프 게이트(PG2)는 제2 워드 라인들(WL2) 상에 적층된다. 제2 파이프 게이트(PG2)는 그 일측이 제2 워드 라인들(WL2)에 중첩될 수 있다.
제3 워드 라인들(WL3)은 제2 파이프 게이트(PG2)의 타측 하부에 적층된다. 소스 셀렉트 라인(SSL)은 제3 워드 라인들(WL3) 하부에 적층된다. 제3 워드 라인들(WL3)과 소스 셀렉트 라인(SSL)은 제3 관통 구조물(133C)에 의해 관통될 수 있다.
제3 관통 구조물(133C)은 제3 워드 라인들(WL3) 및 소스 셀렉트 라인(SSL)의 길이 방향을 따라 다수로 형성될 수 있다. 제3 관통 구조물(133C)은 제2 파이프 게이트(PG2)와 공통 소스 라인(CSL) 사이에 연결된다.
상기에서 제3 워드 라인들(WL3) 및 소스 셀렉트 라인(SSL)은 2열의 제3 관통 구조물(133C)을 감쌀 수 있도록 제1 및 제2 워드 라인들(WL1, WL2)과 드레인 셀렉트 라인(DSL)보다 넓은 폭으로 형성될 수 있다.
비트 라인(BL)은 제2 파이프 게이트(PG2) 상에 복수로 형성될 수 있다. 비트 라인(BL)은 메모리 셀 어레이 영역 내에서 제2 파이프 게이트(PG2)와 교차되는 방향을 따라 라인 형태로 형성될 수 있다.
상기에서 제1 내지 제3 관통 구조물(133A 내지 133C) 각각은 채널막을 포함한다. 채널막은 드레인 셀렉트 트랜지스터(DST), 제1 내지 제3 메모리 셀들(MC1, MC2, MC3), 및 소스 셀렉트 트랜지스터(SST)의 채널 영역을 제공한다. 제1 내지 제3 워드 라인들(WL1, WL2, WL3) 각각과 채널막 사이의 계면, 드레인 셀렉트 라인(DSL)과 채널막 사이의 계면, 소스 셀렉트 라인(SSL)과 채널막 사이의 계면에는 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함하는 다층막이 형성될 수 있다. 터널 절연막은 채널막의 측벽을 감싸며 형성되거나, 제1 내지 제3 워드 라인들(WL1), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL) 각각을 감싸며 형성될 수 있다. 데이터 저장막은 터널 절연막에 접하여 채널막의 측벽을 감싸며 형성되거나, 제1 내지 제3 워드 라인들(WL1), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL) 각각을 감싸며 형성될 수 있다. 블로킹 절연막은 데이터 저장막에 접하여 채널막의 측벽을 감싸며 형성되거나, 제1 내지 제3 워드 라인들(WL1), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL) 각각을 감싸며 형성될 수 있다.
도 4a 내지 도 4d는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)을 형성한다. 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)은 상부에 제1 층간 절연막(미도시)이 형성된 반도체 기판(미도시) 상에 형성될 수 있다. 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)은 제1 층간 절연막상에 제2 층간 절연막(111)을 형성한 후, 제2 층간 절연막(111)을 식각하여 트렌치들을 형성하고 그 트렌치들 내부를 도전물질로 채워서 형성할 수 있다. 또는 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)은 반도체 기판 상에 도전막을 형성한 후, 도전막을 패터닝하여 형성할 수 있다. 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL) 패터닝 후, 이들 사이를 절연하는 제2 층간 절연막(111)을 형성할 수 있다. 제1 파이프 게이트(PG1)는 복수로 형성될 수 있다. 공통 소스 라인(CSL)은 서로 이웃한 제1 파이프 게이트들(PG1) 사이에 배치될 수 있다.
이어서, 제1 파이프 게이트(PG1) 및 공통 소스 라인(CSL)과 제2 층간 절연막(111)에 제3 층간 절연막(113)을 형성하고, 제3 층간 절연막(113) 상에 제1 물질막(121) 및 제2 물질막(125)을 교대로 적층하여 적층 구조(120)를 형성한다. 제1 물질막(121) 및 제2 물질막(125)은 서로 다른 식각 선택비를 갖는 물질로 형성된다. 또한, 제1 및 제2 물질막(121, 125) 중 어느 하나는 희생막일 수 있다. 제1 물질막(121)이 희생막으로 이용되는 경우, 제2 물질막(125)은 제4 층간 절연막으로 이용될 수 있다. 이 때, 제1 물질막(121)은 질화막으로 형성될 수 있고, 제2 물질막(125)은 산화막으로 형성될 수 있다. 제2 물질막(125)이 희생막으로 이용되는 경우, 제1 물질막(121)은 게이트용 도전막으로 이용될 수 있다. 이 때, 제2 물질막(125)은 언도프트 폴리 실리콘막으로 형성될 수 있고, 제1 물질막(121)은 도프트 폴리 실리콘막일 수 있다. 이하의 도면에서는 설명의 편의를 위해 제1 물질막(121)이 희생막으로 이용되고, 제2 물질막(125)이 제4 층간 절연막으로 이용되는 경우를 예로 들어 도시하였다. 상기에서, 제1 물질막(121) 및 제2 물질막(125)의 적층 수는 형성하고자 하는 스트링을 구성하는 메모리 셀들의 개수보다 작게 형성된다. 다시 말해 적층 구조(120)의 높이는 형성하고자 하는 스트링의 길이보다 작게 형성되며, 보다 구체적으로 적층 구조(120)의 높이는 형성하고자 하는 스트링 길이의 1/3로 형성된다.
적층 구조(120) 형성 후, 마스크 공정으로 적층 구조(120) 및 제3 층간 절연막(113)을 식각하여 적층 구조(120) 및 제3 층간 절연막(113)을 관통하는 제1 내지 제3 홀(131A, 131B, 131C)을 형성한다. 제1 홀(131A)은 제1 파이프 게이트(PG1)의 일측을 개구시키는 것이며, 제2 홀(131B)은 제1 파이프 게이트(PG1)의 타측을 개구시키는 것이며, 제3 홀(131C)은 공통 소스 라인(CSL)을 개구시키는 것이다. 특히, 제3 홀(131C)은 제2 홀(131B)에 인접한 공통 소스 라인(CSL) 양 측부에 형성될 수 있다. 적층 구조(120)의 높이가 스트링 길의 1/3 정도로 낮아진 상태이므로, 제1 내지 제3 홀(131A, 131B, 131C) 형성을 위한 식각 공정 난이도를 낮출 수 있으며, 식각 마진이 확보될 수 있다. 또한, 식각 마진이 확보되므로 제1 내지 제3 홀(131A, 131B, 131C)의 폭을 좁힐 수 있으며, 이로써 반도체 메모리 소자가 차지하는 평면적을 줄여 반도체 메모리 소자의 사이즈를 줄일 수 있다.
제1 내지 제3 홀(131A, 131B, 131C) 형성 후, 제1 내지 제3 홀(131A, 131B, 131C)을 채우는 제1 내지 제3 관통 구조물(133A, 133B, 133C)을 형성한다. 제1 내지 제3 관통 구조물(133A, 133B, 133C) 각각은 채널막(137A, 137B, 137C)을 포함한다. 이하, 설명의 편의를 위해 채널막(137A, 137B, 137C)을 제1 홀(131A) 내부의 제1 채널막(137A), 제2 홀(131B) 내부의 제2 채널막(137B), 및 제3 홀(131C) 내부의 제3 채널막(137C)으로 구분한다. 제1 내지 제3 채널막(137A, 137B, 137C)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 제1 내지 제3 채널막(137A, 137B, 137C)은 제1 내지 제3 홀(131A, 131B, 131C)의 중심 영역을 개구시키며 제1 내지 제3 홀(131A, 131B, 131C)의 측벽을 따라 형성되거나, 제1 내지 제3 홀(131A, 131B, 131C)을 채우도록 형성될 수 있다. 제1 내지 제3 홀(131A, 131B, 131C)의 중심 영역이 개구된 경우, 제1 내지 제3 홀(131A, 131B, 131C)의 중심 영역은 절연물로 채워질 수 있다. 상술한 공정에 따라, 제1 및 제2 채널막(137A)은 제1 파이프 게이트(PG1)로부터 상부로 돌출된 구조가 된다.
상기에서 제1 내지 제3 채널막(137A, 137B, 137C)을 형성하기 전, 제1 내지 제3 홀(131A, 131B, 131C)의 측벽을 따라 박막(135)을 형성할 수 있다. 박막(135)은 터널 절연막으로 이루어진 단일막이거나, 데이터 저장막 및 터널 절연막으로 이루어진 다층막이거나, 블로킹 절연막, 데이터 저장막 및 터널 절연막으로 이루어진 다층막일 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있으며, 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막일 수 있으며, 블로킹 절연막은 산화막일 수 있다.
이어서, 적층 구조(120)를 식각하여 제1 및 제2 관통 구조물(133A, 133B) 사이와 제2 및 제3 관통 구조물(133B, 133C) 사이의 적층 구조(120)를 관통하는 슬릿(141)을 형성한다. 이 때, 도면에 도시하진 않았으나, 서로 이웃한 제3 관통 구조물들(133C) 사이에도 슬릿(141)을 더 형성할 수 있다. 슬릿(141)은 제1 및 제2 물질막들(121, 125)의 측벽을 노출시킨다.
도 4b를 참조하면, 슬릿(141)을 통해 노출된 제1 물질막(121) 및 제2 물질막(125) 중 어느 하나를 선택적으로 제거하여 리세스 영역(143)을 형성한다. 예를 들어, 슬릿(141)을 통해 제1 물질막(121)을 제거하여 리세스 영역(143)을 형성한다.
도 4c를 참조하면, 리세스 영역(143)을 도전물질로 채워 도전 패턴들(151)을 형성한다. 도전 패턴들(151)은 도 2 및 도 3에서 상술한 제1 내지 제3 워드 라인들(WL1, WL2, WL3), 소스 셀렉트 라인(SSL), 및 드레인 셀렉트 라인(DSL)으로 이용되는 패턴들이다. 도 4a에서 상술한 공정에서 제1 내지 제3 채널막(137A, 137B, 137C)을 형성하기 전 박막(135)을 형성하지 않았다면, 도전 패턴들(151)을 형성하기 전, 리세스 영역(143)의 표면을 따라 도 4a에서 상술한 박막(135)을 형성할 수 있다. 이로써 제1 내지 제3 채널막(137A, 137B, 137C) 각각과 도전 패턴들(151)의 계면에 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함하는 다층막이 배치될 수 있도록 한다.
상술한 바와는 달리, 제2 물질막(125)을 제거하여 리세스 영역을 형성한 경우, 리세스 영역을 제4 층간 절연막용 절연물로 채울 수 있다.
리세스 영역을 도전물 또는 절연물로 채운 후, 슬릿(141)을 갭필 절연막(161)으로 채우고, 제2 및 제3 채널막(137B, 137C)을 연결하는 제2 파이프 게이트(PG2)를 제2 및 제3 채널막(137B, 137C) 상에 형성한다. 이로써, 제2 및 제3 채널막(137B, 137C)은 제2 파이프 게이트(PG2)로부터 하부로 돌출된 구조가 된다. 제2 파이프 게이트(PG2)는 제5 층간 절연막(163)을 형성한 후, 제5 층간 절연막(163)을 식각하여 트렌치들을 형성하고 그 트렌치들 내부를 도전물질로 채워서 형성할 수 있다. 또는 제2 파이프 게이트(PG2)는 도전막을 형성한 후, 도전막을 패터닝하여 형성할 수 있다. 제2 파이프 게이트(PG2)를 복수로 패터닝 한 후, 제2 파이프 게이트들(PG2) 사이를 절연하는 제5 층간 절연막(163)을 형성할 수 있다.
도 4d를 참조하면, 제2 파이프 게이트(PG2) 및 제5 층간 절연막(163) 상에 제6 층간 절연막(165)을 형성한다. 이 후, 제6 층간 절연막(165) 및 제5 층간 절연막(163)을 관통하는 콘택홀을 형성한다. 이어서 콘택홀을 도전물로 채워 제1 채널막(137A)에 연결된 드레인 콘택 플러그(DCT)를 형성한다.
이 후, 드레인 콘택 플러그(DCT) 상에 드레인 콘택 플러그(DCT)에 연결된 비트 라인(BL)을 형성한다. 비트 라인(BL)은 제7 층간 절연막(미도시)을 형성한 후, 제7 층간 절연막을 식각하여 트렌치를 형성하고 그 트렌치 내부를 도전물질로 채워서 형성할 수 있다. 또는 비트 라인(BL)은 도전막을 형성한 후, 도전막을 패터닝하여 형성할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 비트 라인(BL), 공통 소스 라인(CSL), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 배치된 스트링(ST)을 포함한다. 스트링(ST)은 비트 라인(BL) 및 공통 소스 라인(CSL)에 복수로 연결될 수 있다. 공통 소스 라인(CSL)에 연결된 복수의 스트링들(ST)은 서로 대칭된 구조를 갖는다. 예를 들어, 공통 소스 라인(CSL)의 일측에 연결된 제1 스트링과 공통 소스 라인(CSL)의 타측에 연결된 제2 스트링은 서로 대칭된 구조를 갖는다.
본 발명의 제2 실시 예에 따른 스트링들(ST) 각각은 제1 연결 소자인 파이프 트랜지스터(Ptr), 파이프 트랜지스터(Ptr)의 파이프 채널막(237P)에 연결되어 상부 방향으로 연장되어 형성된 제1 및 제2 채널막(237A, 237B), 제2 채널막(237B) 상에 연결되며 제2 연결 소자인 제2 파이프 게이트(PG2), 제2 파이프 게이트(PG2) 하부에 연결되어 제2 채널막(237B)에 나란하게 형성된 제3 채널막(237C), 제1 내지 제3 채널막(237A, 237B, 237C) 각각을 감싸며 교대로 적층된 도전 패턴들(251) 및 층간 절연막들(225)을 포함한다. 제1 내지 제3 채널막(237A, 237B, 237C) 각각과 도전 패턴들(251) 사이의 계면에는 박막(235)이 더 형성된다.
파이프 트랜지스터(Ptr)는 제1 파이프 게이트(PG2), 제1 파이프 게이트(PG2) 내부에 형성된 파이프 채널막(237P), 파이프 채널막(237P)과 제2 파이프 게이트(PG2) 사이의 계면까지 연장된 박막(235)을 포함한다. 파이프 트랜지스터(Ptr)는 공통 소스 라인(CSL)과 동일층에 형성된다. 특히, 파이프 트랜지스터(Ptr)의 제1 파이프 게이트(PG2)와 공통 소스 라인(CSL)은 동일층에 형성되며, 동시에 패터닝될 수 있다. 이로써, 본 발명의 제2 실시 예는 공통 소스 라인(CSL)을 형성하기 위한 별도의 마스크 공정을 생략할 수 있으므로 마스크 공정 수를 절감할 수 있다.
제1 채널막(237A)을 감싸는 도전 패턴들(251) 중 최상층으로부터 적어도 어느 하나의 도전 패턴은 드레인 셀렉트 트랜지스터의 게이트에 연결된 드레인 셀렉트 라인이고, 그 하부의 도전 패턴들은 제1 메모리 셀들의 게이트들에 연결된 제1 워드 라인들일 수 있다. 제1 메모리 셀들 및 드레인 셀렉트 트랜지스터는 제1 실시 예에서와 같이 제1 채널막(237A)을 따라 제1 연결 소자 상에 적층된다. 다만, 본 발명의 제1 실시예의 제1 연결 소자는 도전 패턴인 제1 파이프 게이트인데 반해, 본 발명의 제2 실시예의 제1 연결 소자는 트랜지스터 구조를 갖춘 파이프 트랜지스터(Ptr)이다.
제2 채널막(237B)을 감싸는 도전 패턴들(251)은 제2 메모리 셀들의 게이트들에 연결된 제2 워드 라인들일 수 있다. 제2 메모리 셀들은 제1 실시 예에서와 같이 제2 채널막(237B)을 따라 제1 연결 소자 및 제2 연결 소자 사이에 적층된다. 본 발명의 제2 실시 예에 따른 제1 연결 소자는 본 발명의 제1 실시 예에서와 다르게 파이프 트랜지스터(Ptr)이며 제2 연결 소자는 본 발명의 제1 실시 예에서와 같이 제2 파이프 게이트(PG2)이다.
제3 채널막(237C)을 감싸는 도전 패턴들(251) 중 최하층으로부터 적어도 어느 하나의 도전 패턴은 소스 셀렉트 트랜지스터의 게이트에 연결된 소스 셀렉트 라인이고, 그 상부의 도전 패턴들은 제3 메모리 셀들의 게이트들에 연결된 제3 워드 라인들일 수 있다. 제3 메모리 셀들 및 소스 셀렉트 트랜지스터는 제1 실시 예에서와 같이 제3 채널막(237C)을 따라 제2 파이프 게이트(PG2) 하부에 적층된다. 이와 같이 본 발명의 제2 실시 예는 서로 다른 열에 적층된 제1 내지 제3 메모리 셀들을 제1 내지 제3 메모리 셀들 상하로 어긋나게 배치된 파이프 트랜지스터(Ptr)및 제2 파이프 게이트(PG2)를 통해 직렬 연결하여 스트링(ST)을 형성한다. 이에 따라, 본 발명의 제2 실시 예는 스트링(ST)의 높이를 낮출 수 있으므로 스트링(ST)의 제조 공정 난이도를 낮출 수 있다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제1 파이프 게이트(PG1), 도전 패턴들(251), 공통 소스 라인(CSL), 비트 라인(BL)의 레이아웃은 도 2 및 도 3에서 상술한 바와 동일하다. 본 발명의 제2 실시 예에 따른 비트 라인(BL)은 제1 실시 예에서와 같이 드레인 콘택 플러그(DCT)를 통해 제1 채널막(237A)에 연결된다.
이하, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.
먼저, 도 4a에서 상술한 바와 동일한 공정으로 반도체 기판(미도시)의 제1 층간 절연막(미도시) 상에 제1 파이프 게이트(PG1), 공통 소스 라인(CSL), 및 제2 층간 절연막(211)을 형성한다.
이 후, 제1 파이프 게이트(PG1)를 식각하여 제1 파이프 게이트(PG1) 내부에 트렌치를 형성하고 트렌치를 희생막으로 채운다. 이어서, 제3 층간 절연막(213)을 형성한다.
이 후, 도 4a에서 상술한 바와 같이 제3 층간 절연막(213) 상에 제1 물질막(미도시)및 제2 물질막(225)을 교대로 적층하여 적층 구조를 형성하고, 적층 구조를 관통하여 제1 파이프 게이트(PG1) 내에 형성된 희생막을 개구하는 제1 및 제2 홀과, 공통 소스 라인(CSL)을 개구하는 제3 홀을 형성한다. 이어서, 제1 파이프 게이트(PG1) 내부의 희생막을 제거한다.
제1 파이프 게이트(PG1) 내부의 희생막 제거 후, 도 4a에서 상술한 바와 같이 박막(235) 및 반도체막을 제1 내지 제3 홀 뿐 아니라 제1 파이프 게이트(PG1)의 트렌치 내부에 형성된다. 이 때, 제1 파이프 게이트(PG1) 내부에 형성된 반도체막을 파이프 채널막(237P)으로 정의하고, 제1 홀 내에 형성된 반도체막을 제1 채널막(237A)으로 정의하고, 제2 홀 내에 형성된 반도체막을 제2 채널막(237B)으로 정의하고, 제3 홀 내에 형성된 반도체막을 제3 채널막(237C)으로 정의한다.
이 후 실시되는 슬릿 형성 공정, 갭 필 절연막(261) 형성 공정, 도전 패턴(251) 형성 공정, 제2 파이프 게이트(PG2) 형성 공정, 제5 층간 절연막(263) 형성 공정, 제6 층간 절연막(165)을 형성 공정, 드레인 콘택 플러그(DCT) 형성 공정, 및 비트 라인(BL) 형성 공정을 제1 실시 예에서와 동일하다.
한편, 도면에 도시하진 않았으나 제1 및 제2 실시 예의 제2 연결 소자는 트랜지스터 구조를 갖춘 파이프 트랜지스터로 대체될 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 회로도이다.
도 6을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 비트 라인(BL), 공통 소스 라인(CSL), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 배치된 스트링(ST)을 포함한다. 스트링(ST)은 비트 라인(BL) 및 공통 소스 라인(CSL)에 복수로 연결될 수 있다. 공통 소스 라인(CSL)에 연결된 복수의 스트링들(ST)은 서로 대칭된 구조를 갖는다. 예를 들어, 공통 소스 라인(CSL)의 일측에 연결된 제1 스트링과 공통 소스 라인(CSL)의 타측에 연결된 제2 스트링은 서로 대칭된 구조를 갖는다. 스트링들(ST) 각각의 구조는 도 1에서 상술한 바와 동일하다.
본 발명의 제3 실시 예는 공통 소스 라인(CSL)의 디스차지 동작을 위해 공통 소스 라인(CSL) 하부에 연결된 디스차지 회로(300)를 더 포함한다. 디스차지 회로(300)는 공통 소스 라인(CSL)에 드레인이 연결되고, 접지 전원단에 소스가 연결되며, 온/오프 전압이 인가되는 게이트 전압 공급단에 게이트가 연결된 트랜지스터일 수 있다.
본 발명의 제3 실시 예는 공통 소스 라인(CSL) 하부에 공통 소스 라인(CSL)의 디스차지 회로(300)를 형성함으로써 공통 소스 라인(CSL)과 디스차지 회로(300)간 거리를 좁힐 수 있다. 이에 따라, 본 발명의 제3 실시 예는 공통 소스 라인(CSL)과 디스차지 회로(300)의 연결부 저항을 감소시켜 3차원 반도체 메모리 소자의 동작 신뢰성을 개선할 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 7을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL) 하부에 연결된 트랜지스터(309)를 포함한다. 트랜지스터(309)는 반도체 기판(301) 상에 형성된 게이트 절연막(303), 게이트 절연막(303) 상에 형성된 게이트(305), 게이트(305) 일측의 반도체 기판(301) 내에 불순물을 주입하여 형성된 드레인(D), 및 게이트(309) 타측의 반도체 기판(301) 내에 불순물을 주입하여 형성된 소스(S)를 포함한다. 게이트(305)는 공통 소스 라인(CSL) 하부에서 분할될 수 있다.
공통 소스 라인(CSL)과 트랜지스터(309)는 트랜지스터(309)의 드레인(D)과 공통 소스 라인(CSL) 사이에 형성된 제1 콘택 플러그(CT1)를 통해 연결될 수 있다.
트랜지스터(309)의 소스(S)는 소스(S) 상부에 연결되어 반도체 기판(301)에 대해 수직한 방향으로 연장된 제2 콘택 플러그(CT2)와, 제2 콘택 플러그(CT2) 상에 연결되며 도면에 도시되지 않은 접지 전원단에 연결된 연결 패턴(P1)을 통해 접지 접원단에 전기적으로 연결될 수 있다. 제2 콘택 플러그(CT2)는 메모리 블록 경계에 형성될 수 있다.
본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 스트링(ST) 구조는 본 발명의 제1 실시 예에서와 동일하다.
이하, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.
먼저, 반도체 기판(301) 상에 게이트 절연막(303)을 형성한다. 이 후, 게이트 절연막(303) 상에 도전막을 증착한 후 이를 패터닝하여 게이트(305)를 형성한다. 이어서, 게이트(305)를 마스크로 게이트(305) 양측의 반도체 기판(301) 내에 불순물을 주입하여 소스 및 드레인(S, D)을 형성한다. 이로써, 공통 소스 라인(CSL)의 디스차지를 위한 트랜지스터(305)가 형성된다.
이 후, 트랜지스터(305)를 덮는 제1 층간 절연막(307)을 형성하고, 제1 층간 절연막(307)을 관통하여 트랜지스터(305)의 드레인(D)에 연결된 제1 콘택 플러그(CT2)를 형성한다.
이 후, 도 4a에서 상술한 바와 동일한 공정으로 제1 층간 절연막(307) 상에 제1 파이프 게이트(PG1), 공통 소스 라인(CSL), 및 제2 층간 절연막(311)을 형성한다. 이 때 공통 소스 라인(CSL)은 제1 콘택 플러그(CT2)에 연결되도록 형성된다.
이 후, 도 4a에서 상술한 바와 동일한 공정으로 제3 층간 절연막(313), 적층 구조, 박막(335), 제1 내지 제3 채널막(337A, 337B, 337C), 및 슬릿을 형성한다.
이어서, 도 4b 및 도 4c에서 상술한 바와 동일한 공정으로 도전 패턴(351) 또는 제4 층간 절연막(325)을 형성한다. 그리고 나서, 도 4c에서 상술한 바와 동일한 공정으로 갭 필 절연막(361)을 형성한다.
갭 필 절연막(361) 형성 후, 갭 필 절연막(361), 제1 내지 제3 층간 절연막(307, 311, 313), 및 게이트 절연막(303)을 관통하여 트랜지스터(309)의 소스(S)에 접속된 제2 콘택 플러그(CT2)를 형성할 수 있다.
이 후, 도 4c에서 상술한 바와 동일한 공정으로 제2 파이프 게이트(PG2), 제5 층간 절연막(363)을 형성한다. 제2 파이프 게이트(PG2) 형성 시, 제2 파이프 게이트(PG2)와 동일한 도전막으로 제2 콘택 플러그(CT2)에 연결된 연결 패턴(P1)을 형성할 수 있다.
이어서, 도 4d에서 상술한 바와 동일한 공정으로 제6 층간 절연막(365), 드레인 콘택 플러그(DCT), 및 비트 라인(BL)을 형성할 수 있다.
한편, 도면에 도시하진 않았으나 제3 실시 예의 제1 및 제2 연결 소자 중 적어도 어느 하나는 트랜지스터 구조를 갖춘 파이프 트랜지스터로 대체될 수 있다.
도 8은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 8을 참조하면, 본 발명의 제4 실시 예에 따른 반도체 메모리 소자는 비트 라인(BL), 공통 소스 라인(CSL), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 배치된 스트링(ST)을 포함한다. 스트링(ST)은 비트 라인(BL) 및 공통 소스 라인(CSL)에 복수로 연결될 수 있다. 공통 소스 라인(CSL)에 연결된 복수의 스트링들(ST)은 서로 대칭된 구조를 갖는다. 예를 들어, 공통 소스 라인(CSL)의 일측에 연결된 제1 스트링과 공통 소스 라인(CSL)의 타측에 연결된 제2 스트링은 서로 대칭된 구조를 갖는다. 본 발명의 제4 실시 예에 따른 스트링(ST)의 구조는 본 발명의 제1 실시 예에서와 동일하다.
한편, 본 발명의 제4 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL)상에 적층되어 공통 소스 라인(CSL)에 연결된 복수의 트랜지스터들(TR)을 더 포함한다.
복수의 트랜지스터들(TR)은 공통 소스 라인(CSL)의 디스차지 동작을 위해 디스차지 회로를 구성한다. 디스차지 회로를 구성하는 복수의 트랜지스터들(TR)은 공통 소스 라인(CSL) 상에 적층된 게이트 패턴들(451), 게이트 패턴들(451)을 관통하여 하단이 공통 소스 라인(CSL)에 연결된 제4 채널막(473), 제4 채널막(473)의 측벽을 감싸며 게이트 패턴들(451)과 제4 채널막(473) 사이에 형성된 게이트 절연막(471)을 포함한다. 제4 채널막(473)은 접지 전원단(미도시)에 연결된 제1 연결 패턴(P1)에 연결되어 접지 전원단에 전기적으로 연결될 수 있다. 서로 인접한 게이트 패턴들(451) 사이에는 제4 층간 절연막(453)이 형성될 수 있다.
상기에서 게이트 패턴들(451) 및 제4 층간 절연막(453)은 콘택 플러그(481)에 의해 관통될 수 있다. 콘택 플러그(481)의 상단은 게이트 전압 공급단(미도시)에 연결된 제2 연결 패턴(P2)에 연결되어, 게이트 전압 공급단에 전기적으로 연결될 수 있다. 이에 따라, 게이트 패턴들(451)은 콘택 플러그(481)를 통해 게이트 전압 공급단에 공통으로 연결될 수 있다.
본 발명의 제4 실시 예는 공통 소스 라인(CSL) 상부에 공통 소스 라인(CSL)의 디스차지 회로를 형성함으로써 공통 소스 라인(CSL)과 디스차지 회로 간 거리를 좁힐 수 있다. 이에 따라, 본 발명의 제4 실시 예는 공통 소스 라인(CSL)과 디스차지 회로의 연결부 저항을 감소시켜 3차원 반도체 메모리 소자의 동작 신뢰성을 개선할 수 있다.
본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 스트링(ST) 구조는 본 발명의 제1 실시 예에서와 동일하다. 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 복수의 스트링들(ST)은 복수의 트랜지스터들(TR)을 사이에 두고 대칭된 구조로 형성될 수 있다.
이하, 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.
본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 제조 공정은 복수의 트랜지스터들(TR)을 형성하기 위해 본 발명의 제1 실시 예에 따른 제조 공정을 변형한다. 보다 구체적으로, 도 4a에서 상술한 바와 동일하게 공통 소스 라인(CSL) 형성 공정으로부터 슬릿을 형성 공정에 이르기까지의 다수의 공정들을 실시한다. 단 슬릿 형성 공정 시, 공통 소스 라인(CSL) 상부에도 적층 구조(도 4a의 120 참조)가 잔류할 수 있도록 적층 구조를 식각한다.
이 후, 도 4b에서 상술한 리세스 형성 공정과 동일하게 적층 구조의 제1 및 제2 물질막 중 적어도 어느 하나를 선택적으로 제거하면, 공통 소스 라인(CSL) 상에 잔류된 적층 구조에도 리세스 영역이 형성될 수 있다. 이어서, 리세스 영역을 정해진 물질로 채우면, 공통 소스 라인(CSL) 상에 게이트 패턴(451) 및 제4 층간 절연막(453)이 교대로 적층된다.
이 후, 슬릿을 갭필 절연막(461)으로 채우고, 도 4c에서 상술한 바와 동일한 공정으로 제2 파이프 게이트(PG2) 및 제5 층간 절연막(463)을 형성한다. 이어서, 제6 층간 절연막(465)을 형성하고, 제6 층간 절연막(464), 제5 층간 절연막(463), 게이트 패턴들(451) 및 제4 층간 절연막들(453)을 관통하여 공통 소스 라인(CSL)에 도달하는 채널홀을 형성할 수 있다. 이 후, 채널홀의 측벽에 게이트 절연막(471)을 형성하고 채널홀 내부를 제4 채널막(473)으로 채운다. 게이트 절연막(471)은 실리콘 산화막으로 형성될 수 있고, 제4 채널막(473)은 반도체막으로 형성될 수 있다.
이어서, 제6 층간 절연막(465), 제5 층간 절연막(463), 게이트 패턴들(451) 및 제4 층간 절연막들(453)을 관통하여 측벽을 통해 게이트 패턴들(451)을 개구시키는 콘택홀을 형성한다. 이 후, 콘택홀을 도전물질로 채워, 게이트 패턴들(451)에 공통으로 연결된 콘택 플러그(481)를 형성한다.
이어서, 제7 층간 절연막(467)을 콘택 플러그(481), 제4 채널막(473), 및 제6 층간 절연막(465) 상에 형성한다. 이 후, 제7 층간 절연막(467)에 트렌치들을 형성하고 트렌치들 내부를 도전물로 채워 제4 채널막(473)에 연결된 제1 연결 패턴(P1)과 콘택 플러그(481)에 연결된 제2 연결 패턴(P2)을 형성한다. 또는 도전막을 패터닝하여 제1 및 제2 연결 패턴(P1, P2)을 형성한 후, 제1 및 제2 연결 패턴(P1, P2) 사이의 공간을 제7 층간 절연막(467)으로 채울 수 있다.
이어서, 제1 및 제2 연결 패턴(P1, P2)과 제7 층간 절연막(465) 상에 제8 층간 절연막(469)을 형성하고, 제8 층간 절연막(469), 제7 층간 절연막(467), 제6 층간 절연막(465), 및 제5 층간 절연막(463)을 관통하여 스트링(ST)에 연결된 드레인 콘택 플러그(DCT)를 형성할 수 있다. 이 후, 드레인 콘택 플러그(DCT) 상에 비트 라인(BL)을 형성한다.
한편, 도면에 도시하진 않았으나 제4 실시 예의 제1 및 제2 연결 소자 중 적어도 어느 하나는 트랜지스터 구조를 갖춘 파이프 트랜지스터로 대체될 수 있다.
도 9는 본 발명의 제5 실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 9를 참조하면, 본 발명의 제5 실시 예에 따른 반도체 메모리 소자는 비트 라인(BL), 공통 소스 라인(CSL), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 배치된 스트링(ST)을 포함한다. 스트링(ST)은 비트 라인(BL) 및 공통 소스 라인(CSL)에 복수로 연결될 수 있다. 공통 소스 라인(CSL)에 연결된 복수의 스트링들(ST)은 서로 대칭된 구조를 갖는다. 예를 들어, 공통 소스 라인(CSL)의 일측에 연결된 제1 스트링과 공통 소스 라인(CSL)의 타측에 연결된 제2 스트링은 서로 대칭된 구조를 갖는다. 본 발명의 제5 실시 예에 따른 스트링(ST)의 구조는 본 발명의 제1 실시 예에서와 동일하다.
한편, 본 발명의 제5 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL)상에 적층되어 공통 소스 라인(CSL)에 연결된 트랜지스터(TR)를 더 포함한다.
트랜지스터(TR)는 공통 소스 라인(CSL)의 디스차지 동작을 위해 디스차지 회로를 구성한다. 디스차지 회로를 구성하는 트랜지스터(TR)는 공통 소스 라인(CSL)과 이격되어 공통 소스 라인(CSL) 상에 형성된 수직 게이트(583), 수직 게이트(583)에 나란하게 배치된 제4 채널막(573), 제4 채널막(573)과 공통 소스 라인(CSL) 사이에 연결된 드레인막(571), 및 제4 채널막(573) 상에 연결된 소스막(575)을 포함한다. 소스막(575)의 상단은 접지 전원단(미도시)에 연결된 제1 연결 패턴(P1)에 연결되어 접지 전원단에 전기적으로 연결될 수 있다. 소스막(575) 및 드레인막(571)은 도프트 폴리 실리콘막으로 형성될 수 있다.
상기에서 수직 게이트(583)는 콘택 플러그(581)에 의해 관통될 수 있다. 콘택 플러그(581)의 상단은 게이트 전압 공급단(미도시)에 연결된 제2 연결 패턴(P2)에 연결되어, 게이트 전압 공급단에 전기적으로 연결될 수 있다. 이에 따라, 수직 게이트(583)는 콘택 플러그(581)를 통해 게이트 전압 공급단에 연결될 수 있다.
본 발명의 제5 실시 예에 따른 반도체 메모리 소자의 스트링(ST) 구조는 본 발명의 제1 실시 예에서와 동일하다. 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 복수의 스트링들(ST)은 수직 게이트(583) 및 제4 채널막(573)을 사이에 두고 대칭된 구조로 형성될 수 있다.
이하, 본 발명의 제5 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.
본 발명의 제5 실시 예에 따른 반도체 메모리 소자의 제조 공정은 본 발명의 제1 실시 예에 따른 제조 공정을 변형하여 실시한다. 보다 구체적으로, 도 4a에서 상술한 바와 동일하게 공통 소스 라인(CSL) 형성 공정으로부터 슬릿을 형성 공정에 이르기까지의 다수의 공정들을 실시한다. 단 슬릿 형성 공정 시, 공통 소스 라인(CSL) 상부에 형성된 적층 구조(도 4a의 120 참조)가 분리될 수 있도록 공통 소스 라인(CSL) 상의 적층 구조를 식각한다.
이 후, 도 4b 및 도 4c에서 상술한 바와 동일하게 리세스 형성 공정으로부터 제2 파이프 게이트(PG2) 및 제5 층간 절연막(563) 형성 공정에 이르기까지의 다수의 공정들을 실시한다.
이어서, 제5 층간 절연막(563)을 관통하여 공통 소스 라인(CSL)과 일정 거리만큼 이격되도록 연장된 수직 게이트(583)를 형성한다. 이 후, 제6 층간 절연막(565)을 형성하고, 제6 층간 절연막(565)을 관통하여 공통 소스 라인(CSL) 상면까지 연장된 홀을 형성한다. 이 후, 홀 내부에 소스막(571), 제4 채널막(573), 및 드레인막(575)을 순차로 형성한다. 이어서, 제6 층간 절연막(565)을 관통하여 수직 게이트(583)에 연결된 콘택 플러그(581)를 형성한다. 콘택 플러그(581)는 수직 게이트(583) 내부까지 연장될 수 있다. 제4 채널막(573)과 수직 게이트(583) 사이에는 갭필 절연막(561) 및 제5 층간 절연막(563)이 개재될 수 있다.
이어서, 본 발명의 제4 실시 예에서와 동일하게 제7 층간 절연막(567), 제1 및 제2 연결 패턴(P1, P2), 제8 층간 절연막(569), 드레인 콘택 플러그(DCT), 및 비트 라인(BL)을 형성한다.
한편, 도면에 도시하진 않았으나 제5 실시 예의 제1 및 제2 연결 소자 중 적어도 어느 하나는 트랜지스터 구조를 갖춘 파이프 트랜지스터로 대체될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 9에서 상술한 실시예들을 참조하여 설명한 반도체 메모리 소자를 포함한다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ST: 스트링 MC1: 제1 메모리 셀
MC2: 제2 메모리 셀 MC3: 제3 메모리 셀
DST: 드레인 셀렉트 트랜지스터 SST: 소스 셀렉트 트랜지스터
CSL: 공통 소스 라인 PG1: 제1 파이프 게이트
PG2: 제2 파이프 게이트 Ptr: 파이프 트랜지스터
BL: 비트 라인 137A, 237A, 337A: 제1 채널막
137B, 237B, 337B: 제2 채널막 137C, 237C, 337C: 제3 채널막
309, TR: 디스차지용 트랜지스터

Claims (20)

  1. 적어도 하나의 드레인 셀렉트 트랜지스터, 복수의 제1 메모리 셀들, 제1 연결 소자, 복수의 제2 메모리 셀들, 제2 연결 소자, 복수의 제3 메모리 셀들, 및 적어도 하나의 소스 셀렉트 트랜지스터가 직렬로 연결된 스트링을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 연결 소자는
    트랜지스터 또는 도전 패턴을 포함하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 드레인 셀렉트 트랜지스터 및 상기 복수의 제1 메모리 셀들은 상기 제1 연결 소자 상에 적층되고,
    상기 복수의 제2 메모리 셀들은 상기 제1 및 제2 연결 소자 사이에 적층되고,
    상기 소스 셀렉트 트랜지스터 및 상기 복수의 제3 메모리 셀들은 상기 제2 연결 소자 하부에 적층되는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 소스 셀렉트 트랜지스터 하부에서 상기 소스 셀렉트 트랜지스터에 연결된 공통 소스 라인; 및
    상기 드레인 셀렉트 트랜지스터 상부에서 상기 드레인 셀렉트 트랜지스터에 연결된 비트 라인을 더 포함하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 공통 소스 라인은 상기 제1 및 제2 연결 소자와 동일층에 형성된 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 스트링은 대칭된 구조로 상기 공통 소스 라인 상에 복수로 연결되는 반도체 메모리 소자.
  7. 제 4 항에 있어서,
    상기 공통 소스 라인의 디스차지 동작을 위해 상기 공통 소스 라인 하부에 연결된 트랜지스터를 더 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 트랜지스터는
    상기 공통 소스 라인 하부의 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트를 포함하는 반도체 메모리 소자.
  9. 제 4 항에 있어서,
    상기 공통 소스 라인의 디스차지 동작을 위해 상기 공통 소스 라인 상에 적층되어 상기 공통 소스 라인에 연결된 복수의 트랜지스터들을 더 포함하는 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 복수의 트랜지스터들은
    상기 공통 소스 라인 상에 적층된 게이트 패턴들;
    상기 게이트 패턴들을 관통하여 하단이 상기 공통 소스 라인에 연결되고, 상단이 접지 전원단에 연결된 채널막; 및
    상기 채널막의 측벽을 감싸며 상기 게이트 패턴들과 상기 채널막 사이에 형성된 게이트 절연막을 포함하는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 게이트 패턴들을 관통하여 상기 게이트 패턴들에 공통으로 연결되며, 일단이 게이트 전압 공급단에 연결된 콘택 플러그를 더 포함하는 반도체 메모리 소자.
  12. 제 9 항에 있어서,
    상기 스트링은 상기 복수의 트랜지스터들을 사이에 두고 대칭된 구조로 상기 공통 소스 라인 상에 복수로 연결되는 반도체 메모리 소자.
  13. 제 4 항에 있어서,
    상기 공통 소스 라인의 디스차지 동작을 위해 상기 공통 소스 라인 상에 배치되어 상기 공통 소스 라인에 연결된 트랜지스터를 더 포함하는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 트랜지스터는
    상기 공통 소스 라인과 이격되어 상기 공통 소스 라인 상에 형성된 수직 게이트;
    절연막을 사이에 두고 상기 수직 게이트에 나란하게 배치된 채널막;
    상기 채널막과 상기 공통 소스 라인 사이에 연결된 드레인막; 및
    상기 채널막 상부에 형성되며, 상단이 접지 전원단에 연결된 소스막을 포함하는 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 수직 게이트를 관통하여 상기 수직 게이트에 연결되며 상단이 게이트 전압 공급단에 연결된 콘택 플러그를 더 포함하는 반도체 메모리 소자.
  16. 제 14 항에 있어서,
    상기 스트링은 상기 수직 게이트 및 상기 채널막을 사이에 두고 대칭된 구조로 상기 공통 소스 라인 상에 복수로 연결되는 반도체 메모리 소자.
  17. 제 14 항에 있어서,
    상기 소스막 및 드레인막은 도프트 폴리 실리콘막을 포함하는 반도체 메모리 소자.
  18. 제1 연결 소자;
    상기 제1 연결 소자로부터 상부로 돌출된 제1 채널막;
    상기 제1 채널막을 감싸면서 적층된 제1 메모리 셀들;
    상기 제1 채널막을 감싸면서 상기 제1 메모리 셀들 상에 적층된 적어도 하나의 드레인 셀렉트 트랜지스터;
    상기 제1 연결 소자로부터 상부로 돌출된 제2 채널막;
    상기 제2 채널막을 감싸면서 적층된 제2 메모리 셀들;
    상기 제2 채널막 상에서 상기 제2 채널막에 연결된 제2 연결 소자;
    상기 제2 연결 소자로부터 하부로 돌출된 제3 채널막;
    상기 제3 채널막을 감싸면서 적층된 제3 메모리 셀들; 및
    상기 제3 채널막을 감싸면서 상기 제3 메모리 셀들 하부에 적층된 적어도 하나의 소스 셀렉트 트랜지스터를 포함하는 반도체 메모리 소자.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 연결 소자는
    트랜지스터 또는 도전 패턴인 반도체 메모리 소자.
  20. 제1 파이프 게이트;
    상기 제1 파이프 게이트와 동일층에 형성된 공통 소스 라인;
    상기 제1 파이프 게이트 및 상기 공통 소스 라인 상에 상기 제1 파이프 게이트 및 상기 공통 소스 라인으로부터 이격되어 형성된 제2 파이프 게이트;
    상기 제2 파이프 게이트 상에 상기 제2 파이프 게이트로부터 이격되어 형성된 비트 라인;
    상기 비트 라인과 상기 제1 파이프 게이트 사이에서 직렬로 연결된 제1 메모리 셀들;
    상기 제1 파이프 게이트와 상기 제2 파이프 게이트 사이에서 직렬로 연결된 제2 메모리 셀들; 및
    상기 제2 파이프 게이트와 상기 공통 소스 라인 사이에서 직렬로 연결된 제3 메모리 셀들을 포함하는 반도체 메모리 소자.
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