KR20150087991A - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20150087991A KR20150087991A KR1020140008260A KR20140008260A KR20150087991A KR 20150087991 A KR20150087991 A KR 20150087991A KR 1020140008260 A KR1020140008260 A KR 1020140008260A KR 20140008260 A KR20140008260 A KR 20140008260A KR 20150087991 A KR20150087991 A KR 20150087991A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- word lines
- films
- word line
- insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 23
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 238000009413 insulation Methods 0.000 claims abstract description 9
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 126
- 239000010410 layer Substances 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 11
- 238000013500 data storage Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
본 기술에 따른 반도체 장치는 계단식 구조를 갖도록 교대로 적층된 층간 절연 패턴들 및 로컬 워드 라인들; 상기 계단식 구조의 표면을 따라 형성된 제1 절연막; 상기 제1 절연막의 표면을 따라 형성된 워드 라인 선택 게이트; 및 상기 워드 라인 선택 게이트 및 상기 제1 절연막을 관통하여 상기 로컬 워드 라인들에 각각 연결된 액티브 패턴들을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 메모리 블록들, 워드 라인 디코더, 및 로컬 워드 라인 선택부들을 포함할 수 있다.
메모리 블록들 각각은 메모리 스트링들을 포함한다. 메모리 스트링들 각각은 직렬로 연결된 메모리 셀들을 포함한다. 메모리 셀 들의 게이트들은 로컬 워드 라인들에 연결된다.
워드 라인 디코더는 로우 어드레스 신호에 응답하여 글로벌 워드 라인들에 동작 전압들을 인가한다.
로컬 워드 라인 선택부들은 메모리 블록들 각각에 연결된다. 각각의 로컬 워드 라인 선택부들은 블록 선택 신호에 응답하여 글로벌 워드 라인들에 인가된 동작 전압을 메모리 블록들의 로컬 워드 라인들로 전송한다.
상술한 메모리 소자의 집적도를 높이는 다양한 기술들이 개발되고 있다. 일 예로, 메모리 스트링들 각각을 구성하는 메모리 셀들을 3차원적으로 배열하여 집적도를 향상시키는 방안이 제안된 바 있다. 이러한 3차원 메모리 스트링 구조에 맞게 로컬 워드 라인 선택부의 배선들을 구성하는 경우, 로컬 워드 라인 선택부를 포함하는 주변 회로의 배선들 레이아웃이 복잡해져 3차원 반도체 소자의 제조 공정 난이도가 높아진다.
본 발명의 실시 예는 주변회로를 구성하는 배선들의 레이아웃을 단순화할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 계단식 구조를 갖도록 교대로 적층된 층간 절연 패턴들 및 로컬 워드 라인들; 상기 계단식 구조의 표면을 따라 형성된 제1 절연막; 상기 제1 절연막의 표면을 따라 형성된 워드 라인 선택 게이트; 및 상기 워드 라인 선택 게이트 및 상기 제1 절연막을 관통하여 상기 로컬 워드 라인들에 각각 연결된 액티브 패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 패터닝하여 계단식 구조를 형성하는 단계; 상기 계단식 구조의 표면을 따라 제1 절연막을 형성하는 단계; 상기 제1 절연막의 표면을 따라 제3 물질막을 형성하는 단계; 상기 제3 물질막 및 상기 제1 절연막을 관통하여 상기 제2 물질막들을 각각 개구하는 액티브 홀들을 형성하는 단계; 및 상기 액티브 홀들 내부에 상기 제2 물질막들 각각에 연결된 액티브 패턴들을 형성하는 단계를 포함할 수 있다.
본 기술은 계단식 구조를 따라 주변 회로를 구성하는 트랜지스터들의 액티브 패턴들과 게이트를 형성함으로써, 주변 회로가 차지하는 면적을 줄일 수 있다.
또한, 본 기술은 주변 회로를 구성하는 트랜지스터들을 계단식 구조를 따라 배치함으로써 트랜지스터들에 연결되는 배선들을 계단식 구조상에 단순화된 레이아웃으로 배치할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 패스 트랜지스터를 도 1에 도시된 I-I'선을 따라 절취한 단면도이다.
도 3a 내지 도 6은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법들 나타내는 도면들이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 반도체 장치의 셀 구조물들을 나타내는 사시도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 패스 트랜지스터를 도 1에 도시된 I-I'선을 따라 절취한 단면도이다.
도 3a 내지 도 6은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법들 나타내는 도면들이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 반도체 장치의 셀 구조물들을 나타내는 사시도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다. 보다 구체적으로, 도 1은 본 발명의 실시 예에 따른 반도체 장치의 로컬 워드 라인 선택부가 형성되는 영역 위주로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 계단식 구조(stepped structure)로 패터닝된 영역을 포함하며 교대로 적층된 층간 절연 패턴들(ILD) 및 로컬 워드 라인들(WL)과, 계단식 구조의 표면을 따라 계단식 구조 상에 형성된 로컬 워드 라인 선택부(100)를 포함한다.
교대로 적층된 층간 절연 패턴들(ILD) 및 로컬 워드 라인들(WL)은 메모리 셀들이 배치되는 셀 어레이 영역(미도시)과, 셀 어레이 영역으로부터 연장되어 계단식 구조로 패터닝 된 슬리밍 영역을 포함한다. 층간 절연 패턴들(ILD) 및 로컬 워드 라인들(WL)은 하부로 갈수록 셀 어레이 영역으로부터 슬리밍 영역 쪽으로 더 길게 연장되어 계단식 구조를 구성한다. 로컬 워드 라인들(WL)은 셀 어레이 영역에 3차원 구조로 적층된 메모리 셀들에 연결된다. 로컬 워드 라인들(WL)의 적층 수는 셀 어레이 영역에 적층되는 메모리 셀의 적층 수에 따라 다양하게 변경될 수 있다.
로컬 워드 라인 선택부(100)는 로컬 워드 라인들(WL)에 각각 연결되어 주변회로를 구성하는 패스 트랜지스터들(TR)을 포함한다. 패스 트랜지스터들(TR)의 게이트들은 워드 라인 선택 게이트(120)에 공통으로 연결된다. 워드 라인 선택 게이트(120)는 계단식 구조의 표면을 따라 형성된 절연막(110) 상에 형성된다. 워드 라인 선택 게이트(120)는 절연막(110)의 표면을 따라 형성된다.
워드 라인 선택 게이트(120)는 블록 워드 라인(BLKWL)에 연결될 수 있다. 블록 워드 라인(BLKWL)은 워드 라인 선택 게이트(120) 상에 배치될 수 있으며, 블록 워드 라인(BLKWL)과 워드 라인 선택 게이트(120) 사이에 제1 콘택 플러그(161A)가 형성될 수 있다. 워드 라인 선택 게이트(120)는 제1 콘택 플러그(161A)를 경유하여 블록 워드 라인(BLKWL)에 연결될 수 있다. 블록 워드 라인(BLKWL)에는 블록 선택 신호가 인가된다.
패스 트랜지스터들(TR)의 액티브 패턴들(137)은 로컬 워드 라인들(WL)에 각각 연결된다. 즉, 액티브 패턴들(137) 중 하나는 그에 대응하는 로컬 워드 라인들(WL) 중 하나에 연결된다. 액티브 패턴들(137)과 로컬 워드 라인들(ILD) 사이에 게이트 절연막들(131)이 더 형성된다. 액티브 패턴들(137)은 로컬 워드 라인들(WL) 상에 배치되므로 액티브 패턴들(137)의 하면이 로컬 워드 라인들(WL)에 연결된다.
로컬 워드 라인들(WL)은 액티브 패턴들(137)을 경유하여 글로벌 워드 라인들(GWL)에 연결된다. 글로벌 워드 라인들(GWL)은 액티브 패턴들(137) 상에 배치될 수 있으며, 글로벌 워드 라인들(GWL)과 액티브 패턴들(137) 사이에 제2 콘택 플러그들(161B)이 형성될 수 있다. 글로벌 워드 라인들(GWL)은 제2 콘택 플러그들(161B)을 경유하여 액티브 패턴들(137) 상에 연결될 수 있다. 글로벌 워드 라인들(GWL)에는 동작 전압들이 인가된다. 액티브 패턴들(137)이 계단식 구조를 따라 형성되므로, 제2 콘택 플러그들(161B)은 서로 다른 높이에 배치된 액티브 패턴들(137)에 연결될 수 있도록 서로 다른 길이로 형성될 수 있다.
상술한 글로벌 워드 라인들(GWL)과 블록 워드 라인(BLKWL)은 동일한 높이에 형성될 수 있다. 이 경우, 글로벌 워드 라인들(GWL)과 블록 워드 라인(BLKWL)이 연결되지 않도록 글로벌 워드 라인들(GWL)은 블록 워드 라인(BLKWL)과 다른 방향을 따라 연장될 수 있다. 예를 들어, 글로벌 워드 라인들(GWL)은 로컬 워드 라인들(WL)의 연장 방향을 따라 연장되고, 블록 워드 라인(BLKWL)은 로컬 워드 라인들(WL)과 다른 방향을 따라 연장될 수 있다.
상술한 구조에 따르면, 액티브 패턴들(137)과 워드 라인 선택 게이트(120)의 교차부에는 패스 트랜지스터들(TR)이 정의된다. 패스 트랜지스터들(TR)은 블록 워드 라인(BLKWL)에 인가되는 블록 선택 신호에 따라 턴-온되어 글로벌 워드 라인들(GWL)에 인가되는 동작 전압들을 로컬 워드 라인들(WL)로 전송한다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 패스 트랜지스터를 도 1에 도시된 I-I'선을 따라 절취한 단면도이다. 이하, 도 2를 참조하여, 액티브 패턴들(137)의 구조에 대해 보다 구체적으로 설명한다.
도 2에 도시된 바와 같이, 액티브 패턴들(137)은 워드 라인 선택 게이트(120) 및 절연막(110)을 관통하여 로컬 워드 라인들(WL)의 표면까지 연장된다. 로컬 워드 라인들(WL)과 절연막(110) 사이에 층간 절연 패턴들(ILD)이 배치된 경우, 액티브 패턴들(137)은 층간 절연 패턴들(ILD)을 더 관통하여 로컬 워드 라인들(WL)에 연결된다. 게이트 절연막들(131)은 액티브 패턴들(137)의 측벽을 감싸도록 형성된다. 워드 라인 선택 게이트(120)는 게이트 절연막들(131)로 둘러싸인 액티브 패턴들(137)을 감싼다.
상술한 바와 같이 본 발명은 주변 회로를 구성하는 로컬 워드 라인 선택부(100)의 액티브 패턴들(137)과 워드 라인 선택 게이트(120)를 층간 절연 패턴들(ILD) 및 로컬 워드 라인들(WL)로 형성된 계단식 구조를 따라 형성함으로써 주변 회로가 차지하는 면적을 줄일 수 있다. 또한, 본 발명은 로컬 워드 라인 선택부(100)를 구성하는 패스 트랜지스터들(TR)을 계단식 구조를 따라 배치함으로써 패스 트랜지스터들(TR)에 연결되는 글로벌 워드 라인들(GWL)과 블록 선택 워드 라인(BLKWL)을 계단식 구조상에 단순화된 레이아웃으로 배치할 수 있다. 이로써, 본 발명은 반도체 장치의 제조 공정을 단순화할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3e는 로컬 워드 라인 선택부가 형성되는 슬리밍 영역 위주로 도시한 것이다.
도 3a에 도시된 바와 같이, 제1 물질막들(201) 및 제2 물질막들(203)을 교대로 적층한다. 제1 물질막들(201) 및 제2 물질막들(203) 적층 수는 다양하게 설정될 수 있다. 제1 물질막들(201) 및 제2 물질막들(203)은 셀 어레이 영역(미도시) 및 슬리밍 영역을 포함하며, 기판(미도시) 상에 형성된다.
제1 물질막들(201)은 층간 절연 패턴들이 형성될 층들에 형성되는 것이고, 제2 물질막들(203)은 로컬 워드 라인들이 형성될 층들에 형성되는 것이다. 제2 물질막들(203)은 제1 물질막들(201)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(203)은 제1 물질막들(201)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(201)은 층간 절연 패턴용 절연물로 형성되고, 제2 물질막들(203)은 로컬 워드 라인용 도전물로 형성될 수 있다. 또는, 제1 물질막들(201)은 층간 절연 패턴용 절연물로 형성되고, 제2 물질막들(203)은 희생막용 절연물로 형성될 수 있다. 층간 절연 패턴용 절연물로는 산화막이 이용될 수 있고, 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다. 로컬 워드 라인용 도전물로는 폴리 실리콘막, 금속 실리사이드막, 금속막 중 적어도 어느 하나가 이용될 수 있다.
제1 물질막들(201) 및 제2 물질막들(203)을 형성한 후, 제1 물질막들(201) 및 제2 물질막들(203)을 패터닝하여 제1 물질막들(201) 및 제2 물질막들(203)의 슬리밍 영역에 계단식 구조를 형성한다. 계단식 구조는 하기와 같은 공정들에 의해 형성될 수 있다.
먼저, 슬리밍 영역 일부와 셀 어레이 영역을 덮는 식각 마스크(미도시)를 형성한다. 식각 마스크는 포토리소그래피 공정을 통해 패터닝된 포토레지스트 패턴일 수 있다. 이어서, 식각 마스크를 식각 베리어로 제1 물질막들(201) 중 최상층으로부터 적어도 하나와, 제2 물질막들(203) 중 최상층으로부터 적어도 하나를 식각한다. 이 후, 식각 마스크를 식각하여 식각 마스크의 크기를 줄인다. 크기가 줄어든 식각 마스크를 식각 베리어로 이용하여 제1 물질막들(201) 및 제2 물질막들(203) 중 식각 마스크에 의해 노출된 영역을 식각한다. 식각 마스크에 의해 제2 물질막들(203) 중 최하층이 노출될 때까지 식각 마스크의 크기를 줄이는 식각 공정 과 제1 물질막들(201) 및 제2 물질막들(203)을 식각하는 공정을 반복 실시하고, 식각 마스크를 제거한다. 이로써, 슬리밍 영역에 제1 물질막들(201) 및 제2 물질막들(203)로 구성된 계단식 구조가 형성될 수 있다.
도면에 도시하진 않았으나, 계단식 구조를 형성하기 이 전, 또는 계단식 구조를 형성한 이 후, 셀 어레이 영역(미도시)의 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 관통홀들 및 관통홀들 내부를 채우는 관통 구조들을 형성할 수 있다. 관통 구조들 각각은 채널막 및 채널막을 감싸는 적어도 하나의 절연막을 포함한다. 적어도 하나의 절연막은 터널 절연막, 데이터 저장막, 및 블로킹 절연막 중 어느 하나를 포함할 수 있다. 데이터 저장막은 터널 절연막을 감싸도록 형성되며, 블로킹 절연막은 데이터 저장막을 감싸도록 형성될 수 있다. 관통 구조들에 대한 구체적인 설명은 도 7 및 도 8을 참조하여 후술하기로 한다.
도 3b에 도시된 바와 같이, 제1 물질막들(201) 및 제2 물질막들(203)로 구성된 계단식 구조의 표면을 따라 제1 절연막(210)을 형성한다. 제1 절연막(210)은 제1 물질막들(201)과 동일한 절연물로 형성될 수 있다. 예를 들어, 제1 절연막(210)은 산화막으로 형성될 수 있다.
도 3c에 도시된 바와 같이, 제1 절연막(210)의 표면을 따라 제3 물질막(220)을 형성한다. 제3 물질막(220)은 워드 라인 선택 게이트용 도전막이거나, 제2 물질막들(203)과 동일한 물질일 수 있다. 예를 들어, 제3 물질막(220)은 폴리 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함하는 워드 라인 선택 게이트용 도전막일 수 있다. 이와는 다르게 제3 물질막(220)은 제1 물질막들(201)에 대한 식각 선택비를 갖는 희생물일 수 있다.
도 3d에 도시된 바와 같이, 제3 물질막(220) 및 제1 절연막(210)을 관통하여 제2 물질막들(203)을 개구하는 액티브 홀들(230)을 형성한다. 액티브 홀들(230)은 그에 대응하는 제2 물질막들(203)을 각각 개구한다. 즉, 액티브 홀들(230) 중 하나는 제2 물질막들(203) 중 그에 대응하는 제2 물질막들(203) 하나를 개구한다. 액티브 홀들(230)과 제2 물질막들(203) 사이에 제1 물질막들(201)이 더 형성된 경우, 액티브 홀들(230)은 제1 물질막들(201)을 더 관통하여 제2 물질막들(203)을 개구할 수 있다.
도 3e에 도시된 바와 같이, 액티브 홀들(230) 내부에 게이트 절연막들(231) 및 액티브 패턴들(237)을 형성한다. 게이트 절연막들(231)은 액티브 홀들(230) 표면을 따라 실리콘 산화막을 포함하는 절연막을 형성한 후, 액티브 홀들(230) 바닥면이 노출되도록 절연막을 식각하여 형성될 수 있다. 식각된 절연막은 액티브 홀들(230) 마다 분리되어 액티브 홀들(230)의 측벽을 따라 게이트 절연막들(231)으로서 잔류된다.
액티브 패턴들(237)은 제2 물질막들(203)에 연결된다. 액티브 패턴들(237)은 게이트 절연막들(231)이 형성된 액티브 홀들(230) 내부를 반도체막으로 채워서 형성할 수 있다. 반도체막으로서 실리콘막이 이용될 수 있다. 액티브 패턴들(237)은 게이트 절연막들(231)의 표면을 따라 형성되어 중심 영역이 개구된 튜브 타입으로 형성될 수 있다. 이 경우, 튜브 타입의 액티브 패턴들(237)의 중심 영역을 절연물로 채울 수 있다. 이와는 다르게, 액티브 패턴들(237)은 액티브 홀들(230)의 중심 영역까지 반도체막으로 채워서 형성할 수 있다.
이어지는 후속 공정은 제1 물질막들(201), 제2 물질막들(203), 및 제3 물질막(220)의 물성에 따라 다양하게 변경될 수 있다.
도 4는 도 3e에 도시된 공정 이 후 이어지는 후속 공정의 일 실시 예를 설명하기 위한 사시도이다. 도 4는 제1 물질막들(201)이 절연물로 형성되고, 제2 물질막들(203) 및 제3 물질막(220)이 도전물로 형성된 경우를 예시한 것이다.
도 4에 도시된 바와 같이, 도 3e에 도시된 제3 물질막(220), 제1 절연막(210), 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제3 물질막(220), 제1 절연막(210), 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 슬릿(240)을 형성한다. 이로써, 제3 물질막(220)은 슬릿(240)에 의해 워드 라인 선택 게이트들(220P)로 분리될 수 있다. 제1 절연막(210)은 슬릿(240)에 의해 절연 패턴들(210P)로 분리될 수 있다. 제1 물질막들(201)은 슬릿(240)에 의해 층간 절연 패턴들(ILD)로 분리될 수 있다. 제2 물질막들(203)은 슬릿(240)에 의해 로컬 워드 라인들(WL)로 분리될 수 있다.
도 5a 및 도 5b는 도 3e에 도시된 공정 이 후 이어지는 후속 공정의 일 실시 예를 설명하기 위한 사시도이다. 도 5a 및 도 5b는 제1 물질막들(201)이 절연물로 형성되고, 제2 물질막들(203)이 희생물로 형성되고, 제3 물질막(220)이 도전물로 형성된 경우를 예시한 것이다.
도 5a에 도시된 바와 같이, 도 3e에 도시된 제3 물질막(220), 제1 절연막(210), 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제3 물질막(220), 제1 절연막(210), 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 슬릿(240)을 형성한다. 이로써, 제3 물질막(220)은 슬릿(240)에 의해 워드 라인 선택 게이트들(220P)로 분리될 수 있다. 제1 절연막(210)은 슬릿(240)에 의해 절연 패턴들(210P)로 분리될 수 있다. 제1 물질막들(201)은 슬릿(240)에 의해 층간 절연 패턴들(ILD)로 분리될 수 있다. 제2 물질막들(203)은 슬릿(240)에 의해 노출될 수 있다. 이 후, 슬릿(240)을 통해 희생물로 형성된 제2 물질막들(203)을 제거하여 층간 절연 패턴들(ILD) 사이에 리세스 영역들(245)을 형성한다.
도 5b에 도시된 바와 같이, 도 5a에 도시된 리세스 영역들(245)을 도전물로 채운다. 이 후, 슬릿(240) 내부에 형성된 도전물의 일부를 제거한다. 이로써, 리세스 영역들(245) 내부를 채우며 슬릿(240)에 의해 분리된 로컬 워드 라인들(WL)이 형성된다.
도면에 도시하진 않았으나, 도 3e에 도시된 제1 물질막들(201)이 절연물로 형성되고, 제2 물질막들(203) 및 제3 물질막(220)이 희생물로 형성된 경우, 도 5a에서 상술한 리세스 영역들(245) 형성 공정시, 제3 물질막(220)이 제거될 수 있다. 이 경우, 제3 물질막(220)이 제거된 영역은, 도 5b에서 상술한 로컬 워드 라인들(WL) 형성 공정 시 도전물로 채워질 수 있다. 그 결과, 도 5b에 도시된 바와 같이 슬릿(240)에 의해 분리된 워드 라인 선택 게이트들(220P)이 형성될 수 있다.
도 6은 도 4 또는 도 5b에 도시된 공정 이 후 이어지는 후속 공정의 일 실시 예를 설명하기 위한 단면도이다.
도 6에 도시된 바와 같이, 액티브 패턴들(237), 워드 라인 선택 게이트(220P)과, 층간 절연 패턴들(ILD) 및 로컬 워드 라인들(WL)로 구성된 계단식 구조를 덮는 제2 절연막(250)을 형성한다. 제2 절연막(250) 형성 후, 제2 절연막(250)의 표면을 평탄화하기 위한 평탄화 공정이 더 실시될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식을 이용하여 실시될 수 있다. 제2 절연막(250)은 도 4 및 도 5b에 도시된 슬릿(240)을 채우도록 형성될 수 있다.
이 후, 제2 절연막(250)을 식각하여 워드 라인 선택 게이트(220P)를 개구하는 제1 콘택홀(251A)과, 액티브 패턴들(237)을 각각 개구하는 제2 콘택홀들(251B)을 형성한다. 이어서, 제1 콘택홀(251A) 및 제2 콘택홀들(251B)을 도전물로 채운다. 이로써, 워드 라인 선택 게이트(220P)에 연결된 제1 콘택 플러그(261A)가 형성되고, 액티브 패턴들(237) 각각에 연결된 제2 콘택 플러그들(261B)이 형성된다.
이 후, 제2 절연막(250) 상에 도전막을 형성하고, 도전막을 패터닝하여 제1 콘택 플러그(261A) 상에 연결된 블록 워드 라인(BLKWL) 및 제2 콘택 플러그들(261B) 상에 각각 연결된 글로벌 워드 라인들(GWL)을 형성한다. 블록 워드 라인(BLKWL)의 일측은 제1 콘택 플러그(261A)를 경유하여 워드 라인 선택 게이트(220P)에 연결되며, 블록 워드 라인(BLKWL)의 타측은 도면에 도시되지 않은 주변 회로의 블록 선택 스위치에 연결될 수 있다.
도 7 및 도 8은 본 발명의 실시 예에 따른 반도체 장치의 셀 구조물들을 나타내는 사시도이다. 이하, 도 7 및 도 8을 참조하여, 셀 어레이 영역에 형성되는 셀 구조물의 실시 예들에 대해 설명한다.
도 7은 메모리 셀들이 U자 형태의 관통 구조물(ST)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 7에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 적층된 파이프 게이트(PG), 로컬 워드 라인들(WL), 적어도 하나의 제1 선택 라인(SSL) 및 적어도 하나의 제2 선택 라인(DSL)을 포함할 수 있다. 제1 선택 라인(SSL)은 소스 선택 라인이고, 제2 선택 라인(DSL)은 드레인 선택 라인일 수 있다.
셀 구조물은 U형태의 관통 구조(ST)를 더 포함할 수 있다. 관통 구조(ST)는 채널막(CH) 및 채널막(CH)을 감싸는 적어도 하나의 절연막(M)을 포함한다. 적어도 하나의 절연막(M)은 터널 절연막, 데이터 저장막, 및 블로킹 절연막 중 어느 하나를 포함할 수 있다. 데이터 저장막은 터널 절연막을 감싸도록 형성되며, 블로킹 절연막은 데이터 저장막을 감싸도록 형성될 수 있다. 터널 절연막은 실리콘 산화막을 포함한다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막을 포함한다. 데이터 저장막은 채널막(CH)과 로컬 워드 라인들(WL) 사이에 배치된다. 블로킹 절연막은 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 도면에서는 파이프 채널막(P_CH)에 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)이 연결된 경우를 예로 들었으나, 메모리 스트링의 형태에 따라 2개 이상의 소스 사이드 채널막(S_CH)이 파이프 채널막(P_CH)에 연결될 수 있고, 2개 이상의 드레인 사이드 채널막(D_CH)이 파이프 채널막(P_CH)에 연결될 수 있다.
소스 사이드 채널막(S_CH)은 로컬 워드 라인들(WL) 및 제1 선택 라인(SSL)을 관통하고, 드레인 사이드 채널막(D_CH)은 로컬 워드 라인들(WL) 및 제2 선택 라인(DSL)을 관통한다. 소스 사이드 채널막(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막(D_CH)은 비트라인들(BL)과 연결된다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물의 파이프 게이트(PG)를 형성한 후, 도 3a 내지 도 5b에서 상술한 공정을 이용하여 파이프 게이트(PG) 상에 로컬 워드 라인들(WL), 적어도 하나의 제1 선택 라인(SSL), 및 적어도 하나의 제2 선택 라인(DSL)을 형성할 수 있다.
도 8은 메모리 셀들이 스트레이트 타입의 관통 구조물(ST)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 8에 도시된 바와 같이, 셀 구조물은 소스 영역을 포함하는 기판(SUB) 상에 차례로 적층된 적어도 하나의 제1 선택 라인(LSL), 로컬 워드 라인들(WL), 및 적어도 하나의 제2 선택 라인(USL)을 포함할 수 있다. 여기서, 로컬 워드 라인들(WL)은 플레이트 형태로 형성되고, 제1 및 제2 선택 라인들(USL,LSL) 중 적어도 하나는 라인 형태로 형성될 수 있다. 또는 로컬 워드 라인들(WL)과, 제1 및 제2 선택 라인들(USL, LSL)은 라인 형태로 형성될 수 있다. 셀 구조물은 기판(SUB)에 연결되어 스트레이트 타입으로 형성된 관통 구조(ST)를 더 포함할 수 있다.
관통 구조(ST)는 채널막(CH) 및 채널막(CH)을 감싸는 적어도 하나의 절연막(M)을 포함한다. 적어도 하나의 절연막(M)은 도 7에서 상술한 바와 동일한 물질로 형성될 수 있다. 채널막(CH)은 기판(SUB)과 비트 라인들(BL) 사이에 연결될 수 있다. 특히, 채널막(CH)은 기판(SUB)의 소스 영역에 연결될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 제1 선택 트랜지스터, 메모리 셀들, 적어도 하나의 제2 선택 트랜지스터가 하나의 메모리 스트링을 구성하며,일렬로 배열된다.
상술한 셀 구조물의 적어도 하나의 제1 선택 라인(LSL), 로컬 워드 라인들(WL), 및 적어도 하나의 제2 선택 라인(USL)은 도 3a 내지 도 5b에서 상술한 공정을 이용하여 형성할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 8에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ILD: 층간 절연 패턴
WL: 로컬 워드 라인
100: 로컬 워드 라인 선택부 110, 210, 250: 절연막
120, 220P: 워드 라인 선택 게이트 BLKWL: 블록 워드 라인
161A, 161B, 261A, 261B: 콘택 플러그 137, 237: 액티브 패턴
131, 231: 게이트 절연막 GWL: 글로벌 워드 라인
201 : 제1 물질막 203: 제2 물질막
220: 제3 물질막 230: 액티브 홀
240: 슬릿 245: 리세스 영역
CH: 채널막 P_CH: 파이프 채널막
D_CH: 드레인 사이드 채널막 S_CH: 소스 사이드 채널막
LSL, SSL: 제1 선택 라인 USL, DSL: 제2 선택 라인
100: 로컬 워드 라인 선택부 110, 210, 250: 절연막
120, 220P: 워드 라인 선택 게이트 BLKWL: 블록 워드 라인
161A, 161B, 261A, 261B: 콘택 플러그 137, 237: 액티브 패턴
131, 231: 게이트 절연막 GWL: 글로벌 워드 라인
201 : 제1 물질막 203: 제2 물질막
220: 제3 물질막 230: 액티브 홀
240: 슬릿 245: 리세스 영역
CH: 채널막 P_CH: 파이프 채널막
D_CH: 드레인 사이드 채널막 S_CH: 소스 사이드 채널막
LSL, SSL: 제1 선택 라인 USL, DSL: 제2 선택 라인
Claims (20)
- 계단식 구조를 갖도록 교대로 적층된 층간 절연 패턴들 및 로컬 워드 라인들;
상기 계단식 구조의 표면을 따라 형성된 제1 절연막;
상기 제1 절연막의 표면을 따라 형성된 워드 라인 선택 게이트; 및
상기 워드 라인 선택 게이트 및 상기 제1 절연막을 관통하여 상기 로컬 워드 라인들에 각각 연결된 액티브 패턴들을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 액티브 패턴들과 상기 로컬 워드 라인들 사이에 형성되어 상기 액티브 패턴들을 감싸는 게이트 절연막들을 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 워드 라인 선택 게이트는 상기 액티브 패턴들을 감싸는 반도체 장치. - 제 1 항에 있어서,
상기 워드 라인 선택 게이트에 연결된 블록 워드 라인을 더 포함하는 반도체 장치. - 제 4 항에 있어서,
상기 블록 워드 라인과 상기 워드 라인 선택 게이트 사이에 형성된 제1 콘택 플러그를 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 액티브 패턴들에 각각 연결된 글로벌 워드 라인들을 더 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 액티브 패턴들과 상기 글로벌 워드 라인들 사이에 형성된 제2 콘택 플러그들을 더 포함하는 반도체 장치. - 제 7 항에 있어서,
상기 제2 콘택 플러그들은 서로 다른 길이로 형성되는 반도체 장치. - 제 1 항에 있어서,
상기 층간 절연 패턴들 및 상기 로컬 워드 라인들, 상기 절연막, 상기 워드 라인 선택 게이트, 및 상기 액티브 패턴들을 덮는 제2 절연막;
상기 제2 절연막을 관통하여 상기 워드 라인 선택 게이트에 연결된 제1 콘택 플러그;
상기 제2 절연막을 관통하여 상기 액티브 패턴들에 연결된 제2 콘택 플러그들;
상기 제2 절연막 상에 형성되어 상기 제1 콘택 플러그에 연결된 블록 워드 라인; 및
상기 제2 절연막 상에 형성되어 상기 제2 콘택 플러그들에 연결된 글로벌 워드 라인들을 더 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 글로벌 워드 라인들과 상기 블록 워드 라인은 서로 다른 방향을 따라 연장되는 반도체 장치. - 제 1 항에 있어서,
상기 층간 절연 패턴들 및 상기 로컬 워드 라인들 관통하는 채널막들; 및
상기 채널막들과 상기 로컬 워드 라인들 사이에 형성된 데이터 저장막들을 더 포함하는 반도체 장치. - 제 11 항에 있어서,
상기 로컬 워드 라인들 하부에 배치되어 상기 채널막들에 의해 관통되는 제1 선택 라인들; 및
상기 로컬 워드 라인들 상부에 배치되어 상기 채널막들에 의해 관통되는 제2 선택 라인들을 더 포함하는 반도체 장치. - 제 11 항에 있어서,
상기 채널막들을 적어도 2개씩 연결하는 파이프 채널막; 및
상기 파이프 채널막을 감싸는 파이프 게이트를 더 포함하는 반도체 장치. - 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 패터닝하여 계단식 구조를 형성하는 단계;
상기 계단식 구조의 표면을 따라 제1 절연막을 형성하는 단계;
상기 제1 절연막의 표면을 따라 제3 물질막을 형성하는 단계;
상기 제3 물질막 및 상기 제1 절연막을 관통하여 상기 제2 물질막들을 각각 개구하는 액티브 홀들을 형성하는 단계; 및
상기 액티브 홀들 내부에 상기 제2 물질막들 각각에 연결된 액티브 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 액티브 패턴들을 형성하는 단계 이전,
상기 액티브 홀들 측벽들 각각을 따라 게이트 절연막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 제1 물질막들은 절연물로 형성되고, 상기 제2 물질막들 및 상기 제3 물질막은 도전물로 형성된 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 제1 물질막들은 절연물로 형성되고, 상기 제2 물질막들은 희생물로 형성되고, 상기 제3 물질막은 도전물로 형성된 반도체 장치의 제조방법. - 제 17 항에 있어서,
상기 제3 물질막, 상기 제1 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
상기 슬릿을 통해 상기 희생물로 형성된 상기 제2 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
상기 리세스 영역들을 도전물로 채우는 단계를 더 포함하는 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 액티브 패턴들, 상기 제3 물질막, 및 상기 계단 구조를 덮는 제2 절연막을 형성하는 단계;
상기 제2 절연막을 식각하여 상기 제3 물질막을 개구하는 제1 콘택홀을 형성하는 단계;
상기 제1 콘택홀 내부를 도전물로 채워서 상기 제3 물질막에 연결된 제1 콘택 플러그를 형성하는 단계; 및
상기 제1 콘택 플러그에 연결된 블록 워드 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법. - 제 19 항에 있어서,
상기 제2 절연막을 관통하여 상기 액티브 패턴들을 각각 개구하는 제2 콘택홀들을 형성하는 단계;
상기 제2 콘택홀들 내부를 도전물로 채워서 상기 액티브 패턴들 각각에 연결된 제2 콘택 플러그들을 형성하는 단계; 및
상기 제2 콘택 플러그들에 연결된 글로벌 워드 라인들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140008260A KR102125018B1 (ko) | 2014-01-23 | 2014-01-23 | 반도체 장치 및 그 제조방법 |
| US14/317,253 US9171859B2 (en) | 2014-01-23 | 2014-06-27 | Semiconductor device and method of manufacturing the same |
| TW103141856A TWI615946B (zh) | 2014-01-23 | 2014-12-02 | 半導體裝置及製造該半導體裝置的方法 |
| CN201510030385.0A CN104810373B (zh) | 2014-01-23 | 2015-01-21 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140008260A KR102125018B1 (ko) | 2014-01-23 | 2014-01-23 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150087991A true KR20150087991A (ko) | 2015-07-31 |
| KR102125018B1 KR102125018B1 (ko) | 2020-07-07 |
Family
ID=53545508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140008260A KR102125018B1 (ko) | 2014-01-23 | 2014-01-23 | 반도체 장치 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9171859B2 (ko) |
| KR (1) | KR102125018B1 (ko) |
| CN (1) | CN104810373B (ko) |
| TW (1) | TWI615946B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135336A (ko) * | 2018-05-28 | 2019-12-06 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
| US11967381B2 (en) | 2021-04-01 | 2024-04-23 | SK Hynix Inc. | Semiconductor memory device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899394B2 (en) * | 2015-03-10 | 2018-02-20 | Samsung Electronics Co., Ltd. | Vertical memory devices having contact plugs contacting stacked gate electrodes |
| US20160268269A1 (en) * | 2015-03-12 | 2016-09-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR20160128127A (ko) * | 2015-04-28 | 2016-11-07 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| TWI570849B (zh) * | 2015-09-04 | 2017-02-11 | 旺宏電子股份有限公司 | 記憶體結構 |
| TWI576986B (zh) * | 2015-09-30 | 2017-04-01 | 旺宏電子股份有限公司 | 記憶體結構 |
| US9620512B1 (en) * | 2015-10-28 | 2017-04-11 | Sandisk Technologies Llc | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device |
| US11933892B2 (en) * | 2016-02-04 | 2024-03-19 | Koninklijke Philips N.V. | Ultrasound imaging system and method |
| KR20180019807A (ko) | 2016-08-16 | 2018-02-27 | 삼성전자주식회사 | 반도체 소자 |
| KR20180066650A (ko) | 2016-12-09 | 2018-06-19 | 삼성전자주식회사 | 반도체 소자 |
| CN107644876B (zh) * | 2017-08-28 | 2019-01-01 | 长江存储科技有限责任公司 | 台阶结构及其形成方法 |
| CN107863350B (zh) * | 2017-11-21 | 2021-05-11 | 中国科学院微电子研究所 | 一种三维存储器及其制备方法 |
| KR20200007212A (ko) * | 2018-07-12 | 2020-01-22 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 형성방법 |
| WO2020037489A1 (en) | 2018-08-21 | 2020-02-27 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices having through array contacts and methods for forming the same |
| KR102612408B1 (ko) | 2018-11-02 | 2023-12-13 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| TWI692018B (zh) * | 2019-04-22 | 2020-04-21 | 旺宏電子股份有限公司 | 半導體結構及其形成方法 |
| JP2021039965A (ja) * | 2019-08-30 | 2021-03-11 | キオクシア株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
| CN112635488A (zh) | 2019-09-29 | 2021-04-09 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| WO2021056514A1 (en) * | 2019-09-29 | 2021-04-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and forming methods |
| WO2021056513A1 (en) | 2019-09-29 | 2021-04-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
| US11374018B2 (en) | 2020-07-17 | 2022-06-28 | Macronix International Co., Ltd. | Semiconductor structure |
| TWI749642B (zh) * | 2020-07-17 | 2021-12-11 | 旺宏電子股份有限公司 | 半導體結構 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120030193A (ko) * | 2010-09-17 | 2012-03-28 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| KR20120078958A (ko) * | 2011-01-03 | 2012-07-11 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| JP2013021319A (ja) * | 2011-07-08 | 2013-01-31 | Sk Hynix Inc | 半導体装置及びその製造方法 |
| KR20130019644A (ko) * | 2011-08-17 | 2013-02-27 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20130091949A (ko) * | 2012-02-09 | 2013-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20140000067A (ko) * | 2012-06-22 | 2014-01-02 | 에스케이하이닉스 주식회사 | 반도체 소자와 그 제조방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5142692B2 (ja) * | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5253875B2 (ja) * | 2008-04-28 | 2013-07-31 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP2010027870A (ja) * | 2008-07-18 | 2010-02-04 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR101567024B1 (ko) | 2009-05-15 | 2015-11-09 | 삼성전자주식회사 | 반도체 기억 소자 |
| KR101787041B1 (ko) * | 2010-11-17 | 2017-10-18 | 삼성전자주식회사 | 식각방지막이 구비된 반도체 소자 및 그 제조방법 |
| KR101212709B1 (ko) | 2010-12-29 | 2012-12-14 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 장치 |
| KR20120131682A (ko) * | 2011-05-26 | 2012-12-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8824211B1 (en) * | 2013-02-14 | 2014-09-02 | Sandisk Technologies Inc. | Group word line erase and erase-verify methods for 3D non-volatile memory |
| US9064547B2 (en) * | 2013-03-05 | 2015-06-23 | Sandisk 3D Llc | 3D non-volatile memory having low-current cells and methods |
-
2014
- 2014-01-23 KR KR1020140008260A patent/KR102125018B1/ko active IP Right Grant
- 2014-06-27 US US14/317,253 patent/US9171859B2/en active Active
- 2014-12-02 TW TW103141856A patent/TWI615946B/zh active
-
2015
- 2015-01-21 CN CN201510030385.0A patent/CN104810373B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120030193A (ko) * | 2010-09-17 | 2012-03-28 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| KR20120078958A (ko) * | 2011-01-03 | 2012-07-11 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| JP2013021319A (ja) * | 2011-07-08 | 2013-01-31 | Sk Hynix Inc | 半導体装置及びその製造方法 |
| KR20130019644A (ko) * | 2011-08-17 | 2013-02-27 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20130091949A (ko) * | 2012-02-09 | 2013-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20140000067A (ko) * | 2012-06-22 | 2014-01-02 | 에스케이하이닉스 주식회사 | 반도체 소자와 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135336A (ko) * | 2018-05-28 | 2019-12-06 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
| US11967381B2 (en) | 2021-04-01 | 2024-04-23 | SK Hynix Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104810373A (zh) | 2015-07-29 |
| TWI615946B (zh) | 2018-02-21 |
| US20150206895A1 (en) | 2015-07-23 |
| KR102125018B1 (ko) | 2020-07-07 |
| CN104810373B (zh) | 2019-08-13 |
| US9171859B2 (en) | 2015-10-27 |
| TW201530738A (zh) | 2015-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102125018B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102027133B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101985936B1 (ko) | 불휘발성 메모리 소자와 그 제조방법 | |
| US9209291B2 (en) | Three-dimensional semiconductor device | |
| US9356036B2 (en) | Semiconductor apparatus and manufacturing method of the same | |
| KR20150106660A (ko) | 반도체 장치 및 그 제조방법 | |
| US11665904B2 (en) | Semiconductor device and manufacturing method of the same | |
| US9673218B1 (en) | Method of manufacturing semiconductor device including channel layer | |
| KR20150029403A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20150139255A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20150100325A (ko) | 반도체 장치 및 그 제조방법 | |
| US10002946B2 (en) | Method of manufacturing a semiconductor device | |
| KR20140076799A (ko) | 반도체 소자 및 그 제조 방법 | |
| US8754395B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20150017600A (ko) | 반도체 메모리 소자 | |
| KR20190006758A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20160028742A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR20130091949A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20170010626A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20140020145A (ko) | 불휘발성 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |