KR20130091949A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130091949A
KR20130091949A KR1020120013320A KR20120013320A KR20130091949A KR 20130091949 A KR20130091949 A KR 20130091949A KR 1020120013320 A KR1020120013320 A KR 1020120013320A KR 20120013320 A KR20120013320 A KR 20120013320A KR 20130091949 A KR20130091949 A KR 20130091949A
Authority
KR
South Korea
Prior art keywords
film
layer
semiconductor device
channel
pipe
Prior art date
Application number
KR1020120013320A
Other languages
English (en)
Inventor
이기홍
피승호
빈진호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120013320A priority Critical patent/KR20130091949A/ko
Priority to US13/600,190 priority patent/US8698231B2/en
Publication of KR20130091949A publication Critical patent/KR20130091949A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 파이프 채널막; 상기 파이프 채널막과 연결된 한 쌍의 수직 채널막들; 상기 파이프 채널막의 하부면 및 측면과 접하는 파이프 게이트; 및 상기 파이프 채널막의 상부면과 접하는 더미 파이프 게이트를 포함한다. 이와 같이, 더미 파이프 게이트를 형성함으로써, 슬릿 형성시 더미 파이프 게이트를 식각정지막으로 이용할 수 있다. 따라서, 파이프 채널막 및 파이프 채널막을 둘러싼 메모리막이 손상되는 것을 방지할 수 있다. 또한, 불순물이 미포함된 폴리실리콘막으로 더미 파이프 게이트를 형성함으로써, 플라즈마 식각을 이용한 슬릿 형성시 파이프 채널막을 둘러싼 메모리막이 손상되는 것을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 파이프 게이트를 포함하는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 내에 매립된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 수직채널막들(M_CH)로 구성된 채널막(CH)을 구비한다. 여기서, 채널막(CH)은 메모리막(미도시됨)에 의해 둘러싸여지고, 메모리막은 터널절연막, 전하트랩막 및 전하차단막을 포함한다.
또한, 메모리 소자는 수직채널막들(M_CH)을 감싸면서 적층된 워드라인들(WL), 워드라인들(WL) 상부에 적층된 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL), 소스 라인(SL) 및 비트라인들(BL)을 포함한다.
그런데, 전술한 바와 같은 종래기술에 따르면, 소스 사이드 워드라인과 드레인 사이드 워드라인을 분리하기 위한 슬릿 형성시, 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)을 둘러싼 메모리막이 손상될 수 있다.
또한, 파이프 채널막(P_CH)을 둘러싼 메모리막이 파이프 트랜지스터의 게이트 절연막으로 사용되는데, 메모리막은 게이트 절연막으로서의 역할을 하기에 두께가 충분히 두껍지 않다. 따라서, 프로그램 또는 소거 동작시 전하가 전하트랩막에 트랩되어 파이프 트랜지스터의 문턱 전압이 변동될 수 있다.
본 발명의 일 실시예는 파이프 채널막 및 파이프 채널막을 둘러싼 메모리막이 손상되는 것을 방지하는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 파이프 채널막; 상기 파이프 채널막과 연결된 한 쌍의 수직 채널막들; 상기 파이프 채널막의 하부면 및 측면과 접하는 파이프 게이트; 및 상기 파이프 채널막의 상부면과 접하는 더미 파이프 게이트를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 희생막이 매립된 트렌치를 포함하는 파이프 게이트용 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 더미 파이프 게이트용 제1 물질막을 형성하는 단계; 및 상기 제1 물질막 상에, 워드라인용 제2 물질막들 및 층간절연막용 제3 물질막들을 교대로 형성하는 단계를 포함한다.
반도체 장치는 파이프 게이트의 상부면과 접하는 더미 파이프 게이트를 포함한다. 따라서, 슬릿 형성시 더미 파이프 게이트를 식각정지막으로 이용하여 파이프 채널막 및 파이프 채널막을 둘러싼 메모리막이 손상되는 것을 방지할 수 있다. 특히, 불순물이 포함되지 않은 폴리실리콘막으로 형성된 더미 파이프 게이트를 포함함으로써, 플라즈마 식각을 이용한 슬릿 형성시 파이프 채널막을 둘러싼 메모리막이 손상되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 제6 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 수직 채널막들(V_CH)을 포함하는 채널막(CH)을 포함한다. 여기서, 채널막(CH)은 메모리막(미도시됨)에 의해 둘러싸여지고, 메모리막은 터널절연막, 전하트랩막 및 전하차단막을 포함한다.
반도체 장치는 파이프 채널막(P_CH)의 하부면 및 측면과 접하는 파이프 게이트(PG) 및 파이프 채널막(P_CH)의 상부면과 접하는 더미 파이프 게이트(D_PG)를 포함한다.
여기서, 파이프 게이트(PG)는 불순물이 포함된 폴리실리콘막으로 형성될 수 있다. 예를 들어, 파이프 게이트(PG)는 제1타입의 불순물이 포함된 폴리실리콘막으로 형성되거나, 제1타입의 불순물이 포하된 폴리실리콘막 및 제1 타입과 상이한 제2 타입의 불순물이 포함된 폴리실리콘막의 적층 구조로 형성될 수 있다. 여기서, 제1 타입 및 제2 타입은 N타입 및 P타입 중 하나일 수 있다.
더미 파이프 게이트(D_PG)는 파이프 게이트(PG)의 상부면과 접하도록 형성되며, 파이프 게이트로서 역할을 하지 않는 더미로 사용된다. 따라서, 더미 파이프 게이트(D_PG)는 전류가 통하지 않는 부도체로 형성되며, 예를 들어, 더미 파이프 게이트(D_PG)는 불순물이 포함되지 않은 폴리실리콘막으로 형성된다.
반도체 장치는 수직채널막들(M_CH)을 감싸면서 더미 파이프 게이트(D_PG) 상에 다층으로 적층된 워드라인들(WL) 및 워드라인들(WL) 사이에 개재된 층간절연막들(미도시됨)을 더 포함한다. 여기서, 다층으로 적층된 워드라인들 중 최하부의 워드라인은 더미 파이프 게이트의 상부면과 접하도록 형성될 수 있다. 이러한 경우, 더미 파이프 게이트(D_PG)를 불순물이 포함되지 않은 폴리실리콘막과 같은 부도체로 형성함으로써, 파이프 게이트(PG)와 최하단 워드라인(WL)을 각각 구동할 수 있다. 단, 더미 파이프 게이트(D_PG)와 접한 최하부의 워드라인을 더미 워드라인(D_WL)으로 사용하는 것도 가능하다. 이러한 경우, 더미 워드라인(D_WL)은 나머지 워드라인들(WL)과 동일하거나 상이한 바이어스가 인가될 수 있으며, 더미 워드라인(D_WL)과 연결된 메모리 셀들은 실질적인 데이터 저장소로서 역할을 하지 않게 된다.
반도체 장치는 워드라인들(WL) 상부에 적층된 적어도 한 층의 소스 선택 라인(SSL) 및 적어도 한 층의 드레인 선택 라인(DSL)을 더 포함한다. 여기서, 수직 채널막들(V_CH) 사이에는 더미 파이프 게이트(D_PG)를 노출시키는 깊이의 슬릿들이 구비되는데, 슬릿들은 수직 채널막들(V_CH) 사이마다 형성되거나 일부에 한해 형성될 수 있다.
또한, 반도체 장치는 비트라인들(BL) 및 소스 라인(SL)을 더 포함한다. 여기서, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들은 하나의 소스 라인(SL)에 공통으로 연결되고, 제2방향(Ⅱ-Ⅱ')으로 확장된 스트링 열에 포함된 스트링들은 하나의 비트라인(BL)에 공통으로 연결된다.
전술한 바와 같은 구조에 따르면, 최하단의 워드라인(WL)과 파이프 게이트(PG) 사이에 더미 파이프 게이트(D_PG)가 구비된다. 특히, 최하단 워드라인(WL)의 하부면 및 파이프 게이트(PG)의 상부면과 접하도록 더미 파이프 게이트(D_PG)를 형성하되, 더미 파이프 게이트(D_PG)는 전류가 흐르지 않도록 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다.
따라서, 더미 파이프 게이트(D_PG)를 제외한 파이프 게이트(PG)에 해당되는 영역만이 파이프 트랜지스터로서 역할을 하게 된다. 즉, 파이프 채널막(P_CH)의 하부면 및 측면만이 파이프 트랜지스터의 채널막으로서 역할을 하게 된다. 따라서, 메모리막 외에 별도로 파이프 채널막(P_CH)의 하부면 및 측면을 둘러싸는 절연막을 추가로 형성함으로써, 파이프 트랜지스터의 게이트 절연막의 두께를 증가시켜 프로그램 또는 소거 동작시 전하가 트랩되는 것을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(30) 상에 절연막(31)을 형성한다. 여기서, 절연막(31)은 기판(30)과 파이프 게이트(PG)를 전기적으로 분리시키는 층간절연막으로서 역할을 한다.
이어서, 절연막(31) 상에 제1 도전막(32)을 형성한다. 여기서, 제1 도전막(32)은 파이프 게이트(PG)를 형성하기 위한 것이다. 제1 도전막(32)은 불순물을 포함한 폴리실리콘막으로 형성될 수 있다. 예를 들어, 제1 도전막(32)은 인(P), 아세닉(As) 등의 N타입 불순물을 포함하는 폴리실리콘막으로 형성되거나, P타입의 불순물을 포함하는 폴리실리콘막과 N타입의 불순물을 포함하는 폴리실리콘막을 조합하여 형성될 수 있다.
이어서, 제1 도전막(32)을 식각하여 파이프 채널막용 트렌치들을 형성한다. 본 도면에서는 하나의 트렌치를 도시하였으나, 다수의 트렌치들이 매트릭스 형태로 배열될 수 있다.
이어서, 트렌치들 내에 희생막(33)을 형성한다. 예를 들어, 트렌치들이 형성된 결과물의 전체 구조 상에 희생막(33)을 형성한 후, 제1 도전막(32)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 트렌치들 내에 희생막(33)을 매립한다. 여기서, 희생막(33)은 실리콘 질화막, 티타늄 질화막 등으로 형성될 수 있다.
도 3b에 도시된 바와 같이, 희생막(33)이 매립된 제1 도전막(32) 상에 더미 파이프 게이트용 제1 물질막(34)을 형성한다. 여기서, 제1 물질막(34)은 불순물이 포함되지 않도록 형성되며, 예를 들어, 언도프드 폴리실리콘막으로 형성될 수 있다.
도 3c에 도시된 바와 같이, 제1 물질막(34) 상에 워드라인용 제2 물질막들(35) 및 층간절연막용 제3 물질막들(36)을 교대로 형성한다. 여기서, 제2 물질막들(35) 중 최하부의 제2 물질막(35)은 제1 물질막(34)의 상부면과 접하도록 형성된다. 또한, 제2 물질막들(35) 중 최상부의 적어도 한 층은 선택 라인용으로 사용될 수 있다.
제2 물질막(35)과 제3 물질막(36)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제2 물질막(35)은 폴리실리콘막 등의 도전막으로 형성되고, 제3 물질막(36)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제2 물질막(35)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제3 물질막(36)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제2 물질막(35)은 질화막 등의 희생막으로 형성되고, 제3 물질막(36)은 산화막 등의 절연막으로 형성될 수 있다.
도 3d에 도시된 바와 같이, 제2 물질막들(35), 제3 물질막들(36) 및 제1 물질막(34)을 식각하여 채널 홀들을 형성한다. 이때, 각 트렌치마다 한 쌍의 채널 홀들이 연결되도록 채널 홀들을 형성할 수 있다.
이어서, 채널 홀들 저면에 노출된 희생막(33)을 제거한다. 이로써, 트렌치 및 트렌치와 연결된 한 쌍의 채널 홀들을 포함하는 U형 트렌치들이 형성된다.
도 3e에 도시된 바와 같이, U형 트렌치들의 내면을 따라 메모리막(37)을 형성한다. 메모리막(37)은 전하차단막, 전하트랩막 및 터널절연막으로 형성될 수 있다. 여기서, 트렌치 내에 형성된 메모리막(37)은 파이프 트랜지스터의 게이트 절연막으로 사용된다.
이어서, 메모리막(37) 상에 채널막(38)을 형성한다. 여기서, 트렌치 내에 형성된 채널막(38)은 파이프 채널막으로 사용되고, 채널 홀들 내에 형성된 채널막(38)은 수직채널막으로 사용된다. 예를 들어, 채널막(38)은 폴리실리콘막 등의 반도체막으로 형성될 수 있다.
이때, U형 트렌치의 중심 영역까지 완전히 매립되도록 채널막(38)을 형성하거나, 중심 영역이 오픈되도록 채널막(38)을 형성할 수 있다. 중심 영역을 오픈시킨 경우에는 오픈된 중심 영역에 절연막(39)을 매립한다. 절연막(39)은 PSZ(Polysilazane), SOD(Spin On dielectric) 등의 유동성 절연막으로 형성될 수 있다.
도 3f에 도시된 바와 같이, 제2 물질막들(35) 및 제3 물질막들(36)을 식각하여 채널 홀들 사이에 위치된 슬릿들을 형성한다. 이때, 제1 물질막(34)을 식각정지막으로 이용하여 식각 공정을 실시함으로써, 슬릿들을 형성하는 과정에서 하부의 메모리막(37) 및 채널막(38)이 손상되는 것을 방지할 수 있다.
또한, 슬릿은 플라즈마 식각 공정을 이용하여 형성될 수 있는데, 플라즈마 식각 공정을 이용하는 경우, 제1 물질막(34)의 물질 종류에 따라 슬릿 하부의 메모리막(37)이 플라즈마에 의해 손상될 수 있다. 예를 들어, 불순물이 도핑된 폴리실리콘막과 같이 전류가 흐르는 도전막으로 제1 물질막(34)을 형성하는 경우, 슬릿 하부의 메모리막(37)이 플라즈마에 의해 손상될 수 있다. 반면에, 불순물이 도핑되지 않은 폴리실리콘막과 같이 전류가 흐르지 않는 부도체막으로 제1 물질막(34)을 형성하는 경우, 슬릿 하부의 메모리막(37)이 플라즈마에 의해 손상되는 것을 방지할 수 있다.
여기서, 슬릿들은 제1 물질막(34)의 표면을 노출시키는 깊이로 형성될 수 있다. 또는, 제1 물질막(34)의 표면이 일부 깊이 식각되도록 오버 식각 공정을 실시하여 슬릿들을 형성할 수 있다.
또한, 슬릿들은 채널 홀들 사이에 모두 형성되거나, 일부에 한해 형성될 수 있다. 예를 들어, 채널 홀들 사이에 모두 슬릿들을 형성할 경우, 이웃한 스트링들은 소스 사이드 워드라인들 및 드레인 사이드 워드라인들이 각각 분리된 구조를 갖게 된다. 또한, 하나의 스트링을 구성하는 한 쌍의 수직채널막들 사이에 한해 슬릿들을 형성하는 경우, 이웃한 스트링들은 소스 사이드 워드라인들 및 드레인 사이드 워드라인들이 연결된 구조를 갖게 된다.
이어서, 슬릿들 내에 절연막(40)을 매립함으로써, 수직 채널막들을 따라 적층된 메모리 셀들이 형성된다. 이때, 제2 물질막들(35) 및 제3 물질막들(36)의 물질에 따라, 슬릿들 내에 절연막(40)을 매립하기에 앞서 추가 공정이 진행될 수 있다.
일 예로, 제3 물질막(35)은 도전막으로 형성되고 제3 물질막(36)은 절연막으로 형성된 경우, 슬릿에 의해 노출된 제2 물질막들(35)을 실리사이드화 한 후에 슬릿들 내에 절연막(40)을 매립한다. 이로써, 메모리 셀들이 형성된다.
다른 예로, 제2 물질막(35)은 도전막으로 형성되고 제3 물질막(36)은 희생막으로 형성된 경우, 슬릿들 내에 노출된 제3 물질막들(36)을 제거한다. 이어서, 제3 물질막들(36)이 제거된 영역들 및 슬릿들 내에 절연막(40)을 매립한다. 이로써, 메모리 셀들이 형성된다.
또 다른 예로, 제2 물질막(35)은 희생막으로 형성되고 제3 물질막(36)은 절연막으로 형성된 경우, 슬릿들 내에 노출된 제2 물질막들(35)을 제거한다. 이어서, 제2 물질막들(35)이 제거된 영역들 내에 텅스텐(W) 등의 도전막을 매립하여 워드라인, 선택 라인등을 형성한다. 이어서, 슬릿들 내에 절연막(40)을 매립한다. 이로써, 메모리 셀들이 형성된다.
전술한 바와 같은 제2 실시예에 따르면, 제1 물질막(34)을 식각정지막으로 이용하여 슬릿들을 형성함으로써, 파이프 채널막 및 파이프 채널막을 감싸는 메모리막(27)이 손상되는 것을 방지할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 특히, 제3 실시예에서는 제2 물질막(35)을 희생막으로 형성하고 제3 물질막(36)을 절연막으로 형성된 경우에 대해 설명하도록 한다.
도 4에 도시된 바와 같이, 제1 물질막(34)을 식각정지막으로 제2 물질막들(35) 및 제3 물질막들(36)을 식각하여 슬릿들을 형성한다. 여기까지의 공정은 앞서 제2 실시예에서 설명한 바와 동일하다.
이어서, 슬릿들에 의해 노출된 제2 물질막들(35)을 제거한 후, 제2 물질막들(35)이 제거된 영역들의 내면을 따라 산화막을 형성하거나, 산화막 및 알루미늄 산화막(Al2O3)을 형성하여 전하차단막(41)을 추가로 형성한다. 이때, 전하차단막(41)을 추가로 형성하기에 앞서, 제2 물질막들(35)을 제거하는 과정에서 손상된 채널 홀들 내의 전하차단막을 제거할 수 있다.
이어서, 제2 물질막들(35)이 제거된 영역들 내에 도전막(42)을 매립하여 워드라인 또는 선택 라인을 형성한다.
이러한 경우, 제2 물질막들(35)이 제거된 영역 내에 전하차단막(41)을 추가로 형성한 후에 도전막(42)을 매립하므로, 더미 파이프 게이트와 최하단의 워드라인 사이에 전하차단막(41)이 개재된다(도면 부호 "A" 참조). 따라서, 전하차단막(41)이 더미 파이프 게이트와 최하단 워드라인 사이의 층간절연막으로 역할을 하게 된다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 5에 도시된 바와 같이, 제4 실시예에 따른 반도체 장치는 메모리막(37)과 파이프 게이트용 제1 도전막(32) 사이에 개재된 절연막(43)을 더 포함한다.
여기서, 절연막(43)은 트렌치들 내에 희생막(33)을 형성하기 전에 트렌치들의 내면을 따라 형성될 수 있다. 예를 들어, 트렌치들의 내면을 따라 절연막(43)을 증착하거나, 산화 공정에 의해 트렌치들의 내면에 노출된 제1 도전막(32)을 일부 두께 산화시켜 절연막(43)을 형성할 수 있다.
이러한 경우, 절연막(43) 및 메모리막(37)이 파이프 트랜지스터의 게이트 절연막으로 사용된다. 따라서, 게이트 절연막의 최종 두께를 증가시켜 파이프 트랜지스터의 누설 전류를 효과적으로 방지할 수 있다.
도 6은 본 발명의 제5 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 제1 내지 제4 실시예에서 설명된 더미 파이프 게이트를 포함하는 파이프 게이트를 구비한 셀 어레이를 갖도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 제6 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 6을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
30: 기판 31: 절연막
32: 파이프 게이트용 제1 도전막 33: 희생막
34: 더미 파이프 게이트용 제1 물질막 35: 워드라인용 제2 물질막
36: 층간절연막용 제3 물질막 37: 메모리막
38: 채널막 39: 절연막
40: 절연막

Claims (20)

  1. 파이프 채널막;
    상기 파이프 채널막과 연결된 한 쌍의 수직 채널막들;
    상기 파이프 채널막의 하부면 및 측면과 접하는 파이프 게이트; 및
    상기 파이프 채널막의 상부면과 접하는 더미 파이프 게이트
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 더미 파이프 게이트는 불순물이 포함되지 않은 폴리실리콘막으로 형성된
    반도체 장치.
  3. 제1항에 있어서,
    상기 파이프 게이트는 제1 타입의 불순물이 포함된 폴리실리콘막으로 형성된
    반도체 장치.
  4. 제1항에 있어서,
    상기 파이프 게이트는,
    제1 타입의 불순물이 포함된 폴리실리콘막; 및
    상기 제1 타입과 상이한 제2 타입의 불순물이 포함된 폴리실리콘막을 포함한
    반도체 장치.
  5. 제1항에 있어서,
    상기 더미 파이프 게이트의 상부면과 접하면서, 다층으로 적층된 워드라인들; 및
    상기 워드라인들 사이에 개재된 층간절연막들
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 워드라인들 및 상기 층간절연막들을 관통하고, 상기 더미 파이프 게이트를 노출시키는 깊이를 갖는 슬릿
    을 더 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 다층으로 적층된 워드라인들 중 상기 더미 파이프 게이트의 상부면과 접한 최하부의 워드라인은 더미 워드라인인
    반도체 장치.
  8. 제1항에 있어서,
    상기 파이프 채널막 및 상기 한 쌍의 수직채널막들을 감싸는 메모리막; 및
    상기 메모리막과 상기 파이프 게이트 사이에 개재된 절연막
    을 더 포함하는 반도체 장치.
  9. 희생막이 매립된 트렌치를 포함하는 파이프 게이트용 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 더미 파이프 게이트용 제1 물질막을 형성하는 단계; 및
    상기 제1 물질막 상에, 워드라인용 제2 물질막들 및 층간절연막용 제3 물질막들을 교대로 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 제1 물질막은 불순물이 포함되지 않은 폴리실리콘막으로 형성된
    반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 제1 도전막은 제1 타입의 불순물이 포함된 폴리실리콘막으로 형성된
    반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 제1 도전막은,
    제1 타입의 불순물이 포함된 폴리실리콘막; 및
    상기 제1 타입과 상이한 제2 타입의 불순물이 포함된 폴리실리콘막을 포함하는
    반도체 장치 제조 방법.
  13. 제9항에 있어서,
    상기 제2 물질막들 중 최하부의 제2 물질막은 상기 제1 물질막의 상부면과 접하도록 형성된
    반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 최하부의 제2 물질막은 더미 워드라인으로 사용되는
    반도체 장치 제조 방법.
  15. 제9항에 있어서,
    상기 제1 도전막을 형성하는 단계는,
    기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내면에 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 트렌치 내에 상기 희생막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제9항에 있어서,
    상기 제2 물질막들, 상기 제3 물질막들 및 상기 제1 물질막을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계;
    상기 채널 홀들 저면의 상기 희생막을 제거하는 단계;
    상기 트렌치 및 상기 채널 홀들의 내면을 따라 메모리막을 형성하는 단계; 및
    상기 메모리막 상에 채널막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  17. 제9항에 있어서,
    상기 제1 물질막을 식각정지막으로 상기 제2 물질막들 및 상기 제3 물질막들을 식각하여 슬릿을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 슬릿의 내벽에 노출된 상기 제2 물질막들을 실리사이드화하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 슬릿의 내벽에 노출된 상기 제2 물질막들을 제거하는 단계; 및
    상기 제2 물질막들이 제거된 영역에 제2 도전막을 매립하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 슬릿의 내벽에 노출된 상기 제3 물질막들을 제거하는 단계; 및
    상기 제3 물질막들이 제거된 영역에 절연막을 매립하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
KR1020120013320A 2012-02-09 2012-02-09 반도체 장치 및 그 제조 방법 KR20130091949A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120013320A KR20130091949A (ko) 2012-02-09 2012-02-09 반도체 장치 및 그 제조 방법
US13/600,190 US8698231B2 (en) 2012-02-09 2012-08-30 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120013320A KR20130091949A (ko) 2012-02-09 2012-02-09 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130091949A true KR20130091949A (ko) 2013-08-20

Family

ID=48944909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120013320A KR20130091949A (ko) 2012-02-09 2012-02-09 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8698231B2 (ko)
KR (1) KR20130091949A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150087991A (ko) * 2014-01-23 2015-07-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130070158A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20130089076A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140028974A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법
KR20140076799A (ko) * 2012-12-13 2014-06-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20160020119A1 (en) * 2014-07-16 2016-01-21 Macronix International Co., Ltd. Method of Controlling Recess Depth and Bottom ECD in Over-Etching
KR102469334B1 (ko) * 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985726A (en) * 1998-11-06 1999-11-16 Advanced Micro Devices, Inc. Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150087991A (ko) * 2014-01-23 2015-07-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20130207182A1 (en) 2013-08-15
US8698231B2 (en) 2014-04-15

Similar Documents

Publication Publication Date Title
US10985177B2 (en) Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
TWI749142B (zh) 半導體裝置及其製造方法
US9202780B2 (en) Three dimensional semiconductor device including pads
CN104979351B (zh) 半导体装置及其制造方法
US9099348B2 (en) Semiconductor device and method of manufacturing the same
KR20140029703A (ko) 불휘발성 메모리 소자와 그 제조방법
US8937348B2 (en) 3-D nonvolatile memory device, memory system, and manufacturing method thereof
US8999787B2 (en) Semiconductor device
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
KR20150064520A (ko) 반도체 장치 및 그 제조방법
KR20150001999A (ko) 반도체 메모리 소자 및 그 제조방법
KR20130136249A (ko) 반도체 장치 및 그 제조 방법
KR20160061174A (ko) 반도체 장치 및 그 제조방법
US9960177B2 (en) Semiconductor device and manufacturing method of the same
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140048653A (ko) 반도체 장치 및 그 제조 방법
US20130043521A1 (en) 3-dimensional non-volatile memory device and method of manufacturing the same
KR20140020558A (ko) 반도체 장치 및 그 제조 방법
US9287289B2 (en) Semiconductor device and method of manufacturing the same
KR20160028742A (ko) 반도체 메모리 소자 및 그 제조방법
KR20140020145A (ko) 불휘발성 메모리 소자의 제조방법
KR20140078297A (ko) 반도체 장치 및 그 제조 방법
KR20140078298A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid