KR20150001999A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 교대로 적층된 층간 절연 패턴들 및 도전 패턴들; 상기 층간 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널막들; 상기 수직 채널막들의 측벽들을 감싸는 터널 절연막들; 및 상기 터널 절연막들을 감싸도록 형성된 다기능막들을 포함하며, 상기 다기능막들 각각은 상기 도전 패턴들과 상기 수직 채널막들의 교차부들에서 상기 터널 절연막에 접하여 배치된 트랩 영역들, 상기 트랩 영역들과 상기 도전 패턴들에 접하여 배치된 블로킹 영역들, 및 이웃한 상기 블로킹 영역들 사이에 배치된 희생 영역들을 포함할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 메모리 셀 들을 포함한다. 일반적으로 메모리 셀 들은 제한된 면적 내에서 2차원적으로 배열된다. 이 경우, 초소형 고용량의 반도체 메모리 소자를 제공하기 위해서, 메모리 셀 들 각각의 크기를 줄임으로써 메모리 셀 들의 집적도를 높일 수 있다.
메모리 셀 크기를 줄이는 데에는 제조 공정상의 한계와 신뢰성 확보를 위해 한계가 있다. 이러한 한계를 극복하고, 제한된 면적 내에서 메모리 셀 들의 집적도를 높이기 위해 메모리 셀 들을 3차원으로 배열한 반도체 메모리 소자가 제안된바 있다.
3차원 반도체 메모리 소자는 기판에 이격되어 적층된 워드 라인들, 워드 라인들을 관통하여 기판에 대해 수직한 방향을 따라 형성된 채널막, 채널막을 감싸는 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 및 전하 저장막을 감싸는 블로킹 절연막을 포함한다. 메모리 셀은 워드 라인들과 채널막의 교차부에 배치된 전하 저장막의 일부에 전하를 트랩하여 데이터를 저장한다.
상기에서 전하 저장막은 워드 라인별로 분리되어 있지 않고 채널막 측벽 전면을 감싸며 형성된다. 이에 따라, 특정 메모리 셀에 저장된 전하가 전하 저장막을 따라 다른 메모리 셀로 이동할 수 있다. 이 경우, 데이터 리텐션 특성을 확보하기 어려워 3차원 반도체 메모리 소자의 신뢰성 확보가 어렵다.
본 발명의 실시 예는 메모리 셀 들 간 전하 이동을 방지하여 신뢰성을 개선할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 교대로 적층된 층간 절연 패턴들 및 도전 패턴들; 상기 층간 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널막들; 상기 수직 채널막들의 측벽들을 감싸는 터널 절연막들; 및 상기 터널 절연막들을 감싸도록 형성된 다기능막들을 포함하며, 상기 다기능막들 각각은 상기 도전 패턴들과 상기 수직 채널막들의 교차부들에서 상기 터널 절연막에 접하여 배치된 트랩 영역들, 상기 트랩 영역들과 상기 도전 패턴들에 접하여 배치된 블로킹 영역들, 및 이웃한 상기 블로킹 영역들 사이에 배치된 희생 영역들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 층간 절연막들 및 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 희생막들을 관통하는 홀들을 형성하는 단계; 상기 홀들 각각의 내부에 예비막, 터널 절연막 및 채널막을 형성하는 단계; 상기 홀들 사이에 상기 층간 절연막들 및 상기 희생막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계; 상기 리세스 영역들을 통해 노출된 상기 예비막을 1차 처리하여 상기 예비막의 일부 영역들에 트랩 영역들을 정의하는 단계; 상기 트랩 영역들 주위의 상기 예비막을 2차 처리하여 상기 트랩 영역들에 접하는 블로킹 영역들을 상기 예비막의 일부 영역들에 정의하는 단계; 및 상기 리세스 영역들 내부에 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 기술은 예비막의 일부 영역들을 개구하여 트랩 영역들로 정의하고, 트랩 영역들에 접하는 예비막의 일부 영역들을 블로킹 영역들로 정의한다. 이로써 본 기술은 트랩 영역들을 블로킹 영역들을 통해 셀 별로 분리할 수 있으므로 메모리 셀 들 간 전하 이동을 방지하여 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
또한, 본 기술은 예비막의 일부 영역들을 트랩 영역들 및 블로킹 영역들로 정의하여 다기능막을 형성하므로 트랩 영역 및 블로킹 영역 간에 계면이 형성되지 않는다. 따라서, 본 기술은 트랩 영역 및 블로킹 영역 간 계면에 전하가 트랩되어 반도체 메모리 소자의 신뢰성이 저하되는 문제를 개선할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 사시도이다.
도 2a 및 도 2b는 도 1에 도시된 A영역을 확대하여 관통 구조물의 다양한 예를 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 도 1에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 사시도이다.
도 5는 도 4에 도시된 B영역을 확대하여 관통 구조물을 설명하기 위한 단면도이다.
도 6a 내지 도 6d를 도 4에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 사시도이다. 도 1에서는 설명의 편의를 위해 절연막의 도시는 생략하였다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(111), 공통 소스 라인(111) 상부에 형성된 비트 라인들(BL), 및 비트 라인들(BL)과 공통 소스 라인(111) 사이에 배치된 셀 스트링들(ST)을 포함한다.
공통 소스 라인(111)은 반도체 기판 상에 배치되는 도전성 박막이거나, 반도체 기판 내에 형성되는 불순물 주입 영역일 수 있다. 비트 라인들(BL)은 공통 소스 라인(111)으로부터 이격되어 그 상부에 배치되는 도전 라인들이다. 비트 라인들(BL) 각각에는 다수의 셀 스트링들(ST)이 병렬로 연결된다. 비트 라인들(BL) 각각에 연결된 셀 스트링들(ST)은 공통 소스 라인(111)에 공통으로 연결된다.
셀 스트링들(ST) 각각은 비트 라인들(BL)과 공통 소스 라인(111) 사이에 이격되어 적층된 도전 패턴들(151A 내지 151F)에 연결된다. 도전 패턴들(151A 내지 151F) 중 최하층으로부터 적어도 하나의 도전 패턴(예를 들어, 151A)은 하부 셀렉트 게이트로 이용되고, 최상층으로부터 적어도 하나의 도전 패턴(예를 들어, 151F)은 상부 셀렉트 게이트로 이용된다. 하부 셀렉트 게이트와 상부 셀렉트 게이트 사이의 도전 패턴들(예를 들어, 151B 내지 151F)은 메모리 셀 게이트로 이용된다. 도전 패턴들(151A 내지 151F)은 비트 라인들(BL)과 교차되는 방향을 따라 라인 패턴으로 형성될 수 있다.
셀 스트링들(ST) 각각은 공통 소스 라인(111)의 상면으로부터 수직으로 연장되어 도전 패턴들(151A 내지 151F)을 관통하여 비트 라인(BL)에 연결된 관통 구조물(141)을 포함할 수 있다. 관통 구조물(141)과 하부 셀렉트 게이트용 도전 패턴(예를 들어, 151A)의 교차부에는 하부 셀렉트 트랜지스터가 정의되고, 관통 구조물(141)과 상부 셀렉트 게이트용 도전 패턴(예를 들어, 151F)의 교차부에는 상부 셀렉트 트랜지스터가 정의되고, 관통 구조물(141)과 셀 게이트용 도전 패턴들(예를 들어, 151B 내지 151E)의 교차부들에는 메모리 셀 트랜지스터들이 정의된다. 셀 스트링들(ST) 각각의 하부 셀렉트 트랜지스터, 메모리 셀 트랜지스터들, 및 상부 셀렉트 트랜지스터는 관통 구조물(141)을 통해 직렬로 연결될 수 있다.
이하, 도 2a 및 도 2b를 참조하여, 관통 구조물(141)에 대해 보다 구체적으로 설명한다.
도 2a 및 도 2b는 도 1에 도시된 A영역을 확대하여 관통 구조물의 다양한 예를 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참조하면, 관통 구조물(141)은 교대로 적층된 층간 절연 패턴들(121P2)과 도전 패턴들(151D, 151E)을 관통하는 수직 채널막(137), 수직 채널막(137)의 측벽을 감싸는 터널 절연막(135), 및 터널 절연막(135)을 감싸는 다기능막(multifunctional layer)(131)을 포함한다. 수직 채널막(137)은 반도체막으로 형성되며, 도면에 도시된 바와 같이 교대로 적층된 층간 절연 패턴들(121P2)과 도전 패턴들(151D, 151E)을 관통하는 홀 내부에 형성될 수 있다. 여기서 홀은 원, 타원, 다각형 등 다양한 평면 형태를 가질 수 있다. 수직 채널막(137)의 중심 영역은 절연막(139)으로 채워질 수 있다. 또는 도면에 도시하진 않았으나, 수직 채널막(137)의 표면뿐 아니라 수직 채널막(137)의 중심 영역이 모두 반도체막으로 이루어질 수 있다.
다기능막(131) 내부에는 수직 채널막(137)의 연장 방향을 따라 이격되어 터널 절연막(135)에 접하여 배치된 트랩 영역들(131b)과, 트랩 영역들(131b) 및 도전 패턴들(151D, 151E)에 접하여 배치된 블로킹 영역들(131c, 131c')이 정의된다. 수직 채널막(137)의 연장 방향 즉, 층간 절연 패턴들(121P2) 및 도전 패턴들(151D, 151E)의 적층 방향을 따르는 트랩 영역들(131b) 각각의 길이(L)는 설계에 따라 층간 절연 패턴들(121P2) 사이의 이격 거리(D)보다 작게 형성되거나, 크게 형성될 수 있다. 또는 트랩 영역들(131b) 각각의 길이(L)는 설계에 따라 층간 절연 패턴들(121P2) 사이의 이격 거리(D)와 동일하게 형성될 수 있다.
트랩 영역들(131b)은 도전 패턴들(151D, 151E)과 수직 채널막(137)의 교차부에서 터널 절연막(135)을 감싸며 터널 절연막(135)에 접하여 형성된다. 이러한 트랩 영역들(131b)은 실리콘 질화물을 포함할 수 있다. 트랩 영역들(131b)은 전하를 트랩하여 데이터를 저장할 수 있다.
블로킹 영역들(131c 또는 131c') 각각은 트랩 영역들(131b) 각각의 상면, 하면, 및 도전 패턴들(151D, 151E)에 대면하는 측벽과 도전 패턴들(151D, 151E)의 측벽에 접하여 형성된다. 이로써, 블로킹 영역들(131c 또는 131c')은 트랩 영역들(131b)과 도전 패턴들(151D, 151E) 사이와 트랩 영역들(131b) 사이를 절연할 수 있다. 블로킹 영역들(131c, 131c')은 실리콘 산화물을 포함할 수 있다.
도 2a에 도시된 바와 같이 다기능막(131)은 블로킹 영역들(131c) 사이에 배치되어 터널 절연막(135)을 감싸는 링 형태로 정의된 희생 영역(131a)을 더 포함할 수 있다. 희생 영역(131a)은 질화되거나 산화되지 않은 영역으로서 실리콘을 포함한다. 희생 영역(131a)은 층간 절연 패턴(121P2)에 의해 둘러싸이며 블로킹 영역(131c)을 통해 트랩 영역(131b)으로부터 이격된다.
블로킹 영역들(131c')을 형성하기 위한 산화 공정 진행 시, 도 2b에 도시된 바와 같이 트랩 영역들(131b) 이외에 전체 영역을 블로킹 영역들(131c')로 정의할 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예는 트랩 영역들(131b)을 블로킹 영역들(131c, 131c')을 통해 셀 별로 분리할 수 있으므로 메모리 셀 들 간 전하 이동을 방지하여 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
도 3a 내지 도 3f는 도 1에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 공통 소스 라인이 형성된 반도체 기판(미도시) 상에 층간 절연막들(121) 및 희생막들(123)을 교대로 적층한다. 층간 절연막들(121)은 실리콘 산화막 등의 산화물 계열로 형성될 수 있다. 희생막들(123)은 층간 절연막들(121)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생막들(123)은 실리콘 질화막으로 형성될 수 있다. 후속 공정에서 층간 절연막들(121)의 두께를 줄이기 위한 식각이 이루어진다면, 층간 절연막들(121) 각각의 두께는 희생막들(123) 각각의 두께보다 두껍게 형성될 수 있다.
이어서, 층간 절연막들(121) 및 희생막들(123)을 식각하여 층간 절연막들(121) 및 희생막들(123)을 관통하는 홀들(125)을 형성한다. 이 후, 홀들(125) 각각의 측벽을 따라 예비막(preliminary layer)(130), 터널 절연막(135), 및 수직 채널막(137)을 순차로 형성하여, 예비 관통 구조물(141a)을 형성한다. 예비막(130)은 실리콘막으로 형성될 수 있다. 터널 절연막(135)은 실리콘 산화막으로 형성될 수 있다. 수직 채널막(137)은 실리콘등의 반도체막으로 형성할 수 있다. 수직 채널막(137)은 홀들(125) 각각의 중심 영역을 채우도록 형성되거나, 도면에 도시된 바와 같이 홀들(125) 각각의 중심 영역을 개구시키며 형성될 수 있다. 홀들(125) 각각의 개구된 중심 영역을 절연막(139)으로 채울 수 있다.
도 3b를 참조하면, 홀들(125) 사이의 층간 절연막들(121) 및 희생막들(123)을 식각하여 층간 절연막들(121) 및 희생막들(123)을 관통하는 슬릿(143)을 홀들(125) 사이에 형성한다. 이러한 슬릿(143)을 통해 라인 형태의 예비 층간 절연 패턴(121P1)이 정의될 수 있으며, 희생막들(123)이 노출된다.
도 3c를 참조하면, 슬릿(143)을 통해 노출된 희생막들(123)을 선택적으로 제거하여 층간 절연 패턴들(121P1) 사이에 예비막(130)의 일부 영역들을 노출시키는 예비 리세스 영역들(145a)이 형성된다.
이어서, 예비 리세스 영역들(145a)을 통해 노출된 예비막(130)의 일부 영역들을 1차 처리하여 트랩 영역들(131b)을 정의한다. 1차 처리는 예비막(130)을 질화시키는 단계를 포함한다. 이러한 1차 처리를 통해 트랩 영역들(131b)은 실리콘 질화물을 포함하는 질화 영역들(131b)로 형성된다. 트랩 영역들(131b)은 터널 절연막(135)을 감싸며 터널 절연막(135)에 접하여 예비막(130)의 일부 영역에 형성되고, 수직 채널막(137)의 연장방향을 따라 분리되어 배치된다. 1차 처리는 예비막(130)의 일부 영역이 1차 처리되지 않고 트랩 영역들(131b)로 정의되지 않은 영역(이하, "비트랩 영역"이라 함)으로서 잔류할 수 있도록 제어된다.
도 3d를 참조하면, 세정 공정 또는 별도의 식각 공정을 실시하여 예비 층간 절연 패턴들(121P1) 각각을 일부 두께 제거할 수 있다. 이로써, 예비 층간 절연 패턴들(121P1)보다 얇은 두께의 층간 절연 패턴들(121P2)이 형성된다. 층간 절연 패턴들(121P2) 사이에는 예비 리세스 영역들(145a)보다 넓은 리세스 영역들(145b)이 정의되고, 트랩 영역들(131b)로 정의되지 않은 예비막(130)의 비트랩 영역들이 노출된다. 예비 층간 절연 패턴들(121P1)의 두께를 줄이는 이유는 후속 2차 처리 공정에서 예비막(130)의 비트랩 영역들 내부로 2차 처리를 위한 물질(예를 들어, 산화 가스)이 더욱 용이하게 침투할 수 있도록 하기 위해서이다. 예비 층간 절연 패턴들(121P1)의 두께를 줄이지 않아도 트랩 영역들(131b) 사이에 접한 예비막(130)의 비트랩 영역들을 충분히 2차 처리할 수 있다면, 도 3d에 도시된 공정은 생략될 수 있다.
도 3e를 참조하면, 리세스 영역들(145b)을 통해 노출된 트랩 영역들(131b)의 일부 두께와 트랩 영역들(131b)에 인접한 예비막(130)의 비트랩 영역들을 2차 처리한다. 이로써, 트랩 영역들(131b)에 접하는 블로킹 영역들 영역들(131c)이 정의된다.
2차 처리는 산화 가스를 이용하여 트랩 영역들(131b)의 일부 두께와 예비막(130)의 비트랩 영역들을 산화시키는 단계를 포함할 수 있다. 예비막(130)의 비트랩 영역들의 산화 속도는 트랩 영역들(131b)의 산화 속도에 비해 빠르다. 따라서, 트랩 영역들(131b)의 산화두께(d1)보다 예비막(130)의 비트랩 영역들 산화두께(d2)가 두껍다. 이러한 산화 속도 차이를 이용하여 블로킹 영역(131c)을 형성하면, 트랩 영역들(131b) 각각의 일부 영역만을 블로킹 영역으로 정의할 수 있다. 그리고, 트랩 영역들(131b)이 분리될 수 있을 만큼 충분한 두께로 블로킹 영역(131c)을 정의할 수 있다. 산화 공정은 트랩 영역들(131b)과 채널막(137)이 잔류할 수 있도록 제어된다. 이를 위해, 트랩 영역들(131b) 사이에 예비막(130)의 비트랩 영역 일부가 산화되지 않고 희생 영역(131a)으로써 잔류되도록 산화 공정이 제어될 수 있다. 예비막(130)의 비트랩 영역 전부를 산화시키더라도 트랩 영역들(131b)과 채널막(137)이 잔류할 수 있다면, 예비막(130)의 비트랩 영역 전부를 산화시켜 블로킹 영역을 형성할 수 있다. 산화 공정은 산화시간, 가스 조성, 압력, 온도 등을 조절하여 다양하게 변경될 수 있다.
도 3f를 참조하면, 리세스 영역들(145b) 내부에 도전 패턴들(151)을 형성한다. 도전 패턴들(151)은 리세스 영역들(145b) 내부를 채우도록 도전막을 형성한 후, 슬릿(143) 내부에 형성된 도전막을 제거함으로써 형성될 수 있다. 도전막은 도프트 폴리 실리콘막, 금속 실리사이드막, 금속막 등을 이용하여 형성할 수 있다. 금속막을 이용하여 도전막을 형성하는 경우, 저항이 낮은 텅스텐이 이용될 수 있다. 이 때, 도전막을 형성하기 전, 도전막으로부터의 금속 확산을 방지하기 위하여 TiN 등의 베리어막(149)이 더 형성될 수 있다. 슬릿(145) 내부에 형성된 베리어막(149)은 슬릿(143) 내부에 형성된 도전막을 제거할 때 제거될 수 있다.
한편, 도전 패턴들(151)을 형성하기 위해 베리어막(149) 및 도전막을 형성하기 전, 리세스 영역들(145b) 표면을 따라 블로킹 절연막(147)을 더 형성할 수 있다.
이 후, 슬릿(143) 내부를 절연물로 채우는 등의 공지의 후속 공정을 진행한다.
상술한 바와 같이 본 발명의 제1 실시 예는 예비막(130)의 일부 영역들을 개구하여 트랩 영역들(131b)로 정의하고, 트랩 영역들(131b)에 접하는 예비막(130)의 일부 영역들을 블로킹 영역들(131c)로 정의한다. 이로써 트랩 영역들(131b)은 블로킹 영역들(131c)을 통해 셀 별로 분리될 수 있으므로 본 발명의 제1 실시 예는 메모리 셀 들 간 전하 이동을 방지하여 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
또한, 본 발명의 제1 실시 예는 예비막(130)의 일부 영역들을 트랩 영역들(131b) 및 블로킹 영역들(131c)로 정의하여 다기능막(141)을 형성하므로 트랩 영역(131b) 및 블로킹 영역(131c) 간에 계면이 형성되지 않는다. 이에 따라, 본 발명의 제1 실시 예는 트랩 영역(131b) 및 블로킹 영역(131c) 간 계면에 전하가 트랩되어 반도체 메모리 소자의 신뢰성이 저하되는 문제를 개선할 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 사시도이다. 도 4에서는 설명의 편의를 위해 절연막의 도시는 생략하였다.
도 4를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 파이프 게이트(PG), 파이프 게이트(PG) 상부에 형성된 공통 소스 라인(271), 파이프 게이트(PG) 상부에 형성된 비트 라인들(BL), 공통 소스 라인(271)과 파이프 게이트(PG) 사이에 이격되어 적층된 소스측 도전 패턴들(251S_A 내지 251S_E), 비트 라인들(BL)과 파이프 게이트(PG) 사이에 이격되어 적층된 드레인측 도전 패턴들(251D_A 내지 251D_E)을 포함한다. 또한, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 소스측 도전 패턴들(251S_A 내지 251S_E), 파이프 게이트(PG), 및 드레인측 도전 패턴들(251D_A 내지 251D_E)을 관통하는 관통 구조물(241)을 포함한다.
관통 구조물(241)은 공통 소스 라인(271)에 연결되어 소스측 도전 패턴들(251S_A 내지 251S_E)을 관통하도록 수직 연장된 소스측 관통 구조물(241S), 비트 라인들(BL) 중 하나에 연결되어 드레인측 도전 패턴들(251D_A 내지 251D_E)을 관통하도록 수직 연장된 드레인측 관통 구조물(241D), 및 파이프 게이트(PG)를 관통하도록 수평 연장되어 소스측 관통 구조물(241S)과 드레인측 관통 구조물(241D) 사이를 연결하도록 형성된 파이프 관통 구조물(241P)을 포함한다. 이러한 관통 구조물(241)을 따라 메모리 셀 들이 직렬로 연결되어 셀 스트링(ST)을 구성한다.
파이프 게이트(PG)는 제1 및 제2 파이프 게이트(211A, 211B)의 적층 구조로 형성될 수 있다. 제2 파이프 게이트(211B)가 파이프 관통 구조물(241P) 상면에 접하여 형성된 경우, 드레인측 관통 구조물(241D)과 소스측 관통 구조물(241S)은 제2 파이프 게이트(211B)를 더 관통하여 파이프 관통 구조물(241P)에 연결될 수 있다.
공통 소스 라인(271)과 비트 라인들(BL)은 도전 라인들이며, 서로 다른 층에 이격되어 배치될 수 있다. 예를 들어, 공통 소스 라인(271) 상에 비트 라인들(BL)이 형성될 수 있다. 공통 소스 라인(271)과 비트 라인들(BL)은 서로 교차되는 방향을 따라 연장될 수 있다. 비트 라인들(BL) 각각에는 다수의 셀 스트링들(ST)이 병렬로 연결된다. 비트 라인들(BL) 각각에 연결된 셀 스트링들(ST)은 공통 소스 라인(271)에 공통으로 연결된다.
셀 스트링들(ST) 각각은 드레인측 도전 패턴들(251D_A 내지 251D_E) 및 소스측 도전 패턴들(251S_A 내지 251S_E)에 연결된다. 드레인측 도전 패턴들(251D_A 내지 251D_E) 중 최상층으로부터 적어도 하나의 도전 패턴(예를 들어, 251D_E)은 드레인 셀렉트 게이트로 이용될 수 있다. 또한, 소스측 도전 패턴들(251S_A 내지 251S_E) 중 최상층으로부터 적어도 하나의 도전 패턴(예를 들어, 251S_E)은 소스 셀렉트 게이트로 이용될 수 있다. 드레인 셀렉트 게이트와 소스 셀렉트 게이트 하부의 도전 패턴들(예를 들어, 251S_A 내지 251S_D, 251D_A 내지 251D_D)은 메모리 셀 게이트로 이용될 수 있다. 드레인측 도전 패턴들(251D_A 내지 251D_E) 및 소스측 도전 패턴들(251S_A 내지 251S_E)은 비트 라인들(BL)과 교차되는 방향을 따라 라인 패턴으로 형성될 수 있다.
셀 스트링들(ST) 각각은 상술한 바와 같이 공통 소스 라인(271)과 비트 라인(BL) 사이에 연결된 관통 구조물(241)을 포함할 수 있다. 관통 구조물(241)과 드레인 셀렉트 게이트용 도전 패턴(예를 들어, 251D_E)의 교차부에는 드레인 셀렉트 트랜지스터가 정의되고, 관통 구조물(241)과 소스 셀렉트 게이트용 도전 패턴(예를 들어, 251S_E)의 교차부에는 소스 셀렉트 트랜지스터가 정의되고, 관통 구조물(241)과 셀 게이트용 도전 패턴들(예를 들어, 251S_A 내지 251S_D, 251D_A 내지 251D_D)의 교차부들에는 메모리 셀 트랜지스터들이 정의된다. 또한, 관통 구조물(241)과 파이프 게이트(PG)의 교차부에는 파이프 트랜지스터가 정의된다. 셀 스트링들(ST) 각각의 파이프 트랜지스터, 드레인 셀렉트 트랜지스터, 메모리 셀 트랜지스터들, 및 소스 셀렉트 트랜지스터는 관통 구조물(241)을 통해 직렬로 연결될 수 있다.
이하, 도 5를 참조하여, 관통 구조물(241)에 대해 보다 구체적으로 설명한다.
도 5는 도 4에 도시된 B영역을 확대하여 관통 구조물을 설명하기 위한 단면도이다.
도 5를 참조하면, 관통 구조물(241)은 교대로 적층된 층간 절연 패턴들(221P2)과 드레인측 도전 패턴들(251D_A, 251D_B)을 관통하는 드레인측 수직 채널막(237D), 교대로 적층된 층간 절연 패턴들(221P2)과 소스측 도전 패턴들(251S_A, 251S_B)을 관통하는 소스측 수직 채널막(237S), 및 드레인측 수직 채널막(237D)과 소스측 수직 채널막(237D)을 연결하며 파이프 게이트(PG) 내에 형성된 파이프 채널막(237P)을 포함하는 채널 구조물과, 채널 구조물의 측벽을 감싸는 터널 절연막(235), 및 터널 절연막(235)을 감싸는 다기능막(231)을 포함한다.
채널 구조물은 반도체막으로 형성되며, 도면에 도시된 바와 같이 채널 구조물의 중심 영역이 절연막(239)으로 채워질 수 있다. 또는 채널 구조물의 표면 및 중심 영역이 모두 반도체막으로 형성될 수 있다.
다기능막(231) 내부에는 트랩 영역들(231b)과 블로킹 영역들(231c)이 정의된다. 트랩 영역들(231b)은 드레인측 수직 채널막(237D) 및 소스측 수직 채널막(237S)의 연장 방향을 따라 이격되어 배치되고, 터널 절연막(235)에 접하여 배치된다. 블로킹 영역들(231c) 각각은 트랩 영역(231b)과 드레인측 도전 패턴(251D_A 또는 251D_B)에 접하여 배치되거나, 트랩 영역(231b)과 소스측 도전 패턴(251S_A 또는 251S_B)에 접하여 배치된다. 트랩 영역들(231b)과 블로킹 영역들(231c)은 도 2a에서 상술한 바와 동일한 형태로 형성될 수 있다. 파이프 채널막(231P)을 감싸는 다기능막(231)의 일부 영역은 산화되거나, 질화되지 않은 희생 영역(231a)일 수 있다. 파이프 트랜지스터에는 트랩 영역(231b)이 정의되지 않으므로 파이프 트랜지스터의 구동 전압을 낮출 수 있으며, 파이프 트랜지스터에 전하가 트랩되는 현상을 개선할 수 있다. 이외에도 희생 영역(231a)은 드레인측 수직 채널막(237D)과 소스측 수직 채널막(237S) 각각의 연장 방향을 따라 이웃한 블로킹 영역들(231c) 사이에서 터널 절연막(235)을 감싸는 형태로 다기능막(231) 내에 배치될 수 있다. 드레인측 수직 채널막(237D)과 소스측 수직 채널막(237S) 각각의 연장 방향을 따라 이격되어 배치된 희생 영역들(231a)은 질화되거나 산화되지 않은 영역이며, 층간 절연 패턴들(221P2)에 의해 둘러싸이며 블로킹 영역(231c)을 통해 트랩 영역(231b)으로부터 이격된다.
도 6a 내지 도 6d는 도 4에 도시된 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 제1 파이프 게이트(211A) 내부에 파이프 트렌치(213)를 형성한 후, 파이프 트렌치(213) 내부를 희생막(215)으로 채운다. 이 후, 희생막(215)이 채워진 제1 파이프 게이트(211A) 상에 제2 파이프 게이트(211B)를 형성한 후, 제1 및 제2 파이프 게이트(211A, 211B)를 패터닝하여 파이프 게이트(PG)를 형성한다. 제1 및 제2 파이프 게이트(211A, 211B)는 도전막으로 형성된다. 상기에서 제2 파이프 게이트(211B) 형성 공정은 생략될 수 있다.
이어서, 파이프 게이트(PG) 상에 층간 절연막들(221) 및 희생막들(223)을 교대로 적층한다. 층간 절연막들(221) 및 희생막(223)을 구성하는 물질과, 그들의 두께는 도 3a에서 상술한 바와 같다.
이어서, 층간 절연막들(221) 및 희생막들(223)을 식각하여 층간 절연막들(221) 및 희생막들(223)을 관통하는 드레인측 홀(225D) 및 소스측 홀(225S)을 형성한다. 이 때, 제2 파이프 게이트(211B)가 형성된 경우, 제2 파이프 게이트(211B)를 더 식각하여 드레인측 홀(225D) 및 소스측 홀(225S)을 통해 파이프 트렌치(213) 내부의 희생막(215)이 노출될 수 있도록 한다.
도 6b를 참조하면, 파이프 트렌치(213) 내부의 희생막(215)을 제거하여 파이프 트렌치(213)를 개구시킨다. 이 후, 드레인측 홀(225D), 소스측 홀(225S), 및 파이프 트렌치(231)의 측벽을 따라 예비막(230), 터널 절연막(235), 및 채널막(237)을 순차로 형성하여 예비 관통 구조물(241a)을 형성한다. 예비 관통 구조물(241a)을 구성하는 물질막들의 종류 및 형태는 도 3a에서 상술한 바와 동일하다. 채널막(237)의 중심 영역이 개구된 경우, 채널막(237)의 개구된 중심 영역을 절연막(239)으로 채울 수 있다.
도 6c를 참조하면, 드레인측 홀(225D)과 소스측 홀(225S) 사이의 층간 절연막들(221) 및 희생막들(223)을 식각하여 층간 절연막들(221) 및 희생막들(223)을 관통하는 슬릿(243)을 형성한다. 이러한 슬릿(243)을 통해 라인 형태의 예비 층간 절연 패턴(221P1)이 정의될 수 있으며, 희생막들(223)이 노출된다.
이 후, 도 3c에서 상술한 바와 동일하게 희생막들(223)을 선택적으로 제거하여 예비 리세스 영역들(245a)을 형성하고, 예비 리세스 영역들(245a)을 통해 노출된 예비막(230)의 일부 영역들을 1차 처리하여 트랩 영역들(231b)을 예비막(230)의 일부 영역들에 형성한다. 1차 처리 공정은 예비막(230)을 질화시키는 단계를 포함할 수 있다. 1차 처리 공정은 트랩 영역들(231b) 사이에 1차 처리되지 않은 예비막(230)의 일부 영역들이 비트랩 영역들로서 잔류하고, 파이프 트렌치(213) 내부의 예비막(230)이 1차 처리되지 않고 비트랩 영역으로서 잔류할 수 있도록 제어된다.
도 6d를 참조하면, 도 3d에서 상술한 바와 같이 예비 층간 절연 패턴들(221P1) 각각을 일부 두께 식각하여 예비 층간 절연 패턴들(221P1)보다 얇은 두께의 층간 절연 패턴들(221P2)을 형성할 수 있다. 이로써, 층간 절연 패턴들(221P2) 사이에는 예비 리세스 영역들(245a)보다 넓은 리세스 영역들(245b)이 정의될 수 있다.
이어서, 도 3e에서 상술한 바와 같이 리세스 영역들(245b)을 통해 노출된 트랩 영역들(231b)의 일부 두께와 트랩 영역들(231b)에 인접한 예비막(230)의 비트랩 영역들을 2차 처리한다. 이로써, 트랩 영역들(231b)에 접하는 블로킹 영역들(231c)을 형성한다. 2차 처리 공정은 도 3e에서 상술한 바와 같이 산화 공정을 포함할 수 있다. 2차 처리 공정은 파이프 트렌치(213) 내부의 예비막(230)이 2차 처리되지 않고 잔류할 수 있도록 제어될 수 있다. 이로써, 파이프 트렌치(213) 내부의 예비막(230)은 1차 처리 및 2차 처리되지 않고 실리콘막으로 형성된 희생 영역(231a)으로서 잔류할 수 있다.
이 후, 도 3f에서 상술한 바와 같이 리세스 영역들(245b) 각각의 내부에 블로킹 절연막(247), 베리어막(149), 및 도전 패턴(251)을 형성한다. 이 후, 슬릿(243) 내부를 절연물로 채우는 등의 공지의 후속 공정을 진행한다.
상술한 바와 같이 본 발명의 제2 실시 예는 본 발명의 제1 실시 예에서와 동일하게 트랩 영역들(231b)을 셀 별로 분리하여 형성할 수 있고, 트랩 영역들(231b)과 블로킹 영역들(231c)간 경계가 없이 형성할 수 있다. 따라서, 본 발명의 제2 실시 예는 메모리 셀 간 전하가 이동하는 현상 및 막간 계면에 전하가 트랩되는 현상을 개선할 수 있다.
또한 본 발명의 제2 실시 예는 트랩 영역(231b)이 파이프 트랜지스터에 형성되지 않도록 하여 파이프 트랜지스터에 전하가 트랩되는 현상을 개선할 수 있고, 파이프 게이트(PG)에 실리콘인 희생 영역(231a)이 연결될 수 있도록 함으로써 파이프 트랜지스터의 구동 전압을 낮출 수 있다.
도 7 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
비휘발성 메모리 소자(1120)는 도 1 내지 도 6d에서 상술한 실시예를 참조하여 설명한 반도체 소자를 포함한다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
151, 151A~151F, 251, 251D_A~251D_E, 251S_A~251S_E: 도전패턴
137, 237D, 237S: 수직 채널막 237P: 파이프 채널막
121, 221, 121P1, 221P1, 121P2, 221P2: 층간 절연막
135, 235: 터널 절연막 131, 231: 다기능막
131a, 231a: 희생 영역 131b, 231b: 트랩 영역
131c, 131c', 231c: 블로킹 영역 123, 215, 223: 희생막
213: 파이프 트렌치 125, 225D, 225S: 홀
143, 243: 슬릿 130, 230: 예비막

Claims (19)

  1. 교대로 적층된 층간 절연 패턴들 및 도전 패턴들;
    상기 층간 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널막들;
    상기 수직 채널막들의 측벽들을 감싸는 터널 절연막들; 및
    상기 터널 절연막들을 감싸도록 형성된 다기능막들을 포함하며,
    상기 다기능막들 각각은 상기 도전 패턴들과 상기 수직 채널막들의 교차부들에서 상기 터널 절연막에 접하여 배치된 트랩 영역들, 상기 트랩 영역들과 상기 도전 패턴들에 접하여 배치된 블로킹 영역들, 및 이웃한 상기 블로킹 영역들 사이에 배치된 희생 영역들을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 트랩 영역들은 실리콘 질화물을 포함하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 블로킹 영역들은 실리콘 산화물을 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 희생 영역들은 실리콘을 포함하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 층간 절연 패턴들 및 상기 도전 패턴들 하부에 형성된 파이프 게이트; 및
    상기 파이프 게이트 내에 형성되어 상기 수직 채널막들의 하단을 연결하는 파이프 채널막을 더 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 터널 절연막 및 상기 다기능막은 상기 파이프 채널막을 감싸도록 연장되어 형성된 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 파이프 채널막을 감싸는 상기 다기능막의 영역은 실리콘을 포함하는 반도체 메모리 소자.
  8. 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 홀들을 형성하는 단계;
    상기 홀들 각각의 내부에 예비막, 터널 절연막 및 채널막을 형성하는 단계;
    상기 홀들 사이에 상기 층간 절연막들 및 상기 희생막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들을 통해 노출된 상기 예비막을 1차 처리하여 상기 예비막의 일부 영역들에 트랩 영역들을 정의하는 단계;
    상기 트랩 영역들 주위의 상기 예비막을 2차 처리하여 상기 트랩 영역들에 접하는 블로킹 영역들을 상기 예비막의 일부 영역들에 정의하는 단계; 및
    상기 리세스 영역들 내부에 도전 패턴들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 예비막은 실리콘막을 포함하는 반도체 메모리 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 1차 처리는 상기 리세스 영역들을 통해 노출된 상기 예비막의 일부 영역들을 질화시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 2차 처리는 상기 트랩 영역들의 일부 두께와 상기 트랩 영역들에 인접한 상기 예비막의 일부 영역들을 산화시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 산화시키는 단계에서 상기 예비막의 상기 트랩 영역들에 비해 상기 트랩 영역들 이외의 상기 예비막의 일부 영역들이 더 빠르게 산화되는 반도체 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 산화시키는 단계는 상기 트랩 영역들 및 상기 채널막이 잔류되도록 제어되는 반도체 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 산화시키는 단계는 상기 트랩 영역들 사이의 상기 예비막의 일부 영역이 산화되지 않고 잔류할 수 있도록 제어되는 반도체 메모리 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 블로킹 영역들을 정의하는 단계 이전,
    상기 트랩 영역들에 인접한 영역의 상기 예비막이 노출될 수 있도록 상기 층간 절연막들을 식각하여 상기 리세스 영역들의 폭을 넓히는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 층간 절연막들 및 희생막들을 교대로 적층하는 단계에서
    상기 층간 절연막들의 각각의 두께는 상기 희생막들 각각의 두께보다 두껍게 형성되는 반도체 메모리 소자의 제조방법.
  17. 제 8 항에 있어서,
    상기 층간 절연막들 및 상기 희생막들을 교대로 적층하는 단계 이전,
    파이프 게이트를 형성하는 단계;
    상기 파이프 게이트를 식각하여 파이프 트렌치를 형성하는 단계; 및
    상기 파이프 트렌치 내부를 희생막으로 채우는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 예비막, 터널 절연막 및 채널막을 형성하는 단계에서 상기 파이프 트렌치 내부에도 상기 예비막, 터널 절연막 및 채널막이 형성될 수 있도록,
    상기 예비막, 터널 절연막 및 채널막을 형성하는 단계 이전, 상기 파이프 트렌치 내부의 상기 희생막을 제거하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 1차 처리 및 상기 2차 처리는
    상기 파이프 트렌치를 감싸는 예비막의 일부 영역이 상기 트랩 영역 및 상기 블로킹 영역으로 정의되지 않고 잔류할 수 있도록 제어되는 반도체 메모리 소자의 제조방법.
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