KR102598728B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 및 희생 절연막들이 교대로 적층된 적층체의 제1 영역에 기둥들을 형성하는 단계, 상기 적층체의 제2 영역에 슬릿을 형성하는 단계, 및 상기 희생 절연막들을 상기 제1 영역에서 제거하는 단계를 포함할 수 있다. 본 발명의 실시 예는 상기 제1 영역에서 상기 희생 절연막들을 제거함에 있어서, 상기 슬릿에 인접한 상기 희생 절연막들 각각의 일부와 상기 기둥들 사이에 배치된 상기 희생 절연막들 각각의 일부를 서로 다른 식각물질들로 제거할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들의 집적도 향상을 위해, 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치는 기판 상에 서로 이격되어 적층된 메모리 셀 트랜지스터들을 포함한다. 3차원 반도체 장치는 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들, 층간 절연막들 및 도전패턴들을 관통하는 수직채널, 및 도전패턴들 각각과 수직채널 사이에 배치된 데이터 저장막을 포함한다. 메모리 셀 트랜지스터들은 수직채널과 도전패턴들의 교차부들에 정의될 수 있다.
상술한 3차원 반도체 장치의 저장용량 증대를 위해, 도전패턴들 및 층간 절연막들을 많은 수로 적층할 수 있으나, 이로 인하여 다양한 불량이 발생한다.
본 발명의 실시 예들은 3차원 반도체 장치의 불량율을 줄일 수 있는 반도체 장치의 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 하부구조 상에 층간 절연막들 및 희생 절연막들을 교대로 적층하여, 제1 영역 및 제2 영역을 포함하는 적층체를 형성하는 단계; 상기 적층체의 상기 제1 영역을 관통하는 기둥들을 형성하는 단계; 상기 적층체의 상기 제2 영역을 관통하는 슬릿을 형성하는 단계; 상기 기둥들 중 상기 슬릿에 인접한 슬릿측 기둥과 상기 슬릿 사이에 잔류하는 상기 희생 절연막들을 상기 슬릿을 통해 유입된 제1 식각물질로 제거하여, 상기 층간 절연막들 사이에 제1 개구부들을 형성하는 단계; 및 상기 제1 식각물질과 다른 제2 식각물질을 상기 제1 개구부들을 통해 유입하여 상기 기둥들 사이에 잔류하는 상기 희생 절연막들을 제거함으로써, 상기 층간 절연막들 사이에 제2 개구부들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 층간 절연막들 사이의 희생 절연막을 제거하는 공정에서 이용되는 식각물질들을 제어하여 3차원 반도체 장치의 불량율을 줄일 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면들이다.
도 2는 본 발명의 실시 예에 따른 기둥들의 배치구조를 설명하기 위한 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 다양한 3차원 반도체 장치를 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면들이다. 보다 구체적으로, 도 1a는 메모리 셀 트랜지스터들 배열을 설명하기 위한 반도체 장치의 사시도이다. 도 1b는 도 1a에 도시된 수직채널과 워드라인 사이에 배치되는 다층막을 설명하기 위한 워드라인의 횡단면도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 교차하는 제1 및 제2 방향들(X 및 Y)을 따라 연장된 수평면에 나란한 워드라인들(WL)을 포함할 수 있다. 워드라인들(WL)은 도전패턴들이며, 제1 및 제2 방향들(X 및 Y)에 수직 교차하는 제3 방향(Z)으로 서로 이격되어 배치될 수 있다. 워드라인들(WL) 각각은 수직채널들(VCH)를 감싸도록 형성될 수 있다. 워드라인들(WL) 각각은 메모리 셀 트랜지스터의 게이트로 이용된다.
수직채널들(VCH) 각각은 워드라인들(WL)을 관통하도록 제3 방향(Z)으로 연장된다. 수직채널들(VCH)은 제1 방향(X)으로 지그재그로 배치되고, 제2 방향(Y)으로 지그재그로 배치될 수 있다. 이로써, 수직채널들(VCH)의 배치밀도를 높일 수 있고, 메모리 셀 트랜지스터의 배치밀도를 높일 수 있다.
수직채널들(VCH) 각각과 워드라인들(WL) 각각의 사이에 데이터 저장막을 포함하는 다층막(ML)이 배치될 수 있다. 이하, 도 1b를 참조하여, 다층막(ML)에 대해 보다 구체적으로 설명한다.
도 1b를 참조하면, 수직채널(VCH)은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 수직채널(VCH)과 워드라인(WL) 사이에 배치될 수 있다. 다층막(ML)은 수직채널(VCH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 워드 라인(WL)과 수직채널(VCH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
수직채널(VCH)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 수직채널(VCH)은 코어영역(COA)을 정의하는 환형으로 형성될 수 있다. 도면에 도시되진 않았으나, 수직채널(VCH)은 코어영역(COA)을 완전히 채우도록 형성될 수 있다. 또는 코어영역(COA)은 절연막 및 도프트 반도체막 중 적어도 어느 하나로 채워질 수 있다.
도 1a를 참조하면, 메모리 셀 트랜지스터들은 워드 라인들(WL)과 수직채널들(VCH)의 교차부들에 형성된다. 동일 수평면 내에 배치된 다수의 메모리 셀 트랜지스터들의 게이트들은 워드 라인들(WL) 중 하나에 의해 공통으로 제어될 수 있다. 수직채널들(VCH) 각각은 제3 방향(Z)으로 적층된 다수의 메모리 셀 트랜지스터들의 채널로 이용될 수 있다.
메모리 셀 트랜지스터들의 집적도를 향상시키기 위해, 수직채널들(VCH)의 배치밀도를 증대시킬 수 있다. 또한, 메모리 셀 트랜지스터들의 집적도를 향상시키기 위해, 제3 방향(Z)을 따라 배치된 워드 라인들(WL)의 적층 수를 증가시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 기둥들의 배치구조를 설명하기 위한 평면도이다. 기둥들(PP) 각각은 수직채널(VCH) 및 수직채널(VCH)을 감싸는 다층막(ML)을 포함할 수 있다. 수직채널(VCH) 및 다층막(ML)에 대한 일부 특징들은 도 1a 및 도 1b에서 상술한 바 있으므로, 이하 중복되는 설명은 생략한다.
기둥들(PL)은 슬릿(SI)을 통해 이격된 적층체들(STA1, STA2)을 관통한다. 기둥들(PL)은 슬릿(SI)을 경계로 기둥그룹들(PL1, PL2)로 구분될 수 있다. 도면에 제1 적층체(STA1) 및 제2 적층체(STA2)만이 예시되어 있고, 제1 적층체(STA1)를 관통하는 제1 기둥그룹(PL1)과 제2 적층체(STA2)를 관통하는 제2 기둥그룹(PL2)만이 예시되어 있다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 적층체들은 다수의 슬릿을 통해 분리된 3이상의 다수의 적층체들을 포함할 수 있고, 3이상의 다수의 적층체들을 관통하는 기둥그룹들은 3이상의 그룹들을 포함할 수 있다.
적층체들(STA1, STA2)은 제1 방향(X)으로 이격되어 배치될 수 있다. 슬릿(SI)은 서로 이웃한 적층체들(STA1, STA2) 사이에서 제2 방향(Y)으로 연장될 수 있다.
적층체들(STA1, STA2) 각각은 어레이 영역(A1) 및 사이드 영역(A2)을 포함할 수 있다. 어레이 영역(A1)은 기둥들(PL)에 의해 관통되는 영역이고, 사이드 영역(A2)은 어레이 영역(A1)으로부터 슬릿(SI)을 향하여 연장된 영역이다. 즉, 사이드 영역(A2)은 기둥들(PL)에 의해 관통되지 않는 영역이다.
기둥그룹들(PL1, PL2) 각각에 포함된 기둥들(PL)은 슬릿측 기둥들(PLs) 및 그 외의 센터 기둥들(PLc)을 포함할 수 있다. 슬릿측 기둥들(PLs)은 슬릿(SI)에 인접하여 제2 방향(Y)을 따라 일직선 상에 배열된다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 다양한 3차원 반도체 장치를 설명하기 위한 단면도들이다. 도 3a 내지 도 3d 각각에 도시된 단면은 도 2에 도시된 적층체들(STA1, STA2)를 선 I-I'를 따라 절취한 단면에 대응된다. 도 3a 내지 도 3d는 적층체들(STA1, STA2) 위에 배치되는 구조들의 다양한 변형예들과, 적층체들(STA1, STA2) 아래에 배치되는 하부구조의 다양한 변형예들을 더 나타낸다. 이하, 설명의 편의를 위해, 적층체들(STA1, STA2)을 제1 적층체(STA1)와 제2 적층체(STA2)로 구분하여 설명한다.
도 3a 내지 도 3d를 참조하면, 제1 적층체(STA1)는 하부구조(PG 또는 SA) 상에 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함한다. 제2 적층체(STA2)는 하부구조(PG 또는 SA) 상에 교대로 적층된 제2 층간 절연막들(ILD2) 및 제1 도전패턴들(CP2)을 포함한다.
제1 및 제2 층간 절연막들(ILD1 및 ILD2) 각각은 실리콘 산화막 등의 절연물로 형성될 수 있다. 제1 및 제2 도전패턴들(CP1 및 CP2) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 이종 이상의 도전물을 포함할 수 있다.
제1 적층체(STA1)는 도 3a에 도시된 수직채널들(VCH11 및 VCH12)에 의해 관통되거나, 도 3b 내지 도 3d에 도시된 수직채널들(VCH)에 의해 관통된다. 제2 적층체(STA2)는 도 3a에 도시된 수직채널들(VCH21 및 VCH22)에 의해 관통되거나, 도 3b 내지 도 3d에 도시된 수직채널들(VCH)에 의해 관통된다.
제1 적층체(STA1)와 제2 적층체(STA2) 사이의 슬릿(SI)은 도 3a, 도 3b, 및도 3d에 도시된 바와 같이 슬릿 절연막(SIL)으로 채워지거나, 도 3c에 도시된 바와 같이 측벽 절연막(SWI) 및 소스콘택구조(SC)로 채워질 수 있다.
슬릿(SI)의 바닥면에 인접한 하부구조(PG 또는 SA)의 표면에 보호막(PA)이 형성될 수 있다. 보호막(PA)은 산화막일 수 있다.
상술한 제1 및 제2 적층체들(STA1, STA2)을 이용하여 3차원 반도체 장치의 셀 스트링을 다양한 구조로 구현할 수 있다.
예를 들어, 도 3a를 참조하면, 하부구조는 파이프 게이트(PG)를 포함할 수 있다. 파이프 게이트(PG)는 다양한 도전물로 형성될 수 있다. 예를 들어, 파이프 게이트(PG)는 다중층으로 적층된 도프트 실리콘막들을 포함할 수 있다.
파이프 게이트(PG)는 슬릿(SI) 및 슬릿 절연막(SIL)에 중첩되도록 연장된다. 보호막(PA)은 파이프 게이트(PG)와 슬릿 절연막(SIL) 사이의 계면을 따라 연장될 수 있다.
제1 채널막(CH1)은 제1 적층체(STA1)를 관통하는 제1 수직채널(VCH11), 제2 적층체(STA2)를 관통하는 제2 수직채널(VCH21), 및 제1 및 제2 수직채널들(VCH11, VCH21)을 연결하고 파이프 게이트(PG) 내부에 배치된 파이프 채널(PCH1)을 포함한다. 제1 채널막(CH1)의 파이프 채널(PCH1)은 수평방향으로 연장될 수 있다. 제1 채널막(CH1)의 제1 수직채널(VCH11) 및 제2 수직채널(VCH21)은 파이프 채널(PCH1)에 연결될 수 있도록 파이프 게이트(PG)의 내부로 연장될 수 있다.
제2 채널막(CH2)은 제1 적층체(STA1)를 관통하는 제1 수직채널(VCH12), 제2 적층체(STA2)를 관통하는 제2 수직채널(VCH22), 및 제1 및 제2 수직채널들(VCH12, VCH22)을 연결하고 파이프 게이트(PG) 내부에 배치된 파이프 채널(PCH2)을 포함한다. 제2 채널막(CH2)의 파이프 채널(PCH2)은 수평방향으로 연장될 수 있다. 제2 채널막(CH2)의 제1 수직채널(VCH12) 및 제2 수직채널(VCH22)은 파이프 채널(PCH2)에 연결될 수 있도록 파이프 게이트(PG)의 내부로 연장될 수 있다.
제2 채널막(CH2)의 파이프 채널(PCH2)은 제1 채널막(CH1)의 파이프 채널(PCH1)보다 위에 배치되고, 제1 채널막(CH1)에 비해 짧게 형성된다. 제1 채널막(CH1)의 파이프 채널(PCH1) 양단은 제2 채널막(CH2)의 파이프 채널(PCH2)의 양단보다 측부(예를 들어, 도 2의 제1 방향 X)로 돌출된다. 제2 채널막(CH2)의 제1 수직채널(VCH12) 및 제2 수직채널(VCH22)은 제1 채널막(CH1)의 제1 수직채널(VCH11) 및 제2 수직채널(VCH21) 사이에 배치된다.
제1 채널막(CH1) 및 제2 채널막(CH2) 각각은 실리콘과 같은 반도체막으로 형성될 수 있다. 제1 채널막(CH1) 및 제2 채널막(CH2)의 외벽들은 제1 다층막(ML1) 및 제2 다층막(ML2)으로 각각 둘러싸일 수 있다. 제1 다층막(ML1) 및 제2 다층막(ML2)은 도 1b에서 상술한 다층막(ML)과 동일하게 구성된다. 제1 채널막(CH1) 및 제2 채널막(CH2)의 코어영역들은 제1 코어 절연막(CO1) 및 제2 코어 절연막(CO2)으로 각각 채워질 수 있다. 제1 코어 절연막(CO1) 및 제2 코어 절연막(CO2) 각각의 상부에 도프트 반도체패턴(CAP)이 형성될 수 있다. 도프트 반도체패턴(CAP)은 도프트 실리콘막으로 형성될 수 있다. 도프트 반도체패턴(CAP)은 제1 채널막(CH1)의 양단 또는 제2 채널막(CH2)의 양단에서 코어영역을 채운다.
도 3a에 도시된 A영역은 제1 채널막(CH1)의 제1 수직채널(VCH11) 및 제2 수직채널(VCH21) 사이에 연결된 파이프 채널(PCH1)의 구조에 대한 투시도이다. 제1 채널막(CH1)의 파이프 채널(PCH1)과 제2 채널막(CH2)의 파이프 채널(PCH2)은 도 2에 도시된 제2 방향(Y)을 따라 교대로 배치될 수 있다. 제1 채널막(CH1)의 파이프 패널(PCH1)과 제2 채널막(CH2)의 파이프 채널(PCH2)는 서로 중첩되지 않도록 설계될 수 있다.
제1 적층체(STA1)를 관통하는 도프트 반도체패턴(CAP)은 드레인 콘택플러그(DCT)를 경유하여 비트 라인(BL)에 연결될 수 있다. 제2 적층체(STA2)를 관통하는 도프트 반도체패턴(CAP)은 공통소스라인(CSL)에 연결될 수 있다. 도면에 도시되진 않았으나, 도프트 반도체패턴(CAP)과 공통소스라인(CSL) 사이에 콘택 플러그가 더 형성될 수 있다.
도 3a에 도시된 제1 적층체(STA1)의 제1 도전패턴들(CP1)은 워드 라인들 및 드레인 셀렉트 라인으로 이용될 수 있다. 제1 도전패턴들(CP1) 중 최상층 패턴은 드레인 셀렉트 라인으로 이용될 수 있고, 드레인 셀렉트 라인 하부의 제1 도전패턴들 몇몇은 도 1a에서 상술한 워드 라인들로 이용될 수 있다. 드레인 셀렉트 라인으로 이용되는 제1 도전패턴들의 개수는 최상층 패턴 하나로 한정되지 않고, 최상층 패턴 아래에 배치된 1이상의 제1 도전패턴을 더 포함할 수 있다.
도 3a에 도시된 제2 적층체(STA2)의 제2 도전패턴들(CP2)은 워드 라인들 및 소스 셀렉트 라인으로 이용될 수 있다. 제2 도전패턴들(CP2) 중 최상층의 패턴은 소스 셀렉트 라인으로 이용될 수 있고, 소스 셀렉트 라인 하부의 제2 도전패턴들 몇몇은 도 1a에서 상술한 워드 라인들로 이용될 수 있다. 소스 셀렉트 라인으로 이용되는 제2 도전패턴들(CP2)의 개수는 최상층 패턴 하나로 한정되지 않고, 최상층 패턴 아래에 배치된 1이상의 제2 도전패턴을 더 포함할 수 있다.
상술한 구조에 따르면, 드레인 셀렉트 라인으로 이용되는 제1 도전패턴과 수직채널들(VCH11, VCH12)의 교차부들에 드레인 셀렉트 트랜지스터들이 정의되고, 소스 셀렉트 라인으로 이용되는 제2 도전패턴과 수직채널들(VCH21, VCH22)의 교차부들에 소스 셀렉트 트랜지스터들이 정의된다. 또한, 워드 라인들로 이용되는 제1 도전패턴들과 수직채널들(VCH11, VCH12)의 교차부들과, 워드 라인들로 이용되는 제2 도전패턴들과 수직채널들(VCH21, VCH22)의 교차부들에 메모리 셀 트랜지스터들이 정의된다. 또한, 파이프 게이트(PG)와 제1 채널막(CH1)의 교차부와, 파이프 게이트(PG)와 제2 채널막(CH2)의 교차부에 파이프 트랜지스터들이 정의된다. 이로써, 제1 채널막(CH1) 또는 제2 채널막(CH2)을 통해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀 트랜지스터들, 파이프 트랜지스터, 및 소스 셀렉트 트랜지스터를 포함하고, 비트 라인(BL)과 공통소스라인(CSL) 사이에 연결된 U자형 셀 스트링이 형성될 수 있다.
다른 예를 들어, 도 3b를 참조하면, 제1 및 제2 적층체들(STA1, STA2) 아래의 하부구조는 반도체 기판에 도전형 도펀트를 주입하여 정의된 도프트 영역(SA)을 포함할 수 있다. 도프트 영역(SA)은 소스막으로 이용될 수 있다. 반도체 기판은 실리콘 기판일 수 있다. 보호막(PA)은 도프트 영역(SA)과 슬릿 절연막(SIL) 사이의 계면을 따라 연장될 수 있다.
제1 적층체(STA1) 또는 제2 적층체(STA2)를 관통하는 수직채널(VCH)은 반도체막으로 형성된다. 예를 들어, 수직채널(VCH)은 실리콘막으로 형성될 수 있다. 수직채널(VCH)은 도프트 영역(SA)에 직접 접촉될 수 있다. 수직채널(VCH)의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)의 도 1b에서 상술한 바와 동일한 구조로 형성된다. 수직채널(VCH)의 코어영역은 도 3a에서 상술한 바와 같이 코어 절연막(CO) 및 도프트 반도체패턴(CAP)으로 채워질 수 있다. 도프트 반도체패턴(CAP)은 드레인 콘택플러그(DCT)를 경유하여 비트 라인(BL)에 연결될 수 있다.
도 3b에 도시된 제1 적층체(STA1)의 제1 도전패턴들(CP1) 또는 제2 적층체(STA2)의 제2 도전패턴들(CP2)은 소스 셀렉트 라인, 워드 라인들 및 드레인 셀렉트 라인으로 이용될 수 있다. 제1 도전패턴들(CP1) 중 최하층 패턴 또는 제2 도전패턴들(CP2) 중 최하층 패턴은 소스 셀렉트 라인으로 이용될 수 있고, 제1 도전패턴들(CP1) 중 최상층 패턴 또는 제2 도전패턴들(CP2) 중 최상층 패턴은 드레인 셀렉트 라인으로 이용될 수 있다. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이의 제1 도전패턴들 몇몇 또는 소스 셀렉트 라인과 드레인 셀렉트 라인 사이의 제2 도전패턴들 몇몇은 도 1a에서 상술한 워드 라인들로 이용될 수 있다. 제1 및 제2 적층체들(STA1, STA2) 각각에서 소스 셀렉트 라인으로 이용되는 도전패턴은 최하층 패턴 하나로 한정되지 않고, 워드 라인들과 최하층 패턴 사이에 배치된 1이상의 제1 도전패턴 또는 제2 도전패턴을 더 포함할 수 있다. 제1 및 제2 적층체들(STA1, STA2) 각각에서 드레인 셀렉트 라인으로 이용되는 도전패턴은 최상층 패턴 하나로 한정되지 않고, 워드 라인들과 최상층 패턴 사이에 배치된 1이상의 제1 도전패턴 또는 제2 도전패턴을 더 포함할 수 있다.
상술한 구조에 따르면, 드레인 셀렉트 라인으로 이용되는 도전패턴과 수직채널(VCH)의 교차부에 드레인 셀렉트 트랜지스터가 정의되고, 소스 셀렉트 라인으로 이용되는 도전패턴과 수직채널(VCH)의 교차부에 소스 셀렉트 트랜지스터가 정의된다. 또한, 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 워드 라인들로 이용되는 도전패턴들과 수직채널(VCH)의 교차부들에 메모리 셀 트랜지스터들이 정의된다. 이로써, 수직채널(VCH)을 통해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀 트랜지스터들, 및 소스 셀렉트 트랜지스터를 포함하고, 비트 라인(BL)과 도프트 영역(SA) 사이에 연결된 셀 스트링이 형성될 수 있다.
또 다른 예를 들어, 도 3c를 참조하면, 제1 적층체(STA1)의 제1 도전패턴들(CP1)과 제2 적층체(STA2)의 제2 도전패턴들(CP2)의 용도는 도 3b에서 상술한 바와 동일할 수 있다. 도 3c에 도시된 수직채널(VCH), 코어 절연막(CO), 도프트 반도체패턴(CAP), 드레인 콘택플러그(DCT), 및 비트 라인(BL)의 구조는 도 3b에서 상술한 바와 동일하다.
제1 및 제2 적층체들(STA1, STA2) 아래의 하부구조는 도프트 영역(SA)을 포함할 수 있다. 도프트 영역(SA)은 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3)이 적층된 구조로 형성될 수 있다. 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3) 각각은 서로 다른 도전형의 도펀트를 포함하거나, 동일한 도전형의 도펀트를 포함할 수 있다. 예를 들어, 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3) 각각은 n타입 도펀트를 포함하는 n타입 실리콘막으로 형성될 수 있다. 제1 도프트 반도체막(SA1)과 제2 도프트 반도체막(SA2) 사이에 배치된 제3 도프트 반도체막(SA3)은 수직채널(VCH)의 측벽에 직접 접촉될 수 있다.
수직채널(VCH)은 제3 도프트 반도체막(SA3) 및 제2 도프트 반도체막(SA2)을 관통하여 제1 도프트 반도체막(SA1) 내부로 연장될 수 있다. 도 1b에서 상술한 구조의 다층막은 수직채널(VCH)의 외벽을 따라 연장되고, 제2 도프트 반도체막(SA2)에 의해 상부 패턴(MLa) 및 하부 패턴(MLb)으로 분리될 수 있다.
측벽 절연막(SWI)은 슬릿(SI)의 측벽 상에 형성된다. 슬릿(SI) 및 측벽 절연막(SWI)은 제3 도프트 반도체막(SA3)을 더 관통할 수 있다. 보호막(PA)은 소스 콘택구조(SC)에 의해 관통될 수 있다. 잔류하는 보호막(PA)은 소스 측벽 절연막(SWI)과 제2 도프트 반도체막(SA2) 사이의 계면을 따라 연장될 수 있다.
또 다른 예를 들어, 도 3d를 참조하면, 반도체 장치는 수직채널(VCH) 하부에 배치된 하부 채널(LPC)을 더 포함한다. 하부 채널(LPC)은 에피택시얼 공정등을 이용한 성장방식으로 형성되거나, 증착방식으로 형성될 수 있다. 하부 채널(LPC)는 제1 및 제2 적층체들(STA1, STA2) 각각의 하단을 관통하여 도프트 영역(SA)에 직접 접촉된다. 하부 채널(LPC)은 소스 셀렉트 라인으로 이용되는 도전패턴들을 관통하는 깊이로 형성되고, 소스 셀렉트 트랜지스터의 채널막으로 이용된다. 하부 채널(LPC)은 제1 및 제2 적층체들(STA1, STA2) 각각보다 낮은 높이로 형성된다. 하부 채널(LPC)은 게이트 절연막(GI)으로 둘러싸일 수 있다. 하부 채널(LPC)은 불순물이 도핑된 도프트 실리콘막일 수 있다.
수직채널(VCH)은 하부 채널(LPC) 상에서, 그에 대응하는 제1 적층체(STA1) 또는 제2 적층체(STA1)를 관통한다. 수직채널(VCH)은 하부 채널(LPC)에 직접 접촉되도록 연장된다. 수직채널(VH)은 도 3b에서 상술한 바와 동일한 물질로 형성된다. 다층막(ML)은 수직채널(VCH)과 제1 적층체(STA1) 사이의 계면 또는 수직채널(VCH)과 제2 적층체(STA2) 사이의 계면을 따라 연장된다.
도프트 영역(SA)은 도 3b에서 상술한 바와 동일한 물질로 형성된다. 도 3d에 도시된 보호막(PA), 제1 적층체(STA1)의 제1 도전패턴들(CP1), 제2 적층체(STA2)의 제2 도전패턴들(CP2), 코어 절연막(CO), 도프트 반도체패턴(CAP), 비트라인(BL), 및 드레인 콘택 플러그(DCT) 각각의 구조 및 용도는 도 3b에서 상술한 바와 동일하다.
도 3a 내지 도 3d에서 상술한 다양한 구조의 셀 스트링을 포함하는 3차원 반도체 장치는 후술되는 제조방법들을 이용하여 형성될 수 있다.
도 4a 내지 도 4f는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4f는 도 2에 도시된 선 I-I'방향을 따라 절취한 단면도들이다.
도 4a를 참조하면, 하부구조(100) 상에 층간 절연막들(103) 및 희생 절연막들(105)을 교대로 적층하여 적층체(PST)를 형성한다. 적층체(PST)는 제1 영역들(B1)과 제2 영역(B2)을 포함할 수 있다. 제2 영역(B2)은 서로 이웃한 제1 영역들(B1) 사이에 정의될 수 있다. 하부구조(100)는 도 3a에서 상술한 파이프 게이트(PG)를 위한 도전막이거나, 도 3b 및 도 3d에서 상술한 도프트 영역(SA)을 위한 반도체 기판이거나, 도 3c에서 상술한 도프트 영역(SA)을 위한 도프트 실리콘막일 수 있다.
희생 절연막들(105)은 층간 절연막들(103)과 다른 물질로 형성된다. 층간 절연막들(103)은 도전패턴들 사이를 절연하기 위한 물질로서, 실리콘 산화막으로 형성될 수 있다. 희생 절연막들(105)은 층간 절연막들(103) 사이에 개구부를 형성하기 위한 후속 식각 공정들에서 선택적으로 식각될 수 있는 물질로 형성된다. 층간 절연막들(103)은 희생 절연막들(105)을 선택적으로 제거하기 위한 식각 물질들에 대해 희생 절연막들(105)보다 큰 식각 저항성을 갖는다. 희생 절연막들(105)은 실리콘 계열의 절연물로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다.
이어서, 적층체(PST)의 제1 영역들(B1) 각각을 관통하는 홀들(H)을 형성한다. 이 후, 홀들(H)을 채우는 기둥들(PLc, PLs)을 형성한다. 홀들(H) 및 기둥들(PLc, PLs)은 층간 절연막들(103) 및 희생 절연막들(105)의 적층방향을 따라 연장되고, 하부구조(100) 내부로 연장될 수 있다.
기둥들(PLc, PLs)은 제2 영역(B2)을 경계로 기둥그룹들(PL1, PL2)로 구분될 수 있다. 기둥그룹들(PL1, PL2) 각각은 그에 대응하는 제1 영역(B1)을 관통하는 센터기둥(PLc) 및 슬릿측 기둥(PLs)을 포함할 수 있다. 슬릿측 기둥(PLs)은 제2 영역(B2)에 인접한 기둥이며, 센터기둥(PLc)은 슬릿측 기둥(PLs)을 사이에 두고 제2 영역(B2)으로부터 이격된 기둥이다.
기둥들(PLc, PLs) 각각은 코어 절연막(CO), 코어 절연막(CO) 상에 배치된 도프트 반도체패턴(CAP), 코어 절연막(CO) 및 도프트 반도체패턴(CAP)의 적층구조를 감싸는 수직채널(VCH), 및 수직채널(VCH)을 감싸는 다층막(ML)을 포함할 수 있다. 다층막(ML)은 도 1b에서 상술한 구조로 형성될 수 있다.
도 4b를 참조하면, 적층체(PST)의 제2 영역(B2)에 형성된 층간 절연막들(103) 및 희생 절연막들(105)을 식각하여, 제2 영역(B2)을 관통하는 슬릿(SI)을 형성한다. 슬릿(SI)은 하부구조(100)를 노출하는 깊이로 형성될 수 있다.
이때, 적층체(PST)의 제1 영역(B1)은 도 2에서 상술한 어레이 영역(A1)에 대응되고, 슬릿측 기둥(PLs)과 슬릿(SI) 사이에 잔류하는 적층체(PST)의 제2 영역(B2) 일부는 도 2에서 상술한 사이드 영역(A2)에 대응된다.
도면에 도시된 제3 방향(Z)에 수직 교차하는 평면(즉, XY평면)에서, 적층체(PST)의 단위면적은 제1 영역(B1)에서보다 사이드 영역(A2)에서 더 크다. 이는, 적층체(PST)가 제1 영역(B1)에서 기둥들(PLc, PLs)에 의해 관통되기 때문이다. 이에 따라, 단위면적당 희생 절연막들(105) 각각의 잔류량은, 제1 영역(B1)에서보다 사이드 영역(A2)에서 더 많다.
도 4c를 참조하면, 슬릿(SI)을 통해 노출된 하부구조(100)를 산화시켜서, 보호막(111)을 형성한다. 보호막(111)은 산화막으로 형성되고, 후속의 제1 식각물질 에 의해 하부구조(100)가 식각되는 것을 방지할 수 있다.
도 4d를 참조하면, 슬릿(SI)과 슬릿측 기둥(PLs) 사이에 잔류하는 희생 절연막들(105) 각각의 일부를 제1 선택적 식각공정으로 제거한다. 제1 선택적 식각공정은 슬릿(SI)을 통해 제1 식각물질을 유입하여 실시될 수 있다. 제1 선택적 식각공정을 통해 적층방향으로 이웃한 층간 절연막들(103) 사이에 제1 개구부들(OP1)이 형성될 수 있다.
도 4e를 참조하면, 도 4d에 도시된 제1 개구부들(OP1)을 통해 제2 식각물질을 유입하여 기둥그룹들(PL1, PL2) 각각에 포함된 기둥들(PLs, PLc) 사이에 잔류하는 희생 절연막들을 제거하는 제2 선택적 식각공정을 실시한다. 제2 선택적 식각공정을 통해 층간 절연막들(103) 사이에 제2 개구부들(OP2)이 형성될 수 있다. 제2 식각물질은 제1 식각물질과 다르다.
도 4d 및 도 4e에서 상술한 제1 식각물질 및 제2 식각물질은 희생 절연막들을 선택적으로 제거하는 과정에서 실리콘 부산물 발생을 줄이고, 블로킹 절연막 등의 산화막의 손상을 줄일 수 있도록 제어된다.
희생 절연막들 각각을 구성하는 실리콘 질화막을 선택적으로 제거하기 위해 습식식각 방식을 이용하거나, 건식식각 방식을 이용할 수 있다. 제1 식각물질은 건식식각 방식에 이용되는 식각물질이고, 제2 식각물질은 습식식각 방식에 이용되는 식각물질이다.
보다 구체적으로, 제1 식각물질은 삼불화질소(NF3) 및 산소(O2)가 혼합된 가스, 불화수소(HF) 및 산소(O2)가 혼합된 가스, 및 삼불화염소(ClF3) 가스 중 적어도 어느 하나를 포함할 수 있고, 가스상태이다. 이러한, 제1 식각물질은 층간 절연막들 각각을 구성하는 실리콘 산화막에 비해 희생 절연막들 각각을 구성하는 실리콘 질화막을 더 빠르게 식각하는 제1 식각 선택비를 갖는다.
제2 식각물질은 인산액을 포함하는 용액이다. 이러한, 제2 식각물질은 층간 절연막들 각각을 구성하는 실리콘 산화막에 비해 희생 절연막들 각각을 구성하는 실리콘 질화막을 더 빠르게 식각하는 제2 식각 선택비를 갖는다.
상기의 제1 식각 선택비는 제2 식각 선택비보다 낮다. 즉, 상기의 제2 식각물질을 이용한 습식식각 방식으로 희생 절연막들을 제거하는 속도는 상기의 제1 식각물질을 이용한 건식식각 방식으로 희생 절연막들을 제거하는 속도에 비해 빠르다. 상기의 제2 식각물질로 습식식각하는 과정에서, 실리콘 질화막으로부터 용해된 실리콘 부산물이 생성될 수 있다. 상기의 제1 식각물질로 건식식각하는 경우, 실리콘 부산물의 발생이 억제될 수 있다.
본 발명의 제1 실시 예는 제1 식각물질을 이용하여 슬릿(SI)에 인접한 희생 절연막들 각각의 일부를 제거하여 도 4d에 도시된 바와 같이 제1 개구부들(OP1)을 형성한다. 이어서, 본 발명의 제1 실시 예는 제2 식각물질을 이용하여 기둥들(PLs, PLc) 사이의 희생 절연막들을 제거하여 도 4e에 도시된 바와 같이 제2 개구부들(OP2)을 형성한다. 이러한 방식은 도 4b에서 상술한 바와 같이, 단위면적당 희생 절연막들의 잔류량이, 기둥들(PLc, PLs) 사이에서보다 슬릿(SI)과 슬릿측 기둥(PLs) 사이에서 더 많은 점을 고려하여 설계된 것이다.
본 발명의 제1 실시 예와 같이 상대적으로 희생 절연막들의 잔류량이 많은 영역을 상술한 제1 식각물질로 제거하면, 희생 절연막들로부터 발생되는 실리콘 부산물을 억제를 최대화할 수 있다. 또한, 상대적으로 희생 절연막들의 잔류량이 적은 영역을 상술한 제2 식각물질로 제거하면, 제2 식각물질에 의해 희생 절연막들로부터 실리콘 부산물이 용해되더라도, 실리콘 부산물의 발생 속도 및 실리콘 부산물의 발생량을 줄일 수 있다. 발생 속도 및 발생량이 줄어든 실리콘 부산물은 케미컬 순환 공급장치(chemical circulation system)를 이용하여 빠르게 확산시킬 수 있다. 이로써, 실리콘 부산물로 인한 산화막 형성을 방지할 수 있다. 실리콘 부산물로 인한 산화막은 층간 절연막들(103) 사이에 잔류하여 후속의 도전패턴 형성을 방해할 수 있다. 이 경우, 반도체 장치의 메모리 셀 트랜지스터들의 동작 신뢰성이 저하되는 등의 불량이 유발될 수 있다. 본 발명의 제1 실시 예에 따르면, 실리콘 부산물로 인한 산화막 형성이 방지되므로 실리콘 부산물에 기인한 반도체 장치의 불량을 줄일 수 있다.
제1 식각물질의 제1 식각 선택비가 제2 식각물질의 제2 식각 선택비에 비해 낮더라도, 제1 식각물질을 이용한 제1 선택적 식각공정을 기둥들(PLs, PLc)이 노출되기 전에 정지함으로써, 기둥들(PLs, PLs)에 포함된 블로킹 절연막등의 산화막이 제1 식각물질에 의해 손상되는 현상을 방지할 수 있다.
도 4f를 참조하면, 도 4d 및 도 4e에 도시된 공정 단계들에서 형성된 제1 및 제2 개구부들을 도전패턴들(121)로 채운다. 도전패턴들(121) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(121) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴들(121) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 도 2에 도시된 선 I-I'방향을 따라 절취한 단면도들이다. 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법은 본 발명의 제1 실시 예에 따른 공정 단계들을 모두 포함한다. 단, 본 발명의 제2 실시 예는 제1 실시 예에 비해, 제2 개구부들을 형성하기 전 슬릿(SI)에 인접한 제1 개구부(OP1)의 폭을 넓히는 공정을 더 포함한다.
도 5a를 참조하면, 도 4a 내지 도 4d에서 상술한 공정들과 동일한 공정들을 실시하여 제1 개구부들(OP1)을 형성할 수 있다. 이 후, 제1 개구부들(OP1) 각각의 폭이 슬릿(SI)에 인접할수록 커지도록 층간 절연막들(103A) 및 희생 절연막들(105)에 대한 식각률을 제어하여 층간 절연막들(103A)을 식각할 수 있다. 보다 구체적으로, 층간 절연막들(103A)에 대한 식각률이 제1 선택적 식각공정에 비해 높아지도록 제1 식각물질의 조성을 변경할 수 있다. 제1 개구부들(OP1)의 폭을 넓히는 공정을 실시하는 동안, 하부구조(100)는 보호막(111)에 의해 보호된다.
제1 개구부들(OP1)의 폭을 넓힌 후, 층간 절연막들(103A) 사이에 정의된 공간은 제1 폭(W1)과 제2 폭(W2)을 포함할 수 있다. 제1 폭(W1)은 희생 절연막들(105)을 사이에 두고 이격된 층간 절연막들(103A) 사이의 이격거리로 정의하고, 제2 폭(W2)은 슬릿(SI)에 인접한 층간 절연막들(103A)의 단부들 사이의 이격거리로 정의한다. 제1 개구부들(OP1)의 폭을 넓히는 상술한 공정을 통해, 제2 폭(W2)은 제1 폭(W1)에 비해 더 크게 형성된다.
도 5b를 참조하면, 도 4e 및 도 4f에서 상술한 공정들과 동일한 공정들을 실시하여 층간 절연막들(103A) 사이에 도전패턴들(121A)을 형성한다. 도전패턴들(121A) 각각은 슬릿(SI)에 인접할수록 넓은 폭으로 형성될 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 6은 도 2에 도시된 선 I-I'방향을 따라 절취한 단면도이다. 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법은 도 3d에 도시된 반도체 장치를 형성하는데 적용될 수 있다.
도 6을 참조하면, 하부구조(601) 상에 적어도 한 쌍의 하부 층간 절연막(603) 및 하부 희생 절연막(605)을 적층하여, 하부 적층체(LSA)를 형성한다. 이어서, 하부 적층체(LSA)를 관통하고, 각각이 게이트 절연막(GI)으로 둘러싸인 하부 채널들(LPC)을 형성한다. 하부 적층체(LSA)는 도 4a에서 상술한 바와 같이 제1 영역들(B1) 및 제2 영역(B2)을 포함한다.
게이트 절연막(GI) 및 하부 채널들(LPC)을 형성하는 단계는, 하부 적층체(LSA)의 제1 영역들(B1)를 관통하고 하부구조(601)를 노출하는 하부홀들(LH)을 형성하는 단계, 하부홀들(LH) 각각의 측벽 상에 게이트 절연막(GI)을 형성하는 단계, 하부홀들(LH) 내부를 반도체막으로 채우는 단계를 포함할 수 있다. 이어서, 반도체막이 하부홀들(LH)에 한하여 하부 채널들(LH)로서 잔류할 수 있도록 평탄화 공정을 더 실시할 수 있다. 반도체막은 실리콘막으로 형성될 수 있다. 반도체막은 언도프트 실리콘막 및 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 도프트 실리콘막 내부에는 n형 도펀트가 분포될 수 있다. 게이트 절연막(GI)은 실리콘 산화막 등의 절연물로 형성될 수 있다. 반도체막은 증착 공정으로 형성되거나, 에피택시얼 방식등의 성장방식으로 형성될 수 있다.
하부구조(601)는 도프트 실리콘막일 수 있다. 하부 채널들(LPC)을 성장방식으로 형성하는 경우, 하부구조(601)는 반도체막 성장을 위한 시드층으로 이용될 수 있다.
이어서, 하부 채널들(LPC)에 의해 관통되는 하부 적층체(LSA) 상에 상부 희생 절연막들(615) 및 상부 층간 절연막들(613)을 교대로 적층하여 상부 적층체(USA)를 형성한다. 이로써, 하부 적층체(LSA) 및 상부 적층체(USA)를 포함하는 적층체(PST)가 형성된다. 상부 적층체(USA)는 도 4a에서 상술한 제1 영역들(B1) 및 제2 영역(B2)을 포함한다.
하부 희생 절연막(605)은 상부 희생 절연막들(615)과 동일한 물질로 형성되고, 하부 층간 절연막(603)은 상부 층간 절연막들(613)과 동일한 물질로 형성될 수 있다.
하부 희생 절연막(605) 및 상부 희생 절연막들(615)은 도 4a에 도시된 희생 절연막들(105)과 동일한 물질이고, 하부 층간 절연막(603) 및 상부 층간 절연막들(613)은 도 4a에 도시된 층간 절연막들(103)과 동일한 물질이다.
이어서, 상부 적층체(USA)를 관통하고, 다층막(ML)으로 둘러싸인 수직채널들(VCH)을 형성한다. 수직채널들(VCH) 각각의 중심영역은 코어 절연막(CO) 및 도프트 반도체패턴(CAP)으로 채워질 수 있다. 수직채널들(VCH)은 하부 채널들(LPC)에 접촉되도록 형성된다.
상술한 공정에 의해 적층체(PST)의 제1 영역들(B1) 각각을 관통하는 기둥들(PLc, PLs)이 형성된다. 기둥들(PLc, PLs) 각각은 서로 연결된 한 쌍의 수직채널(VCH)과 하부 채널(LPC)을 포함한다. 기둥들(PLc, PLs)은 도 4a에서 상술한 바와 같이 기둥그룹들(PL1, PL2)로 구분되고, 기둥그룹들(PL1, PL2) 각각은 센터기둥(PLc) 및 슬릿측 기둥(PLs)을 포함한다.
이어지는 후속공정은 도 4b 내지 도 4f에 도시된 바를 따를 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 3차원 반도체 장치는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다. 셀 영역(CELL) 및 주변 회로 영역(PERI)는 기판(701) 상에 서로 중첩되도록 적층될 수 있다. 셀 영역(CELL)과 주변 회로 영역(PERI)사이에 절연막(731)이 배치될 수 있다. 도면에 도시되지 않은 영역에서 절연막(731)은 도전 패턴에 의해 관통될 수 있다.
도 3a 내지 도 3d에서 도시된 셀 스트링들 중 적어도 어느 하나가 셀 영역(CELL)에 배치된다. 도 7은 도 3a에 도시된 셀 스트링들을 예시하고 있으나, 본 발명은 이에 제한되지 않는다.
주변 회로 영역(PERI)은 셀 스트링들을 구동하기 위한 구동회로가 배치되는 영역이다. 구동회로는 다수의 구동 트랜지스터들(PTR) 및 구동 트랜지스터들(PTR)에 연결된 다양한 형태의 도전 패턴들(727, 723)을 포함할 수 있다. 도전 패턴들(727, 723)은 절연막들(721, 725)에 의해 서로 절연될 수 있다.
구동 트랜지스터들(PTR)은 반도체 기판(701) 내부에 형성된 분리막(703)에 의해 서로 절연될 수 있다. 구동 트랜지스터들(PTR) 각각은 반도체 기판(701) 상에 형성된 게이트 절연막(711), 게이트 절연막(711) 상에 형성된 게이트 패턴(713)과, 게이트 패턴(713) 양측의 반도체 기판(701) 내부에 형성된 도핑 영역들(715)을 포함할 수 있다. 도핑 영역들(715)은 소스 영역 및 드레인 영역으로 이용된다.
본 발명의 제1 내지 제3 실시 예들에 따른 반도체 장치의 제조 공정들은 도 7에 도시된 주변 회로 영역(PERI) 및 주변 회로 영역(PERI) 상에 절연막(731)을 형성한 이 후 실시될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 8을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
100: 하부구조 103, 603, 613: 층간 절연막
105, 605, 615: 희생 절연막 PST: 적층체
B1: 제1 영역 B2: 제2 영역
PLc, PLs: 기둥 VCH: 수직채널
ML: 다층막 BI: 블로킹 절연막
DL: 데이터 저장막 TI: 터널 절연막
SI: 슬릿 OP1: 제1 개구부
OP2: 제2 개구부 121, 121A: 도전패턴
111: 보호막 LPC: 하부 채널

Claims (10)

  1. 하부구조 상에 층간 절연막들 및 희생 절연막들을 교대로 적층하여, 제1 영역 및 제2 영역을 포함하는 적층체를 형성하는 단계;
    상기 적층체의 상기 제1 영역을 관통하는 기둥들을 형성하는 단계;
    상기 적층체의 상기 제2 영역을 관통하는 슬릿을 형성하는 단계;
    상기 기둥들 중 상기 슬릿에 인접한 슬릿측 기둥과 상기 슬릿 사이에 잔류하는 상기 희생 절연막들을 상기 슬릿을 통해 유입된 제1 식각물질로 제거하여, 상기 층간 절연막들 사이에 제1 개구부들을 형성하는 단계; 및
    상기 제1 식각물질과 다른 제2 식각물질을 상기 제1 개구부들을 통해 유입하여 상기 기둥들 사이에 잔류하는 상기 희생 절연막들을 제거함으로써, 상기 층간 절연막들 사이에 제2 개구부들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 및 제2 개구부들을 도전패턴들로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 식각물질은 상기 층간 절연막들에 비해 상기 희생 절연막들을 더 빠르게 식각하는 제1 식각 선택비 갖고,
    상기 제2 식각물질은 상기 층간 절연막들에 비해 상기 희생 절연막들을 더 빠르게 식각하는 제2 식각 선택비를 갖고,
    상기 제1 식각 선택비는 상기 제2 식각 선택비에 비해 낮게 제어되는 반도체 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 개구부를 형성하는 단계는 가스상태의 상기 제1 식각물질을 이용한 건식식각으로 실시되고,
    상기 제2 개구부를 형성하는 단계는 용액상태의 상기 제2 식각물질을 이용한 습식식각으로 실시되는 반도체 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 식각물질은 삼불화질소(NF3) 및 산소(O2)가 혼합된 가스, 불화수소(HF) 및 산소(O2)가 혼합된 가스, 및 삼불화염소(ClF3) 가스 중 적어도 어느 하나의 가스를 포함하는 반도체 장치의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 식각물질은 인산액을 포함하는 반도체 장치의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 층간 절연막들 및 상기 희생 절연막들이 적층된 적층방향에서 상기 제1 개구부들 각각의 폭은 상기 슬릿에 인접할수록 커지는 반도체 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 하부구조는 반도체 기판, 도전막 또는 도프트 실리콘막을 포함하는 반도체 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 식각물질을 유입하기 전, 상기 슬릿을 통해 노출된 상기 하부구조를 산화시켜서 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기둥들 각각은
    상기 층간 절연막들 및 상기 희생 절연막들이 적층된 적층방향을 따라 연장된 수직채널;
    상기 수직채널을 감싸는 터널 절연막;
    상기 터널 절연막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치의 제조방법.
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