KR102696801B1 - 수직형 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

수직형 메모리 소자가 개시된다. 수직형 메모리 소자는 도전성 구조물 및 도전성 구조물을 절연하는 층간 절연패턴이 기판에 교대로 적층되어 기판에 수직한 제1 방향을 따라 다수의 셀 영역 및 셀간 영역이 구분되는 게이트 스택 구조물, 게이트 스택 구조물을 관통하도록 기판 상에서 제1 방향을 따라 연장하는 채널 구조물, 게이트 스택 구조물과 채널 구조물 사이에 배치되어 선택적으로 전하를 저장하고, 셀 영역에서는 서로 접촉하여 단일패턴을 제공하고 셀간 영역에서는 서로 분리되어 제1 방향을 따라 인접한 셀 사이의 커플링을 억제하는 커플링 억제 패턴을 적어도 부분적으로 둘러싸는 전하 트랩패턴을 구비하는 전하 저장 구조물을 포함한다. 인접 셀 사이의 간섭과 커플링을 억제하여 메모리 소자의 동작 안정성과 신뢰성을 높일 수 있다.

Description

수직형 메모리 소자 및 이의 제조방법{Vertical memory device and method of manufacturing the same}
본 발명은 수직형 메모리 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 수직형 낸드 플래시(vertical NAND flash) 메모리 소자 및 이의 제조방법에 관한 것이다.
낸드형 플래시 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들을 적층하여 메모리 용량을 높이는 수직형 낸드 플래시 메모리(vertical NAND flash memory) 소자가 널리 이용되고 있다.
기판의 수직방향을 따른 셀 적층밀도를 높이는 경우 인접 셀 사이의 간격이 축소되어 인접 셀 사이의 전하 확산(electron diffusion)에 의한 셀 간섭(cell interference)으로 수직형 낸드 플래시 메모리 소자의 신뢰성이 저하된다.
인접 셀 사이의 수직간격을 충분히 줄이고 인접 셀 사이의 셀 간섭 및 커플링을 방지하기 위해 수직방향을 따라 각 셀 별로 전하 트랩(electron trap) 패턴을 분리하여 배치하고 있다.
그러나, 셀 간격이 축소되면서 셀 별로 배치되는 전하 트랩패턴의 높이도 축소되어 트랩밀도가 저하되어 충분한 트랩밀도를 확보하지 못하고 이에 따라 수직형 낸드 플래시 메모리 소자에서 안정적인 메모리 윈도(memory window)를 설정하지 못하고 있다.
또한, 셀 간격이 축소에 따라 분리된 전하트랩 패턴들 사이의 간격도 축소되어 서로 인접한 전하트랩 패턴들 사이에서 커플링과 전하 확산을 억제하는 것이 점점 어려워지고 있다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 셀 영역(cell area)에서는 서로 연결되고 셀간 영역(inter-cell area)에서는 확산 방지용 유전층으로 분리되는 제1 및 제2 트랩패턴으로 구성되는 전하 트랩패턴을 구비하여 트랩 밀도를 높이고 셀 간섭을 줄일 수 있는 수직형 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 수직형 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 수직형 비휘발성 메모리 소자는 도전성 구조물 및 상기 도전성 구조물을 절연하는 층간 절연패턴이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 셀 영역 및 셀간 영역이 구분되는 게이트 스택 구조물, 상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물, 상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되어 선택적으로 전하를 저장하고, 상기 셀 영역에서는 서로 접촉하여 단일패턴을 제공하고 상기 셀간 영역에서는 서로 분리되어 상기 제1 방향을 따라 인접한 셀 사이의 커플링을 억제하는 커플링 억제 패턴을 적어도 부분적으로 둘러싸는 전하 트랩패턴을 구비하는 전하 저장 구조물을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 수직형 메모리 소자는 기판 상에 도전성 구조물 및 층간 절연패턴이 제1 방향을 따라 교대로 적층되고 상기 제1 방향과 수직한 제3 방향을 따라 연장하는 분리 트렌치에 의해 분리되는 다수의 게이트 스택 구조물, 상기 게이트 스택 구조물을 관통하여 상기 기판에 수직하게 연장하는 활성영역을 제공하는 다수의 활성칼럼, 상기 활성칼럼과 상기 게이트 스택 구조물 사이에 배치되어 선택적으로 전하를 저장하는 전하저장 구조물, 상기 활성칼럼과 전기적으로 연결되는 비트라인 구조물 및 상기 분리 트렌치를 관통하여 상기 기판과 접속하는 소스라인 구조물을 포함한다. 이때, 상기 전하 저장 구조물은 상기 활성칼럼과 상기 게이트 스택 구조물 사이에 배치되어 선택적으로 전하를 저장하고, 상기 도전성 구조물이 배치된 셀 영역에서는 서로 접촉하여 단일패턴을 제공하고 상기 층간 절연패턴이 배치된 셀간 영역에서는 서로 분리되어 상기 제1 방향을 따라 인접한 셀 사이의 커플링을 억제하는 커플링 억제패턴을 적어도 부분적으로 둘러싸는 전하 트랩패턴을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 수직형 메모리 소자의 제조방법에 의하면, 먼저 기판 상에 기판에 수직한 제1 방향을 따라 교대로 적층된 층간절연막 및 희생막을 관통하는 채널 홀을 형성한다. 이어서, 상기 채널 홀을 통하여 노출된 상기 층간 절연막을 상기 기판에 수평한 제2 방향을 따라 부분적으로 제거하여 셀간 리세스를 형성하고, 상기 채널 홀의 측벽 프로파일을 따라 차단막 및 제1 트랩막을 순차적으로 형성하여 상기 셀간 리세스를 셀간 갭으로 축소한다. 이어서, 상기 셀간 갭을 매립하는 폴리실리콘 패턴을 형성하고, 상기 폴리실리콘을 산화시켜 상기 제1 트랩막의 표면보다 돌출한 커플링 억제패턴을 형성한다. 상기 커플링 억제패턴 및 상기 제1 트랩막을 덮는 제2 트랩막을 형성한 후 상기 제2 트랩막을 덮는 터널 절연막을 형성한다.
본 발명에 의한 수직형 메모리 소자는 전하 저장 구조물의 전하 트랩 패턴을 셀 영역에서는 접촉하여 폭이 확장되는 단일패턴을 제공하고 셀간 영역에서는 작은 폭을 갖고 중앙부에 커플링 억제 패턴을 구비하는 분리패턴을 제공하는 제1 및 제2 트랩패턴으로 구성한다. 이에 따라, 셀 영역에서의 트랩밀도를 높이면서 인접 셀 사이의 전하확산과 커플링을 효과적으로 방지할 수 있다.
특히, 제1 및 제2 트랩패턴을 셀 영역마다 단속적으로 배치되는 불연속 패턴으로 형성하는 경우, 셀 영역 별로 분리된 전하트랩 패턴의 하부에 커플링 억제 패턴으로 둘러싸인 에어 갭을 배치함으로써 셀간 영역에서의 유전특성을 현저하게 향상할 수 있다. 이에 따라, 상기 수직형 메모리 소자의 동작 안정성과 신뢰성을 높일 수 있다.
도 1은 본 발명의 일실시예에 의한 수직형 메모리 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 수직형 메모리 소자를 나타내는 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 4는 도 3의 A부분을 확대한 도면이다.
도 5는 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 변형례를 나타내는 단면도이다.
도 6은 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 다른 변형례를 나타내는 단면도이다.
도 7은 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 또 다른 변형례를 나타내는 단면도이다.
도 8a 내지 도 18은 본 발명의 일실시예에 따라 도 1 내지 도 4에 도시된 수직형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 19 내지 도 23은 본 발명의 일실시예에 따라 도 5에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 24 내지 도 28은 본 발명의 일실시예에 따라 도 6에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도이다.
도 29 내지 도 34는 본 발명의 일실시예에 따라 도 7에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 의한 수직형 메모리 소자를 나타내는 사시도이며, 도 2는 도 1에 도시된 수직형 메모리 소자를 나타내는 평면도이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이고 도 4는 도 3의 A부분을 확대한 도면이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향(x)으로 정의하고 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향(y,z)으로 정의한다. 일실시예로서, 상기 제2 및 제3 방향(y,z)은 서로 직교할 수 있다.
도 1 내지 도 4를 참조하면, 본 발명의 일실시예에 의한 수직형 메모리 소자(1000)는 기판(100) 상에 도전성 구조물 및 층간 절연패턴이 제1 방향(x)을 따라 교대로 적층되고 상기 제1 방향(x)과 수직한 제3 방향(z)을 따라 연장하는 분리 트렌치에 의해 분리되는 다수의 게이트 스택 구조물(200), 상기 게이트 스택 구조물(200)을 관통하여 상기 기판(100)에 수직하게 연장하는 활성영역을 제공하는 다수의 활성칼럼(300), 상기 활성칼럼(300)과 상기 게이트 스택 구조물(200) 사이에 배치되어 선택적으로 전하를 저장하는 전하저장 구조물(400), 상기 활성칼럼(300)과 전기적으로 연결되는 비트라인 구조물(500) 및 상기 분리 트렌치를 관통하여 상기 기판(100)과 접속하는 소스 라인 구조물(700)을 포함한다.
상기 기판(100)은 일정한 도전형을 갖는 반도체 기판을 포함한다. 예를 들면, 상기 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막 중의 어느 하나를 포함할 수 있다.
상기 기판(100) 상에 제3 방향(z)을 따라 연장하는 분리 트렌치(ST)에 의해 분리되어 제2 방향(y)을 따라 이격되어 배치되고 제1 방향(x)을 따라 도전성 구조물(210) 및 층간 절연막 패턴(220)이 교대로 적층된 다수의 게이트 스택 구조물(200)이 배치된다.
기판(100)과 게이트 스택 구조물(200) 사이에는 제1 절연패턴(221)이 배치되고 상기 제1 절연패턴(221) 상에 상기 도전성 구조물(210)과 층간 절연막 패턴(220)이 교대로 적층된다.
상기 도전성 구조물(210)은 제3 방향(z)을 따라 연장하고 분리 트렌치(ST)에 의해 제2 방향(y)을 따라 이격되어 배치된다. 예를 들면, 상기 도전성 구조물(210)은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨 및 백금과 같은 저저항 금속, 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았지만, 상기 도전성 구조물은 금속물질의 확산을 방지하기 위한 베리어 막(미도시)을 더 구비할 수 있다. 상기 도전성 구조물(210)은 수직형 메모리 소자(1000)의 게이트 전극으로 제공된다.
본 실시예에서 상기 도전성 구조물(210)은 상기 제1 절연패턴(221)의 상면으로부터 차례대로 적층된 제1 내지 제6 게이트 전극(221 내지 226)을 개시하고 있으나 이는 예시적인 것에 불과하며 수직형 메모리 소자(1000)의 성능과 특성에 따라 더 많은 게이트 전극이나 더 적은 게이트 전극이 배치될 수 있음은 자명하다.
상기 층간 절연막 패턴(220)은 상기 기판(100) 상에 제1 방향(x)을 따라 도전성 구조물(200)과 교호적으로 적층되어 상기 도전성 구조물(210)을 전기적으로 분리한다. 따라서, 상기 층간 절연막 패턴(220)은 게이트 전극(221 내지 226)의 개수에 대응하여 제1 내지 제6 절연패턴(221 내지 226)으로 구성되며, 적층되는 게이트 전극의 개수에 따라 달라질 수 있다. 예를 들면, 상기 층간 절연막 패턴(220)은 실리콘 산화물(SiO2)과 같은 절연물질로 구성된다.
상기 각 절연패턴(221 내지 226)의 두께는 메모리 소자(1000)의 특성과 소자조건에 따라 다양하게 제공될 수 있다. 특히, 상기 기판(100) 상에 배치되는 최하위 층간 절연패턴인 제1 절연패턴(221)은 상부에 적층되는 제2 내지 제6 절연패턴(222 내지 226)보다 작은 두께를 갖는다.
상기 제1 방향(x)을 따라 연장하고 상기 제3 방향(z)을 따라 일정하게 이격된 다수의 활성 칼럼(300)들이 상기 게이트 스택 구조물(200)을 관통하도록 배치되어 상기 게이트 스택 구조물(200)과 결합된다.
일실시예로서, 상기 활성 칼럼(300)은 상기 도전성 구조물(210) 및 층간 절연막 패턴(220)들을 관통하는 채널 홀(H)을 매립한다. 이에 따라, 하부는 상기 기판(100)과 연결되고 상부는 비트라인 구조물(500)과 접촉된다. 활성 칼럼(300)의 상부는 콘택 패드와 같은 도전패턴(390)으로 매립되어 비트라인 플러그(510)와의 접촉저항을 낮출 수 있다.
예를 들면, 상기 활성칼럼(300)은 채널 홀(H)의 측벽 상에 적층된 반도체막(310)을 포함한다. 본 실시예의 경우, 상기 반도체 막(310)은 제1 도전형의 실리콘 막으로 구성되는 제1 및 제2 반도체막(311,312)으로 구성되어 메모리 소자(1000)의 활성영역으로 기능한다. 제1 반도체 막(311)은 후술하는 전하 저장 구조물의 측벽에 배치된 반도체 스페이서로 제공되고 상기 제2 반도체 막(312)은 반도체 스페이서 상에 형성된 반도체 막질로 제공된다. 따라서, 상기 활성칼럼(300)은 상기 기판(100)에 대하여 수직한 방향으로 연장하는 활성영역으로 제공된다.
예를 들면, 상기 활성칼럼(300)은 내부공간을 갖는 중공 실린더 형상을 가지며 상기 내부공간은 실리콘 산화막과 같은 충진 절연막(380)으로 채워질 수 있다. 이와 달리, 상기 활성칼럼(300)은 내부 공간 없이 상기 반도체 막(310)으로 구성된 축 형상으로 제공될 수도 있다.
상기 채널 홀(H)의 상부는 상기 도전패턴(390)으로 매립된다. 이에 따라, 도전패턴(390)과 접속하는 반도체 막(310)은 수직형 메모리 소자(1000)의 드레인 접합영역으로 제공되고 각 게이트 전극(211 내지 216)과 인접한 상기 반도체 막(310)은 채널 층으로 제공된다. 즉, 상기 활성칼럼(300)은 제1 방향(x)을 따라 적층된 개별 게이트 전극 및 이를 구비하는 단위 셀에 대한 채널 구조물로 기능한다. 이에 따라, 이하에서는 필요한 경우 상기 활성칼럼(300)은 채널 구조물(300)이라는 용어로 표현될 수도 있다.
상기 활성칼럼(300)과 상기 게이트 스택 구조물(200) 사이에는 선택적으로 전하를 포획(trap)하여 데이터를 저장하는 전하저장 구조물(400)이 배치된다.
일실시예로서, 상기 전하저장 구조물(400)은 상기 게이트 스택 구조물(200)의 표면을 덮도록 상기 제1 방향(x)을 따라 연장하는 차단패턴(410), 상기 활성칼럼(300)을 둘러싸고 상기 제1 방향(x)을 따라 연장하는 터널절연 패턴(430) 및 상기 차단패턴(410)과 터널 절연패턴(430) 사이에 배치되어 선택적으로 전하를 포획하는 전하 트랩패턴(420)을 구비한다.
상기 차단패턴(410)은 높은 유전상수를 갖는 단일막 또는 다층막으로 구성될 수 있다. 예를 들면, 상기 차단패턴(410)은 실리콘 산화물이나 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막(high-k layer)으로 구성되는 단일막이나 실리콘 산화물과 고유전막이 적층된 다층막으로 구성될 수 있다.
상기 전하트랩 패턴(420)은 상기 차단패턴(410)과 접촉하도록 제1 방향(x)을 따라 연속적으로 또는 단속적으로 연장하며 트랩에 전하를 포획하거나 트랩으로부터 전하를 제거함으로써 각 셀의 데이터를 저장한다.
특히, 상기 전하 트랩패턴(420)은 게이트 전극(211 내지 216)이 배치되는 셀 영역(C1)에서는 서로 접촉하여 폭을 증가시킴으로써 트랩 밀도를 높이고, 게이트 전극 사이에서 층간절연 패턴(220)에 의해 매립되는 셀간 영역(C2)에서는 전하트랩 패턴(420)의 폭은 줄이고 중앙부에 인접 셀의 커플링을 억제하는 커플링 억제 패턴(425)을 배치할 수 있도록 분리되는 구조를 갖는다. 이에 따라, 상기 전하 트랩패턴(420)은 상기 차단패턴(410)과 접촉하는 제1 트랩패턴(421) 및 상기 터널 절연패턴(430)과 접촉하는 제2 트랩패턴(422)으로 구성된다.
상기 제1 및 제2 트랩패턴(421,422)은 트랩밀도를 높일 수 있도록 다양한 조합으로 구성될 수 있다. 예를 들면, 상기 제1 트랩패턴(421)은 실리콘 질화막을 포함하고 제2 트랩패턴(422)은 실리콘 산질화막을 포함할 수 있다. 그러나, 제1 및 제2 트랩패턴(421,422) 모두 실리콘 질화막이나 실리콘 산질화막으로 구성될 수도 있다.
본 실시예의 경우, 상기 층간절연막 패턴(220)은 제2 방향(y)을 따라 소정의 깊이(d)만큼 리세스되어 상기 도전성 구조물(210) 및 그 사이에 배치된 상기 층간 절연패턴(220)에 의해 한정되는 셀간 리세스(R)를 구비한다. 이에 따라, 제1 방향(x)을 따라 연장하는 상기 차단패턴(410) 및 상기 제1 트랩패턴(421)은 상기 셀간 리세스(R)의 형상 프로파일을 따라 배치된다.
따라서, 상기 차단패턴(410)은 제1 방향(x)을 따라 적층된 게이트 전극들(211 내지 216)의 측면과 상면 및 하면을 덮도록 제1 방향(x)을 따라 연장하는 중공 실린더 형상으로 제공되고, 상기 제1 트랩패턴(421)은 상기 셀간 리세스(R)의 형상 프로파일을 따라 차단패턴(410) 상에 배치되어 상기 제1 방향(x)을 따라 비선형패턴으로 제공된다.
상기 제1 트랩패턴(421)은 상기 셀 영역(C1)에 배치되고 상기 제1 방향(x)을 따라 상기 도전성 구조물(210)의 측면과 나란한 수직부(vertical portion, 421a), 상기 셀간 리세스(C2)에 배치되고 상기 도전성 구조물(210)의 표면과 나란한 수평부(421b) 및 상기 셀간 영역(C2)에 배치되고 상기 수평부(421b)와 상기 수직부(421a)를 연결하고 일정한 곡률을 갖는 연결부(421c)를 구비한다. 따라서, 상기 제1 트랩패턴(421)은 상기 셀간 영역(C2)에서 상기 셀 리세스(R)를 향하여 만입되고(indented) 상기 수평부(421b) 및 연결부(421c)를 구비하는 만곡부(I)가 상기 도전성 구조물(210) 사이에 교대로 배치된다.
이와 달리, 상기 제2 트랩패턴(422)은 상기 제1 방향(x)을 따라 연장하는 라인 형상을 갖는 선형 패턴으로 제공되어 상기 셀 영역(C1)에서는 상기 수직부(421a)와 접촉하고 상기 셀간 영역(C2)에서는 상기 커플링 억제 패턴(425)에 의해 상기 만곡부(I)와 분리된다.
이에 따라, 상기 제1 및 제2 트랩패턴(421,422)은 셀 영역(C1)에서는 서로 접촉하여 단일패턴(420a)으로 배치되고 셀간 영역(C2)에서는 서로 분리되어 분리패턴(420b)으로 배치된다.
상기 단일패턴(420a)은 제1 및 제2 트랩패턴(421,422)보다 큰 폭을 가지므로, 상기 제1 또는 제2 트랩패턴(421,422)이 단독으로 배치된 경우와 비교하여 셀 영역(C1)에서 전하트랩 패턴(420)의 트랩밀도를 높일 수 있다. 이에 따라, 상기 수직형 메모리 소자(1000)의 사이즈가 축소되고 셀 영역(C1)에서의 전하트랩 패턴(420)의 높이가 감소하더라도 프로그램 전압과 소거전압을 일정하게 유지할 수 있다. 즉, 상기 수직형 메모리 소자(1000)의 사이즈 축소에도 불구하고 메모리 윈도(memory window)의 사이즈를 일정하게 유지할 수 있다. 따라서, 수직형 메모리 소자(1000)의 사이즈 축소에도 불구하고 동작 안정성이 저하되는 것을 방지할 수 있다.
본 실시예의 경우, 상기 단일패턴(420a)은 상기 제1 트랩패턴(421)의 폭보다 약 1.5배 내지 약 2배의 폭을 가질 수 있다. 그러나, 상기 단일패턴(420a)의 폭은 후속공정에 의해 형성되는 제2 트랩패턴(422)의 폭에 의해 다양하게 변형될 수 있으며 상술한 바와 같은 범위로 제한되지 않음은 자명하다.
또한, 셀간 영역(C2)에서 상기 분리패턴(420b)은 상기 제2 방향을 따라 분리된 제1 및 제2 트랩패턴(421,422)과 상기 제1 및 제2 트랩패턴(421,422) 사이에 개재된 커플링 억제 패턴(425)를 더 포함한다. 제1 트랩패턴(421)의 만곡부(I)와 선형의 제2 트랩패턴(422)으로 둘러싸이는 고립영역에 배치되며, 상기 제1 및 제2 트랩패턴(421,422)보다 비유전율(specific dielectric constant)이 낮은 절연물질로 구성된다. 예를 들면, 상기 커플링 억제 패턴(425)은 화학기상증착 공정에 의해 형성된 산화막을 포함한다. 따라서, 제1 방향(x)을 따라 서로 인접하는 셀 사이의 커플링(coupling)을 억제할 수 있다.
본 실시예의 경우, 상기 커플링 억제 패턴(425)은 상기 전하 트랩패턴(420)의 중심부로부터 단면 사이즈가 줄어들도록 상기 셀간 리세스(R)로 연장하는 만입패턴으로 제공된다.
상기 셀간 리세스(R)의 내부공간은 차단패턴(210) 및 제1 트랩패턴(421)으로 한정되어 상기 수평부(421b) 사이의 이격공간으로 축소되어 셀간 갭을 형성하고, 상기 셀간 갭은 상기 커플링 억제 패턴(425)에 의해 매립된다. 예를 들면, 셀간 리세스(R)의 내부에서 상기 수평부(421b)는 약 2nm 내지 3nm의 이격거리를 갖도록 배치되어 상기 제1 트랩패턴(421)은 셀간 리세스(R)의 내부에서 2nm 내지 3nm의 두께를 가질 수 있다.
셀간 영역(C2)에서의 분리패턴(420b)의 선폭은 제1 또는 제2 트랩패턴의 개별적인 선폭을 갖게 되므로 단일패턴(420a)과 비교하여 선폭이 저하되어 전하 이동성을 억제할 수 있다. 또한, 상기 제1 트랩패턴(421)은 상기 셀간 리세스(R)의 내부에서 상기 제2 방향(y)을 따라 연장하는 한 쌍의 수평부(421b)를 구비하므로 제1 방향(x)을 따라 서로 인접한 단일패턴(420a) 사이의 전하 이동경로가 증가하게 된다. 이에 따라, 상기 셀 영역(C1)의 단일패턴(420a)에 포집된 전하가 인접하는 셀 영역(C1)의 인접 단일패턴으로 확산되는 것을 억제할 수 있다. 이에 따라, 인접 셀 사이에서 트랩전하의 이동을 최소화 할 수 있다.
또한, 언급한 바와 같이 상기 제1 트랩패턴(421)의 만곡부(I)와 선형의 제2 트랩패턴(422) 사이의 고립영역에 상기 전하 트랩패턴(420)보다 낮은 비유전율(specific dielectric constant)을 갖는 커플링 억제 패턴(425)을 배치함으로써 인접 셀 사이의 커플링도 효과적으로 억제할 수 있다. 상기 커플링 억제 패턴(425)은 셀간 영역(C2)에서 전하트랩 패턴(420)의 중앙부로부터 인접하는 게이트 전극들(214,215) 사이로 만입되어 고립되도록 배치된다. 따라서, 상기 수직형 메모리 소자(1000)의 사이즈가 축소되는 경우에도 상기 커플링 억제 패턴(425)에 의해 인접하는 게이트 전극(214, 215) 사이의 커플링을 효과적으로 방지할 수 있다.
이에 따라, 상기 전하트랩 패턴(420)은 상기 제1 트랩패턴(421)의 만곡부(I)에 의해 트랩 전하의 인접 셀로의 확산을 방지하여 상기 셀 영역(C1)에서의 트랩밀도를 높이면서 동시에 상기 셀간 영역(C2)에서 상기 제1 및 제2 트랩 패턴(421,422) 사이에 배치된 커플링 억제패턴(425)에 의해 인접 셀 사이의 커플링을 방지할 수 있다.
상기 터널절연 패턴(430)은 상기 활성칼럼(300)의 외측벽에 직접 접촉하면서 상기 제1 방향(x)으로 연장될 수 있으며, 저면 가운데가 개방된 중공 실린더 형상으로 제공된다. 예를 들면, 상기 터널절연 패턴(430)은 실리콘 산화물과 같은 산화물로 구성된다.
상기 게이트 전극들은 상기 비트라인 구조물(500) 및 소스라인 구조물(700)과 직렬로 연결되어 상기 수직형 낸드 플래시 메모리 소자(1000)의 셀 스트링으로 제공된다. 하나의 셀 스트링은, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수개의 메모리 셀들(MCT)을 포함할 수 있다. 선택 트랜지스터들(SST, GST) 및 복수개의 메모리 셀들(MCT)은 하나의 활성칼럼(300)에 제공된다.
제1 게이트 전극(211)은 접지 선택 트랜지스터(GST)의 접지 선택 라인(GSL)으로 제공될 수 있으며, 제2 내지 제4 게이트 전극들(212 내지 215)은 복수개의 메모리 셀들(MCT)의 워드 라인으로 제공될 수 있다. 제6 게이트 전극(216)은 스트링 선택 트랜지스터(SST)의 스트링 선택 라인(SSL)으로제공될 수 있다.
상기 비트라인 구조물(500)은 활성칼럼(300)의 상부에 구비된 콘택 패드인 도전성 패턴(390)과 접속하는 비트라인 플러그(510) 및 상기 비트라인 플러그(510)와 접촉하고 제2 방향(y)을 따라 연장하는 비트라인(520)을 구비한다.
상기 분리 트렌치(ST)의 바닥면에는 공통소스 영역(SC)이 배치된다. 따라서, 상기 공통 소스영역(SC)은 상기 기판(100) 상에서 제3 방향(z)을 따라 연장하고 제2 방향(y)을 따라 일정거리만큼 이격되어 배치된다. 상기 공통 소스 영역(SC)에는 일정한 도전형을 갖는 불순물이 주입되어 소스 접합층을 형성할 수 있다.
공통소스 영역(SC)이 구비된 분리 트렌치(ST)는 절연 스페이서(610)와 소자분리 패턴(620)을 구비하는 트렌치 매립 패턴(600)에 의해 매립된다. 절연 스페이서(610)는 게이트 스택 구조물(200)의 측벽을 덮도록 제1 방향(x)을 따라 연장되며 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다. 소자분리 패턴(620)은 상기 절연 스페이서(610)에 의해 한정된 분리 트렌치(ST)의 내부를 매립한다.
상기 소자분리 패턴(620)을 관통하여 상기 공통소스 영역(SC)과 접속하는 소스접속 구조물(710)이 배치되고 공통 소스라인(CSL)과 연결되는 소스라인(720)이 상기 소스접속 구조물(710)과 연결된다. 이에 따라, 상기 공통소스 영역(SC)으로 입력신호를 인가하는 소스라인 구조물(700)이 배치된다.
상기 소스접속 구조물(710)은 제3 방향(z)을 따라 일정한 간격으로 다수 배열되며, 소스 플러그(711)와 이를 둘러싸는 베리어막(712)으로 구성될 수 있다.
상기 소스라인(720)은 상기 소자분리 패턴(620) 상에 제공되어 제3 방향(z)을 따라 연장하며 소스 접속 구조물(710)과 접속한다. 또한, 상기 소스라인(720)은 콘택(721)을 통하여 공통소스라인(CSL)과 연결된다.
상기 비트라인(520)은 상기 소스라인(720) 상에 배치되어 제2 방향(y)을 따라 연장한다. 공통 소스 라인(CSL)은 소스라인(720) 상에 배치되어 비트라인(520)과 나란하게 제2 방향(y)을 따라 연장하도록 배치된다.
본 발명에 의한 수직형 메모리 소자에 의하면, 상기 전하트랩 패턴(420)은 제1 방향(x)을 따라 셀 영역(C1)과 셀간 영역(C2)에 걸쳐서 연속적으로 배치되고 셀 영역(C1)에서는 큰 폭을 갖는 단일패턴으로 제공되고 셀간 영역(C2)에서는 작은 폭을 갖고 중앙부에 인접하는 게이트 전극 사이로 만입하는 커플링 억제 패턴을 구비하는 분리패턴으로 제공되어 셀간 전하확산을 방지함으로써 트랩밀도를 높이고 인접하는 셀 사이의 커플링을 효과적으로 방지할 수 있다. 이에 따라, 상기 수직형 메모리 소자의 동작 안정성과 신뢰성을 높일 수 있다.
상술한 바와 같은 전하저장 구조물(420)은 다양하게 변형될 수 있다.
도 5는 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 변형례를 나타내는 단면도이다. 도 5에 도시된 전하저장 구조물은 제2 트랩패턴이 비선형 패턴인 것을 제외하고는 도 4에 도시된 전하저장 구조물과 실질적으로 동일한 구성을 갖는다. 도 5와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 더 이상의 상세한 설명은 생략한다.
도 5를 참조하면, 상기 제2 트랩패턴(422)은 상기 셀 영역(C1)에서 상기 수직부(421a)와 접촉하고 라인 형상을 갖는 선형부(422a) 및 상기 선형부(422a)와 연결되고 상기 셀간 영역(C2)에서 상기 활성칼럼(300)을 향하여 돌출한 돌출부(422b)를 구비하는 비선형 패턴으로 구성된다.
본 실시예의 경우, 상기 커플링 억제 패턴(425)은 상기 셀간 리세스(R)를 매립하여 상기 제1 트랩패턴(421)의 만입부(I)와 접촉하고 상기 채널 구조물(300)을 향하여 돌출한다. 이에 따라, 상기 제2 트랩패턴(422)은 제1 방향(x)을 따라 상기 수직부(421a) 및 돌출된 커플링 억제패턴(425)을 덮도록 배치된다. 예를 들면, 상기 커플링 억제패턴(425)은 실리콘 산화물로 구성되고 상기 제2 트랩패턴(422)은 실리콘 질화물로 구성될 수 있다.
상기 셀간 리세스(R)를 매립하는 폴리실리콘의 산화과정에서 실리콘의 부피가 팽창함으로써 상기 커플링 억제 패턴(425)은 상기 만입부(I)에 의해 한정되는 셀 리세스(R)를 매립하는 만입패턴(425a) 및 상기 셀 리세스(R)로부터 상기 활성칼럼(300)으로 돌출하는 돌출패턴(425b)으로 구성된다.
만입부(I)를 구비하는 상기 제1 트랩패턴(421)을 형성한 후 상기 채널 홀(H)의 내부를 폴리실리콘으로 매립하고, 상기 만입부(I)에 의해 한정되는 셀간 리세스(R)에만 폴리실리콘이 잔류하도록 채널 홀(H)로부터 폴리실리콘을 제거한다. 만입부(I)에 의해 한정되는 셀간 리세스(R)에 잔류하는 폴리실리콘을 산화시키는 경우 폴리실리콘의 부피가 팽창하므로 상기 만입부(I) 상에 형성된 폴리실리콘은 팽창된 부피를 갖는 실리콘 산화패턴으로 형성된다. 이에 따라, 실리콘 산화패턴은 제1 트랩패턴(421)의 측면보다 상기 활성칼럼(300)을 향하여 돌출하는 구조를 갖게 된다.
따라서, 셀간 영역(C2)에서 돌출된 실리콘 산화패턴을 구비하는 제1 트랩패턴(421)의 형상 프로파일을 따라 제1 트랩패턴(421)을 덮는 제2 트랩패턴(422)을 형성함으로써 선형부(422a)와 돌출부(422b)를 구비하는 제2 트랩패턴(422)을 형성한다.
돌출되는 실리콘 산화패턴은 상기 만곡부(I)에만 배치되므로, 셀 영역(C1)에서는 제1 및 제2 트랩패턴(421,422)은 직접 접촉하여 단일패턴(420a)으로 제공되고, 셀간 영역(C2)에서는 돌출된 실리콘 산화패턴을 덮도록 제2 트랩패턴(422)이 형성되어 제1 및 제2 트랩패턴(421,422)은 실리콘 산화패턴에 의해 분리되는 분리패턴(420b)으로 제공된다. 이에 따라, 상기 실리콘 산화패턴은 제1 및 제2 트랩패턴(421.422)에 의해 둘러싸이도록 배치되고, 상기 제1 및 제2 트랩패턴(421,422)보다 작은 비유전율을 구비한다.
셀간 영역(C2)에서 상기 만입부(I) 및 돌출부(422b)에 의해 둘러싸이는 상기 실리콘 산화패턴은 전하트랩 패턴(420)의 중앙부에 배치되어 인접한 셀 사이의 커플링을 억제한다. 즉, 상기 실리콘 산화패턴은 수직형 메모리 소자(1000)에서 인접 셀 사이의 커플링을 억제하는 커플링 억제 패턴(425)으로 제공된다.
본 실시예의 경우, 상기 커플링 억제 패턴(425)은 상기 전하 트랩패턴(420)의 중심부로부터 상기 셀간 리세스(R)로 연장하는 상기 만입패턴(425a)뿐만 아니라, 상기 전하 트랩패턴(420)의 중심부로부터 상기 활성칼럼(300)을 향하여 돌출하는 돌출패턴(425b)도 구비하여 인접 셀 사이의 커플링 방지효과를 더욱 강화할 수 있다.
특히, 전하트랩 패턴(420)을 형성한 후 차례대로 터널 절연패턴(430) 및 채널층을 제공하는 활성칼럼(300)을 형성하므로, 상기 터널 절연패턴(430) 및 활성칼럼(300)도 셀간영역(C2)에서 상기 돌출부(422b)에 대응하는 볼록부를 구비하게 된다.
상기 돌출부(422b)가 과도하게 커지는 경우 후속하는 증착공정에서 채널 홀(H) 측벽의 과도한 단차로 인하여 터널 절연패턴(430) 및 활성칼럼(300)을 형성하는 막질의 도포 균일도가 저하될 수 있다. 상기 돌출부(422b)의 크기는 상기 만입부(I)에 형성되는 돌출패턴(425b)의 크기에 따라 달라지므로, 상기 돌출패턴(425b)은 터널 절연패턴(430) 및 활성칼럼(300)의 도포 균일도를 고려하여 적절한 크기를 갖도록 조절된다.
상기 돌출패턴(425b)의 크기는 상기 만입부(I)에 의해 한정되는 셀간 리세스(R)의 사이즈에 의해 결정된다.
본 실시예의 경우, 상기 층간 절연패턴(220)은 약 18nm 내지 20nm의 높이를 갖고 상기 차단패턴(410) 및 제1 트랩패턴(421)은 각각 약 5nm 내지 7nm와 약 2nm 내지 3nm의 두께를 갖는다. 이때, 상기 셀간 리세스(R)는 도전성 구조물(220)의 측부로부터 약 15nm 내지 20nm의 깊이(d)를 갖는다.
상기 셀간 리세스(R)의 깊이(d)가 15nm 보다 작으면, 상기 제1 트랩패턴(421)의 수평부(421b)의 길이가 짧아져서 제1 트랩패턴(421)에서의 전하확산을 효과적으로 억제하기 어렵고, 20nm보다 크게 되면 상기 돌출부(422b)의 크기가 과도하게 증가하여 터널 절연패턴(430) 및 활성칼럼(300)을 형성하기 위한 후속 증착공정에서 적정한 단차 도포성을 확보하기 어렵다.
이에 따라, 상기 셀간 리세스(R)는 도전성 구조물(220)의 측부로부터 약 15nm 내지 20nm의 깊이(d)를 갖도록 형성된다. 그러나, 상기 셀간 리세스(R)의 깊이(d)는 층간 절연패턴(220)의 높이와 채널 홀(H)의 직경 및 상기 차단패턴(410) 및 제1 트랩패턴(421)의 두께에 따라 적절하게 변형될 수 있다.
본 실시예에 의하면, 전하트랩 패턴(420)의 중앙부에 배치되는 커플링 억제 패턴(425)의 사이즈를 확장함으로써 상기 수직 메모리 소자(1000)의 높이방향으로 인접한 셀 사이의 커플링을 더욱 효과적으로 방지할 수 있다.
도 6은 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 다른 변형례를 나타내는 단면도이다. 도 6에 도시된 전하저장 구조물은 제2 트랩패턴이 셀간 영역에서 제거되어 제1 방향을 따라 분리되는 불연속 패턴인 것을 제외하고는 도 5에 도시된 전하저장 구조물과 실질적으로 동일한 구성을 갖는다. 도 5와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 더 이상의 상세한 설명은 생략한다.
도 6을 참조하면, 상기 제2 트랩패턴(422)은 상기 돌출부(422b)의 적어도 일부를 제거하여 상기 선형부(422a)가 상기 제1 방향(x)을 따라 분리되는 불연속 패턴으로 배치된다.
만입패턴(425a)과 돌출패턴(425b)을 구비하는 커플링 억제 패턴(425) 및 상기 제1 트랩패턴(421)을 덮는 제2 트랩패턴(422)을 형성한 후 상기 셀 영역(C1)에 형성된 선형부(422a)는 덮고 셀간 영역(C2)에 형성된 돌출부(422b)만 노출하는 마스크 패턴을 상기 채널 홀(H)의 측벽에 형성한 후 선택적 식각에 의해 상기 돌출부(422b)의 적어도 일부를 제거할 수 있다.
이에 따라, 상기 제2 트랩패턴(422)은 상기 셀 영역(C1)에 형성된 선형부(422a)만 잔류하게 되어 제1 방향(x)을 따라 셀간 영역(C2) 단위로 끊어지는 불연속 패턴으로 제공된다.
따라서, 상기 전하트랩 패턴(420)은 셀 영역(C1)에 배치되어 상대적으로 큰 폭을 갖는 단일패턴(420a) 및 셀간 영역(C2)에 배치되고 상기 커플링 억제 패턴(425)을 둘러싸는 만입부(I)로 구성되는 분리패턴(420b)으로 구성된다. 셀간 영역(C2)에서 제2 트랩패턴(422)을 불연속 패턴으로 형성함으로써 제2 트랩패턴(422)을 통한 전하 확산을 차단함으로써 전하트랩 패턴(420)의 트랩밀도를 높일 수 있다. 이에 따라, 수직형 메모리 소자(1000)의 사이즈가 축소되는 경우에도 메모리 윈도(memory window)를 동일하게 유지할 수 있다.
특히, 상기 돌출부(422b)의 제거에 의해 커플링 억제 패턴(425)의 돌출패턴(425b)과 상기 터널절연 패턴(430)은 직접 접촉하게 된다. 터널 절연패턴(430)과 커플링 억제 패턴(425)을 동일한 물질로 형성하는 경우, 셀 영역(C1)에 배치된 상기 단일패턴(420a)은 터널 절연패턴(430)에 의해 둘러싸이게 된다. 본 실시예의 경우, 상기 커플링 억제 패턴(425)과 터널 절연패턴(430)은 동일한 물질로 형성되며 구체적으로 실리콘 산화막(SiO2)으로 구성된다.
도 7은 본 발명의 일실시예에 따라 도 4에 도시된 전하저장 구조물의 또 다른 변형례를 나타내는 단면도이다. 도 7에 도시된 전하저장 구조물은 제2 트랩패턴뿐만 아니라 제1 트랩패턴도 셀간 영역에서 제거되어 제1 방향을 따라 분리되는 불연속하게 배치되는 단일패턴과 에어 갭을 구비하는 것을 제외하고는 도 6에 도시된 전하저장 구조물과 실질적으로 동일한 구성을 갖는다. 따라서, 도 6과 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 더 이상의 상세한 설명은 생략한다.
도 7을 참조하면, 상기 전하 트랩패턴(420)은 상기 셀 영역(C1) 별로 분리되어 상기 제1 방향(x)을 따라 불연속적으로 위치하고 전하를 포획하는 단일패턴(420a) 및 인접하는 단일패턴(420a) 사이의 셀간 영역(C2)에 배치되어 상기 단일패턴(420a)을 분리하는 분리패턴(420b)을 포함한다. 상기 분리패턴(420b)은 제1 방향을 따라 인접한 단일패턴 사이의 전하확산을 방지하여 단일패턴(420a)의 트랩 밀도를 높이고 셀간 커플링을 방지하여 동작 안정성을 높인다.
상기 단일패턴(420a)은 도 4 내지 도 6에 도시된 제1 트랩패턴(421)의 수직부(421a)와 제2 트랩패턴(422)의 선형부(422a)의 결합체로 구성되어 상기 셀 영역(C)에서 차단 패턴(410) 상에 배치된다. 본 실시예의 경우, 상기 단일패턴(420a)의 상면(U1)은 대응하는 게이트 전극(214, 215)의 상면(U2)보다 낮고 하면(B1)은 대응하는 상기 게이트 전극의 하면(B2)보다 높게 배치되어 게이트 전극의 높이(H2)보다 작은 높이(H1)를 갖도록 제공된다. 상기 단일패턴(420a)은 전하를 포획할 수 있도록 실리콘 질화물이나 실리콘 산질화물 및 이들의 조합으로 구성될 수 있다.
상기 분리패턴(420b)은 상기 단일패턴(420a)보다 낮은 비유전율을 갖고 상기 제1 방향(x)을 따라 단일패턴(420a)과 나란하게 위치하는 에어갭(G)을 둘러싸는 커플링 억제 패턴(425)을 포함한다. 상기 커플링 억제 패턴(425)은 셀간 리세스(R)로 연장하는 만입패턴(425a) 및 상기 만입패턴(425a)과 연결되고 상기 활성칼럼(300)으로 연장하는 돌출패턴(425b)을 구비한다. 상기 에어 갭(AG)은 만입패턴(425a)과 돌출패턴(425b)에 의해 한정되고 제1 방향을 따라 단일패턴(420a)과 나란하게 배치된다. 본 실시예의 경우, 상기 만입패턴(425a)과 상기 돌출패턴(425b)은 실리콘 질화물보다 낮은 비유전율을 갖는 실리콘 산화물로 구성될 수 있다.
공기의 비유전율은 실리콘 산화물보다 낮으므로 에어 갭(AG)을 구비하는 커플링 억제 패턴(425)은 상기 단일패턴(420a)보다 비유전율을 낮게 유지할 수 있다. 이에 따라, 인접 셀 사이의 커플링을 감소시킬 수 있으며 상기 만입패턴(425a)에 의해 단일패턴(420a)으로부터의 전하 확산을 방지함으로써 상기 단일패턴(425a)의 트랩 밀도를 높일 수 있다.
특히, 상기 에어 갭(AG)은 상기 만입패턴(425a) 및 돌출패턴(425b)을 형성하는 공정에서 자기정렬(self-alignment)에 의해 제1 방향(x)을 따라 서로 인접한 단일패턴(420a) 사이에 형성되어 상기 제1 방향(x)을 따라 단일패턴(420a)과 상기 에어 갭(AG)은 교호적으로 배치된다. 이에 따라, 인접한 단일패턴(420a) 사이의 절연성을 높임으로써 커플링 방지효과를 높일 수 있다.
이하, 본 발명의 예시적 실시예들에 의한 수직형 낸드 메모리 소자(1000)의 제조방법을 설명한다.
도 8a 내지 도 18은 본 발명의 일실시예에 따라 도 1 내지 도 4에 도시된 수직형 메모리 소자의 제조방법을 나타내는 단면도들이다. 이하의 도 8a 내지 도 17b에서 첨자 a는 도 2의I-I'선을 따라 절단한 단면도들이고, 첨자 b는 도8a 내지 도 17a의 A 부분을 확대한 도면들이다.
도 8a 및 8b를 참조하면, 상기 반도체 기판(100) 상에 층간 절연막(IL1 내지IL7) 및 희생막(S1 내지 S6)을 제1 방향(x)을 따라 교대로 적층한다.
예를 들면, 상기 기판(100)의 상면에 버퍼 유전막으로 기능하는 제1 층간 절연막(IL1)을 열산화 공정으로 형성한 후 제1 층간 절연막(IL1) 상에 제1 내지 제6 희생막(S1 내지 S6)과 제2 내지 제7 층간 절연막(IL2 내지 IL7)을 화학기상 증착 공정에 의해 교대로 적층할 수 있다. 이때, 상기 제2 내지 제7 층간 절연막(IL2 내지 IL7)은 제1 층간 절연막(IL1)보다 상대적으로 두껍게 형성될 수 있다.
상기 층간 절연막(IL1 내지IL7)은 실리콘 산화물로 제공되고 상기 희생막(S1 내지 S6)은 실리콘 질화물과 같이 층간 절연막(IL1 내지IL7)에 대해 식각 선택비를 갖는 물질로 증착된다. 일실시예로서, 상기 층간 절연막(IL1 내지IL7)은 약 18nm 내지 약 20nm의 두께를 갖고 상기 희생막(S1 내지 S6)은 약 25nm 내지 약 30nm의 두께를 갖도록 형성될 수 있다.
도 9a 및 9b를 참조하면, 상기 층간절연막(IL1 내지 IL7) 및 희생막(S1 내지 S6)을 관통하여 상기 기판(100)을 노출하는 채널 홀(H)을 형성한다.
예를 들면, 제6 층간절연막(IL7) 상에 제1 마스크 패턴(M1)을 형성하고 상기 제1 마스크 패턴(M1)을 식각 마스크로 이용하는 식각공정에 의해 희생막(S1 내지 S6) 및 층간 절연막(IL1 내지 IL6)을 교대로 제거할 수 있다. 본 실시예의 경우, 도 1에 도시된 바와 같이 다수의 상기 채널 홀(H)들이 제2 및 제3 방향(y,z)을 따라 일정한 간격으로 배치되어 매트릭스 형상을 갖도록 형성된다.
도 10a 및 10b를 참조하면, 채널 홀(H)에 의해 노출된 상기 층간 절연막(IL1 내지 IL7)을 제2 방향(y)을 따라 식각 공정에 의해 부분적으로 제거하여 셀간 리세스(R)를 형성한다.
본 실시예의 경우, 상기 상기 층간 절연막(IL1 내지 IL7)은 상기 제2 방향(y)을 따라 약 15nm 내지 20nm 만큼 제거되어 상기 셀간 리세스(R)는 각 희생막(S1 내지 S6)의 측단부로부터 약 15nm 내지 20nm의 깊이(d)를 갖도록 형성된다. 그러나, 후술하는 바와 같이 상기 셀간 리세스(R)의 깊이(d)는 전하확산 방지효과와 후속공정에서의 단차 도포성을 고려하여 적절하게 변형될 수 있다.
도 11a 및 11b를 참조하면, 상기 채널 홀(H)의 측벽 프로파일을 따라 차단막(blocking layer, 410h) 및 제1 트랩막(trap layer, 421h)을 순차적으로 형성한다.
상기 차단막(410h)은 실리콘 산화물이나 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막(high-k layer)으로 구성되는 단일막이나 실리콘 산화물과 고유전막이 적층된 다층막으로 형성될 수 있다. 상기 제1 트랩막(421h)은 실리콘 질화물과 같은 질화물로 구성될 수도 있다. 선택적으로, 상기 차단막(410h)은 층간 절연막과 동일한 물질로 형성될 수도 있다.
따라서, 상기 차단막(410h) 및 상기 제1 트랩막(421h)은 층간절연막과 인접한 영역에서는 상기 셀간 리세스(R)으로 만입되어 만입부(I)를 형성하고 희생막과 인접한 영역은 희생막의 측벽과 제1 방향(x)과 나란한 선형부로 형성된다. 이때, 상기 차단막(410h)과 제1 트랩막(421h)은 인접하는 희생막 사이의 셀간 리세스(R)를 제거하지 않도록 두께를 조절할 수 있다.
상기 차단막(410h)은 상기 셀간 리세스(R)를 한정하는 희생막의 배면과 상면 및 층간 절연막의 측면을 따라 형성되어 상기 셀간 리세스(R)는 차단막(410h) 폭의 2배만큼 사이즈가 축소된다. 상기 제1 트랩막(421h)은 차단막(410h) 상에서 형상 프로파일을 따라 형성되므로 축소된 셀간 리세스(R)의 사이즈를 제1 트랩막(421h) 폭의 2배만큼 축소시킨다.
이때, 상기 차단막(410h)과 제1 트랩막(421h) 두께의 합은 상기 층간 절연막 두께의 절반보다 작게 형성한다. 이에 따라, 셀간 리세스(R)는 제1 트랩막(421h)에 의해 셀간 갭(cell gap, CG)으로 사이즈가 축소된다.
본 실시예의 경우, 상기 층간절연막은 약 20nm의 두께를 갖고 상기 차단막(410h)과 제1 트랩막(421h)은 각각 6nm-7nm 및 2nm-3nm의 두께를 갖도록 형성된다. 이에 따라, 상기 셀간 갭(CG)은 2nm 내지 4nm의 높이를 갖도록 형성할 수 있다.
특히, 상기 셀간 리세스(R)의 깊이(d)를 약 15nm 내지 약 20nm로 설정하는 경우, 상기 차단막(410h) 및 상기 제1 트랩막(421h)의 두께의 합은 상기 셀간 리세스(R)의 깊이(d)의 약 40-50%의 범위를 가지므로 상기 희생막 패턴의 모서리에서는 라운드 형상을 갖도록 형성된다. 이에 따라, 상기 차단막(410h) 및 제1 트랩막(421h)은 도 4에 도시된 바와 같이 제2 방향(y)과 평행한 수평부 및 제1 방향(x)과 수직부와 상기 수평부 및 수직부를 연결하고 라운드 형상을 갖는 연결부로 형성된다.
도 12a 및 12b를 참조하면, 상기 제1 트랩막(421h)보다 낮은 비유전율을 갖는물질로 상기 셀간 갭(CG)을 매립하여 커플링 억제 패턴(425)을 형성한다. 예를 들면, 상기 커플링 억제 패턴(425)은 실리콘 질화물로 구성되는 제1 트랩막(421h)보다 낮은 비유전율을 갖는 실리콘 산화물로 형성될 수 있다.
본 실시예의 경우, 증착공정에 의해 상기 채널 홀(H)을 실리콘 산화물로 매립한 후 상기 제1 트랩막(421h)을 식각 정지막으로 이용하는 에치백(etch-back)이나 습식식각 공정에 의해 제거한다. 이에 따라, 실리콘 산화물은 제1 방향(x)과 평행한 제1 트랩막(421h)의 수직부가 노출되도록 제거되어 셀간 갭(CG)에만 잔류하는 커플링 억제 패턴(425)으로 형성된다. 즉, 상기 커플링 억제패턴(425)의 표면은 제1 트랩막(425h)의 수직부와 실질적으로 동일한 평면을 형성하게 된다.
이에 따라, 제1 방향을 따라 제1 트랩막(421h)의 수직부와 커플링 억제 패턴(425)이 교대로 배치되고, 제1 트랩막(421h)의 연결부와 수평부는 커플링 억제 패턴(425)에 의해 덮이도록 형성된다.
도 13a 및 13b를 참조하면, 상기 채널 홀(H)의 형상 프로파일을 따라 상기 제1 트랩막(421h) 및 커플링 억제패턴(425)을 덮는 제2 트랩막(422h) 및 상기 제2 트랩막(422h)을 덮는 터널 절연막(430h)을 형성한다.
예를 들면, 원자층 증착공정으로 실리콘 산질화물(SiON)이나 실리콘질화물(SiN)과 같은 질화물을 제1 트랩막(421h) 및 커플링 억제패턴(425) 상에 증착하여 상기 제2 트랩막(422h)을 형성하고, 실리콘 산화물과 같은 산화물을 제2 트랩막(422h) 상에 증착하여 상기 터널 절연막(430h)을 형성할 수 있다.
상기 제2 트랩막(422h) 및 터널 절연막(430h)은 제1 방향(x)을 따라 연속하게 선형으로 배치되어 상기 채널 홀(H)의 중앙부를 한정하는 실린더 형상을 갖는다. 따라서, 상기 제2 트랩막(422h)은 제1 방향(x)을 따라 제1 트랩막(421h) 및 커플링 억제 패턴(425)과 교대로 접촉한다.
상기 제2 트랩막(422h)은 질화물 계열의 물질로 구성되어 후속공정에서 제1 트랩막(h) 및 커플링 억제 패턴(425)과 함께 전하트랩막(420h)으로 형성된다. 따라서, 희생막과 나란한 셀 영역에서는 제1 및 제2 트랩막(421h, 422h)은 서로 접촉하여 단일막으로 형성되고 층간절연막이 배치된 셀간 영역에서는 제1 및 제2 트랩막(421h, 422h)은 상기 커플링 억제 패턴(425)에 의해 제2 방향(y)을 따라 분리된 분리막으로 형성된다.
도 14a 및 14b를 참조하면, 상기 채널 홀(H)의 내부를 매립하는 활성칼럼(300)을 형성한다.
예를 들면, 상기 터널 절연막(430h)이 형성된 상기 채널 홀(H)을 제1 반도체 막으로 매립하고 상기 제1 반도체 막을 이방성 식각하여 상기 기판(100)을 노출한다. 이에 따라, 상기 제1 반도체 막은 상기 터널 절연막(430h)의 측벽을 따라 제1 방향(x)을 따라 연장하는 반도체 스페이서(311)로 형성된다. 상기 반도체 스페이서(311) 상에 화학기상증착 공정 또는 원자층 증착공정에 의해 제2 반도체 막(312h)을 형성한다.
본 실시예의 경우, 상기 제2 반도체 막(312h)은 비정질 실리콘막으로 형성?? 열처리 공정에 의해 결정질 실리콘으로 전환된다. 이에 따라, 상기 결정질 실리콘은 활성칼럼(300)을 형성하는 반도체막(312)으로 형성된다. 상기 활성칼럼(300)은 채널 홀(H)의 내부에서 제1 방향(x)을 따라 연장하여 상기 수직형 메모리 소자(1000)의 채널층으로 기능한다.
선택적으로, 상기 제2 반도체 막(312h)의 증착두께를 조절하여 상기 채널 홀(H)을 완전히 채우지 않도록 증착한 후, 채널 홀(H)의 중심부를 절연물질로 매립하여 충진막(380h)을 더 형성할 수도 있다.
도 15a 및 15b를 참조하면, 상기 채널 홀(H)의 내부를 매립하는 활성칼럼(300)을 형성한다.
예를 들면, 상기 충진막(380h), 제2 반도체 막(312h),터널 절연막(430h), 전하 트랩막(420h) 및 차단막(410h)을 상기 제1 마스크 패턴(M1)의 상면이 노출되도록 평탄화한다. 이에 따라, 상기 채널 홀(H)의 내부에 차단패턴(410), 제1 및 제2 트랩패턴(421,422)을 구비하는 전하 트랩패턴(420), 커플링 억제패턴(425) 및 터널 절연패턴(430)을 구비하는 전하 저장 구조물(400)을 형성하고 상기 전하 저장 구조물(400)과 접하도록 상기 채널 홀(H)의 중앙부를 매립하고 반도체 막(310)과 충진 절연막(380)으로 구성된 활성칼럼(300)을 형성한다.
상기 전하 저장 구조물(400) 및 활성 칼럼(300)의 상부는 리세스되고 상부에 도전 패턴(390)이 형성된다. 상기 도전패턴(390)은 절연패턴인 최상부 절연패턴(UL)에 의해 분리된다.
도 16a 및 16b를 참조하면, 상기 상부 절연패턴(UL)과 층간절연막(IL) 및 희생막(S)들을 차례대로 패터닝하여 제3 방향(z)을 따라 연장되고 상기 기판(100)을 노출하는 분리 트렌치(ST)를 형성한다. 이에 따라, 상기 층간절연막(IL)은 층간 절연막 패턴(210)으로 형성되고 상기 희생막(S)은 희생막 패턴(미도시)으로 형성된다.
이어서, 상기 분리 트렌치(ST)를 통하여 노출된 희생막(S)을 선택적으로 제거하여 다수의 게이트 공간(gate space, GS)을 형성한다. 따라서, 상기 게이트 공간(GS)은 제1 방향(x)을 따라 인접한 한 쌍의 층간 절연막 패턴(210) 및 차단 패턴(410)에 의해 한정된다.
본 실시예의 경우, 상기 희생막 패턴은 실리콘 질화물이나 실리콘 산질화물로 구성되어 인산 수용액을 에천트로 이용하는 습식식각에 의해 제거될 수 있다.
도 17a 및 17b를 참조하면, 상기 분리 트렌치(ST) 및 상기 게이트 공간(GS)을 매립하는 도전막(미도시)을 형성하고 분리 트렌치(ST)로부터 상기 도전막을 제거하여 게이트 공간(GS)을 매립하는 도전성 구조물(210)을 형성한다. 예를 들면, 상기 도전막은 원자층 적층 공정이나 화학기상증착공정에 의해 형성될 수 있다.
상기 도전막은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨 및 백금과 같은 저저항 금속, 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
도시되지는 않았지만, 상기 도전성 구조물(210)을 형성하기 전에 금속물질의 확산을 방지하기 위한 베리어 막(미도시)을 더 형성할 수 있다. 상기 도전성 구조물(210)은 수직형 메모리 소자(1000)의 게이트 전극으로 제공된다.
이어서, 상기 분리 트렌치(ST)를 통하여 노출된 기판(100)의 표면으로 불순물을 주입하여 공통소스 영역(SC)을 형성한다.
도 18을 참조하면, 공통소스 영역(SC)이 구비된 분리 트렌치(ST)의 측벽에 절연 스페이서(610)와 소자분리 패턴(620)을 구비하는 트렌치 매립 패턴(600)을 형성하고 상기 트렌치 매립 패턴(600)에 의해 한정되는 분리 트렌치(ST)를 상기 공통소스 영역(SC)과 접속하는 소스접속 구조물(710)로 매립한다. 이어서, 공통 소스라인(CSL)과 소스라인(720)을 콘택(721)을 형성함으로써 상기 공통소스 영역(SC)으로 입력신호를 인가하는 소스라인 구조물(700)이 형성된다. 상기 소스접속 구조물(710)은 제3 방향(z)을 따라 일정한 간격으로 다수 배열되며, 소스 플러그(711)와 이를 둘러싸는 베리어막(712)으로 형성된다.
이어서, 소스라인 구조물(700)을 구비하는 기판 구조물의 상부에 비트라인 구조물(500)과 상기 비트라인 구조물(500) 및 소스라인 구조물(700)과 전기적으로 연결되는 배선 구조물(미도시)을 형성함으로써 상기 수직형 메모리 소자(1000)를 완성할 수 있다.
이하. 도 5 내지 도 7에 도시된 전하저장 구조물의 변형례들을 구비하는 수직형 메모리 소자의 제조방법을 설명한다. 도8a 내지 도 18에 도시된 메모리 소자의 제조방법과 비교하여 전하저장 구조물의 형성방법을 제외하고는 실질적으로 동일하므로 이하에서는 전하저장 구조물의 형성방법을 기준으로 설명한다. 따라서, 이하에서는 도 8a의 A 부분을 확대한 도면을 기준으로 전하저장 구조물을 형성하는 방법을 중심으로 설명한다.
도 19 내지 도 23은 본 발명의 일실시예에 따라 도 5에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 1 내지 도 3과 도 5 및 도 19를 참조하면, 도 8a 내지 도 11b를 참조하여 설명한 바와 같은 공정에 의해 제1 트랩막(421h)에 의해 한정된 채널 홀(H)의 내부를 폴리실리콘으로 매립한다.
예를 들면, 원자층 증착공정이나 화학기상 증착공정에 의해 상기 제1 트랩막(421h)에 의해 한정되는 셀간 갭(CG)을 매립하도록 채널 홀(H)의 내부를 폴리실리콘(polysilicon)으로 매립하여 제1 폴리실리콘 벌크(429a)를 형성한다.
도 20을 참조하면, 상기 제1 폴리실리콘 벌크(429a)를 산화시켜 상기 제1 트랩막(421h)의 수직부(421h1)와 접촉하면서 제1 방향(x)을 따라 연장하는 제1 실리콘 산화칼럼(429b) 및 상기 셀간 갭(CG)을 매립하는 제1 폴리실리콘 잔류물(429c)을 형성한다.
예를 들면, 상기 1 트랩막(421h)을 산화 정지막으로 이용하여 상대적으로 저온에서 수행되는 습식 산화공정을 수행하여 상기 제1 실리콘 산화칼럼(429b)을 형성한다. 특히, 습식 산화공정에 의해 채널 홀(H)의 내부에서 생성되는 실리콘 산화물의 두께를 옹스트롱 단위로 조절함으로써 제1 실리콘 산화칼럼(429b)의 표면과 제1 트랩막(421h) 수직부(421h1)의 표면이 실질적으로 동일한 평면을 형성하도록 조절할 수 있다.
이에 따라, 상기 제1 폴리실리콘 잔류물(429c)은 상기 제1 트랩막(421h)의 연결부(421h3) 및 수평부(421h2)와 상기 제1 실리콘 산화칼럼(429b)에 의해 밀폐된다.
도 21을 참조하면, 상기 제1 실리콘 산화칼럼(429b)을 채널 홀(H)로부터 제거하여 제1 폴리실리콘 잔류물(429c)을 노출시킨다. 예를 들면, 상기 제1 실리콘 산화칼럼(429b)은 습식식각에 의해 제거될 수 있다.
도 22를 참조하면, 노출된 상기 제1 폴리실리콘 잔류물(429c)을 산화시켜 실리콘 산화물로 구성되고 상기 셀간 갭(CG)을 한정하는 만입패턴(425a) 및 상기 제1 트랩막(421h)의 수직부(421h1)보다 돌출한 돌출패턴(425b)을 구비하는 커플링 억제패턴(425)을 형성한다.
산화과정에서 폴리실리콘은 체적이 약 2배 정도 팽창하는데, 상기 셀간 갭(CG)은 제1 트랩막(421h)에 의해 닫히고 채널 홀(H)의 중심부를 향하여 개방된 구조를 가지므로, 폴리실리콘의 산화에 의해 생성되는 실리콘 산화물은 수직부(421h1)의 표면보다 채널 홀(H)의 중심부를 향하여 돌출하는 형상을 갖게 된다.
이에 따라, 셀간 갭(CG)을 매립하는 만입패턴(425a)과 수직부(421h1)보다 돌출한 돌출패턴(425b)을 구비하는 커플링 억제패턴(425)을 형성한다. 상기 커플링 억제패턴(425)은 제1 트랩막(421h) 및 후속공정에 의해 형성되는 제2 트랩막(422h)보다 낮은 비유전율을 갖도록 형성되므로, 희생막(S4, S5)을 대신하여 형성되는 게이트 도전막(214,215) 사이의 커플링을 효과적으로 억제할 수 있다.
도 23을 참조하면, 상기 돌출패턴(425b)과 제1 트랩막(421h)의 표면 프로파일을 따라 제2 트랩막(422h)을 형성하고 상기 제2 트랩막(422h)의 표면을 따라 터널 절연막(430h)을 형성한다. 상기 제2 트랩막(422h) 및 상기 터널 절연막(430h)은 도 13b를 참조하여 설명한 바와 같은 동일한 공정에 의해 형성할 수 있다.
이에 따라, 상기 제2 트랩막(422h) 및 터널 절연막(430h)은 셀 영역에서는 상기 수직부(421h1)와 나란한 선형부로 형성되고 셀간 영역에서는 상기 돌출패턴(425b)와 동일한 측부 프로파일을 갖는 돌출부 및 볼록부로 형성된다.
이후 도 14b를 참조하여 설명한 바와 같은 공정으로 채널 홀(H)을 매립하는 활성칼럼(300)을 형성함으로써 도 5에 도시된 바와 같은 전하 저장구조물을 형성할 수 있다. 이때, 상기 활성칼럼(300)도 셀간영역에서는 상기 돌출패턴(425b)과 동일한 측부 프로파일을 갖는 볼록부를 구비하도록 형성된다.
이후 도 15a 내지 도 18을 참조하여 설명한 바와 같은 공정으로 도 5에 도시된 바와 같은 전하저장 구조물을 구비하는 수직형 메모리 소자를 완성할 수 있다.
본 실시예에 의한 수직형 메모리 소자는 셀간 영역에서 제1 방향(x)을 따라 인접하는 전하 트랩패턴(420) 사이에 형성되는 커플링 억제 패턴(425)의 사이즈를 증가시킴으로써 제1 방향(x)을 따라 인접하는 셀 사이의 커플링 억제효과를 높일 수 있다.
도 24 내지 도 28은 본 발명의 일실시예에 따라 도 6에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도이다.
도 1 내지 도 3과 도 6 및 도 24를 참조하면, 도 8a 내지 도 11b와 도 19 내지 도 23을 참조하여 설명한 바와 같은 공정에 의해 선형부와 돌출부를 구비하는 제2 트랩막(422h)을 형성한 후에 상기 채널 홀(H)을 다시 폴리실리콘(polysilicon)으로 매립한다.
예를 들면, 원자층 증착공정이나 화학기상 증착공정에 의해 상기 제2 트랩막(422h)에 의해 한정되는 채널 홀(H)의 내부를 폴리실리콘(polysilicon)으로 매립하여 제2 폴리실리콘 벌크(429d)를 형성한다.
도 25를 참조하면, 상기 제2 폴리실리콘 벌크(429d)를 산화시켜 상기 제2 트랩막(422h)의 돌출부와 접촉하면서 제1 방향(x)을 따라 연장하는 제2 실리콘 산화칼럼(429e)을 형성한다. 상기 제2 트랩막(422h)의 선형부와 제2 실리콘 산화칼럼(429e) 사이에는 제2 폴리실리콘 잔류물(429f)이 형성된다.
예를 들면, 상기 2 트랩막(422h)을 산화 정지막으로 이용하여 상대적으로 저온에서 수행되는 습식 산화공정을 수행하여 상기 제2 실리콘 산화칼럼(429e)을 형성한다. 언급한 바와 같이, 습식 산화공정에 의해 채널 홀(H)의 내부에서 생성되는 실리콘 산화물의 두께는 옹스트롱 단위까지 정밀하게 조절할 수 있으므로 제2 실리콘 산화칼럼(429e)의 표면과 접촉할 때까지 산화공정을 수행함으로써 제2 트랩막(422h) 선형부와 돌출부 사이에 형성된 폴리실리콘은 산화되지 않고 잔류하여 제2 폴리실리콘 잔류물(429f)을 형성하게 된다.
이에 따라, 상기 제2 폴리실리콘 잔류물(429f)은 상기 제2 트랩막(422h)의 선형부와 상기 제2 실리콘 산화칼럼(429e)에 의해 밀폐된다.
도 26을 참조하면, 상기 제2 실리콘 산화칼럼(429e)을 채널 홀(H)로부터 제거하여 제2 폴리실리콘 잔류물(429f)을 노출시킨다. 예를 들면, 상기 제2 실리콘 산화칼럼(429e)은 제1 실리콘 산화칼럼(429b)와 마찬가지로 습식식각에 의해 제거될 수 있다.
이에 따라, 제2 트랩막(422h)의 선형부는 제2 폴리실리콘 잔류물(429f)로 덮이고 돌출부는 채널 홀(H)을 향하여 노출된다.
도 27을 참조하면, 상기 제2 폴리실리콘 잔류물(429f)을 식각 마스크로 이용하여 노출된 제2 트랩막(422h)의 돌출부를 제거한다.
이에 따라, 상기 제2 트랩막(422h)은 셀 영역에서 상기 제1 트랩막(421h)의 수직부(421h1)와 접촉하는 선형부(422a)로 형성되고 돌출부는 제거되어 상기 돌출패턴(425b)가 채널 홀(H)에 노출된다. 즉, 상기 제2 트랩막(422h)은 셀 영역에서만 존재하고 셀간 영역에서는 제거되어 제1 방향(x)을 따라 불연속 패턴으로 형성된다.
또한, 상기 전하트랩 막(420h)은 셀 영역에서는 제1 트랩막(421h)의 수직부(421h1)와 상기 선형부(422a)로 구성되지만, 셀간 영역에서는 상기 커플링 억제패턴(425)을 둘러싸는 제1 트랩막(421h)의 수평부(421h2) 및 연결부(421h3)으로 구성된다. 따라서, 상기 전하 트랩막(420h)은 셀간 영역보다 셀 영역에서 큰 두께를 갖게 된다.
도 28을 참조하면, 상기 제2 폴리실리콘 잔류물(429f)을 제거하고 상기 제2 트랩패턴(422)의 선형부(422a) 및 상기 돌출패턴(425b)을 덮는 터널 절연막(430h)을 형성한다.
상기 터널 절연막(430h)은 셀 영역에서는 제2 트랩패턴(422)의 선형부(422a)와 나란하게 형성되어 제1 방향(x)을 따라 나란하게 형성되고 셀간 영역에서는 상기 돌출패턴(425b)의 형상 프로파일을 따라 채널 홀(H)의 중심부를 향하여 돌출되어 비선형부를 갖도록 형성된다.
상기 터널 절연막(430h)은 도 13b를 참조하여 설명한 바와 같은 동일한 공정에 의해 형성할 수 있다.
이어서, 도 14b를참조하여 설명한 바와 같은 공정으로 채널 홀(H)을 매립하는 활성칼럼(300)을 형성함으로써 도 6에 도시된 바와 같은 전하 저장구조물을 형성할 수 있다. 이때, 상기 활성칼럼(300)도 셀간 영역에서는 상기 돌출패턴(425b)과 동일한 측부 프로파일을 갖는 볼록부를 구비하도록 형성된다.
이후 도 15a 내지 도 18을 참조하여 설명한 바와 같은 공정으로 도 6에 도시된 바와 같은 전하저장 구조물을 구비하는 수직형 메모리 소자를 완성할 수 있다.
본 실시예에 의한 수직형 메모리 소자는 전하트랩 패턴(420)을 구성하는 제2 트랩패턴(422)이 제1 방향(x)을 따라 불연속 패턴으로 형성되어 제2 트랩패턴(422)을 통한 전하확산을 효과적으로 차단할 수 있다. 이에 따라, 전하트랩 패턴(420)의 트랩밀도를 충분히 높게 유지하여 수직형 메모리 소자(1000)의 사이즈가 축소되는 경우에도 메모리 윈도(memory window)의 사이즈 훼손을 방지할 수 있다.
도 29 내지 도 34는 본 발명의 일실시예에 따라 도 7에 도시된 전하저장 구조물을 구비하는 수직형 메모리 소자의 제조방법을 나타내는 단면도이다.
도 1 내지 도 3과 도 7 및 도 29를 참조하면, 도 8a 내지 도 11b와 도 19 내지 도 27을 참조하여 설명한 바와 같은 공정에 의해 상기 제2 폴리실리콘 잔류물(429f)을 식각 마스크로 이용하여 제2 트랩막(422h)의 돌출부를 제거한 후, 채널 홀(H)로 노출된 상기 커플링 억제패턴(425)을 제거한다.
상기 제2 폴리실리콘 잔류물(429f), 상기 제2 트랩패턴(422) 및 제1 트랩막(421h)에 대하여 식각 선택비를 갖는 식각 공정으로 커플링 억제패턴(425)을 제거한다. 본 실시예의 경우, 상기 커플링 억제패턴(425)은 산화물로 구성되고, 상기 제1 트랩막(421h) 및 제2 트랩패턴(422)은 질화물로 구성되므로, 폴리실리콘과 질화물에 대하여 식각 선택비를 갖는 습식식각에 의해 상기 커프링 억제패턴(425)을 제거할 수 있다.
이에 따라, 상기 제1 트랩막(421h)의 연결부(421h3) 및 수평부(421h2)에 의해 한정되는 셀간 갭(CG)이 상기 채널 홀(H)과 연통된다.
도 30을 참조하면, 상기 차단막(410h) 및 상기 제2 폴리실리콘 잔류물(429f)에 대하여 식각 선택비를 갖는 등방성 식각공정을 더 수행하여 노출된 제1 트랩막(421h)을 추가적으로 제거한다.
이에 따라, 상기 셀간 리세스(R)를 한정하는 제1 트랩막(421h)의 수평부(421h2) 및 연결부(421h3)를 제거한다. 이때, 등방성 식각공정에 의해 상기 제1 트랩막(421h)의 수직부(421h1) 및 제2 트랩패턴(422)의 선형부(422a)도 함께 제거된다.
이에 따라, 셀간 영역에서는 차단막(410h), 선형부(422a) 및 수직부(421a)만으로 구성된 전하트랩 패턴(420) 및 상기 제2 폴리실리콘 잔류물(429f)에 의해 한정되는 캐비티(CV)가 형성된다.
상기 전하트랩 패턴(420)은 제1 트랩패턴(421)의 수직부(421a)와 제2 트랩패턴(422)의 선형부(422a)의 결합체로 구성되어 상기 셀 영역에서 차단 패턴(410) 상에 형성된다. 특히, 전하트랩 패턴(420)의 상면은 대응하는 희생막(S4, S5)의 상면보다 낮고 하면은 대응하는 희생막(S4, S5)의 하면보다 높게 형성되어 상기 희생막(S4, S5) 높이(H2)보다 작은 높이(H1)를 갖도록 형성된다.
이때, 상기 캐비티(CV)의 사이즈는 상기 셀간 간격(CG)의 크기인 제1 간격(g1),제1 방향(x)을 따라 인접한 전하트랩 패턴(420)의 사이의 간격인 제2 간격(g2) 및 제1 방향(x)을 따라 인접한 제2 폴리실리콘 잔류물(429f)의 간격인 제3 간격(g3)으로 특정된다. 특히, 등방성 식각에 의해 상기 셀 간격(CG)의 깊이만큼 제1 방향(x)을 따라 식각됨으로써 제1 및 제3 간격(g1,g3)보다 상기 제2 간격(g2)이 현저하게 크게 형성된다.
도 31을 참조하면, 원자층 증착공정이나 화학기상증착 공정에 의해 산화물로 상기 채널 홀(H)을 매립하여 갭필 산화막(428)을 형성한다. 특히, 상기 갭필 산화막(428)은 갭필특성이 우수하고 비유전율이 상기 전하 트랩패턴(422)보다 낮은 산화물로 구성되어 상기 캐비티(CV)의 내부를 전하 트랩패턴(420) 보다 낮은 비유전율을 갖는 절연층으로 매립한다.
증착되는 산화물은 채널 홀(H)로부터 제3 간격(g3)을 통하여 상기 캐비티(CV)로 유입되어 상기 셀간 갭(CG)의 바닥부부터 증착이 수행된다. 이때, 제1 및 제3 간격(g1, g3)보다 제2 간격이 현저히 크게 형성되므로, 캐비티(CV)에 대한 증착공정이 수행되는 동안 전하 트랩패턴(420)의 하부에 증착이 수행되지 않는 보이드가 형성된다. 상기 보이드는 공기로 충진되어 상기 캐비티(CV)의 내부에 에어 갭(AG)으로 제공된다.
이때, 상기 보이드는 캐비티(CV)의 내부 형상 및 갭필 속도에 의해 제1 방향(x)을 따라 전하트랩 패턴(420)과 나란하게 자기정렬 된다. 이에 따라, 제1 방향(x)을 따라 서로 인접한 전하트랩 패턴(420) 사이에 교호적으로 형성된다.
도 32를 참조하면, 상기 제2 폴리실리콘 잔류물(429f)을 마스크 패턴으로 이용하는 식각 공정에 의해 상기 갭필 산화막(428)을 채널 홀(H)로부터 부분적으로 제거한다. 이에 따라, 상기 갭필 산화막(428)은 상기 캐비티(CV)의 내부를 매립하는 커플링 억제패턴(425)으로 형성된다.
예를 들면, 상기 제2 폴리실리콘 잔류물(429f)을 마스크 패턴으로 이용하는 에치백 공정을 수행함으로써 상기 캐비티(CV)의 내부에만 갭필 산화막(428)을 잔류시킬 수 있다.
이에 따라, 셀간 영역에는 상기 전하 트랩패턴(420)과 제1 방향(x)을 따라 일렬로 배치되는 에어 갭(AG)을 둘러싸는 커플링 억제패턴(425)이 형성된다. 상기 커플링 억제패턴(425)은 상기 전하트랩 패턴(420)보다 낮은 비유전율을 갖고 상기 셀간 리세스(R)를 매립하는 만입패턴(425a)과 전하 트랩패턴(420)의 표면으로부터 채널 홀(H)을 향하여 돌출하는 돌출패턴(425b)으로 구성된다.
공기의 비유전율은 산화물보다 낮으므로 에어 갭(G)을 구비하는 커플링 억제 패턴(425)은 상기 전하트랩 패턴(420)보다 비유전율을 낮게 유지할 수 있다. 이에 따라, 인접 셀 사이의 커플링을 감소시킬 수 있으며 상기 만입패턴(425a)에 의해 전하트랩 패턴(420)으로부터의 전하 확산을 방지함으로써 트랩 밀도를 높일 수 있다.
도 33을 참조하면, 상기 제2 폴리실리콘 잔류물(429f)을 제거하여 상기 전하트랩 패턴(420)을 노출한다. 예를 들면, 상기 전하트랩 패턴(425) 및 커플링 억제패턴(425)에 대해 식각 선택비를 갖는 식각공정을 수행하여 상기 제2 폴리실리콘 잔류물(429f)를 제거한다. 상기 식각공정은 건식 또는 습식 식각공정을 포함한다.
도 34를 참조하면, 노출된 커플링 억제 패턴(425) 및 상기 전하트랩 패턴(420)의 측면 프로파일을 따라 터널절연막(430h)을 형성한다.
상기 터널 절연막(430h)은 셀 영역에서는 제2 트랩패턴(422)의 선형부(422a)와 나란하게 형성되어 제1 방향(x)을 따라 선형으로 형성되고 셀간 영역에서는 상기 돌출패턴(425b)의 형상 프로파일을 따라 채널 홀(H)의 중심부를 향하여 돌출되어 비선형부를 갖도록 형성된다. 상기 터널 절연막(430h)은 도 13b를 참조하여 설명한 바와 같은 동일한 공정에 의해 형성할 수 있다.
이어서, 도 14b를 참조하여 설명한 바와 같은 공정으로 채널 홀(H)을 매립하는 활성칼럼(300)을 형성함으로써 도 7에 도시된 바와 같은 전하 저장구조물을 형성할 수 있다. 이때, 상기 활성칼럼(300)도 셀간 영역에서는 상기 돌출패턴(425b)과 동일한 측부 프로파일을 갖는 볼록부를 구비하도록 형성된다.
이후 도 15a 내지 도 18을 참조하여 설명한 바와 같은 공정으로 도 6에 도시된 바와 같은 전하저장 구조물을 구비하는 수직형 메모리 소자를 완성할 수 있다.
본 실시예에 의한 수직형 메모리 소자는 전하트랩 패턴(420)과 제1 방향(x)을 따라 일렬로 배치되는 에어 갭(AG)과 상기 에어 갭(AG)을 둘러싸고 전하트랩 패턴(420)보다 작은 비유전율을 갖는 커플링 억제패턴(425)을 구비하여 인접하는 셀 사이의 커플링을 억제하고 인접하는 전하트랩 패턴(420) 사이의 전하 확산을 방지함으로써 전하밀도를 높일 수 있다.
상술한 바와 같은 본 발명의 일실시예에 의한 수직형 메모리 소자에 의하면, 전하 저장 구조물의 전하 트랩 패턴을 셀 영역에서는 접촉하여 폭이 확장되는 단일패턴을 제공하고 셀간 영역에서는 작은 폭을 갖고 중앙부에 커플링 억제 패턴을 구비하는 분리패턴을 제공하는 제1 및 제2 트랩패턴으로 구성한다. 이에 따라, 인접하는 전하트랩 패턴 사이의 전하확산을 방지함으로써 트랩밀도를 높이면서 인접 셀 사이의 커플링을 효과적으로 방지할 수 있다.
특히, 제1 및 제2 트랩패턴을 셀 영역마다 단속적으로 배치되는 불연속 패턴으로 형성하는 경우, 셀 영역 별로 분리된 전하트랩 패턴의 하부에 커플링 억제 패턴으로 둘러싸인 에어 갭을 배치함으로써 셀간 영역에서의 유전특성을 현저하게 향상할 수 있다. 이에 따라, 상기 수직형 메모리 소자의 동작 안정성과 신뢰성을 높일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 도전성 구조물 및 상기 도전성 구조물을 절연하는 층간 절연패턴이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 셀 영역 및 셀간 영역이 구분되는 게이트 스택 구조물;
    상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물;
    상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되어 선택적으로 전하를 저장하고, 상기 셀 영역에서는 서로 접촉하여 단일패턴을 제공하고 상기 셀간 영역에서는 서로 분리되어 상기 제1 방향을 따라 인접한 셀 사이의 커플링을 억제하는 커플링 억제 패턴을 적어도 부분적으로 둘러싸는 전하 트랩패턴을 구비하는 전하 저장 구조물을 포함하고, 상기 전하 저장 구조물은 상기 게이트 스택 구조물의 표면을 덮도록 상기 제1 방향을 따라 연장하는 차단패턴 및 상기 채널 구조물을 둘러싸고 상기 제1 방향을 따라 연장하는 터널 절연패턴을 포함하고, 상기 전하 트랩패턴은 상기 차단패턴과 접촉하는 제1 트랩패턴 및 상기 터널 절연패턴과 접촉하는 제2 트랩패턴을 구비하며,
    상기 게이트 스택 구조물은 상기 제1 방향을 따라 인접한 한 쌍의 상기 도전성 구조물 및 그 사이에 배치된 상기 층간 절연패턴에 의해 한정되는 셀간 리세스를 구비하고, 상기 차단패턴 및 상기 제1 트랩패턴은 상기 셀간 리세스의 형상 프로파일을 따라 상기 제1 방향으로 연속하게 연장하는 수직형 메모리 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 트랩패턴은 상기 셀 영역에 배치되고 상기 제1 방향을 따라 상기 도전성 구조물의 측면과 나란한 수직부(vertical portion), 상기 셀간 리세스에 배치되고 상기 도전성 구조물의 표면과 나란한 수평부 및 상기 셀간 영역에 배치되고 상기 수평부와 상기 수직부를 연결하고 일정한 곡률을 갖는 연결부를 구비하여, 상기 셀간 영역에서 상기 셀간 리세스를 향하여 만입된(indented) 만곡부를 구비하는 비선형 패턴을 포함하는 수직형 메모리 소자.
  5. 제4항에 있어서, 상기 제2 트랩패턴은 상기 셀 영역에서 상기 수직부와 접촉하고 상기 제1 방향을 따라 연장하는 라인 형상을 갖는 선형 패턴을 포함하여, 상기 커플링 억제 패턴은 상기 만곡부와 상기 제2 트랩패턴에 의해 고립되도록 상기 셀간 영역에 위치하는 수직형 메모리 소자.
  6. 제4항에 있어서, 상기 제2 트랩패턴은 상기 셀 영역에서 상기 수직부와 접촉하고 라인 형상을 갖는 선형부 및 상기 선형부와 연결되고 상기 셀간 영역에서 상기 채널 구조물을 향하여 돌출한 돌출부를 구비하는 비선형 패턴을 포함하여, 상기 커플링 억제 패턴은 상기 만곡부 및 상기 돌출부에 의해 고립되도록 상기 셀간 영역에 위치하는 수직형 메모리 소자.
  7. 제6항에 있어서, 상기 커플링 억제 패턴은 상기 전하 트랩패턴의 중심부로부터 단면 사이즈가 줄어들도록 상기 셀간 리세스로 연장하는 만입패턴 및 상기 전하 트랩패턴의 중심부로부터 단면 사이즈가 줄어들도록 상기 채널 구조물을 향하여 돌출하는 돌출패턴을 구비하는 수직형 메모리 소자.
  8. 제7항에 있어서, 상기 제2 트랩패턴은 상기 돌출부의 적어도 일부를 제거하여 상기 선형부가 상기 제1 방향을 따라 분리되는 불연속 패턴을 포함하여 상기 돌출패턴은 상기 터널 절연패턴과 연결되는 수직형 메모리 소자.
  9. 제8항에 있어서, 상기 돌출부 및 상기 제1 트랩패턴의 상기 수평부 및 상기 연결부를 제거하여 상기 전하트랩 패턴은 상기 도전성 구조물에 일대일로 대응하도록 상기 셀 영역에만 배치되는 불연속 패턴인 수직형 메모리 소자.
  10. 기판 상에 기판에 수직한 제1 방향을 따라 교대로 적층된 층간절연막 및 희생막을 관통하는 채널 홀을 형성하고;
    상기 채널 홀을 통하여 노출된 상기 층간 절연막을 상기 기판에 수평한 제2 방향을 따라 부분적으로 제거하여 셀간 리세스를 형성하고;
    상기 채널 홀의 측벽 프로파일을 따라 차단막 및 제1 트랩막을 순차적으로 형성하여 상기 셀간 리세스를 셀간 갭으로 축소하고;
    상기 셀간 갭을 매립하는 폴리실리콘 패턴을 형성하고;
    상기 폴리실리콘을 산화시켜 상기 제1 트랩막의 표면보다 돌출한 커플링 억제패턴을 형성하고;
    상기 커플링 억제패턴 및 상기 제1 트랩막을 덮는 제2 트랩막을 형성하고; 그리고
    상기 제2 트랩막을 덮는 터널 절연막을 형성하는 수직형 메모리 소자의 제조방법.


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