JP5431386B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、不揮発性半導体記憶装置、特にフラッシュメモリは、様々なアプリケーションに利用されており、より一層の大容量化が要求されている。このため、メモリセルの微細化が加速的に進み、加工の限界に近づきつつある。従来のように、メモリセル及び回路素子等が平面状に配置された構造では、メモリセルの高集積化は微細化のみに頼らざるを得ないが、その微細化にも限界がある。これを解決する手段として、従来は平面的に配置されていたメモリセルを、基板の上面に対して垂直な方向に配置した三次元構造のフラッシュメモリが提案されている。

しかしながら、このようなメモリセルを３次元的に配列させた記憶装置においては、メモリセルを駆動するための電極間の距離が小さくなってしまい、電極の寄生容量が大きくなってしまう。このため、ＣＲ遅延により、電極の電位制御に時間を要してしまい、動作の高速化が困難であるという問題がある。

特開２００９−１４６９５４号公報

本発明の実施形態の目的は、動作速度が高い半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。前記凸部は前記気体層と前記半導体部材との間に配置されている。

第１の実施形態に係る半導体記憶装置を例示する斜視図である。 第１の実施形態に係る半導体記憶装置を例示する断面図である。 図２に示す領域Ｒを例示する一部拡大断面図である。 第１の実施形態に係る半導体記憶装置を例示する一部拡大断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第２の実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。 第３の実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第４の実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図３は、図２に示す領域Ｒを例示する一部拡大断面図であり、
図４は、本実施形態に係る半導体記憶装置を例示する一部拡大断面図である。
なお、図１においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。また、図１においては、ゲート電極膜２１を４層のみ示し、図２においては、ゲート電極膜２１を１１層示しているが、ゲート電極膜２１の積層数は任意である。

図１及び図２に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。

シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１２が選択的に形成されている。また、シリコン基板１１上にはシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極膜１４が設けられている。バックゲート電極膜１４の上層部分には、Ｙ方向に延びる略直方体形状の凹部１５が複数形成されており、凹部１５の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜１６が設けられている。凹部１５の形状は、上面よりも底面が小さい逆四角錐台形であってもよい。また、バックゲート電極膜１４上には、シリコン酸化膜１７が設けられている。

シリコン酸化膜１７上には、中空構造体２０が設けられている。中空構造体２０においては、複数本のゲート電極膜２１が設けられている。ゲート電極膜２１は、ボロンが導入されたシリコン（ボロンドープドシリコン）からなり、その形状はＸ方向に延びる帯状であって、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。また、中空構造体２０の端部は階段状に加工されており、Ｚ方向に配列されたゲート電極膜２１のそれぞれが各段を構成している。ゲート電極膜２１は、装置１のワード線である。

Ｚ方向において、ゲート電極膜２１同士は相互に離隔しており、ゲート電極膜２１間の空間の一部は気体層２２となっている。気体層２２は、例えば、大気、乾燥窒素又は不活性ガス等の気体によって構成されている。気体層２２は、周囲から完全に離隔されて気密状態にあってもよく、周囲と連通していてもよい。気密状態にある場合は、気体層２２の圧力は大気圧よりも低くてもよく、高くてもよい。

Ｙ方向において隣り合うゲート電極膜２１間には、例えばシリコン酸化物からなる絶縁板材２３が設けられている。絶縁板材２３の形状は、Ｘ方向及びＺ方向に拡がる板状であり、中空構造体２０を貫通している。また、中空構造体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる制御電極２７が複数本設けられている。

そして、中空構造体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ方向に延びる複数本の貫通ホール３０が形成されている。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、制御電極２７、シリコン酸化膜２６及び中空構造体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対の貫通ホール３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通ホール３０の形状は例えば円柱形であり、各Ｕ字ホール３１の形状はほぼＵ字形である。また、各ゲート電極膜２１は、Ｘ方向に沿って配列された２列の貫通ホール３０によって貫かれている。Ｙ方向における凹部１５の配列とゲート電極膜２１の配列とは、配列周期が同じで位相が半周期分ずれているため、各ゲート電極膜２１を貫く２列の貫通ホール３０の各列は、相互に異なるＵ字ホール３１に属している。

図３及び図４に示すように、ゲート電極膜２１における貫通ホール３０に対向した端部には、Ｚ方向に沿って突出した凸部２４が設けられている。凸部２４の形状は、貫通ホール３０を囲む環状である。凸部２４は、例えば、シリコン酸化物によって形成されている。また、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。なお、ブロック絶縁膜３５の膜構造は、１種類の膜のみによって構成された単層構造には限定されず、複数種類の膜が積層された積層構造であってもよい。

ブロック絶縁膜３５は、貫通ホール３０の内面上からゲート電極膜２１の上下面上に回り込んでおり、ゲート電極膜２１の上下面を覆っており、凸部２４も覆っている。ブロック絶縁膜３５におけるゲート電極膜２１の上面を覆う部分のうち、凸部２４を覆う部分は、それ以外の部分よりも上方に突出している。また、ブロック絶縁膜３５におけるゲート電極膜２１の下面を覆う部分のうち、凸部２４を覆う部分は、それ以外の部分よりも下方に突出している。このため、ブロック絶縁膜３５において、Ｚ方向において隣り合う２枚のゲート電極膜２１のうち、上側のゲート電極膜２１の下面における凸部２４以外の領域を覆う部分と、下側のゲート電極膜２１の上面における凸部２４以外の領域を覆う部分とは、相互に離隔しており、これらの間が上述の気体層２２となっている。一方、ブロック絶縁膜３５において、上側のゲート電極膜２１の下面上に設けられた凸部２４を覆う部分と、下側のゲート電極膜２１の上面上に設けられた凸部２４を覆う部分とは、相互に接しており、貫通ホール３０と気体層２２とを区画する円筒状の壁となっている。また、ブロック絶縁膜３５における貫通ホール３０の中心線に向いた面のうち、Ｚ方向における位置が気体層２２の中央部に相当する領域には、ブロック絶縁膜３５がゲート電極膜２１間の空間内に進入していることを反映して、凹みが形成されている。

ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。本実施形態においては、電荷蓄積膜３６はＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。

電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられている。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁膜３７もＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。なお、トンネル絶縁膜３７の膜構造は、１種類の膜のみによって構成された単層構造には限定されず、複数種類の膜が積層された積層構造であってもよい。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７が積層されることにより、メモリ膜３３が形成されている。

Ｕ字ホール３１内には、不純物、例えばボロン（Ｂ）が導入されたポリシリコンが埋め込まれており、Ｕ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分が半導体部材としてのシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。シリコンピラー３９の形状は、貫通ホール３０の形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した略直方体状であり、例えば逆四角錐台形である。なお、ポリシリコンはＵ字ホール３１内に完全に充填されていて柱状のＵ字ピラー３８を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のＵ字ピラー３８を形成していてもよい。また、この空洞の一部又は全部には、シリコン窒化物等の絶縁材料が埋め込まれていてもよい。

階段状に加工された中空構造体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜（図示せず）が設けられている。シリコン窒化膜は中空構造体２０の端部の形状を反映して階段状に形成されている。また、図２に示すように、制御電極２７上及びシリコン窒化膜上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、中空構造体２０を埋め込んでいる。

層間絶縁膜４２内には、プラグ４３が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。また、層間絶縁膜４２内におけるプラグ４３よりも上方の部分には、ソース線４７及びプラグ４８が埋め込まれている。ソース線４７は、Ｘ方向に延びており、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対のシリコンピラー３９のうちの他方にプラグ４３を介して接続されている。層間絶縁膜４２上には、Ｙ方向に延びるビット線５１が設けられており、プラグ４８に接続されている。

装置１においては、ゲート電極膜２１とシリコンピラー３９との交差部分にメモリセルトランジスタが形成され、制御電極２７とシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線５１とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５〜図１４は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、
図１５〜図１９は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。

先ず、図５（ａ）及び（ｂ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１２（図２参照）を選択的に形成する。次に、周辺回路領域（図示せず）にトランジスタを形成する。また、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。次に、リンがドープされたポリシリコンからなる膜を成膜し、選択的に除去することにより、バックゲート電極膜１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極膜１４の上面にＹ方向を長手方向とする略直方体形状、例えば逆四角錐台形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。

次に、図６（ａ）及び（ｂ）に示すように、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極膜１４の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極膜１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。

次に、図７（ａ）及び（ｂ）に示すように、バックゲート電極膜１４上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極膜１４と、後の工程においてシリコン酸化膜１７上に形成されるゲート電極膜２１のうち、最下段のゲート電極膜２１との間で耐圧を確保でき、且つ、後述するスリット７４（図８（ａ）及び（ｂ）参照）を形成する際にストッパとして機能できる程度の膜厚とする。次に、ボロンが導入されたポリシリコンからなるボロンドープドポリシリコン膜７２と、犠牲膜７３とを交互に成膜し、積層体７０を形成する。このとき、図１５に示すように、各犠牲膜７３は、シリコン窒化物からなるシリコン窒化層６１、不純物が導入されていないポリシリコンからなるノンドープドポリシリコン層６２及びシリコン窒化層６３を、この順に堆積させることによって成膜する。

次に、図８（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体７０に、その上面側から、Ｘ方向に延びる複数本のスリット７４を形成する。各スリット７４は、積層体７０をＺ方向に貫通し、凹部１５におけるＹ方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン膜７２を複数本のゲート電極膜２１に分断する。

次に、図９（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット７４内にも埋め込まれる。その後、全面エッチングを施して、積層体７０の上面上から絶縁材料を除去すると共に、スリット７４内に残留させる。これにより、スリット７４内にＸ方向及びＺ方向に拡がる板状の絶縁板材２３が形成される。また、積層体７０の上面においては、最上段のゲート電極膜２１が露出する。

次に、図１０（ａ）及び（ｂ）に示すように、積層体７０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段のゲート電極２１とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。

次に、図１１（ａ）及び（ｂ）並びに図１６に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体７０を貫通するように、Ｚ方向に延びる複数本の貫通ホール３０を形成する。貫通ホール３０は、Ｚ方向から見て円形に形成する。また、貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対の貫通ホール３０が連通されて、Ｕ字ホール３１が形成される。

次に、図１２（ａ）及び（ｂ）に示すように、凹部１５内に埋め込まれたノンドープドシリコン材７１を除去する。また、犠牲膜７３を除去すると共に、凸部２４を形成する。具体的には、図１７〜図１９に示す工程を実施する。

すなわち、図１７に示すように、貫通ホール３０を介してエッチングを行い、貫通ホール３０の内面からシリコン窒化層６１及び６３を後退させる。このエッチングは、等方的であり、且つ、ボロンドープドポリシリコンからなるゲート電極膜２１及びノンドープドポリシリコン層６２のエッチング速度に対して、シリコン窒化層６１及び６３のエッチング速度が十分に高くなるような条件で行う。例えば、リン酸によるウェットエッチングを行う。これにより、貫通ホール３０の内面に窪み６４が形成される。

次に、図１８に示すように、貫通ホール３０の内面上に、絶縁材料、例えば、シリコン酸化物６５を堆積させる。この絶縁材料は、シリコン窒化層６１及び６３を形成するシリコン窒化物とは異なる絶縁材料とする。また、堆積方法は、等方的であって、埋込性が良好な方法、例えば、ＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法とする。更に、シリコン酸化物６５の堆積量は、窪み６４内に十分に埋め込まれるような量とする。次に、例えば、フッ酸を用いたウェットエッチング又はＣＤＥ（chemical dry etching）等の等方性エッチングを施して、シリコン酸化物６５をエッチバックする。これにより、シリコン酸化物６５のうち、貫通ホール３０の内面における窪み６４以外の領域上に堆積された部分が除去され、窪み６４内に堆積された部分のみが残留する。

次に、図１９に示すように、貫通ホール３０を介してウェットエッチングを行い、ノンドープドシリコン材７１（図１１（ｂ）参照）及びノンドープドポリシリコン層６２（図１８参照）を除去する。このとき、エッチング液には、例えば、アルカリ性のエッチング液、例えば、コリンを主成分とするＴＭＹを使用する。次に、例えば、リン酸を用いたウェットエッチングを行い、シリコン窒化層６１及び６３（図１８参照）を除去する。このとき、シリコン酸化物６５における窪み６４（図１８参照）内に残留した部分は除去されず、凸部２４となる。このようにして、犠牲膜７３が除去されると共に、ゲート電極膜２１における貫通ホール３０に対向する端部に、Ｚ方向に沿って突出した凸部２４が形成される。また、Ｚ方向におけるゲート電極膜２１間に隙間７６が形成される。この結果、隙間７６における貫通ホール３０側の端部は、Ｚ方向において対向する一対の凸部２４によって、くびれた形状となる。また、図１２（ａ）及び（ｂ）に示すように、ゲート電極膜２１は板状の絶縁板材２３によって支持される。

次に、図１３（ａ）及び（ｂ）並びに図３及び図４に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このときのシリコン酸化物の堆積量は、Ｚ方向において対向する凸部２４間の距離の半分以上とする。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上に堆積し、ブロック絶縁膜３５を形成する。また、このシリコン酸化物は貫通ホール３０を介して隙間７６内にも侵入し、隙間７６の内面上、すなわち、ゲート電極膜２１の上下面上及び絶縁板材２３における隙間７６内に露出した面上にも堆積し、ブロック絶縁膜３５を形成する。このとき、ブロック絶縁膜３５は凸部２４を覆うため、ブロック絶縁膜３５が隙間７６の内部を完全に埋め込む前に、ブロック絶縁膜３５における対向する一対の凸部２４を覆う部分が相互に接触する。これにより、隙間７６における凸部２４によって挟まれた部分がブロック絶縁膜３５によって閉塞される。そして、この時点でブロック絶縁膜３５によって埋め込まれずに残っている隙間７６の内部は、その後も埋め込まれることなくそのまま残り、気体層２２となる。このようにして、積層体７０が中空構造体２０となる。

次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、貫通ホール３０から見て、隙間７６の入口はブロック絶縁膜３５によって閉塞されているため、電荷蓄積膜３６は隙間７６内には進入せず、Ｕ字ホール３１内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も隙間７６内には進入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。なお、メモリ膜３３の形成に際して、中空構造体２０は不可避的に加熱される。

次に、Ｕ字ホール３１内に、不純物、例えばボロンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ホール３１内に、形状がＵ字形のＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。

次に、図１４（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込む。

次に、図１及び図２に示すように、中空構造体２０上にレジストマスク（図示せず）を形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、中空構造体２０及び制御電極２７の端部を階段状に加工する。次に、中空構造体２０及び制御電極２７の側面上にシリコン窒化膜（図示せず）を形成し、全体を層間絶縁膜４２によって埋め込む。次に、層間絶縁膜４２内にプラグ４３を形成する。その後、層間絶縁膜４２上にソース線４７を形成し、更に層間絶縁膜４２を堆積させて、プラグ４８を形成する。次に、層間絶縁膜４２上に、ビット線５１を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、図１７〜図１９に示す工程において、ゲート電極膜２１における貫通ホール３０側の端部に、Ｚ方向に沿って突出した凸部２４を形成している。これにより、図３及び図４に示す工程において、ブロック絶縁膜３５を堆積させたときに、隙間７６における貫通ホール３０側の端部をブロック絶縁膜３５によって閉塞させて、隙間７６内を気体層２２とすることができる。気体層２２の比誘電率はほぼ１であり、固体の絶縁材料の比誘電率よりも低いため、ゲート電極膜２１間の寄生容量を低減することができる。これにより、ゲート電極膜２１に電位を印加してメモリセルを駆動する際に、ＣＲ遅延の発生を抑えることができる。

より具体的には、ゲート電極膜２１を所定の電位に調整するために要する時間は、ゲート電極膜２１の長さに比例し、ゲート電極膜２１の単位長さ当たりの抵抗及びゲート電極膜２１間の単位長さ当たりの電気容量にそれぞれ比例する。従って、電位の調整に要する時間を短縮するためには、これらの３つの要素のうち少なくとも１つを低減する必要がある。本実施形態においては、ゲート電極膜２１間の電気容量を低減することにより、ゲート電極膜２１の電位の調整に要する時間を短縮している。この結果、メモリセルに対するデータの書込及び読出に要する時間を短縮することができ、半導体記憶装置１の動作を高速化することができる。

また、一般に、隣り合うシリコンピラー３９間に生じる静電容量により、これらのシリコンピラー３９間に所定の電位差を生じさせようとしても、実際に生じる電位差はそれよりも小さくなってしまう場合がある。これに対して、本実施形態においては、図４に示すように、シリコンピラー３９間に気体層２２が配置されている。これにより、隣り合うシリコンピラー３９間の静電容量を低減することができる。この結果、隣り合うシリコンピラー３９間における電位差の減少を抑えることができる。この効果は、シリコンピラー３９間の距離がより短いＸ方向において顕著である。このため、本実施形態によれば、シリコンピラー３９の電位を精度よく制御することができる。

更に、本実施形態においては、図１２及び図１７〜図１９に示す工程において、犠牲膜７３を除去した後、図１３に示す工程において、メモリ膜３３を形成している。このため、メモリ膜３３を成膜する際の加熱によって、ボロンドープドポリシリコン膜７２に含まれるボロンが、犠牲膜７３のノンドープドポリシリコン層６２内に拡散することがない。このため、図１９に示す工程において、ノンドープドポリシリコン層６２のみを選択的に除去することができる。

更にまた、本実施形態においては、凸部２４を絶縁材料によって形成している。これにより、ゲート電極膜２１とシリコンピラー３９との間に電圧を印加したときに、凸部２４に電界が集中することを防止できる。このため、本実施形態に係る半導体記憶装置１は、信頼性が高い。

更にまた、本実施形態においては、ブロック絶縁膜３５によって隙間７６の入口を閉塞している。このため、ブロック絶縁膜３５の形成と隙間７６の閉塞とを同時に行うことができる。この結果、気体層２２を設けるために工程数を増加させる必要がなく、半導体記憶装置１の製造コストを抑えることができる。

更にまた、本実施形態においては、接続部材４０におけるＹ方向中央部の直上域に、絶縁板材２３を設けている。これにより、Ｙ方向に沿って配列されたゲート電極膜２１同士を確実に絶縁すると共に、ゲート電極膜２１を確実に支持することができる。

次に、第２の実施形態について説明する。
図２０は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。
図２０に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図３参照）と比較して、ゲート電極膜２１とブロック絶縁膜３５の間に低誘電率膜８１が設けられており、凸部２４はブロック絶縁膜３５ではなく、低誘電率膜８１によって覆われている点が異なっている。低誘電率膜８１を形成する材料の誘電率は、ブロック絶縁膜３５を形成する材料、例えばシリコン酸化物の誘電率よりも低い。また、ゲート電極膜２１の上下面は低誘電率膜８１によって覆われており、隙間７６は低誘電率膜８１における凸部２４を覆う部分によって閉塞されている。このため、ブロック絶縁膜３５は隙間７６内には進入していない。

このような半導体記憶装置２は、貫通ホール３０の内面上に、ブロック絶縁膜３５を成膜する前に低誘電率材料を堆積させて、低誘電率膜８１を成膜することによって製造することができる。この場合、ブロック絶縁膜３５は低誘電率膜８１上に形成されるため、隙間７６内には進入しない。

本実施形態によれば、ゲート電極膜２１間にブロック絶縁膜３５ではなく低誘電率膜８１を配置することにより、ゲート電極膜２１間の寄生容量をより低減し、半導体記憶装置の動作をより一層高速化させることができる。また、シリコンピラー３９間の静電容量をより低減し、シリコンピラー３９の電位をより高精度に制御することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。

次に、第３の実施形態について説明する。
図２１は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。
図２１に示すように、本実施形態に係る半導体記憶装置３は、前述の第２の実施形態に係る半導体記憶装置２（図２０参照）と比較して、低誘電率膜８１がゲート電極膜２１間のみに配置されており、貫通ホール３０内には配置されていない点が異なっている。これにより、凸部２４間は低誘電率膜８１によって閉塞されているが、凸部２４における貫通ホール３０内に露出した面は、ブロック絶縁膜３５に接している。すなわち、凸部２４は低誘電率膜８１及びブロック絶縁膜３５の双方に接している。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２２〜図２４は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図５〜図１２、図１５〜図１９に示す方法により、ゲート電極膜２１間に隙間７６を形成し、ゲート電極膜２１の上下面における貫通ホール３０に面した部分に、凸部２４を形成する。

次に、図２２に示すように、低誘電率膜８１を堆積させて、隙間７６を凸部２４間において閉塞させる。このとき、低誘電率膜８１は凸部２４を覆い、貫通ホール３０の側面上にも堆積する。
次に、図２３に示すように、凸部２４に対して低誘電率膜８１を選択的にエッチングするような条件で等方エッチングを施し、低誘電率膜８１における貫通ホール３０の側面上に堆積された部分を除去する。このとき、凸部２４は残留する。
次に、図２４に示すように、貫通ホール３０の側面上に、ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７をこの順に成膜し、メモリ膜３３を形成する。以後の工程は、前述の第１の実施形態と同様である。

なお、例えば、ブロック絶縁膜３５にシリコン窒化物が含まれている場合には、低誘電率膜８１としてシリコン酸化膜を使用することができる。この場合には、図１５に示す工程において、シリコン窒化層６１及び６３の代わりにシリコン酸化層を形成し、図１７に示す工程において、このシリコン酸化層をフッ酸を用いて等方エッチングして窪み６４を形成する。また、図１８に示す工程において、シリコン酸化物６５の代わりにシリコン窒化物を堆積させ、燐酸を使用して等方エッチングを施す。更に、図２２に示す工程において、シリコン酸化物を堆積させることにより低誘電率膜８１を形成し、図２３に示す工程において、フッ酸を使用して、低誘電率膜８１に対して等方エッチングを施す。このようにして、図２３に示す工程において、シリコン酸化物からなる低誘電率膜８１とシリコン窒化物からなる凸部２４との間で、エッチング選択比を確保することができる。

次に、第４の実施形態について説明する。
図２５は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。
図２５に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図３参照）と比較して、凸部２４がゲート電極膜２１と一体的に形成されている点が異なっている。すなわち、凸部２４は、ゲート電極膜２１と同じ導電性材料によって形成されている。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２６〜図２８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。
先ず、図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）に示すように、前述の第１の実施形態と同じ方法により、シリコン基板１１上にシリコン酸化膜１３及びバックゲート電極膜１４を成膜し、バックゲート電極膜１４の上面に凹部１５を形成し、その内部にノンドープドシリコン材７１を埋め込む。

次に、図７（ａ）及び（ｂ）に示すように、バックゲート電極膜１４上にボロンドープドポリシリコン膜７２と、犠牲膜７３とを交互に成膜し、積層体７０を形成する。但し、このとき、図２６に示すように、犠牲膜７３を、単層のノンドープドポリシリコン層６２によって形成する。すなわち、シリコン窒化層６１及び６３（図１５参照）は形成せずに、ボロンドープドポリシリコン膜７２とノンドープドポリシリコン層６２とを交互に堆積させる。

次に、第１の実施形態と同様な方法により、絶縁板材２３及びＵ字ホール３１等を形成する。すなわち、図８（ａ）及び（ｂ）に示すように、積層体７０にスリット７４を形成し、ボロンドープドポリシリコン膜７２を複数本のゲート電極膜２１に分断する。次に、図９（ａ）及び（ｂ）に示すように、スリット７４内に絶縁板材２３を埋め込む。次に、図１０（ａ）及び（ｂ）に示すように、積層体７０上にシリコン酸化膜２６及びボロンドープドポリシリコン膜７５を形成する。そして、図１１（ａ）及び（ｂ）に示すように、積層体７０に貫通ホール３０を形成し、凹部１５に連通させて、Ｕ字ピラー３１を形成する。

次に、図２７に示すように、例えばフッ酸によるウェットエッチングを行う。これにより、貫通ホール３０を介して、ゲート電極膜２１間からノンドープドポリシリコン層６２（犠牲膜７３）を除去すると共に、凹部１５内からノンドープドシリコン材７１を除去する。

次に、図２８に示すように、貫通ホール３０の内面に対して、不純物をイオン注入する。これにより、ゲート電極膜２１における貫通ホール３０側の端部に、不純物が高濃度、例えば、１×１０^１５ｃｍ^−３程度の濃度で導入される。この結果、この端部が膨張し、凸部２４が形成される。以後の製造方法は、前述の第１の実施形態と同様である。

本実施形態によれば、ボロンドープドポリシリコン膜７２及びノンドープドポリシリコン層６２のみを堆積させることによって積層体７０を形成し、ノンドープドポリシリコン層６２を除去した後、貫通ホール３０を介して不純物をイオン注入するだけで、ゲート電極膜２１の端部に凸部２４を形成することができる。これにより、前述の第１の実施形態よりも簡略な工程で、気体層２２を備えた半導体記憶装置４を製造することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。

なお、前述の各実施形態においては、一対のシリコンピラー３９が接続部材４０によって相互に接続されて、Ｕ字ピラー３８を形成している例を示したが、シリコンピラー３９は単独で用いられてもよい。この場合は、ソース線をシリコンピラー３９の下端に接続する。

また、前述の第１及び第４の実施形態においては、凸部２４間をブロック絶縁膜３５によって閉塞させる例を示し、第２及び第３の実施形態においては、凸部２４間を低誘電率膜８１によって閉塞させる例を示したが、これには限定されない。例えば、凸部２４間はブロック絶縁膜３５の膜厚方向の一部分によって閉塞させてもよい。すなわち、ブロック絶縁膜３５の成膜の途中で、凸部２４間を閉塞させてもよい。又は、凸部２４間には、ブロック絶縁膜３５の他に、電荷蓄積膜３６の膜厚方向の一部分又は全体、トンネル絶縁膜３７の膜厚方向の一部分又は全体を配置させてもよい。この場合、仮に電荷蓄積膜３６の誘電率がシリコン酸化膜の誘電率よりも高いとしても、ゲート電極膜２１間には気体層２２が配置されているため、ゲート電極膜２１間の寄生容量は全体として低下する。また、シリコンピラー３９間の寄生容量も全体として低下する。なお、前述の第２及び第３の実施形態において、凸部２４間に電荷蓄積膜３６が配置される場合には、低誘電率膜８１の誘電率は、凸部２４間に配置される膜全体の誘電率よりも低ければよい。

更に、前述の各実施形態においては、図１１及び図１６に示す工程において、貫通ホール３０を一括で形成する例を示したが、これには限定されない。例えば、積層体７０を貫通するホールと制御電極２７を貫通するホールとは、別の工程で形成してもよい。なお、この場合には、図１０（ａ）及び（ｂ）に示す工程において、シリコン酸化膜２６の膜厚を、積層体７０を貫通するホールと制御電極２７を貫通するホールとがＺ方向において重なるように、マージンを確保できるような膜厚とする。また、積層体７０を貫通するホールを複数回に分けて形成してもよい。

更にまた、前述の各実施形態においては、絶縁板材２３を接続部材４０のＹ方向中央部の直上域を通過するように設ける例を示したが、絶縁板材２３は、接続部材４０の中央部の直上域の他に、Ｙ方向における接続部材４０間の領域の直上域を通過するように設けてもよい。すなわち、Ｙ方向における絶縁板材２３の配列周期を、第１の実施形態に示す配列周期の半分としてもよい。この場合は、図８（ａ）及び（ｂ）に示す工程において、スリット７４の配列周期を半分にすればよい。
更にまた、前述の各実施形態は、相互に組み合わせて実施することもできる。

以上説明した実施形態によれば、動作速度が高い半導体記憶装置及びその製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１、２、３、４：半導体記憶装置、１１：シリコン基板、１２：ＳＴＩ、１３：シリコン酸化膜、１４：バックゲート電極膜、１５：凹部、１６、１７：シリコン酸化膜、２０：中空構造体、２１：ゲート電極膜、２２：気体層、２３：絶縁板材、２４：凸部、２６：シリコン酸化膜、２７：制御電極、３０：貫通ホール、３１：Ｕ字ホール、３３：メモリ膜、３５：ブロック絶縁膜、３６：電荷蓄積膜、３７：トンネル絶縁膜、３８：Ｕ字ピラー、３９：シリコンピラー、４０：接続部材、４１：シリコン窒化膜、４２：層間絶縁膜、４３：プラグ、４７：ソース線、４８：プラグ、５１：ビット線、６１：シリコン窒化層、６２：ノンドープドポリシリコン層、６３：シリコン窒化層、６４：窪み、６５：シリコン酸化物、７０：積層体、７１：ノンドープドシリコン材、７２：ボロンドープドポリシリコン膜、７３：犠牲膜、７４：スリット、７５：ボロンドープドポリシリコン膜、７６：隙間、７７：スリット、８１：低誘電率膜

Claims (5)

1. 一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、
   前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、
   前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、
   を備え、
   前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、
   前記ゲート電極膜間の空間の一部は気体層となっており、
   前記凸部は前記気体層と前記半導体部材との間に配置されていることを特徴とする半導体記憶装置。
2. 前記凸部は、絶縁材料によって形成されていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記ゲート電極膜と前記電荷蓄積膜との間に設けられ、前記凸部を覆うブロック絶縁膜をさらに備えたことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記ゲート電極膜と前記電荷蓄積膜との間に設けられたブロック絶縁膜と、
   誘電率が前記ブロック絶縁膜の誘電率よりも低く、前記凸部を覆う低誘電率膜と、
   をさらに備えたことを特徴とする請求項１または２に記載の半導体記憶装置。
5. 前記ゲート電極膜と前記電荷蓄積膜との間に設けられたブロック絶縁膜と、
   誘電率が前記ブロック絶縁膜の誘電率よりも低誘電率膜と、
   をさらに備え、
   前記凸部は前記ブロック絶縁膜及び前記低誘電率膜の双方に接していることを特徴とする請求項１または２に記載の半導体記憶装置。

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