JP2020047642A - 半導体記憶装置 - Google Patents

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春海 関
祐一郎 三谷
Yuichiro Mitani
祐一郎 三谷
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Takamitsu Ishihara
貴光 石原
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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１配線層４４と、第１配線層４４と隣り合って配置された第２配線層４４と、第１配線層４４と第２配線層４４との間に設けられた半導体層３４と、第１配線層４４と半導体層３４との間に設けられた第１電荷蓄積層３２ａと、第２配線層４４と半導体層３４との間に設けられた第２電荷蓄積層３２ｂとを含む。第１配線層と第２配線層との第１距離Ｘａは、第１電荷蓄積層と第２電荷蓄積層との第２距離Ｘｂよりも短い。【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９８３１１１８号明細書
信頼性の向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１方向に延伸する第１配線層と、第１方向に交差する第２方向において第１配線層と隣り合って配置され、第１方向に延伸する第２配線層と、第１配線層と第２配線層との間に設けられ、第１方向及び第２方向に交差する第３方向に延伸する半導体層と、第２方向において第１配線層と半導体層との間に設けられた第１電荷蓄積層と、第２方向において第２配線層と半導体層との間に設けられた第２電荷蓄積層とを含む。第２方向における第１配線層と第２配線層との第１距離は、第２方向における第１電荷蓄積層と第２電荷蓄積層との第２距離よりも短い。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるワード線ＷＬの上面図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図１４は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図１５は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。 図１６は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図１７は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。 図１８は、第３実施形態に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。 図２０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２４は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程図である。 図２６は、第４実施形態の第１例に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図２７は、第４実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。 図２８は、第４実施形態の第２例に係る半導体記憶装置の備えるメモリピラーのＸＹ平面における断面図である。 図２９は、第４実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイにおけるＺ方向に沿った断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１に示すように、半導体記憶装置１は、大まかにメモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。なお、ブロックＢＬＫの個数は任意である。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルトランジスタを含む。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図２を用いて説明する。図２は、１つのブロックＢＬＫにおけるメモリセルアレイ１１の回路図を示している。
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。なお、ブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。また、各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂを含む。以下、メモリストリングＭＳａ及びＭＳｂのそれぞれを限定しない場合は、メモリストリングＭＳと表記する。
メモリストリングＭＳａは、例えば８個のメモリセルトランジスタＭＣａ（ＭＣａ０〜ＭＣａ７）、並びに選択トランジスタＳＴａ１及びＳＴａ２を含む。同様に、メモリストリングＭＳｂは、例えば８個のメモリセルトランジスタＭＣｂ（ＭＣｂ０〜ＭＣｂ７）、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７のそれぞれを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、例えば、メモリセルトランジスタＭＣａ０とＭＣｂ０のそれぞれを限定しない場合は、メモリセルトランジスタＭＣ０と表記する。他のメモリセルトランジスタＭＣ１〜ＭＣ７も同様である。更に、選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれを限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれを限定しない場合は、選択トランジスタＳＴ２と表記する。
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＭＳの各々に含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あればよい。
メモリストリングＭＳに含まれるメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２は、それぞれが直列に接続されている。より具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０〜ＭＣａ７、及び選択トランジスタＳＴａ１の順に各々の電流経路が直列に接続される。メモリストリングＭＳｂも同様に、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７、及び選択トランジスタＳＴｂ１の順に各々の電流経路が直列に接続される。そして、メモリグループＭＧに含まれる選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、複数のビット線ＢＬ（ＢＬ０、…、ＢＬ（Ｋ−１）、但し（Ｋ−１）は２以上の整数）のいずれかに共通に接続される。複数のビット線ＢＬは、センスアンプ１３によって独立に制御される。また、ブロックＢＬＫ内の各メモリグループＭＧに含まれる選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、ソース線ＳＬに共通に接続される。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａに共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ０に共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ１に共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ１に共通に接続される。
ブロックＢＬＫ内の複数の選択トランジスタＳＴａ２のゲートは選択ゲート線ＳＧＳａに共通に接続され、複数の選択トランジスタＳＴｂ２のゲートは選択ゲート線ＳＧＳｂに共通に接続される。なお、選択ゲート線ＳＧＳａ及びＳＧＳｂは、ストリングユニットＳＵ毎に設けられてもよい。
以下、選択ゲート線ＳＧＤａ（ＳＧＤａ０、ＳＧＤａ１、…）及びＳＧＤｂ（ＳＧＤｂ０、ＳＧＤｂ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記し、選択ゲート線ＳＧＳａ及びＳＧＳｂのそれぞれを限定しない場合は、選択ゲート線ＳＧＳと表記する。
同一のブロックＢＬＫ内の複数のメモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７にそれぞれ共通に接続される。以下、ワード線ＷＬａ及びＷＬｂのそれぞれを限定しない場合は、ワード線ＷＬと表記する。また、例えば、ワード線ＷＬａ０とＷＬｂ０のそれぞれを限定しない場合は、ワード線ＷＬ０と表記する。他のワード線ＷＬ１〜ＷＬ７も同様である。
選択ゲート線ＳＧＤ及びＳＧＳの各々、並びにワード線ＷＬの各々は、ロウデコーダ１２によって独立に制御される。
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。
メモリセルアレイ１１内において、同一列に配置にされた複数のメモリグループＭＧは、いずれかのビット線ＢＬに共通に接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫの複数のストリングユニットＳＵ間で、各ストリングユニットＳＵの１つのメモリグループＭＧを共通に接続する。ストリングユニットＳＵは、異なるビット線ＢＬに接続され且つ同一の選択ゲート線ＳＧＤに接続された複数のメモリグループＭＧを含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ１１内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
１．１．３ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０のワード線ＷＬａ０及びＷＬｂ０の平面レイアウトを示している。
図４に示すように、半導体基板に平行なＹ方向に延伸する複数の配線層４４が、半導体基板に平行でありＹ方向と直交するＸ方向に沿って配列されている。より具体的には、配線層４４は、ワード線ＷＬａ０及びＷＬｂ０として機能する。そして、ワード線ＷＬａ０として機能する複数の配線層４４とワード線ＷＬｂ０として機能する複数の配線層４４とが隣り合うように、Ｘ方向に沿って交互に配列されている。
ブロックＢＬＫ内においてＸ方向に隣り合う配線層４４は、Ｙ方向に延伸するメモリトレンチＭＴによって離隔されている。例えば、メモリトレンチＭＴは、絶縁層３５により埋め込まれている。図示せぬ他のワード線ＷＬ及び選択ゲート線ＳＧＤ及びＳＧＳも同様に、メモリトレンチＭＴによって離隔されている。
また、配線層４４の間には、各々が半導体基板に垂直なＺ方向に沿って延伸する複数のメモリピラーＭＰが例えば千鳥配列となるように配置されている。１つのメモリピラーＭＰが１つのメモリストリングＭＳａ及び１つのメモリストリングＭＳｂに対応する。
メモリピラーＭＰは、ブロック絶縁膜３１ａ及び３１ｂ、電荷蓄積層３２ａ及び３２ｂ、トンネル絶縁膜３３、半導体層３４、及びコア層（またはコア領域とも表記する）を含む。より具体的には、メモリピラーＭＰの側面において、ワード線ＷＬａ０と接するブロック絶縁膜３１ａ及びワード線ＷＬｂ０に接するブロック絶縁膜３１ｂがＺ方向に延伸して設けられている。ブロック絶縁膜３１ａに接する電荷蓄積層３２ａ及びブロック絶縁膜３１ｂに接する電荷蓄積層３２ｂがＺ方向に延伸して設けられている。外周の側面が電荷蓄積層３２ａ及び３２ｂに接するトンネル絶縁膜３３がＺ方向に延伸して設けられている。外周の側面がトンネル絶縁膜３３の内周の側面に接する半導体層３４がＺ方向に延伸して設けられている。側面が半導体層３４の内周の側面に接するコア層（例えば絶縁層３５）がＺ方向に延伸して設けられている。
ブロック絶縁膜３１（３１ａ及び３１ｂ）及び電荷蓄積層３２（３２ａ及び３２ｂ）は、メモリトレンチＭＴにより、Ｘ方向において２つに分離されている。そして、メモリトレンチＭＴは、トンネル絶縁膜３３、半導体層３４、及びコア層によりＹ方向において複数に分離されている。
ワード線ＷＬａ０とワード線ＷＬｂ０との間に設けられたメモリピラーＭＰにおいて、ワード線ＷＬａ０の一部とワード線ＷＬａ０に接するメモリピラーＭＰ（ブロック絶縁膜３１ａ、電荷蓄積層３２ａ、トンネル絶縁膜３３、及び半導体層３４）の一部とを含む領域がメモリセルトランジスタＭＣａ０、すなわち１つの記憶部として機能する。同様に、ワード線ＷＬｂ０の一部とワード線ＷＬｂ０に接するメモリピラーＭＰ（ブロック絶縁膜３１ｂ、電荷蓄積層３２ｂ、トンネル絶縁膜３３、及び半導体層３４）の一部とを含む領域がメモリセルトランジスタＭＣｂ０として機能する。よって、１つのメモリピラーＭＰにおいて、同じレイヤ（層）に２つのメモリセルトランジスタＭＣが設けられている。他のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳも同様である。
１．１．４ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図４を用いて説明する。図４は、図３のＡ１−Ａ２線に沿ったメモリセルアレイ１１の断面図である。
図４に示すように、半導体基板４０上には、絶縁層４１が形成されている。絶縁層４１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。絶縁層４１上には、ソース線ＳＬとして機能する配線層４２が形成されている。配線層４２は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料等が用いられる。
なお、絶縁層４１が形成されている領域、すなわち半導体基板４０と配線層４２との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられていてもよい。
配線層４２上には絶縁層４３が形成され、絶縁層４３上には、互いがＺ方向において離間するように、複数の絶縁層４３を介在させて選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する配線層４４が順次積層されている。そして、最上層の配線層４４上には、更に絶縁層４３が積層されている。すなわち、配線層４２上に、１１層の絶縁層４３と１０層の配線層４４とが交互に積層されている。
絶縁層４３には、例えばＳｉＯ２が用いられる。配線層４４は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。例えば、配線層４４として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。
複数の配線層４４及び絶縁層４３を貫通し、底面が配線層４２に接するようにＹ方向に延伸するメモリトレンチＭＴが形成されている。メモリトレンチＭＴは、Ｘ方向において、各層の配線層４４をそれぞれ分離している。メモリトレンチＭＴ内は、例えば、絶縁層３５により埋め込まれている。
複数の配線層４４及び絶縁層４３を貫通して、底面が配線層４２に達するように、メモリピラーＭＰが形成されている。図４の例では、メモリピラーＭＰの紙面左側の側面にはブロック絶縁膜３１ａ及び電荷蓄積層３２ａが順次積層されている。同様に、メモリピラーＭＰの紙面右側の側面にはブロック絶縁膜３１ｂ及び電荷蓄積層３２ｂが順次積層されている。側面が電荷蓄積層３２ａ及び３２ｂに接するようにトンネル絶縁膜３３が形成されている。そして、側面がトンネル絶縁膜３３に接し、底面が配線層４２に接するように半導体層３４が形成されている。半導体層３４は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３４は、メモリストリングＭＳにおいて選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３４内にはコア層として例えば絶縁層３５が形成されている。
ブロック絶縁膜３１（３１ａ及び３１ｂ）には、例えばＳｉＯ２、酸化アルミニウム（Ａｌ２Ｏ３）、またはこれらの積層膜が用いられる。以下、本実施形態では、Ａｌ２Ｏ３が用いられる場合について説明する。電荷蓄積層３２（３２ａ及び３２ｂ）には、例えばシリコン窒化膜（ＳｉＮ）が用いられる。トンネル絶縁膜３３には、例えばＳｉＯ２、ＳｉＯ２／ＳｉＮの積層膜、ＳｉＯ２／ＳｉＮ／ＳｉＯ２の積層膜、またはシリコン酸窒化膜（ＳｉＯＮ）が用いられる。以下、本実施形態では、トンネル絶縁膜３３にＳｉＯ２が用いられる場合について説明する。半導体層３４には、例えばポリシリコンが用いられる。
絶縁層３５には、電荷蓄積層３２（３２ａ及び３２ｂ）よりも比誘電率が低い絶縁材料が用いられる。例えば、電荷蓄積層３２にＳｉＮが用いられる場合、絶縁層３５は、ＳｉＮよりも比誘電率の低いＳｉＯ２、ＳｉＯＦ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＣ、またはこれらの積層膜等であってもよい。以下、本実施形態では、絶縁層３５に埋め込み性の優れたＳｉＯ２として、ＳＯＧ（spin on glass）が用いられる場合について説明する。なお、ＳＯＧの塗布材料としてポリシラザンを含む材料が用いられてもよい。
メモリピラーＭＰ上には、底面の一部が半導体層３４と接するようにコンタクトプラグ４５が形成され、コンタクトプラグ４５の上面に接するように、ビット線ＢＬとして機能する配線層４６が設けられている。コンタクトプラグ４５及び配線層４６は導電材料により構成され、例えば、チタン（Ｔｉ）／ＴｉＮ／Ｗの積層構造等が用いられる。
図４の例では、メモリピラーＭＰの紙面左側に接する最下層の配線層４４が選択ゲート線ＳＧＳａとして機能し、上方に設けられた８層の配線層４４がワード線ＷＬａ０〜ＷＬａ７として機能し、最上層の配線層４４が選択ゲート線ＳＧＤａとして機能する。同様に、メモリピラーＭＰの紙面右側に接する最下層の配線層４４が選択ゲート線ＳＧＳｂとして機能し、上方に設けられた８層の配線層４４がワード線ＷＬｂ０〜ＷＬｂ７として機能し、最上層の配線層４４が選択ゲート線ＳＧＤｂとして機能する。
よって、メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられたワード線ＷＬａ０〜ＷＬａ７として機能する８層の配線層４４とにより、メモリセルトランジスタＭＣａ０〜ＭＣａ７がそれぞれ構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた選択ゲート線ＳＧＳａとして機能する配線層４４とにより、選択トランジスタＳＴａ２が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた選択ゲート線ＳＧＤａとして機能する配線層４４とにより、選択トランジスタＳＴａ２が構成される。
同様に、メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられたワード線ＷＬｂ０〜ＷＬｂ７として機能する８層の配線層４４とにより、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７がそれぞれ構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた選択ゲート線ＳＧＳｂとして機能する配線層４４とにより、選択トランジスタＳＴｂ２が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた選択ゲート線ＳＧＤｂとして機能する配線層４４とにより、選択トランジスタＳＴｂ１が構成される。
従って、メモリセルトランジスタＭＣａ０〜ＭＣａ７は、電荷蓄積層３２ａを含み、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７は、電荷蓄積層３２ｂを含む。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図５〜図１２を用いて説明する。図５〜図１２は、製造工程におけるメモリセルアレイの平面及びＡ１−Ａ２線に沿った断面をそれぞれ示している。なお、本実施形態では、配線層４４に相当する構造を絶縁層５０で形成した後、絶縁層５０を除去してから導電材料で埋め込んで配線層４４を形成する方法（以下、「リプレース」と呼ぶ）を用いた場合について説明する。以下では、絶縁層５０としてＳｉＮを用い、配線層４４の導電材料としてＷ及びＴｉＮを用いる場合について説明する。なお、絶縁層５０は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、絶縁層４３とウエットエッチングの選択比が十分に得られる材料であればよい。
図５に示すように、半導体基板４０上に、絶縁層４１及び配線層４２を形成する。そして、配線層４２上に、１１層の絶縁層４３と、配線層４４に対応する１０層の絶縁層５０とを交互に積層する。次に、底面が配線層４２に達するメモリトレンチＭＴを加工する。
図６に示すように、メモリトレンチＭＴの側面及び底面に絶縁層５１を形成した後、絶縁層５１内部を絶縁層５２により埋め込む。次に、より具体的には、絶縁層５１及び５２を形成してメモリトレンチＭＴ内部を埋め込んだ後、例えばＣＭＰ（chemical mechanical polishing）等により絶縁層４３上の絶縁層５１及び５２を除去する。絶縁層５１及び５２は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。絶縁層５１及び５２には、例えばＳｉＯ２が用いられる。より好ましくは、絶縁層５１及び５２には、絶縁層４３よりも低密度で、例えば希弗酸（ＤＨＦ；diluted hydrofluoric acid）を用いたウエットエッチングにおいて絶縁層４３よりもウエットエッチングレートが速い材料が好ましい。例えば、絶縁層５２には、ＳＯＧが用いられてもよい。
図７に示すように、メモリトレンチＭＴの上面を被覆するように絶縁層４３を形成した後、メモリピラーＭＰを形成するためのホールＡＨを、底面が配線層４２に達するように加工する。
図８に示すように、ホールＡＨ内にブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、半導体層３４、及び絶縁層５３を順に形成する。より具体的には、ホールＡＨを埋め込まない膜厚のブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、半導体層３４、及びカバー絶縁層(不図示)を順に積層する。例えば、カバー絶縁層としてプラズマＣＶＤによるＳｉＯ２を用いることにより、カバー絶縁層は、ホールＡＨ底部よりも絶縁層４３上で厚く形成される。次に、ホールＡＨ底部のカバー絶縁層、半導体層３４、トンネル絶縁膜３３、電荷蓄積層３２、及びブロック絶縁膜３１を除去する。このとき、絶縁層４３上の半導体層３４、トンネル絶縁膜３３、電荷蓄積層３２、及びブロック絶縁膜３１は、カバー絶縁層によりエッチングされない。次に、カバー絶縁層をウエットエッチングで除去した後、半導体層３４及び絶縁層５３を形成してホールＡＨ内を埋め込む。絶縁層５３は、メモリセルアレイ１１の製造工程において、ホールＡＨを一時的に埋め込む犠牲層として機能する。絶縁層５３には、例えばＳｉＯ２が用いられる。より好ましくは、絶縁層５３には、絶縁層４３よりも低密度で、例えばＤＨＦを用いたウエットエッチングにおいて絶縁層４３よりもウエットエッチングレートが速い材料が好ましい。例えば、絶縁層５３には、ＳＯＧが用いられてもよい。
図９に示すように、絶縁層４３上の余剰のブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、半導体層３４、及び絶縁層５３をドライエッチング等により除去する。このとき、オーバエッチングによりメモリトレンチＭＴの上面が露出するまで、絶縁層４３の表面をエッチングする。
図１０に示すように、まず、例えばＤＨＦを用いたウエットエッチングによりメモリトレンチＭＴの絶縁層５１及び５２、並びにコア層の絶縁層５３を除去する。次に、例えば燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングによりブロック絶縁膜３１（例えばＡｌ２Ｏ３）及び電荷蓄積層３２（例えばＳｉＮ）をエッチングする。このとき、ブロック絶縁膜３１及び電荷蓄積層３２は、メモリトレンチＭＴ内に露出した側面からメモリピラーＭＰの円弧方向にエッチングされる。従って、例えば、ウエットエッチング時間を制御して、円弧方向におけるエッチング量を調整する。これにより、ブロック絶縁膜３１及び電荷蓄積層３２は、それぞれ２つに分離され、ブロック絶縁膜３１ａ及び３１ｂ、並びに電荷蓄積層３２ａ及び３２ｂが形成される。
図１１に示すように、メモリトレンチＭＴ及びコア領域（コア層）を絶縁層３５により埋め込む。
図１２に示すように、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆するように絶縁層４３を形成する。次に、絶縁層５０をリプレースし、配線層４４を形成する。より具体的には、１０層の絶縁層５０を貫通するスリット（不図示）を形成する。次に、ウエットエッチングにより、スリット側から絶縁層５０を除去する。そして、絶縁層５０を除去して形成された空隙内をＴｉＮ及びＷにより埋め込む。スリット内及び絶縁層４３上の余剰のＴｉＮ及びＷを除去して、スリットを絶縁層４３により埋め込むことによりリプレース工程が終了する。
１．３ ブロック絶縁膜と電荷蓄積層のエッチング量
次に、ブロック絶縁膜３１と電荷蓄積層３２のエッチング量について、図１３を用いて説明する。図１３は、ワード線ＷＬａ０及びＷＬｂ０の上面に沿ったＸＹ平面におけるメモリピラーＭＰの断面図である。
図１３に示すように、ブロック絶縁膜３１及び電荷蓄積層３２をメモリピラーＭＰの円弧方向にエッチングする際、Ｘ方向におけるエッチング幅は、メモリトレンチＭＴの幅以上となるようにする。すなわち、Ｘ方向においてメモリピラーＭＰを含まない領域におけるメモリトレンチＭＴの最短距離(幅)をＸａとし、１つのメモリピラーＭＰ内においてＸ方向における電荷蓄積層３２ａと３２ｂとの最短距離をＸｂとすると、Ｘａ≦Ｘｂの関係にある。このため、メモリセルトランジスタＭＣａ及びＭＣｂの端部において、ブロック絶縁膜３１ａ及び３１ｂ並びに電荷蓄積層３２ａ及び３２ｂが絶縁層３５に置き換えられている。よって、距離Ｘｂに応じて実効的なメモリセルトランジスタＭＣａ及びＭＣｂのセルサイズが異なる。
例えば、メモリピラーＭＰの半径をＲａとし、メモリピラーＭＰの側面とメモリトレンチＭＴの端部とが接する位置からメモリピラーＭＰの円弧方向に電荷蓄積層３２をエッチングした距離（円弧の長さ）をＤａとする。そして、メモリピラーＭＰにおいて電荷蓄積層３２を距離Ｄａエッチングしたときの角度をθとする。メモリトレンチＭＴの幅ＸａとメモリピラーＭＰの半径Ｒａとから角度θの最大値θｍａｘを求めると、θｍａｘは以下のようになる。
θｍａｘ＝ｃｏｓ−１（Ｘａ／（２Ｒａ））
また、角度θの最小値は、電荷蓄積層３２のエッチング量がメモリトレンチＭＴの幅Ｘａに相当する場合、すなわち角度θが０の場合である。よって、角度θは、０≦θ＜ｃｏｓ−１（Ｘａ／（２Ｒａ））の範囲にある。
角度θが大きくなると、電荷蓄積層３２（３２ａ及び３２ｂ）の面積が減少し、チャージできる電荷量が減少する。このため、例えば８値（３ビット）のデータをメモリセルトランジスタＭＣが保持する場合、それぞれの閾値レベルの電圧差が小さくなり、データの読み出しが困難になる。例えば、メモリセルトランジスタＭＣは８値のデータを保持可能であり、閾値分布のマージンが５０％減少するとデータの判別が不可になると仮定した場合、電荷蓄積層３２の幅が４／７（θ＝０から５７％の面積）になると、メモリセルトランジスタＭＣが動作不良となる。従って距離Ｄａは、実効的な電荷蓄積層３２（３２ａまたは３２ｂ）の幅の２１．４％が最大値となる。従って、角度θは、０≦θ＜０．２１４・ｃｏｓ−１（Ｘａ／（２Ｒａ））の範囲にあればよい。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる。本効果につき詳述する。
例えば、１つのメモリピラーＭＰにおいて、同一平面内に形成された２つのメモリセルトランジスタＭＣのブロック絶縁膜３１及び電荷蓄積層３２がメモリトレンチＭＴにより分離されていない場合がある。すなわち、２つのメモリセルトランジスタＭＣが電荷蓄積層３２を共有している場合がある。このような場合、例えば読み出し動作時に、選択したメモリセルトランジスタＭＣがオフ状態であっても、選択したメモリセルトランジスタＭＣの端部において寄生トランジスタがオン状態になることによりチャネルに電流が流れ、誤読み出しを生じる可能性がある。
これに対し、本実施形態に係る構成であれば、１つのメモリピラーＭＰにおいて、ブロック絶縁膜３１及び電荷蓄積層３２を分離することができる。すなわち、同一平面内に形成された２つのメモリセルトランジスタＭＣの電荷蓄積層３２を分離させることができる。これにより、選択したメモリセルトランジスタＭＣの端部において寄生トランジスタがオン状態となり、誤読み出しが生じる可能性を低減できる。更に、本実施形態に係る構成であれば、メモリトレンチＭＴ内部及びメモリセルトランジスタＭＣの端部に電荷蓄積層３２よりも比誘電率の低い材料を形成できる。これにより、２つのメモリセルトランジスタＭＣが互いに干渉するのを抑制でき、誤読み出しを抑制できる。従って、半導体記憶装置の信頼性を向上できる。
更に、本実施形態に係る構成であれば、半導体層３４は、メモリトレンチＭＴにより分離されてないため、メモリピラーＭＰにおけるオン電流（セル電流）の低減を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリピラーＭＰ及びメモリトレンチＭＴの構成について２つの例を説明する。以下では、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例について、図１４及び図１５を用いて説明する。図１４は、メモリピラーＭＰのＸＹ平面における断面を示しており、図１５は、Ｚ方向におけるメモリピラーＭＰ及びメモリトレンチＭＴの断面を示している。
図１４に示すように、メモリトレンチＭＴ及びコア層に、絶縁層３６及び３７が用いられている。なお、メモリピラーＭＰにおいて、ブロック絶縁膜３１及び電荷蓄積層３２がエッチングされた領域は、絶縁層３６及び３７の積層構造により埋め込まれていてもよく、絶縁層３６により埋め込まれていてもよい。
図１５に示すように、メモリトレンチＭＴの側面及び底面、並びに半導体層３４の側面及び底面に接する絶縁層３６が形成され、絶縁層３６の内部を埋め込むように絶縁層３７が形成されている。
絶縁層３６及び３７には、電荷蓄積層３２よりも比誘電率の低い絶縁材料が用いられる。例えば、絶縁層３６には、ＳｉＯ２よりも比誘電率の低い低誘電率絶縁膜としてＳｉＯＣまたはＳｉＯＦ等が用いられ、絶縁層３７には、ＳｉＯ２（ＳＯＧ）が用いられてもよい。
なお、メモリトレンチＭＴ及びコア層は、３つ以上の絶縁材料により埋め込まれてもよい。
２．２ 第２例
次に、第２例について、図１６及び図１７を用いて説明する。図１６は、メモリピラーＭＰのＸＹ平面における断面を示しており、図１７は、Ｚ方向におけるメモリピラーＭＰ及びメモリトレンチＭＴの断面を示している。
図１６に示すように、メモリトレンチＭＴ及びコア層に、絶縁層３８が用いられ、絶縁層３８の内部には、エアギャップＡＧが形成されている。なお、メモリピラーＭＰにおいて、ブロック絶縁膜３１及び電荷蓄積層３２がエッチングされた領域にエアギャップＡＧが形成されていてもよく、絶縁層３８により埋め込まれていてもよい。
図１７に示すように、メモリトレンチＭＴの側面及び底面、並びに半導体層３４の側面及び底面に接する絶縁層３８が形成され、絶縁層３８の内部にエアギャップＡＧが形成されている。
絶縁層３８には、電荷蓄積層３２よりも比誘電率の低い絶縁材料が用いられる。例えば、絶縁層３８には、段差被覆性のあまり良くないプラズマＣＶＤによるＳｉＯ２が用いられる。これにより、ＳｉＯ２を形成する際に、メモリトレンチＭＴ及びメモリピラーＭＰの上部が閉塞されエアギャップＡＧが形成される。
２．３ 本実施形態に係る効果
本実施形態に係る構成を第１実施形態に適用できる。これにより、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、コア層とメモリトレンチＭＴに異なる絶縁材料を用いた場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
３．１ メモリピラーの構成
まず、メモリピラーＭＰの構成について説明する。図１８は、メモリピラーＭＰのＸＹ平面における断面を示しており、図１９は、Ｚ方向におけるメモリピラーＭＰ及びメモリトレンチＭＴの断面を示している。
図１８及び図１９に示すように、メモリトレンチＭＴには絶縁層３５が用いられ、コア層には絶縁層３９が用いられる。絶縁層３５及び絶縁層３９には、電荷蓄積層３２よりも比誘電率が低く、それぞれ異なる絶縁材料が用いられる。例えば、絶縁層３９には、ＳｉＯ２（ＳＯＧ）が用いられ、絶縁層３５には、ＳｉＯ２よりも比誘電率の低い低誘電率絶縁膜として、例えばＳｉＯＣまたはＳｉＯＦ等が用いられる。
３．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図２０〜図２５を用いて説明する。
図２０に示すように、第１実施形態の図５〜図８と同様に、ホールＡＨ内に半導体層３４を形成した後、絶縁層３９を形成してホールＡＨ内を埋め込む。
図２１に示すように、絶縁層４３上の余剰のブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、半導体層３４、及び絶縁層３９をドライエッチング等により除去する。このとき、オーバエッチングによりメモリトレンチＭＴの上面が露出するまで、絶縁層４３の表面をエッチングする。
図２２に示すように、メモリピラーＭＰ上にカバー層として例えば絶縁層４３を形成する。なお、カバー層は、絶縁層４３に限定されない。メモリトレンチＭＴ内の絶縁層５１及び５２を除去する際に、エッチング選択比が十分に得られる絶縁材料であればよい。
図２３に示すように、まず。例えばＤＨＦを用いたウエットエッチングによりメモリトレンチＭＴの絶縁層５１及び５２を除去する。次に、例えば燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングによりブロック絶縁膜３１（例えばＡｌ２Ｏ３）及び電荷蓄積層３２（例えばＳｉＮ）をエッチングする。このとき、ブロック絶縁膜３１及び電荷蓄積層３２は、メモリトレンチＭＴ内に露出した側面からメモリピラーＭＰの円弧方向にエッチングされる。これにより、ブロック絶縁膜３１及び電荷蓄積層３２は、それぞれ２つに分離され、ブロック絶縁膜３１ａ及び３１ｂ、並びに電荷蓄積層３２ａ及び３２ｂが形成される。
図２４に示すように、メモリトレンチＭＴ及びメモリピラーＭＰのエッチングされた領域を絶縁層３５により埋め込む。
図２５に示すように、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆するように絶縁層４３を形成する。次に、絶縁層５０をリプレースし、配線層４４を形成する。
３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第３実施形態と異なるメモリトレンチＭＴの構成について２つの例を説明する。以下では、第３実施形態と異なる点を中心に説明する。
４．１ 第１例
まず、第１例について、図２６及び図２７を用いて説明する。図２６は、メモリピラーＭＰのＸＹ平面における断面を示しており、図２７は、Ｚ方向におけるメモリピラーＭＰ及びメモリトレンチＭＴの断面を示している。
図２６に示すように、メモリトレンチＭＴに、絶縁層３６及び３７が用いられている。なお、メモリピラーＭＰにおいて、ブロック絶縁膜３１及び電荷蓄積層３２がエッチングされた領域は、絶縁層３６及び３７の積層構造により埋め込まれていてもよく、絶縁層３６により埋め込まれていてもよい。
図２７に示すように、メモリトレンチＭＴの側面及び底面に接する絶縁層３６が形成され、絶縁層３６の内部を埋め込むように絶縁層３７が形成されている。
４．２ 第２例
次に、第２例について、図２８及び図２９を用いて説明する。図２８は、メモリピラーＭＰのＸＹ平面における断面を示しており、図２９は、Ｚ方向におけるメモリピラーＭＰ及びメモリトレンチＭＴの断面を示している。
図２８に示すように、メモリトレンチＭＴに絶縁層３８が用いられ、絶縁層３８の内部には、エアギャップＡＧが形成されている。なお、メモリピラーＭＰにおいて、ブロック絶縁膜３１及び電荷蓄積層３２がエッチングされた領域に、エアギャップＡＧが形成されていてもよく、絶縁層３８により埋め込まれていてもよい。
図２９に示すように、メモリトレンチＭＴの側面及び底面に接する絶縁層３８が形成され、絶縁層３８の内部にエアギャップＡＧが形成されている。
４．３ 本実施形態に係る効果
本実施形態に係る構成を第３実施形態に適用できる。これにより、第１実施形態と同様の効果が得られる。
５．変形例等
上記実施形態に係る半導体記憶装置は、第１方向(Y方向)に延伸する第１配線層(44;WLa0)と、第１方向に交差する第２方向(X方向)において第１配線層と隣り合って配置され、第１方向に延伸する第２配線層(44;WLb0)と、第１配線層と第２配線層との間に設けられ、第１方向及び第２方向に交差する第３方向(Z方向)に延伸する半導体層(34)と、第２方向において第１配線層と半導体層との間に設けられた第１電荷蓄積層(32a)と、第２方向において第２配線層と半導体層との間に設けられた第２電荷蓄積層(32b)とを含む。第２方向における第１配線層と第２配線層との第１距離(Xa)は、第２方向における第１電荷蓄積層と第２電荷蓄積層との第２距離(Xb)よりも短い。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、メモリピラーＭＰにおいて、半導体層３４及びコア層の上面にキャップ層として半導体層が形成されてもよい。
また、上記実施形態において、ブロック絶縁膜３１ａ及び３１ｂ並びに電荷蓄積層３２ａ及び３２ｂと同様に、トンネル絶縁膜３３が２つに分離されてもよい。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３１、３１ａ、３１ｂ…ブロック絶縁膜、３２、３２ａ、３２ｂ…電荷蓄積層、３３…トンネル絶縁膜、３４…半導体層、３５〜３９、４１、４３、５０〜５３…絶縁層、４０…半導体基板、４２、４４、４６…配線層、４５…コンタクトプラグ。

Claims (8)

  1. 第１方向に延伸する第１配線層と、
    前記第１方向に交差する第２方向において前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
    前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第２方向に交差する第３方向に延伸する半導体層と、
    前記第２方向において前記第１配線層と前記半導体層との間に設けられた第１電荷蓄積層と、
    前記第２方向において前記第２配線層と前記半導体層との間に設けられた第２電荷蓄積層と
    を備え、前記第２方向における前記第１配線層と前記第２配線層との第１距離は、前記第２方向における前記第１電荷蓄積層と前記第２電荷蓄積層との第２距離よりも短い、
    半導体記憶装置。
  2. 前記第１配線層の上方に設けられた第３配線層と
    前記第２配線層の上方に設けられた第４配線層と、
    を更に備え、
    前記第１電荷蓄積層は、前記第１及び第３配線層と前記半導体層との間に配置され、
    前記第２電荷蓄積層は、前記第２及び第４配線層と前記半導体層との間に配置される、
    請求項１記載の半導体記憶装置。
  3. 前記第１配線層と前記第２配線層との間に設けられた第１絶縁層を更に備え、
    前記第１絶縁層の一部は、前記第１配線層と前記半導体層との間及び前記第２配線層と前記半導体層との間に設けられる、
    請求項１または２記載の半導体記憶装置。
  4. 前記第１絶縁層は、前記第１及び第２配線層並びに前記第１及び第２電荷蓄積層に接する、
    請求項３記載の半導体記憶装置。
  5. 前記半導体層並びに前記第１及び第２電荷蓄積層に接する第２絶縁層と、
    前記第１配線層と前記第１電荷蓄積層との間に設けられた第３絶縁層と、
    前記第２配線層と前記第２電荷蓄積層との間に設けられた第４絶縁層と
    を更に備える、
    請求項１乃至４のいずれか一項記載の半導体記憶装置。
  6. 前記第１絶縁層の比誘電率は、前記第１及び前記第２電荷蓄積層の比誘電率よりも低い、
    請求項３記載の半導体記憶装置。
  7. 前記第１絶縁層は、ＳｉＯ２、ＳｉＯＣ、及びＳｉＯＦの少なくとも１つを含む、
    請求項３記載の半導体記憶装置。
  8. 第１方向に延伸する第１配線層と、
    前記第１方向に交差する第２方向において前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
    前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第２方向に交差する第３方向に延伸する半導体層と、
    前記第２方向において前記第１配線層と前記半導体層との間に設けられた第１電荷蓄積層と、
    前記第２方向において前記第２配線層と前記半導体層との間に設けられた第２電荷蓄積層と
    を備える、
    半導体記憶装置。
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