TW201501272A

TW201501272A - 半導體裝置及其製造方法

Info

Publication number: TW201501272A
Application number: TW103106053A
Authority: TW
Inventors: Mitsunari Sukekawa
Original assignee: Ps4 Luxco Sarl
Priority date: 2013-02-25
Filing date: 2014-02-24
Publication date: 2015-01-01

Abstract

本發明係一種半導體裝置及其製造方法，其中，具有：未包含周邊電路，而具備包含記憶體元件之第1機能的第1半導體晶片，和加以設置於第1半導體晶片之第1連接端子，和未包含記憶體元件，而具備包含周邊電路之第2機能的第2半導體晶片，和加以設置於第2半導體晶片之第2連接端子，經由第1連接端子與第2連接端子接觸之時，加以層積有第1半導體晶片與第2半導體晶片之半導體裝置。

Description

半導體裝置及其製造方法

本發明係有關半導體裝置及其製造方法。

一般而言，DRAM(Dynamic Random Access Memory)係由具有電容器構造之記憶體單元範圍(一般而言，由NMOS加以形成)與CMOS電路所成之周邊電路範圍而成。伴隨細微化之進展，各製造工程則為不同，當製造於同一晶圓上時，從半導體處理之限制各別的性能產生劣化，另外，有著產生製造成本變高之問題者。

作為關連於此等之技術，例如，有著日本特開2011-228484號公報(專利文獻1)，日本特開2006-319243號公報(專利文獻2)，日本特開2008-16720號公報(專利文獻3)。

對於專利文獻1係揭示有加以層積有DRAM核心晶片與介面晶片，經由貫通電極而加以電性連接(段落〔0006〕，〔0044〕，參照圖12)。在此所揭示之技術係稱作層積DRAM晶片與介面晶片之Chip On Chip (COC)者。對於DRAM晶片係除了記憶體單元部以外有必要內藏在CMOS之感測放大器電路，輸出入電路介面電路。

對於專利文獻2係揭示有加以設置有貫通電極於所層積之記憶體核心晶片者(段落〔0022〕，參照圖1)。在此所揭示之技術係為COC技術，對於記憶體核心晶片係除記憶體單元部以外有必要內藏在CMOS之感測放大器電路，輸出入電路介面電路。

對於專利文獻3係揭示有將形成有複數之晶片的半導體晶圓，切割成複數之晶片組群的工程與層積各晶片組群而形成模組群者，而晶片係記憶體晶片為佳者，呈貫通晶片地加以設置有貫通電極者(參照段落〔0020〕)。在此所揭示之技術係COC技術或層積稱作WIDEI/O之DRAM之技術，對於記憶體晶片或DRAM係除了記憶體單元部以外有必要內藏在CMOS之感測放大器電路，輸出入電路介面電路。

先前技術文獻專利文獻

專利文獻1：日本特開2011-228484號公報

專利文獻2：日本特開2006-319243號公報

專利文獻3：日本特開2008-16720號公報

本發明係解決上述以往技術的問題點，而提供防止從具有記憶體機能之範圍與具有周邊電路機能之範圍的半導體處理之限制產生之性能的劣化同時，可抑制製造成本之增加的半導體裝置及其製造方法。

有關本發明之一形態之半導體裝置，其特徵為具有：具備未包含周邊電路，而包含記憶體元件之第1機能的第1半導體晶片，和加以設置於前述第1半導體晶片之第1連接端子，和具備未包含記憶體元件，而包含周邊電路之第2機能的第2半導體晶片，和加以設置於前述第2半導體晶片之第2連接端子，經由前述第1連接端子與前述第2連接端子接觸之時，加以層積有前述第1半導體晶片與前述第2半導體晶片者。

有關本發明之其他形態之半導體裝置，其特徵為具有：具有僅第1導電型之電晶體之第1半導體晶片，和加以設置於前述第1半導體晶片之第1連接端子，和具有第1導電型之電晶體與第2導電型之電晶體的第2半導體晶片，和加以設置於前述第2半導體晶片之第2連接端子，經由前述第1連接端子與前述第2連接端子接觸之時，加以層積有前述第1半導體晶片與前述第2半導體晶片者。

另外，有關本發明之一形態之半導體裝置之製造方法，其特徵為以第1製造工程而形成具備未包含周邊電路，而包含記憶體元件之第1機能的第1半導體晶片，以第2製造工程而形成具備未包含記憶體元件，而包含周邊電路之第2機能的第2半導體晶片，經由貼合前述第1半導體晶片與前述第2半導體晶片之表面彼此之時，層積前述第1半導體晶片與前述第2半導體晶片者。

如根據本發明，防止從記憶體單元範圍與周邊電路範圍的半導體處理之限制產生之性能的劣化同時，可抑制製造成本之增加者。

1‧‧‧半導體裝置

101‧‧‧記憶體半導體基板

102‧‧‧CMOS半導體基板

103‧‧‧第1半導體柱

104‧‧‧第2半導體柱

105‧‧‧源極汲極擴散層

106‧‧‧位元接觸擴散層

107‧‧‧犧牲擴散層

150‧‧‧細粒

151‧‧‧光罩膜

152‧‧‧柱分離溝

153‧‧‧柱分離絕緣膜

154‧‧‧字元凹槽

155‧‧‧埋入絕緣膜

156‧‧‧第1閘極絕緣膜

157‧‧‧第2閘極絕緣膜

158‧‧‧第一層間絕緣膜

159‧‧‧第二層間絕緣膜

160‧‧‧第一保護絕緣膜

201‧‧‧半導體記憶體晶片

202‧‧‧半導體CMOS晶片

251‧‧‧電容連接孔

252‧‧‧電容接觸塞

300‧‧‧電路範圍

310‧‧‧記憶體單元範圍

311‧‧‧記憶體單元

312‧‧‧記憶體單元組

313‧‧‧周邊電路組

314‧‧‧位元線

314A‧‧‧該組位元線

314B‧‧‧鄰接組位元線

315‧‧‧字元線

320‧‧‧位元線連接端子

330‧‧‧字元線連接端子

340‧‧‧感測放大器電路範圍

341‧‧‧感測放大器電晶體

350‧‧‧字元線驅動電路範圍

351‧‧‧字元線驅動電晶體

360‧‧‧周邊電路範圍

400‧‧‧矽貫通電極

510‧‧‧記憶體晶片連接端子

520‧‧‧CMOS晶片連接端子

701‧‧‧保護絕緣膜

711‧‧‧下部電極

712‧‧‧電容絕緣膜

713‧‧‧電容電極

610‧‧‧位置決定突起(校準用突起)

620‧‧‧位置決定孔(校準用凹槽)

630‧‧‧IR用標記

700‧‧‧接點

710‧‧‧電容器

711‧‧‧下部電極

712‧‧‧電容絕緣膜

713‧‧‧上部電極

800‧‧‧配線

800A‧‧‧該組位元配線

800B‧‧‧鄰接組位元配線

801‧‧‧第1配線

802‧‧‧第2配線

803‧‧‧第3配線

804‧‧‧第4配線

801’‧‧‧第1配線(GND)

802’‧‧‧第2配線(GND)

851‧‧‧第1連通柱

852‧‧‧第2連通柱

853‧‧‧第3連通柱

854‧‧‧第4連通柱

800A‧‧‧該組位元配線

800B‧‧‧鄰接組位元配線

900‧‧‧層間絕緣層

911~914‧‧‧配線層間絕緣膜

910‧‧‧層間絕緣膜

920‧‧‧保護絕緣膜

930‧‧‧保護絕緣膜

950‧‧‧局部配線層

951‧‧‧第1配線層

952‧‧‧第2配線層

953‧‧‧第3配線層

954‧‧‧連接端子層

960‧‧‧主字元線

970‧‧‧廣域位元線

1010‧‧‧記憶體半導體基板(SOI構造)

1010a‧‧‧活性範圍(p型)

1010b‧‧‧BOX層

1010c‧‧‧表面

1030‧‧‧第2元件分離溝

1040‧‧‧元件分離範圍(氧化矽)

1050‧‧‧活性範圍

1060‧‧‧電容擴散層(n型)

1070‧‧‧字元溝

1070a‧‧‧底

1070b‧‧‧第1壁面

1070c‧‧‧第2壁面

1070d‧‧‧第3壁面

1080‧‧‧第1半導體柱

1090‧‧‧第2半導體柱

1100‧‧‧位元擴散層(n型)

1120‧‧‧第1單元閘極電極(TiN)

1130‧‧‧第2單元閘極電極(TiN)

1140‧‧‧間隙絕緣膜(SiN)

1150‧‧‧電容元件

1160‧‧‧保護絕緣膜

1170‧‧‧支持基板

2010‧‧‧第1位元接觸溝

2030‧‧‧第1墊片膜(SiO)

2040‧‧‧第2墊片膜(SiO)

2050‧‧‧第2位元接觸溝

2060‧‧‧第2字元接觸孔

2070‧‧‧位元接觸塞

2080‧‧‧字元接觸塞

2090‧‧‧位元線

2100‧‧‧字元接觸墊片

2110‧‧‧第1層間絕緣膜

2120‧‧‧位元配線接觸塞

2130‧‧‧字元配線接觸塞

2140‧‧‧位元配線

2150‧‧‧字元配線

2160‧‧‧第2層間絕緣膜

2170‧‧‧位元連接端子接觸塞

2180‧‧‧字元連接端子接觸塞

2190‧‧‧位元連接端子

2200‧‧‧字元連接端子

2210‧‧‧第3層間絕緣膜

2220‧‧‧接地範圍

3010‧‧‧記憶體半導體基板(SOI構造)

3010a‧‧‧擴散層(p型)

3010b‧‧‧BOX層

3010c‧‧‧表面

3020‧‧‧第1元件分離溝

3030‧‧‧第2元件分離溝

3040‧‧‧元件分離範圍(氧化矽)

3050‧‧‧活性範圍

3060‧‧‧電容擴散層(n型)

3070‧‧‧字元溝

3110‧‧‧單元閘極絕緣膜(SiO)

3120‧‧‧單元閘極電極(TiN+W)

3140‧‧‧間隙絕緣膜(SiN)

3150‧‧‧電容元件

3160‧‧‧保護絕緣膜

3170‧‧‧支持基板

4010‧‧‧第1位元接觸溝

4020‧‧‧第1字元接觸孔

4030‧‧‧第1墊片膜(SiO)

4040‧‧‧第2墊片膜(SiO)

4050‧‧‧第2位元接觸溝

4060‧‧‧第2字元接觸孔

4070‧‧‧位元擴散層(n型)

4080‧‧‧位元接觸塞

4090‧‧‧字元接觸塞

4100‧‧‧位元線

4110‧‧‧字元接觸墊片

4120‧‧‧第1層間絕緣膜

4130‧‧‧位元配線接觸塞

4140‧‧‧字元配線接觸塞

4150‧‧‧位元配線

4160‧‧‧字元配線

4180‧‧‧位元連接端子接觸塞

4190‧‧‧字元連接端子接觸塞

4200‧‧‧位元連接端子

4210‧‧‧字元連接端子

4220‧‧‧第3層間絕緣膜

4230‧‧‧接地範圍

圖1係顯示有關本發明之實施形態的半導體裝置(DRAM)之構造圖。

圖2係顯示記憶體半導體基板之構造的圖，(a)係記憶體半導體基板之鳥瞰圖，(b)係記憶體半導體基板之細粒的擴大圖，(c)係半導體記憶體晶片之範圍配置圖，(d)係半導體記憶體晶片之平面圖。

圖3係顯示記憶體半導體基板之構造的圖，(a)係記憶體單元組之範圍配置圖，(b)係記憶體單元組之平面圖，(c)係記憶體單元組之平面圖而千鳥格子配置連接端子者。

圖4係記憶體半導體基板之構造的圖，(a)係圖3(b)之A部擴大圖，(b)係圖4(a)之A-B剖面圖。

圖5係顯示CMOS半導體基板之構造的圖，(a)係CMOS半導體基板之鳥瞰圖，(b)係CMOS半導體基板之細粒的擴大圖，(c)係半導體CMOS晶片之範圍配置圖，(d)係半導體CMOS晶片之平面圖。

圖6係顯示CMOS半導體基板之構造的圖，(a)係CMOS組之範圍配置圖，(b)係CMOS組之平面圖，(c)係CMOS組之平面圖而千鳥格子配置連接端子者。

圖7係CMOS半導體基板之構造的圖，(a)係圖6(a)之B部擴大圖，(b)係圖6(b)之C部擴大圖。

圖8係顯示半導體記憶體晶片與半導體CMOS晶片的構造圖，(a)係半導體記憶體晶片之剖面圖，(b)係半導體CMOS晶片的剖面圖。

圖9係為了對於有關本發明之實施形態的半導體裝置之製造方法而加以說明的圖，(a)係製造方法的工程方塊圖，(b)係顯示在製造工程之剖面的推移圖。

圖10係顯示有關關連技術之半導體裝置之構造的圖，(a)係關連技術之DRAM半導體裝置之電路範圍方塊連接圖，(b)係關連技術之DRAM半導體裝置之剖面圖。

圖11係顯示本發明之第2實施形態之構成圖，(a)係圖3(b)之A部擴大圖，(b)係圖11(a)之B-B剖面圖。

圖12係顯示CMOS半導體基板之構成的圖，(a)係鳥瞰圖，(b)係細粒150的擴大圖，(c)係半導體CMOS晶片之範圍配置圖，(d)係半導體CMOS晶片之平面圖。

圖13係顯示CMOS組之構成圖，(a)係CMOS組之範圍配置圖，(b)係CMOS組之平面圖。

圖14係立體地表示圖13(b)之C-C剖面附近之模式圖。

圖15係顯示周邊電路組之角部分的第1配線層之配線圖案圖。

圖16係顯示周邊電路組之角部分的第2配線層之配線圖案圖。

圖17係顯示周邊電路組之角部分的第3配線層之配線圖案圖。

圖18係顯示周邊電路組之角部分的連接端子層之配線圖案圖。

圖19(a)係CMOS組之範圍配置圖，(b)係 CMOS組之平面圖。

圖20係立體地表示圖19(b)之C-C剖面附近之模式圖。

圖21係顯示周邊電路組之角部分的第1配線層之配線圖案圖。

圖22係顯示周邊電路組之角部分的第2配線層之配線圖案圖。

圖23係顯示周邊電路組之角部分的第3配線層之配線圖案圖。

圖24係顯示周邊電路組之角部分的連接端子層之配線圖案圖。

圖25係有關本發明之第4實施形態之記憶體單元組的平面圖。

圖26(a)係圖25之A部分擴大圖，(b)係圖26(a)之B-B剖面圖。

圖27係為了說明有關本發明之第4實施形態之記憶體半導體基板之製造方法的圖，(a)係相當於圖26(a)之平面圖，(b)係相當於圖26(b)之剖面圖。

圖28係為了說明有關本發明之第4實施形態之記憶體半導體基板之製造方法的圖，(a)係相當於圖26(a)之平面圖，(b)係相當於圖26(b)之剖面圖。

圖29係為了說明有關本發明之第4實施形態之記憶體半導體基板之製造方法的圖，(a)係相當於圖26(a)之平面圖，(b)係相當於圖26(b)之剖面圖。

圖30係為了說明有關本發明之第4實施形態之記憶體半導體基板之製造方法的圖，(a)係相當於圖26(a)之平面圖，(b)係相當於圖26(b)之剖面圖。

圖31係顯示本發明之第5實施形態之4F2構造記憶體單元半導體基板之構造圖，(a)係顯示記憶體單元半導體基板之主要部分的配置的平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。。

圖32係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之B-B剖面圖。

圖33係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之B-B剖面圖。

圖34係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。

圖35係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖34(b)同樣的剖面圖，(b)係與圖34(c)同樣的剖面圖。

圖36係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c) 係(a)之B-B剖面圖。

圖37係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖36(b)同樣的剖面圖，(b)係與圖36(c)同樣的剖面圖。

圖38係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。

圖39係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖38(b)同樣的剖面圖，(b)係與圖38(c)同樣的剖面圖。

圖40係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。

圖41係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖40(b)同樣的剖面圖，(b)係與圖40(c)同樣的剖面圖。

圖42係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖41(a)同樣的剖面圖，(b)係與圖41(b)同樣的剖面圖。

圖43係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。

圖44係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係記憶體單元部分之平面圖，(b)係(a)之A-A剖面圖，(c)係(a)之B-B剖面圖。

圖45係為了對於本發明之第5實施形態之記憶體半導體基板之製造方法的而加以說明的圖，(a)係與圖44(b)同樣的剖面圖，(b)係與圖44(c)同樣的剖面圖。

圖46係有關本發明之第6實施形態之記憶體半導體基板的平面圖。

圖47係將圖46之A-A剖面投影於沿著第1方向X之垂直面的剖面圖。

圖48係將圖46之B-B剖面投影於沿著第2方向Y之垂直面的剖面圖。

圖49係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖50係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖51係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖52係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖53係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖54係為了對於本發明之第6實施形態之記憶體半導體基板的製造方法加以說明的圖。

圖55係有關本發明之第7實施形態之記憶體半導體基板的平面圖。

圖56係將圖55之C-C剖面投影於沿著第1方向X之垂直面的剖面圖。

圖57係將圖55之D-D剖面投影於沿著第2方向Y之垂直面的剖面圖。

圖58係有關本發明之第7實施形態之記憶體半導體基板的平面圖。

圖59係將圖58之C-C剖面投影於沿著第1方向X之垂直面的剖面圖。

圖60係將圖58之D-D剖面投影於沿著第1方向X之垂直面的剖面圖。

(關連技術)

最初，本發明之特徵則呈成為更明確地，參照圖 10，對於有關關連技術之半導體裝置(DRAM)加以說明。圖10係顯示有關關連技術之半導體裝置之構造的圖。

圖10(a)係關連技術之DRAM半導體裝置1之電路範圍方塊連接圖。

於感測放大器電路範圍340與字元線驅動電路範圍350接觸邊界而加以配置有其他的周邊電路範圍(彙整記述為周邊電路範圍360)，與感測放大器電路範圍340和字元線驅動電路範圍350電性連接。此周邊電路範圍360之一部分則進行與外部之信號的收受。

圖10(b)係關連技術之DRAM半導體裝置1之剖面圖。

記憶體單元範圍310與感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360係平面地鄰接加以配置，但記憶體單元範圍310係包含記憶元件之電容器710之故，於感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360之間產生有階差D1。

伴隨細微化之進展，各製造工程則為不同，當製造於同一晶圓上時，從半導體處理之限制各別的性能產生劣化，另外，有著產生製造成本變高之問題者。在此，彙整記憶體單元範圍310與感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360而記述為電路範圍300。

本發明係解決上述關連技術的問題點，而提供防止從記憶體單元範圍與周邊電路範圍的半導體處理之限制產生之性能的劣化同時，可抑制製造成本之增加的半導體裝置及其製造方法。

(本發明之第1實施形態)

以下，參照圖面的同時，對於本發明之第1實施形態加以詳細說明。圖1係顯示有關本發明之第1實施形態的半導體裝置(DRAM)1之構造圖。

參照圖1，對於有關本發明之第1實施形態之半導體裝置1之構造加以說明。

本發明之第1實施形態之半導體裝置1係具有記憶體半導體基板101與CMOS半導體基板102。

記憶體半導體基板101係複數(例如，1,000組程度)具有具備配置於縱橫之複數之記憶體單元311與連接於複數之記憶體單元311而相互交叉之位元線314及字元線315與和位元線314及字元線315電性連接之位元線連接端子320及字元線連接端子330與和位元線連接端子320及字元線連接端子330，1對1地以後述之配線及接點而連接之記憶體晶片連接端子510之記憶體單元組312的記憶體單元範圍310之半導體記憶體晶片201，複數平面地加以配置所構成。半導體記憶體晶片201則具有記憶體元件。

另一方面，CMOS半導體基板102係具有周邊電路範圍360與和周邊電路範圍360電性連接之感測放大器電路範圍340及字元線驅動電路範圍350與以後述之配線及接點而連接感測放大器電路範圍340與字元線驅動電路範圍350之CMOS晶片連接端子520之複數(例如，1,000組程度)的周邊電路組313，和具有位於半導體CMOS晶片202之周邊部之周邊電路組313，與周邊電路範圍360電性連接而和外部進行信號的交換之矽貫通電極400之周邊電路組313的半導體CMOS晶片202，複數平面地加以配置所構成。包含位於感測放大器電路範圍340，字元線驅動電路範圍350與周邊電路範圍360之電路而稱作周邊電路，而半導體CMOS晶片202則具有周邊電路。

在如此之構成下，將記憶體半導體基板101與CMOS半導體基板102之表面彼此，記憶體晶片連接端子510與CMOS晶片連接端子520則呈1對1地電性連接地進行壓著，而矽貫通電極400的端部則出現於表面為止研削CMOS半導體基板102後，分離成半導體記憶體晶片201與半導體CMOS晶片202的塊(之後，記述為半導體晶片200)。此半導體晶片200係全包含上述關連技術之半導體裝置1之電路範圍300，且實現同等之機能。然而，記憶體晶片連接端子510與CMOS晶片連接端子520係各包含銅為佳。

在此，記憶體單元範圍310係加以形成於記憶體半導體基板101上，而周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍350係加以形成於CMOS半導體基板102上。即，因未產生階差，另外，可在不同之製造工程而製造之故，而無半導體處理之限制，可抑制性能產生劣化或製造成本之上升者。

接著，參照圖2，圖3，圖4，對於記憶體半導體基板101之構造加以說明。在此，圖2(a)係記憶體半導體基板101之鳥瞰圖，圖2(b)係記憶體半導體基板101之細粒150之擴大圖，圖2(c)係半導體記憶體晶片201之範圍配置圖，圖2(d)係半導體記憶體晶片201之平面圖。另外，圖3(a)係記憶體單元組312之範圍配置圖，圖3(b)係記憶體單元組312之平面圖，圖3(c)係記憶體單元組312之平面圖而千鳥格子配置連接端子者。另外，圖4(a)係圖3(b)之A部分擴大圖，圖4(b)係圖4(a)之A-B剖面圖。

如圖2(a)所示，於記憶體半導體基板101表面，半導體記憶體晶片201則平面地加以配置於X方向．Y方向。在此，在半導體製造工程之曝光的關係，將複數之半導體記憶體晶片201(20個~40個，例如36個)作為細粒150而管理。

另外，如圖2(b)所示，對於細粒150係加以配置有複數之半導體記憶體晶片201與半導體基板貼合時之對準用的IR用標記630(1個~數個，例如1個)。在此，此IR用標記630係加以配置於與後述之CMOS半導體基板102之IR用標記630，在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時加以重疊之位置。

另外，如圖2(c)所示，於半導體記憶體晶片201之略全面加以配置有記憶體單元範圍310，而記憶體單元範圍310係具有複數(例如，1000個)之記憶體單元組312。

另外，如圖2(d)所示，記憶體單元範圍310則加以隱藏於後述之層間絕緣膜及保護絕緣膜下方。對於半導體記憶體晶片201之外周部表面係加以配列有校準用標記，作為校準用標記而具有位置決定突起(校準用突起)610與位置決定孔(校準用孔)620(彙整稱為位置決定構造600)亦可。

此位置決定構造600係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，位置決定突起610係加以配置於與後述之CMOS半導體基板102之位置決定孔620嵌合之位置，而位置決定孔620係加以配置於與後述之CMOS半導體基板102之位置決定突起610嵌合之位置。然而，使用IR用標記630之對準的精確度為高之情況係即使無此位置決定構造600也無所謂。

另外，如圖3(a)所示，記憶體單元組312之略全面係位元線314則配置有1024條程度．而字元線315則配置有512條程度，而於位元線314與字元線315之交點加以配置有各1個之(因太小而無法圖示)記憶體單元311。另外，在位元線314與字元線315之端部等，於未與記憶體單元311干擾的位置加以配置有(未圖示)位元線連接端子320與字元線連接端子330。

另外，如圖3(b)所示，記憶體單元311與位元線314與字元線315與位元線連接端子320與字元線連接端子330則加以隱藏於後述之層間絕緣膜及保護絕緣膜930之下方。於記憶體單元組312之層間絕緣膜上加以配置有記憶體晶片連接端子510，而記憶體晶片連接端子510係與位元線連接端子320與字元線連接端子330，1對1地藉由後述之配線及接點而連接。此記憶體晶片連接端子510係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，加以配置於與後述之CMOS半導體基板102之CMOS連接端子520，1對1地電性連接之位置。

此時，如圖3(c)所示，以千鳥格子配置記憶體晶片連接端子510亦可。

另外，如圖4(a)所示，於未與位元線314與字元線315之端部等記憶體單元311干擾的位置加以配置有位元線連接端子320與字元線連接端子330。連接於位元線連接端子320與字元線連接端子330之上面而加以配置有接點700。於從接點700之上面藉由配線800及其他的接點700而連接之位置，配置有記憶體晶片連接端子510。

另外，如圖4(b)所示，呈埋入於記憶體半導體基板101地於與字元線315和字元線315交叉的方向加以配置有位元線314。於位元線314與字元線315之交點加以配置有各一個之記憶體單元311。

在圖4(b)中，僅圖示有記憶體單元311之上部的電容器710。另外，於未與位元線314之端部等之記憶體單元311干擾的位置加以配置有位元線連接端子320。雖未圖示，對於字元線連接端子330亦加以配置於未與字元線315之端部等之記憶體單元311干擾的位置。位元線連接端子320與字元線連接端子330(在A-B之剖面中係未加以顯示)係藉由貫通複數之層間絕緣膜910之接點700與配線800之組合，與以1對1電性連接之記憶體晶片連接端子510連接。

因應必要而由增加配線800的層者，可增加連接端子之配置的自由度者，而亦可配置連接端子成千鳥格子者。

接著，參照圖5，圖6，圖7，對於CMOS半導體基板102之構造加以說明。

在此，圖5(a)係CMOS半導體基板102之鳥瞰圖，圖5(b)係CMOS半導體基板102之細粒150之擴大圖，圖5(c)係半導體CMOS晶片202之範圍配置圖，圖5(d)係半導體CMOS晶片202之平面圖。另外，圖6(a)係CMOS組313之範圍配置圖，圖6(b)係CMOS組313之平面圖，圖6(c)係CMOS組313之平面圖而千鳥格子配置連接端子者。另外，圖7(a)係圖6(a)之B部分擴大圖，圖7(b)係圖6(b)之C部擴大圖。

如圖5(a)所示，於CMOS半導體基板102表面，半導體CMOS晶片202則平面地加以配置於X方向．Y方向。在此，在半導體製造工程之曝光的關係，將複數之半導體CMOS晶片202(20個~40個，例如36個)作為細粒150而管理。

另外，如圖5(b)所示，對於細粒150係加以配置有複數之半導體CMOS晶片202與半導體基板貼合時之對準用的IR用標記630(1個~數個，例如1個)。在此，此IR用標記630係加以配置於與前述之記憶體半導體基板101之IR用標記630，在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時加以重疊之位置。

另外，如圖5(c)所示於半導體CMOS晶片202之略全面加以配置有複數(例如，1000個)之CMOS組313。CMOS組313之中，位於半導體CMOS晶片202之端部的CMOS組313係具有1~2個矽貫通電極400。

另外，如圖5(d)所示，CMOS組313則加以隱藏於後述之層間絕緣膜及保護絕緣膜下方。對於半導體CMOS晶片202之外周部表面，係加以配置有位置決定突起610與位置決定孔620(彙整為位置決定構造600)。此位置決定構造600係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，位置決定突起610係加以配置於與前述之記憶體半導體基板101之位置決定孔620嵌合之位置，而位置決定孔620係加以配置於與前述之記憶體半導體基板101之位置決定突起610嵌合之位置。然而，使用IR用標記630之對準的精確度為高之情況係即使無此位置決定構造600也無所謂。

如圖6(a)所示，對於CMOS組313係加以配置有周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍350與感測放大器電路範圍340，而對於位於半導體CMOS晶片202之端部的CMOS組313係更加以配置有矽貫通電極400。

作為通過此矽貫通電極400而與外部交換信號。例如，CMOS晶片係加以配置於電路基板，藉由電路基板上的端子與貫通電極400而加以交換有信號。

如圖6(b)所示，周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍350與矽貫通電極400則加以隱藏於後述之層間絕緣膜及保護絕緣膜930之下方。於CMOS組313之層間絕緣膜上加以配置有CMOS連接端子520，而感測放大器電路範圍340及字元線驅動電路範圍350則以後述之配線及接點而連接。此CMOS連接端子520係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，加以配置於與後述之記憶體半導體基板101之記憶體晶片連接端子510，1對1地電性連接之位置。此時，如圖6(c)所示，以千鳥格子配置CMOS連接端子520亦可。

另外，如圖7(a)，圖7(b)所示，以配線 800及接點700與感測放大器電路範圍340及字元線驅動電路範圍350連接有CMOS連接端子520。

接著，參照圖8，對於半導體記憶體晶片201與半導體CMOS晶片202之構造加以說明。在此，圖8(a)係半導體記憶體晶片201之剖面圖，圖8(b)係半導體CMOS晶片202之剖面圖。

如圖8(a)所示，於半導體記憶體晶片201的表面，加以配置有記憶體單元範圍310與鄰接於此之位元線連接端子320與字元線連接端子330(關於圖中之各範圍內之詳細構造係省略說明)。

呈被覆記憶體單元範圍310與位元線連接端子320與字元線連接端子330地加以配置有層間絕緣膜910，而呈貫通層間絕緣膜910而與位元線連接端子320及字元線連接端子330電性連接地配置有接點700。於接點700上面配置有電性連接之配線800，呈被覆層間絕緣膜910與配線800地加以配置有保護絕緣膜920，加以配置有貫通保護絕緣膜920而電性連接於配線800之記憶體晶片連接端子510。另外，對於保護絕緣膜920表面係加以配置有位置決定突起610與位置決定孔620。

另外，如圖8(b)所示，於半導體CMOS晶片202表面，加以配置有感測放大器電路範圍340與字元線驅動電路範圍350(參照圖1)與周邊電路範圍360與矽貫通電極400(關於圖中之各範圍內的詳細構造係省略說明)。

呈被覆感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360與矽貫通電極400地加以配置有層間絕緣膜910，貫通層間絕緣膜910而呈與感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360與矽貫通電極400電性連接地加以配置有接點700。於接點700上面加以配置有電性連接之配線800。在此，層間絕緣膜910與配線700係反覆幾層均可(在圖中為3層)。呈被覆層間絕緣膜910與配線800地加以配置有保護絕緣膜920，加以配置有貫通保護絕緣膜920而電性連接於配線800之CMOS晶片連接端子520。另外，對於保護絕緣膜920表面係加以配置有位置決定突起610與位置決定孔620。

接著，參照圖9，對於有關本發明之實施形態之半導體裝置1之製造方法加以說明。在此，圖9(a)係本發明之製造工程的工程方塊圖，圖9(b)係顯示在本發明之工程的剖面之推移圖。

最初，以不同的處理而製造記憶體半導體基板101與CMOS半導體基板102(工程901)。在此，各處理之詳細係因使用公知之技術之故而省略。

因可以另外的處理而形成記憶體單元範圍310，和感測放大器電路範圍340與字元線驅動電路範圍350與周邊電路範圍360之故，而未有半導體處理之限制，可抑制性能產生劣化，或製造成本上升者。

接著，以公知的方法而電漿處理記憶體半導體基板101及CMOS半導體基板102表面(例如，照射O₂電漿N₂電漿)(工程902)。

接著，以IR用標記進行對準，將記憶體半導體基板101及CMOS半導體基板102表面彼此，各位置決定突起610與位置決定孔620呈嵌合地進行接著(工程903)。

如圖9所示，於記憶體半導體基板101與CMOS半導體基板102各加以形成有位置決定突起與位置決定孔，但位置決定突起則僅形成於記憶體半導體基板101，而位置決定孔之凹槽則僅形成於CMOS半導體基板102亦可，而位置決定突起則僅形成於CMOS半導體基板102，而位置決定孔之凹槽則僅形成於記憶體半導體基板101亦可。

接著，以公知的方法進行退火(例如，使用常壓退火爐而在N₂環境200℃，1小時)(工程904)。

接著，研削CMOS半導體基板102背面(在圖中係上面)，使矽貫通電極400的端部露出於表面，作為電極端子(工程905)。

由如此作為，有關本發明之實施形態的半導體裝置1則完成。

(本發明之第2實施形態)

接著，對於本發明之第2實施形態加以說明。

半導體裝置之中，DRAM係由具有電容器構造之記憶體單元範圍與CMOS電路所成之周邊電路範圍而成。伴隨細微化之進展，各製造工程則為不同，當製造於同一晶圓上時，從半導體處理之限制各別的性能產生劣化，另外，有著產生製造成本變高之問題者。

因此，在上述之第1實施形態中，以個別的製造工程而製造複數配置於僅具有記憶體單元範圍之半導體記憶體晶片於縱橫之記憶體半導體基板，和複數配置具有感測放大器電路範圍，字元線驅動範圍，周邊電路範圍，矽貫通電極之半導體CMOS晶片於縱橫之CMOS半導體基板。但在上述第1實施形態中，從記憶體單元，感測放大器(SA)之配線則變長而容易受到雜訊之影響。

因此，本發明之第2實施形態係作為本發明之第1實施形態之改良例，提供可降低雜訊之影響的半導體裝置。

記憶體晶片係將位元線.字元線藉由接點及配線，各電性連接於露出於半導體基板表面之連接端子。此時，由電容電極而圍繞接點，另外，將位元線導出線與鄰接的組之位元線導出線做成對而輸出。所輸出的信號係加以傳送至設置於CMOS晶片之感測放大器電晶體。

也就是，記憶體晶片係連結於藉由導出用接觸塞而露出於表面之連接端子。將其接觸塞，由藉由保護絕緣膜而形成電容器之電容電極(上部電極)而圍繞。接觸塞係由固定電位之電容電極所圍繞者而對於雜訊變強。

將位元線導出線與鄰接的組之位元線導出線b 做成對而輸出位元線之輸出。在讀取該組之資料時係鄰接組係成為備用(Stand-By)之故而連接於鄰接組位元線之配線的電位則被固定，可降低雜訊的影響者。

如此，在本發明之第2實施形態中，可個別形成記憶體單元範圍與周邊電路範圍之故，未受到來自半導體處理之限制。另外，可抑制製造成本者。

另外，由將位元線導出線與鄰接的組之位元線導出線做成對而進行輸出者，在讀取該組之資料時係鄰接組係成為備用(Stand-By)之故而連接於鄰接組位元線之配線的電位則被固定，可降低雜訊的影響者。接觸塞係由固定電位之電容電極所圍繞者而對於雜訊變強。

以下，參照圖面的同時，對於本發明之第2實施形態加以詳細說明。

圖1~圖3之構成係因與第2實施形態相同之故，省略其說明。

參照圖11(a)，(b)，對於本發明之第2實施形態的構成加以說明。在此，圖11(a)係圖3(b)之A部分擴大圖，圖11(b)係圖11(a)之B-B剖面圖。

另外，如圖11(a)所示，於未與位元線314與字元線315之端部等之記憶體單元311干擾的位置加以配置有位元線連接端子320與字元線連接端子330(未圖示)。連接於位元線連接端子320與字元線連接端子330之上面而加以配置有接點700。於從接點700之上面藉由配線800及其他的接點700而連接之位置，配置有記憶體晶片連接端子510。

在此，作為呈將位元線314延長一個，連接於該組位元線314A與鄰接組位元線314B則成為對之配線800A及配線800B。經由此，在讀取該組之資料時係鄰接組係成為備用(Stand-By)之故而連接於鄰接組位元線314B之配線800B的電位則被固定，可降低雜訊的影響者。從位元線314所輸出的信號係加以傳送至設置於CMOS晶片之感測放大器電晶體。

如圖11(b)所示，呈埋入於記憶體半導體基板101地於與字元線315和字元線315交叉的方向加以配置有位元線314。於位元線314與字元線315之交點加以配置有各一個之記憶體單元311。在圖11(b)中，僅圖示有記憶體單元311之上部的電容器710。另外，於未與位元線314之端部等之記憶體單元311干擾的位置加以配置有位元線連接端子320。

雖未圖示，對於字元線連接端子330亦加以配置於未與字元線315之端部等之記憶體單元311干擾的位置。位元線連接端子320與字元線連接端子330係藉由貫通複數之層間絕緣膜910之接點700與配線800之組合，以1對1電性地與記憶體晶片連接端子510連接。在此，接點700(例如，鎢膜)係藉由保護絕緣膜701(例如，矽氧化膜)而由電容電極713(例如，氮化鈦膜與其上方之多結晶矽膜)所被覆。此時，電容電極713係成為固定電位之故，可降低雜訊之影響者。

(本發明之第3實施形態)

接著，對於本發明之第3實施形態加以說明。

因此，在上述之第1實施形態中，以個別的製造工程而製造複數配置於僅具有記憶體單元範圍之半導體記憶體晶片於縱橫之記憶體半導體基板，和複數配置具有感測放大器電路範圍，字元線驅動範圍，周邊電路範圍，矽貫通電極之半導體CMOS晶片於縱橫之CMOS半導體基板。但從記憶體單元，感測放大器(SA)之配線則變長而容易受到雜訊之影響。

因此，本發明之第3實施形態係作為上述之第1實施形態之改良例，提供可降低雜訊之影響的半導體裝置。

半導體CMOS晶片係將與感測放大器電路範圍，字元線驅動範圍，周邊電路範圍之記憶體單元連接的端子，藉由接點及配線，各電性連接於露出於半導體基板表面之連接端子。另外，將完成之半導體裝置與電性連接外部電路之周邊電路，藉由接點及配線，電性連接於對應之矽貫通電極。在此，將感測放大器電晶體配置於連接於位元線之連接端子的正下方，而將副字元驅動器配置於連接於字元線之連接端子的正下方，在與連接端子同層或下一個的層形成主字元線，廣域位元線。另外，在各配線層中，以接地線(GND線)夾持連接於感測放大器電晶體之位元線的接觸塞。

也就是，在與連接端子同層配置廣域位元線，於其下方的層配置主字元線(廣域位元線與主字元線則亦可相反)。由並非將連接端子與配線層作為別層而作為同層者，而可削減1層。以接地線(GND線)夾持連接於位元線的接觸塞。連接於感測放大器電晶體之位元線的接觸塞的旁邊則因加以固定為接地電位之故，成為不易受到雜訊的影響。更且，由配置感測放大器電晶體於連接端子之下方者，可縮短從連接端子至感測放大器電晶體為止之距離。

如此，本發明之第3實施形態，係可個別形成記憶體單元範圍與周邊電路範圍之故，未受到來自半導體處理之限制。另外，可抑制製造成本者。更且，連接於感測放大器電晶體之位元線的接觸塞的旁邊則因加以固定為接地電位之故，成為不易受到雜訊的影響。另外，由配置記憶體單元與感測放大器．字元線驅動器之電晶體於連接端子之正下方者，配線間的距離則變短。

以下，參照圖面的同時，對於本發明之第3實施形態加以詳細說明。

最初，使用圖12~圖18，對於本發明之第3實施形態之CMOS半導體基板102之構造加以說明。

圖12(a)係CMOS半導體基板102之鳥瞰圖。

於CMOS半導體基板102表面，半導體CMOS晶片202則平面地加以配置於X方向．Y方向。在此，在半導體製造工程之曝光的關係，將複數之半導體CMOS晶片202(20個~40個，例如36個)作為細粒150而管理。

圖12(b)係CMOS半導體基板102之細粒150之擴大圖。

對於細粒150係加以配置有複數之半導體CMOS晶片202與半導體基板貼合時之對準用的IR用標記630(1個~數個，例如1個)。

在此，此IR用標記630係加以配置於與前述之記憶體半導體基板101之IR用標記630，在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時加以重疊之位置。

圖12(c)係半導體CMOS晶片202之範圍配置圖。

於半導體CMOS晶片202之略全面，加以配置有複數(例如，100個)之CMOS組313。CMOS組313之中，位於半導體CMOS晶片202之端部的CMOS組313係具有1~2個矽貫通電極400。

圖12(d)係半導體CMOS晶片202之平面圖。

前述之CMOS組313則加以隱藏於後述之層間絕緣膜及保護絕緣膜的下方。對於半導體CMOS晶片202之外周部表面，係加以配置有位置決定突起610與位置決定孔620(彙整為位置決定構造600)。此位置決定構造600係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，位置決定突起610係前述之記憶體半導體基板101之位置決定孔620與位置決定孔620係加以配置於與前述之記憶體半導體基板101之位置決定突起610嵌合之位置。然而，使用IR用標記630之對準的精確度為高之情況係即使無此位置決定構造600也無所謂。

圖13(a)係CMOS組313之範圍配置圖。

對於CMOS組313係加以配置有周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍(配置有稱作副字元驅動器之電路的範圍)350，而對於為於半導體CMOS晶片202之端部的CMOS組313係更配置有矽貫通電極400。

圖13(b)係CMOS組313之平面圖。

前述之周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍350與矽貫通電極400則加以隱藏於後述之層間絕緣膜及保護絕緣膜930之下方。於CMOS組313之表面加以配置有CMOS連接端子520，而以後述之配線及接點而與感測放大器電路範圍340及字元線驅動電路範圍350連接。此CMOS連接端子520係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，加以配置於與後述之記憶體半導體基板101之記憶體晶片連接端子510，1對1地電性連接之位置。

圖14係立體地表示圖13(b)之C-C剖面附近之模式圖。無關於本實施形態之部分係未圖示或作為簡略化。

如圖14所示，配線層係成為多層(在本實施形態中係4層)，感測放大器電路範圍340之感測放大器電晶體341係與CMOS連接端子520，以最短路徑而歷經接點700~局部配線800~第1連通柱851~第1配線801~第2連通柱852~第2配線802~第3連通柱853~第3配線803~第4連通柱854而連接。即，於CMOS連接端子520之略正下方，加以配置有與其CMOS連接端子520連接之感測放大器電晶體341。字元線驅動用的電晶體一同樣地加以配置於CMOS連接端子520之略正下方。

在之後的說明中，將配線本身以800代為表記，配置有其配線的層以950代為表記，將配線層，從下方稱作局部配線層95，第1配線層951，第2配線層952，第3配線層953。局部配線層950之配線800係加以配置於層間絕緣膜900上，以貫通層間絕緣膜900之接觸塞700，與感測放大器電晶體341連接，由配線層間絕緣膜911加以埋設。

第1配線層951之第1配線801係加以配置於配線層間絕緣膜911上，以貫通配線層間絕緣膜911之第1連通柱851，與局部配線層950的配線800連接，由配線層間絕緣膜912加以埋設。

第2配線層952之第2配線802係加以配置於配線層間絕緣膜912上，以貫通配線層間絕緣膜912之第2連通柱852，與第1配線層951的第1配線801連接，由配線層間絕緣膜913加以埋設。

第3配線層953之第3配線803係加以配置於配線層間絕緣膜913上，以貫通配線層間絕緣膜913之第3連通柱853，與第2配線層952的第2配線802連接，由配線層間絕緣膜914加以埋設。

第4連通柱854則貫通配線層間絕緣膜914，連接於第3配線層953之第3配線803，呈連接於其第4連通柱854上面地加以配置CMOS連接端子520。於CMOS連接端子520之間加以配置有保護絕緣膜920。

於圖15顯示周邊電路組之角部分的第1配線層951之配線圖案。

第1連通柱851與連接於第1連通柱851之第1配線801係於圖面的上下鄰接之2個則成為對，於其第1配線801對之兩側加以配置有第1配線(GND)801'。於與第1配線(GND)801'之第1配線801對相反側(第1配線(GND)801'之間)，加以配置有複數之第1配線801，但與本專利無關之故而省略說明。另外，對於成為圖中空白之範圍，亦存在有未圖示之第1配線801及第1連通柱851，但與本實施形態無關之故而省略。

於圖16顯示周邊電路組之角部分的第2配線層952之配線圖案。

連接於第2連通柱852之第2配線802係成為對，於第2配線802對之兩側加以配置有第2配線(GND)802’。對於其他之第2配線802亦連接有第2連通柱852，但與本實施形態無關之故而省略。另外，對於成為圖中空白之範圍，亦存在有第2配線802及第1連通柱852，但與本實施形態無關之故而省略。

於圖17顯示周邊電路組之角部分的第3配線層953之配線圖案。

連接於第3連通柱853之第3配線803係成為對，呈穿過第3配線803對之間隙地，第3配線803則作為廣域位元線970而加以配置。在此，廣域位元線970係指連接於複數之周邊電路組，將位元線的資訊連接於擔負與外部之介面之周邊電路的配線者。

另外，呈在連接於字元線驅動範圍之間的第3連通柱853之間，延伸存在於Y方向地，第3配線803則作為主字元線960而加以配置。在此，主字元線960係指連接於複數之周邊電路組，將字元線的資訊連接於擔負與外部之介面之周邊電路的配線者。

於圖18顯示周邊電路組之角部分的連接端子層954之配線圖案。

連接於第4連通柱854之連接端子520係成為對。在未有連接端子520之範圍中，為了前述之主字元線960交叉。第4配線804則作為廣域位元線970而加以配置，以第4連通柱854與第3配線層之廣域位元線970連接。

接著，使用圖19~圖24，對於本發明之第3實施形態之CMOS半導體基板102之構造的變形例(變化)加以說明。圖12之構成係因與上述實施形態同樣之故，其說明係省略之。

圖19(a)係CMOS組313之範圍配置圖。

對於CMOS組313係加以配置有周邊電路範圍360與感測放大器電路範圍340與字元線驅動電路範圍350與感測放大器電路範圍340，而對於位於半導體CMOS晶片202之端部的CMOS組313係更加以配置有矽貫通電極400。

圖19(b)係CMOS組313之平面圖。

圖20係立體地表示圖19(b)之C-C剖面附近之模式圖。無關於本實施形態之部分係未圖示或作為簡略化。

如圖20所示，配線層係成為多層(在本實施形態中係4層)，感測放大器電路範圍340之感測放大器電晶體341係與CMOS連接端子520，以最短路徑而歷經接點700~局部配線800~第1連通柱851~第1配線801~第2連通柱852~第2配線802~第3連通柱853~第3配線803~第4連通柱854而連接。即，於CMOS連接端子520之正下方，加以配置有與其CMOS連接端子520連接之感測放大器電晶體341。在之後的說明中，將各配線層，從下稱作局部配線層950，第1配線層951，第2配線層952，第3配線層953。

局部配線層950之配線800係加以配置於層間絕緣膜900上，以貫通層間絕緣膜900之接觸塞700，與感測放大器電晶體341連接，由配線層間絕緣膜911加以埋設。

第4連通柱854則貫通配線層間絕緣膜914，連接於第3配線層953之第3配線803，呈連接於其第4連通柱854上面地加以配置CMOS連接端子520。

於CMOS連接端子520之間加以配置有保護絕緣膜920。

於圖21顯示周邊電路組之角部分的第1配線層951之配線圖案。

第1連通柱851與連接於第1連通柱851之第1配線801係於圖面的上下鄰接之二個則成為對，於其第1配線801對之兩側加以配置有第1配線(GND)801'。於與第1配線(GND)801'之第1配線801對相反側(第1配線(GND)801'之間)，加以配置有複數之第1配線801，但與本實施形態無關之故而省略說明。

另外，對於成為圖中空白之範圍，亦存在有未圖示之第1配線801及第1連通柱851，但與本實施形態無關之故而省略。

於圖22顯示周邊電路組之角部分的第2配線層952之配線圖案。

於圖23顯示周邊電路組之角部分的第3配線層953之配線圖案。

連接於第3連通柱853之第3配線803係成為對，呈將第3配線803對之間延伸存在於X方向地，第3配線803則作為主字元線960而加以配置。

於圖24顯示周邊電路組之角部分的連接端子層954之配線圖案。

連接於第4連通柱854之連接端子520係成為對。在未有連接端子520之範圍中，延伸存在於Y方向而第4配線804則作為廣域位元線970而加以配置。

第1實施例係周邊電路範圍則由感測放大器電路範圍與字元線驅動範圍圍繞在四方，但第2實施例係如圖2e所示，周邊電路範圍則因未圍繞在四方之故，配線的自由度則增加。

然而，與在上述實施形態所示之配線構成相反地，將第3配線803作為廣域位元線，而將第4配線804作為主字元線之構成亦可。

(本發明之第4實施形態)

接著，對於本發明之第4實施形態加以說明。

因此，在上述之第1實施形態中，以個別的製造工程而製造複數配置於僅具有記憶體單元範圍之半導體記憶體晶片於縱橫之記憶體半導體基板，和複數配置具有感測放大器電路範圍，字元線驅動範圍，周邊電路範圍，矽貫通電極之半導體CMOS晶片於縱橫之CMOS半導體基板。但從記憶體單元，感測放大器之配線則變長而容易受到雜訊之影響。

因此，本發明之第4實施形態係作為上述之第1實施形態之改良例，提供可降低雜訊之影響的半導體裝置。

在本發明之第4實施形態中，在記憶體半導體基板中，將位元線，字元線，經由位元線連接塞，字元線連接塞而導出於記憶體半導體基板背面，藉由接觸塞及配線，電性連接於露出於記憶體半導體基板之背側表面的連接端子。此時，將位元線導出線與鄰接的組之位元線導出線做成對而輸出。

也就是，在上述第1實施形態中，於記憶體半導體晶片表面側導出連接端子，但於記憶體半導體晶片背面側，藉由接觸塞，配線而導出連接端子。比較於經由此而從表面導出之情況，可縮短配線長度，而經由從與有電容器側相反側導出連接於位元線之接觸塞之時，有著與電容器之位元線寄生電容的降低和雜訊之影響變少之效果。

如此，在本發明之第4實施形態中，可個別形成記憶體單元範圍與周邊電路範圍之故，未受到來自半導體處理之限制。另外，可抑制製造成本者。更且，從位元線．字元線，連接端子之距離則變短，而經由從與有電容器側相反側導出連接於位元線之接觸塞之時，有著與電容器之位元線寄生電容的降低和雜訊之影響變少之效果。

以下，參照圖面的同時，對於本發明之第4實施形態加以詳細說明。

圖1，圖2，圖3(a)，(b)之構成係因與第1實施形態相同之故，省略其說明。

參照圖25~圖30，對於本發明之第4實施形態加以說明。

圖25係有關本發明之第4實施形態之記憶體單元組312的平面圖。

前述記憶體單元311與位元線314與字元線315與位元線連接塞320與字元線連接塞330則加以隱藏於後述之層間絕緣膜及保護絕緣膜930之下方。於記憶體單元組312之表面加以配置有記憶體晶片連接端子510，而以後述之配線及接點1對1地與位元線連接塞320及字元線連接塞330連接。此記憶體晶片連接端子510係在表面彼此貼合記憶體半導體基板101與CMOS半導體基板102時，加以配置於與後述之CMOS半導體基板102之CMOS連接端子520，1對1地電性連接之位置。

圖26(a)係圖25之A部擴大圖。

於未加以圖示之位元線314與字元線315之端部，加以配置有位元線連接塞320與字元線連接塞330。連接於位元線連接塞320與字元線連接塞330之上面而加以配置有接點700。於從接點700之上面藉由配線800及其他的接點700而連接之位置，配置有記憶體晶片連接端子510。在此，作為呈將位元線314延長一個，連接於該組位元線314A與鄰接組位元線314B則歷經接點700，配線800而成為對之配線800A及配線800B。經由此，在讀取該組之資料時係鄰接組係成為備用(Stand-By)之故而連接於鄰接組位元線314B之配線800B的電位則被固定，可降低雜訊的影響者。

圖26(b)係圖26(a)之B-B剖面圖。

呈埋入於記憶體半導體基板101地於與字元線315和字元線315交叉的方向加以配置有位元線314。於位元線314與字元線315之交點加以配置有各一個之記憶體單元311。

在圖26(b)中，僅圖示有記憶體單元311之上部的電容器710。另外，於未與位元線314之端部等之記憶體單元311干擾的位置加以配置有位元線連接塞320。雖未圖示，對於字元線連接塞330亦加以配置於未與字元線315之端部等之記憶體單元311干擾的位置。位元線連接塞320與字元線連接塞330係藉由貫通複數之層間絕緣膜910之接點700與配線800之組合，以1對1電性地與記憶體晶片連接端子510連接。在此，接點700係藉由後述圖3所示之保護絕緣膜701而由電容電極713所被覆。此時，電容電極713係成為固定電位之故，可降低雜訊之影響者。

接著，使用圖27~圖30，說明本實施形態之記憶體半導體基板的製造方法。

在此，在圖27~圖30中，(a)係相當於圖26(a)之平面圖，(b)係相當於圖26(b)之剖面圖。

如圖27(a)，(b)所示，以公知的方法，形成字元線315與位元線314之該組位元線314A及鄰接組位元線314B與下部電極711與電容絕緣膜712與上部電極713所成之電容器710之後，於記憶體半導體基板101之表面貼附支持基盤930。

接著，如圖28(a)，(b)所示，將基板，(之後，將圖的-Z方向作為上方)薄化(例如3~5μm)研削記憶體半導體基板101。

接著，於記憶體半導體基板101上面，將層間絕緣膜900成膜，經由光微影法與Dry蝕刻而進行開口，以CVD等而充填導電材料，形成位元線連接塞320 與字元線連接塞330。

在此，位元線連接塞320係呈連接於該組位元線314A地，於該組位元線314A一處，排列於Y方向加以配置成2列。各位元線連接塞320係對於鄰接組位元線314B而言亦同樣地加以配置。

即，排列於X方向，於記憶體單元組312(略圖示)之間加以配置有4列之位元線連接塞320。字元線連接塞330係呈連接於鄰接於Y方向之2個記憶體單元組312(略圖示)之字元線315地加以配置。然而，位元線連接塞320與字元線連接塞330係在使用公知的TSV(Through Substrate Via)技術而形成記憶體單元之前而加以形成亦可。

接著，如圖29(a)，(b)所示，呈連接於位元線連接塞320與字元線連接塞330之上面地形成配線800。在此，連接於位元線連接塞320之配線800係後述之接觸塞700連接用，而連接於字元線連接塞330之配線800係交互延伸存在於Y方向與-Y方向。

接著，如圖30(a)，(b)所示，於記憶體半導體基板全面，將層間絕緣膜910成膜，形成貫通層間絕緣膜910而連接於配線800之接觸塞700，連接於接觸塞700上面而形成第2配線800。

接著，以於記憶體半導體基板全面，將圖26所示之保護絕緣膜920成膜，形成貫通保護絕緣膜920而連接於配線800之記憶體晶片連接端子510者，圖26之記憶體半導體基板則完成。

(本發明之第5實施形態)

接著，對於本發明之第4實施形態加以說明。

本發明之第5實施形態係作為第1實施形態之改良例，提供可降低雜訊之影響的半導體裝置。將記憶體半導體基板之記憶體單元佈局作為4F2構造之縱型電晶體，將位元線．字元線，經由位元線連接端子．字元線連接端子而導出於記憶體半導體基板之背面而藉由接觸塞及配線，電性連接於露出於記憶體半導體基板之背側表面的連接端子。此時，將位元線導出線與鄰接的組之位元線導出線做成對而輸出。

也就是，在第4實施形態中，於記憶體半導體晶片背面側導出連接端子，但在第5實施形態中，加上於導出連接端子於背面側者，將電晶體作為完全空乏化縱型電晶體而迴避浮體，而使電晶體特性提升。位元線係形成於較縱型閘為背面側。亦具備從位元線．字元線，連接端子之距離變短，降低位元線電容而成為不易受到雜訊之影響之在第4實施形態之優點。

如此，在本發明之第5實施形態中，可個別形成記憶體單元範圍與周邊電路範圍之故，未受到來自半導體處理之限制。另外，可抑制製造成本者。更且，從位元線．字元線，連接端子之距離變短，降低位元線電容而成為不易受到雜訊之影響。將電晶體作為完全空乏化縱型電晶體而迴避浮體，而電晶體特性則提升。

最初，使用圖31而說明本實施形態之4F2構造記憶體單元半導體基板之構造。

圖31(a)係顯示記憶體單元半導體基板之主要部分的配置之平面圖。為了說明配置而僅以各主要部分之外形線而記載。圖31(b)係圖31(a)之A-A剖面圖。圖31(c)係圖31(a)之B-B剖面圖。

首先，當參照圖31(a)時，以延伸存在從X方向傾斜之X’方向之STI(Shallow Trench Insulator)150反覆區劃在記憶體半導體基板101之表面側而加以配置活性範圍1020。

延伸存在於Y方向，而於X方向加以反覆配置有窄柱分離溝152與寬字元凹槽154。經由此，活性範圍102之表面側的一部分則加以區劃於第1半導體柱103與第2半導體柱104。

柱分離溝152係由柱分離絕緣膜153加以埋設，對於字元凹槽154之一方的側面係藉由未圖示之第1閘極絕緣膜156而加以配置有與第1半導體柱103接觸之第1字元線201，而對於另一方的側面係藉由未圖示之第2閘極絕緣膜157而加以配置有與第2半導體柱104接觸之第2字元線202。

對於各第1半導體柱103及第2半導體柱104，未圖示之電容接觸塞252則呈電性連接地加以配置，而呈連接於電容接觸塞252地加以配置有省略詳細構造之電容器300。

於記憶體半導體基板101之背面側，呈連接位於排列於X方向之複數的第1半導體柱103與第2半導體柱104之間之活性範圍102地加以配置有位元線405。即，延伸存在於X方向之位元線405則加以反覆配置於Y方向。

接著，當參照圖31(b)，圖31(c)時，Z方向則為記憶體半導體基板101之表面側，而-Z方向則為記憶體半導體基板101之背面側。以STI150(例如深度200nm)反覆區劃在記憶體半導體基板101之表面側而加以配置有活性範圍102。於活性範圍102之表面側，加以配置有源極汲極擴散層105。

接著，將光罩膜151作為光罩而經由蝕刻，延伸存在於Y方向，於X方向加以反覆配置有窄柱分離溝152(例如，寬10nm深度100nm)與寬字元凹槽154(例如，寬40nm深度150nm)。經由此，活性範圍102之表面側的一部分則加以區劃於第1半導體柱103與第2半導體柱104。另外，於從柱分離溝152的底至超過STI150之深度的深度為止之範圍，加以設置有位元接觸擴散層106。

柱分離溝152係由柱分離絕緣膜153而加以埋設，對於字元凹槽154之底部係呈與柱分離溝152的底成為拉平地加以配置有埋入絕緣膜155，而對於字元凹槽154之絕緣膜155的記憶體單元半導體基板表面側之一方的側面係加以配置有藉由第1閘極絕緣膜156而與第1半導體柱103接觸之第1字元線201，而對於另一方的側面係加以配置有藉由第2閘極絕緣膜157而與第2半導體柱104接觸之第2字元線202。

第1字元線201及第2字元線202之記憶體單元半導體基板表面側係成為與源極汲極擴散層105之記憶體單元半導體基板背面側拉平。呈埋設字元凹槽154之所殘留之部分地，於記憶體半導體基板101之表面側全面加以配置有第一層間絕緣膜158，而加以配置貫通第一層間絕緣膜158，連接於各第1半導體柱103與第2半導體柱104之記憶體單元半導體基板表面側之電容接觸塞252。

於記憶體半導體基板101之表面側全面加以配置有第二層間絕緣膜159，再加以配置有貫通第二層間絕緣膜159，連接於電容接觸塞252之記憶體單元半導體基板表面側的電容缸孔301，使用電容缸孔301的底及側面而加以配置有下部電極302，電容絕緣膜303，上部電極304所成之電容器300。

然而，在本實施形態中，將電容器300作為缸形而加以說明，但亦可為王冠型等其他的型。呈被覆電容缸孔301地於記憶體半導體基板101之表面側全面加以配置有第一保護絕緣膜160，加以接著保持基板400。保持基板係如為可耐受於矽半導體基板或絕緣體基板等製造工程者，可為任何材質者。

研削記憶體半導體基板101之背面側(例如，記憶體半導體基板101則成為厚度250nm為止)，於記憶體半導體基板101之背面全面加以配置有第三層間絕緣膜401。呈延伸存在於Y方向而反覆於X方向地加以配置有貫通第三層間絕緣膜401與記憶體半導體基板101而到達至位元接觸擴散層106之位元接觸凹槽402。呈被覆位元接觸凹槽402之側面地加以配置有襯墊膜403。

呈通過排列於X方向之複數的位元接觸擴散層106與磷摻雜多結晶矽接點404而連接地加以配置有W位元線405。即，延伸存在於X方向之位元線405則加以反覆配置於Y方向。對於位元線405之記憶體單元半導體基板背面側係加以配置有覆蓋膜406。

於以覆蓋膜406所被覆之位元線405間加以配置有第四層間絕緣膜450。於第四層間絕緣膜450及覆蓋膜406之記憶體單元半導體基板背面側加以配置有第1配線451與第五層間絕緣膜452。然而，第1配線451係在未加以圖示的部分，以接觸塞與位元線405或第1字元線201或第2字元線202連接。呈貫通第五層間絕緣膜452而與第1配線451連接地加以配置有接觸塞453，而呈連接於接觸塞453之記憶體單元半導體基板背面側地加以配置有第2配線454與第二保護絕緣膜455。呈貫通第二保護絕緣膜455而與第2配線454地加以配置連接端子456。

如此，經由將位元線405及連接端子456作為於記憶體單元半導體基板背面側之時，因未將記憶體單元作為成浮體而可以短路徑而連接連接端子456與位元線405或第1字元線201或第2字元線202之故，而成為不易受到雜訊的影響。

接著，使用圖32~圖45，對於本實施例之記憶體半導體基板的製造方法加以說明。

首先，如圖32所示，於記憶體半導體基板101之表面全面塗佈光阻劑91，以光微影法與乾蝕刻而將延伸存在於從X方向傾斜之X’方向的Shallow Trench149(例如，寬度20nm)進行開口。

經由此，記憶體半導體基板101之表面側加以區劃於活性範圍102。然而，作為光阻劑91光罩而加以說明，但亦可使用雙圖案化等之層積光罩膜也無所謂。

接著，如圖33所示，以絕緣膜而埋設淺凹槽(Shallow Trench)149而作為STI。接著，經由離子注入而注入與記憶體半導體基板101相反特性之不純物，而於活性範圍102之記憶體半導體基板101表面側形成源極汲極擴散層105。

接著，如圖34所示，於記憶體半導體基板101之表面全面，將光罩膜151成膜之後，塗佈光阻劑91，以光微影法與乾蝕刻而將延伸存在於從Y方向之柱分離溝152與字元凹槽154進行開口。

柱分離溝152與字元凹槽154係交互排列，所殘留之部分則成為第1半導體柱103與第2半導體柱。然而，在本說明中，作為光阻劑91光罩，但亦可使用非晶形矽，以及採用使用層積光罩之雙圖案化亦可。

接著，將光罩膜151及光阻劑91作為光罩，以離子注入而導入與記憶體半導體基板101相反特性之不純物，於從柱分離溝152的底至超過STI150之深度為止之深度的範圍，形成位元接觸擴散層106，或於從字元凹槽154的底至超過STI150之深度為止之深度的範圍，形成犧牲擴散層107。

接著，如圖35所示，於包含柱分離溝152與字元凹槽154之記憶體半導體基板101之表面全面，將柱分離絕緣膜153成膜。柱分離絕緣膜153之膜厚係作為完全埋設柱分離溝152之膜厚(例如，6nm)。

接著，如圖36所示，以回蝕或HF系之氧化膜Wet蝕刻而蝕刻柱分離絕緣膜153，僅柱分離溝152之中殘存。

接著，將光罩膜151與柱分離絕緣膜153作為光罩，以離子注入而導入與記憶體半導體基板101同特性之不純物，消除位於字元凹槽153的底之犧牲擴散層107而返回至記憶體半導體基板101之特性。

接著，如圖37所示，在於包含字元凹槽153之內側的記憶體半導體基板101表面全面，將埋入絕緣膜155成膜之後，經由回蝕而作為切口，將埋入絕緣膜155在字元凹槽153的底部殘留至與柱分離絕緣膜153之記憶體半導體基板101背面側拉平為止。

接著，如圖38所示，氧化字元凹槽154之內側之所殘留的側面，於第1半導體柱103側面形成薄的第1閘極絕緣膜156(例如，3nm)及於第2半導體柱側面104形成薄的第2閘極絕緣膜157(例如，3nm)，而於記憶體半導體基板101之表面全面，將鎢薄化(例如，10nm)成膜，再經由回蝕而於第1半導體柱103側面形成第1字元線201及於第2半導體柱側面104形成第2字元線202。

第1字元線201及第2字元線202之記憶體半導體基板101表面側係做為與源極汲極擴散層105之記憶體半導體基板101背面側拉平。即，第1字元線201係藉由第1閘極絕緣膜156而接觸於第1半導體柱103側面，而第2字元線202係藉由第2閘極絕緣膜156而接觸於第1半導體柱103側面第1字元線201及第2字元線202則成為縱型電晶體的閘極電極。在此，將第1字元線201及第2字元線202作為鎢，但亦可為其他的金屬或金屬的複合材。

接著，如圖39所示，於包含所殘留之字元凹槽154內側之記憶體半導體基板101之表面全面，將第1層間絕緣膜158成膜。

接著，如圖40所示，以光微影法與乾蝕刻，貫通第1層間絕緣膜與光罩膜151，而將到達至源極汲極擴散層105之電容連接孔251開口，再由鎢進行埋設者而形成電容接觸塞252。在此，將電容接觸塞252作為鎢，但其他的金屬或金屬的複合材係亦可為多結晶矽。

接著，如圖41所示，將第二層間絕緣膜159加厚(例如，1.8μm)成膜，以光微影法與乾蝕刻，至出現有電容接觸塞252為止進行蝕刻，形成電容缸孔301。在此，將電容缸孔301之配置作為六方緊密配置，但亦可為其他的配置方法。接著，於電容缸孔301內形成下部電極302，電容絕緣膜303，上部電極304，而構成電容器300。接著，於記憶體半導體基板101之表面全面，將第1保護絕緣膜160成膜。

接著，如圖42所示，於記憶體半導體基板 101之表面貼附保持基板400而將上下反轉，研削記憶體半導體基板101之背面。(例如，記憶體半導體基板101則至成為厚度250nm為止)，接著，於記憶體半導體基板101之背面全面，將第三層間絕緣膜401成膜。

接著，如圖43所示，於記憶體半導體基板101之背面全面塗佈光阻劑91，以光微影法與乾蝕刻，至出現有位元接觸擴散層106為止進行蝕刻，將位元接觸凹槽402進行開口。然而，作為光阻劑91光罩而加以說明，但亦可使用雙圖案化等之層積光罩膜也無所謂。

接著，如圖44所示，於記憶體半導體基板101之背面全面，將矽氮化膜成膜而經由回蝕，僅殘留於位元接觸凹槽402之側面而形成襯墊膜403。接著，呈埋設所殘留之位元接觸凹槽402地，將磷摻雜矽膜成膜，至第三層間絕緣膜401的表面為止進行回蝕而形成磷摻雜接點404。

接著，於記憶體半導體基板101之背面全面，依序將層積金屬膜(例如，鈦膜與於其上方將鎢膜)，矽氮化膜進行成膜，再塗佈光阻劑91之後，以光微影法與乾蝕刻，形成位元線405與覆蓋膜406。然而，作為光阻劑91光罩而加以說明，但亦可使用雙圖案化等之層積光罩膜也無所謂。

接著，如圖45所示，於包含位元接觸凹槽402之所殘留之部分的位元線405與覆蓋膜406之間，經由CVD法或SOD法而將第四層間絕緣膜進形成膜，經由 CMP而將覆蓋膜作為停止膜而進行平坦化。

接著，以公知的方法，以於第四層間絕緣膜450及覆蓋膜406之記憶體單元半導體基板背面側，形成第1配線451與第五層間絕緣膜452，再呈貫通第五層間絕緣膜452而與第1配線451連接地形成接觸塞453，呈連接於接觸塞453之記憶體單元半導體基板背面側地形成第2配線454與第二保護絕緣膜455，呈貫通第二保護絕緣膜455而與第2配線454連接地形成連接端子456者，圖31之記憶體單元半導體基板101則完成。

(本發明之第6實施形態)

接著，對於本發明之第6實施形態之記憶體半導體基板加以說明。

使用圖46，對於至本發明之第6實施形態之位元線為止之平面的配置加以說明。圖46係擴大配置記憶體半導體基板1010之記憶體單元的範圍之端的部分之平面圖(為了貼合，在上下翻過來之後，在從上而視的圖，擴散層係描繪於右上。在途中圖中係因翻過來之前之故而描繪於右下)。

第1元件分離溝1020則於第2方向Y，以延伸存在寬度L1，於第1方向X，以間距L2反覆加以配置。第2元件分離溝1030則於傾斜於第1方向X之第3方向W，以延伸存在寬度L3，於第2方向Y，以間距L4反覆加以配置。然而，在配置記憶體單元之範圍的端的部分中，係成為第1元件分離溝1020與第2元件分離溝103所連接之大範圍。

接著，元件分離範圍1040則呈埋設第1元件分離溝1020與第2元件分離溝1030地加以配置。在此，記憶體半導體基板1010之擴散層則經由元件分離範圍1040所區劃而成為活性範圍1050。

接著，電容擴散層1060則加以配置於活性範圍1050之記憶體半導體基板1010表面側。接著，字元溝1070則呈於第2方向Y，以延伸存在寬度L5貫通排列於第2方向Y之元件分離範圍1040的中心地加以反覆配置於第1方向X。在此，字元溝1070係由底1070a與對向於第1方向X之第1壁面1070b與第2壁面1070c與對向於第2方向Y之第3壁面1070d與第4壁面1070e(未加以圖示)所成。另外，經由字元溝1070而活性範圍1050之記憶體半導體基板1010之表面側則加以分成二個，成為第1半導體柱1080與第2半導體柱1090。

接著，位元擴散層1100則加以配置於接觸於字元溝1070的底1070a的活性範圍1050部分。接著，第1單元閘極電極1120則沿著字元溝1070之第1壁面1070b與第3壁面1070d而加以配置。然而，第1單元閘極電極1120則與第1半導體柱1080接觸之部分係由未圖示之單元閘極絕緣膜而加以絕緣。

接著，第2單元閘極電極1130則沿著字元溝1070之第2壁面1070c與第4壁面1070e(未加以圖示) 而加以配置。然而，第2單元閘極電極1130則與第2半導體柱1090接觸之部分係單元閘極絕緣膜(未加以圖示)而加以絕緣。

接著，電容元件1150則加以配置於第1半導體柱1080與第2半導體柱1090之記憶體半導體基板1010的表面側。接著，位元接觸塞2070則加以配置於位元擴散層1100之記憶體半導體基板1010背面側。並且，字元接觸塞2080則加以配置於突出於配置記憶體單元之範圍的端之第1單元閘極電極1120之記憶體半導體基板1010的背面側。

然而，雖未加以圖示，但在配置記憶體單元之範圍的相反側的端中，字元接觸塞2080則加以配置於突出於配置記憶體單元之範圍的端之第2單元閘極電極1130之記憶體半導體基板1010的背面側。並且，位元線2090則呈與排列於第1方向X之位元接觸塞2070連接地，於第1方向X，以延伸存在寬度L6，而於第2方向Y，以間距L7呈反覆地加以配置。

BOX層1010b則從記憶體半導體基板1010之表面1010c，加以配置於深度h1至深度h2之範圍。元件分離範圍1040則從記憶體半導體基板1010之表面1010c至深度h4為止，如圖46所示地加以配置。經由此，成為從記憶體半導體基板1010之表面101c至深度h4為止加以區劃之活性範圍1050。

更且，電容擴散層1060則加以配置於從活性範圍1050之記憶體半導體基板1010之表面1010c至深度h5為止。並且，字元溝1070則從記憶體半導體基板1010之表面1010c至深度h7為止，如圖46所示地加以配置。經由此，從活性範圍1050之記憶體半導體基板1010之表面101c至深度h7為止則加以分割成第1半導體柱1080與第2半導體柱1090。

更且，位元擴散層1100則從位於字元溝1070的底1070a之部分的活性範圍1050，即從記憶體半導體基板1010之表面1010c而視，加以配置於從深度h7至深度h4為止之間。即，活性範圍1050係由電容擴散層1060與第1半導體柱1080與第2半導體柱1090與位元擴散層1100加以構成。

並且，第1單元閘極電極1120則從記憶體半導體基板1010之表面1010c，如圖46所示地加以配置於從深度h1至深度h2之範圍。然而，第1單元閘極電極1120則與第1半導體柱1080接觸之部分係由單元閘極絕緣膜1110而加以絕緣。

更且，第2單元閘極電極1130則從記憶體半導體基板1010之表面1010c，如圖46所示地加以配置於從深度h5至深度h7之範圍。然而，第2單元閘極電極1130則與第1半導體柱1090接觸之部分係由單元閘極絕緣膜1110而加以絕緣。另外，間隙絕緣膜(閘極間的絕緣膜)1140則呈埋設所殘留之字元溝1070地加以配置。

接著，電容元件1150則呈連接於第1半導體柱1080與第2半導體柱1090之電容擴散層1060地加以配置。然而，此電容元件1150係均可為如王冠型，凹曲型，翼片型等之形式。因而，在圖上係以模式的記號而表示。

接著，第1位元接觸溝2010則從記憶體半導體基板1010之背側貫通BOX層1010b而至到達擴散層1010a內之位元擴散層1100之深度為止，如圖46所示地加以配置。經由此，擴散層1010a之所殘留之部分則成為接地範圍2220。

接著，第1墊片膜2030則加以配置於第1位元接觸溝2010之側壁。經由此，第1位元接觸溝2010係被縮窄而成為第2位元接觸溝2050。並且，位元接觸塞2070則於第2位元接觸溝2050內，呈連接於位元擴散層1100地加以配置。

接著，位元線2090則呈與排列於第1方向X之位元接觸塞2070連接，如圖46所示地加以配置。更且，第1層間絕緣膜2110則呈埋設位元線2090與位元接觸塞2070地加以配置於BOX層1010b之上方。

接著，位元線接觸塞2120則呈貫通第1層間絕緣膜2110而與位元線2090連接地加以配置。並且，位元配線2140則呈與位元配線接觸塞2120連接地加以配置於第1層間絕緣膜2110上。另外，第2層間絕緣膜2160 則呈埋設位元配線2140地加以配置於第1層間絕緣膜2110上。

接著，位元連接端子接觸塞2170則呈貫通第2層間絕緣膜2160而連接於位元配線2140地加以配置。並且，第3層間絕緣膜2210則加以配置於第2層間絕緣膜2160上。並且，位元連接端子2190則呈貫通第3層間絕緣膜2210而連接於位元連接端子接觸塞2170地加以配置。

在此，在上述第5實施形態中，如圖31，圖34~圖44所示，呈於形成在導體柱103之間的位元接觸擴散層106，藉由接觸塞404而連結有位元線405地加以形成。位元接觸擴散層106係加以形成於導體柱103之間之故，在第5實施形態之佈局中係對於柱間之寬度的擴大有著界限。

因此，在本發明之第6實施形態之佈局中，經由於字元溝部製作與位元線連接之擴散層，於溝部之側壁製作閘極電極之時，可至閘極電極間之寬度為止加寬與位元線連接之擴散層的寬度者。經由此，可取得大接點接觸面積，對準邊際則擴大。在本發明之第6實施形態的佈局中，位元接觸擴散層係成為位置於閘極電極之正下方的構造。更且，在上述第5實施形態中，如圖37所示，取消位於字元溝之犧牲擴散層107之離子注入則成為必要，但在本發明之第6實施形態中係無須此工程。

圖48係將圖46之B-B剖面投影於沿著第2 方向Y之垂直面的剖面圖。

參照圖48，說明未顯示於圖47之字元接觸塞2080周邊的構造。

首先，第1字元接觸孔2020則從記憶體半導體基板1010之背側貫通BOX層1010b與擴散層1010a而至到達元件分離範圍1040內之以虛線表示之第1單元閘極電極1120深度為止，如圖46所示地加以配置。然而，雖未加以圖示，在配置記憶體單元之範圍的相反側的端中，第1字元接觸孔2020則至到達第2單元閘極電極1130深度為止加以配置。

接著，第2墊片膜2040則加以配置於第1字元接觸孔2020之側壁。經由此，第1字元接觸孔2020係被縮窄而成為第2字元接觸孔2060。並且，字元接觸塞2080則呈於第2字元接觸孔2060內連接於第1單元閘極電極1120地加以配置。然而，雖未加以圖示，在配置記憶體單元之範圍的相反側的端中，字元接觸塞2080則呈連接於第2單元閘極電極1130地加以配置。

接著，字元接觸墊片2100則呈連接於字元接觸塞2080地加以配置。並且，第1層間絕緣膜2110則呈埋設字元接觸墊片2100地加以配置於BOX層1010b之上方。更且，字元配線接觸塞2130則呈貫通第1層間絕緣膜2110而連接於字元接觸墊片2100地加以配置。

接著，字元配線2150則呈連接於字元接觸墊片2100地加以配置於第1層間絕緣膜2110上方。更且，第2層間絕緣膜2160則呈埋設字元配線2150地加以配置於第1層間絕緣膜2110上方。並且，字元連接端子接觸塞2180則呈貫通第2層間絕緣膜2160而連接於字元配線2150地加以配置。更且，第3層間絕緣膜2210則加以配置於第2層間絕緣膜2160上方。另外，字元連接端子2200則呈貫通第3層間絕緣膜2210而連接於字元連接端子接觸塞2180地加以配置。

接著，使用圖49~圖54，對於本發明之第6實施形態之製造方法加以說明。

在此，圖49係平面圖，圖50係將圖49之A-A剖面投影於沿著第1方向X之垂直面的剖面圖。

使用從記憶體半導體基板1010之表面1010c，經由注入而形成有BOX層1010b於深度h1至h2之範圍(例如400nm~350nm)之SOI構造記憶體半導體基板1010。經由此，從記憶體半導體基板1010之表面1010c至深度h1之範圍係成為活性範圍1010a。然而，經由注入而形成BOX層1010b，但亦可使用貼覆絕緣物，以及於絕緣物上將矽成長等其他的方法。

接著，於從記憶體半導體基板1010之表面，將氮化矽膜進行厚度h3(例如50nm)成膜，再以光微影法與乾蝕刻，於第2方向Y，以延伸存在寬度L1(例如20nm)，而於第1方向X，以間距L2(例如120nm)反覆之條帶，和於傾斜於第1方向X之第3方向W，以延伸存在寬度L3(例如20nm)，而於第2方向Y，以間距 L4(例如60nm)反覆之條帶則加以重疊，形成去除在配置記憶體單元之範圍的端的部分連接之成為大範圍的圖案部分之第1光罩氮化矽膜41。

接著，將第1光罩氮化矽膜41作為光罩，以乾蝕刻，將活性範圍1010a，從記憶體半導體基板1010之表面1010c至深度h4(例如300nm)為止進行蝕刻。經由此，加以形成於第2方向Y，以延伸存在寬度L1，而於第1方向X，以間距L2加以反覆配置之第1元件分離溝1020，和於傾斜於第1方向X之第3方向W，以延伸存在寬度L3，而於第2方向Y，以間距L4加以反覆配置之第2元件分離溝1030。然而，在配置記憶體單元之範圍的端的部分中，係成為第1元件分離溝1020與第2元件分離溝1030所連接之大範圍。

接著，呈埋入矽氧化膜於溝地進行成膜，以CMP法加以平坦化，形成元件分離範圍1040。

接著，經由離子注入，將電容擴散層1060，以從基板至深度h5加以形成。

圖51係將A-A剖面投影於沿著第1方向X之垂直面的剖面圖。

當參照圖51時，於記憶體半導體基板1010之表面，將氮化矽膜進行厚度h6(例如100nm)成膜，再以光微影法與乾蝕刻，形成除去夾持活性範圍1050之中心而延伸存在於寬度L5(例如20nm)之第2方向Y的圖案之第2光罩氮化矽膜42。

接著，將第2光罩氮化矽膜42作為光罩，以乾蝕刻將元件分離範圍1040與活性範圍1050，從記憶體半導體基板1010之表面1010c蝕刻至深度h7為止，形成字元溝1070。

接著，參照圖52。圖52係將A-A剖面投影於沿著第1方向X之垂直面的剖面圖。

當參照圖52時，對於出現於字元溝1070的底1070a之活性範圍1050，使用離子注入，於記憶體半導體基板1010之表面1010c至深度h4之範圍，導入n型之不純物而形成字元擴散層1100。經由此，形成有在3方向接觸於元件分離範圍1040，而在殘留之1方向與字元溝1070之第1壁面1070b以及位元擴散層1100接觸之第1半導體柱1080和在3方向接觸於元件分離範圍1040，而在殘留之1方向與字元溝1070之第2壁面1070c以及位元擴散層1100接觸之第2半導體柱1090。即，活性範圍1050係由位元擴散層1100與第1半導體柱1080與第2半導體柱1090與電容擴散層1060加以構成。

接著，於使用燈退火而出現於字元溝1070之第1壁面1070b之第1半導體柱1080和出現於字元溝1070之第2壁面1070c之第2半導體柱1090和出現於字元溝1070的底1070a之位元擴散層1100表面，形成單元閘極絕緣膜(未圖示)。

接著，使用被覆性高之氮化鈦成膜法，於字元溝1070的底以即包含側壁之第2光罩氮化矽膜42之表面，將氮化鈦膜(未圖示)進行厚度h8(例如20nm)成膜。使用乾蝕刻法而回蝕氮化鈦膜(未圖示)，將氮化鈦膜(未圖示)僅殘留於字元溝1070之第1側壁1070b，第2側壁1070c，第3側壁1070d之表面。

接著，呈埋設字元溝1070之殘留部分地，於記憶體半導體基板1010全面，將氮化矽膜(未圖示)成膜。

接著，使用CMP或氮化膜濕蝕刻，至元件分離範圍1040與電容擴散層1060的表面出現為止而除去氮化矽膜(未圖示)。經由此，氮化矽膜(未圖示)係僅加以殘留於字元溝1070內部而成為間隙絕緣膜1140。

之後，使用公知的方法，呈連接於電容擴散層1060地形成電容元件1150。此電容元件1150係均可為如王冠型，凹曲型，翼片型等之任何形式。

接著，於電容元件1150上，使用CVD法而將保護絕緣膜1160成膜。接著，貼附支持基板1170。

接著，將記憶體半導體基板1010翻過來。在以後之說明中，將高度方向Z的值之減少之方向記述為上方。接著，經由背面研削，而研削至出現有BOX層1010b。

接著，於BOX層1010b上，將氮化矽膜成膜，接著，形成第3光罩氮化矽膜(未圖示)。將第3光罩氮化矽膜作為光罩，形成到達至位元擴散層1050之第 1位元接觸溝2010與到達至第1單元閘極電極1120之第1字元接觸孔2020。

接著，使用CVD法而將氧化矽膜30，進行厚度h9(例如10nm)成膜。將氧化矽膜30進行回蝕，僅殘留於第1位元接觸溝2010與第1字元接觸孔2020的底及側壁，再於第1位元接觸溝2010內形成第1墊片2030，而於第1字元接觸孔(未圖示)之中形成第2墊片2040。

接著，經由CVD法而呈埋設第2位元接觸溝2050與第2字元接觸孔2060地，進行將磷摻雜多結晶矽膜(未圖示)成膜之回蝕，僅殘留於第2位元接觸溝2050與第2字元接觸孔2060之中，形成磷摻雜矽充填層51(在單元部中係為了與位元線連接之位元接觸塞2070)與字元接觸塞2080(在單元端部，賦予電位於閘極電極之插塞)。

接著，使用濺鍍法而將鈦．氮化鈦．氮化鎢．鎢等所成之金屬複合膜(未圖示)，以20nm之厚度進形成膜。經由光微影法與乾蝕刻，形成於第1方向X，以延伸存在寬度L6(例如20nm)，而於第2方向Y，以間距L7(例如60nm)反覆之位元線2090圖案，與呈和字元接觸塞2080連接地加以配置之字元接觸墊片2100圖案，蝕刻金屬複合膜(未圖示)，形成位元線2090與位元接觸塞2070與字元接觸墊片2100。

接著，參照圖53。圖53係將A-A剖面投影於沿著第1方向X之垂直面的剖面圖。

使用乾蝕刻法而回蝕氮化鈦膜(未圖示)，將氮化鈦膜僅殘留於字元溝1070之第1側壁1070b，第2側壁1070c，第3側壁1070d，未圖示之第4側壁1070e之表面。此時，在圖53中，單元閘極絕緣膜(未圖示)亦一起進行蝕刻，但殘留亦可。

接著，以光微影法與乾蝕刻，除去第2側壁1070c與第3側壁1070d之接觸的部分之氮化鈦膜，和未圖示之第1側壁1070b與第4側壁1070e之接觸的部分之氮化鈦膜，使第1側壁1070b側之氮化鈦膜12與第2側壁1070c側之氮化鈦膜獨立，形成第1單元閘極電極1120與第2單元閘極電極1130。

接著，參照圖47~圖48。在此，圖47係將圖46之A-A剖面投影於沿著第1方向X之垂直面的剖面圖。圖48係將圖46之B-B剖面投影於沿著第2方向Y之垂直面的剖面圖。

呈埋設字元溝1070之殘留部分地，於記憶體半導體基板1010全面，將氮化矽膜成膜。

接著，當參照圖47時，使用CMP或氮化膜濕蝕刻，至元件分離範圍1040與電容擴散層1060的表面出現為止而除去氮化矽膜。經由此，氮化矽膜係僅加以殘留於字元溝1070內部而成為間隙絕緣膜1140。

接著，於電容元件1150上，使用CVD法而將保護絕緣膜1160成膜。

接著，經由永久接合技術而貼附支持基板1170，將記憶體半導體基板1010翻過來。在以後之說明中，將高度方向Z的值之減少之方向記述為上方。

接著，經由背面研削，而研削至出現有BOX層1010b。形成第3光罩氮化矽膜43，並且，將第3光罩氮化矽膜作為光罩，形成到達至位元擴散層1050之第1位元接觸溝2010與到達至第1單元閘極電極1120之第1字元接觸孔。

之後，歷經形成第1層間絕緣膜2110之工程，和形成位元配線接觸塞2120與字元配線接觸塞2130之工程，和形成位元配線2140與字元配線2150之工程，和形成第2層間絕緣膜2160之工程，和形成位元連接端子接觸塞2170與字元連接端子接觸塞2180之工程，和形成位元連接端子2190與字元連接端子2200之工程，和形成第1層間絕緣膜2210之工程，第6實施形態之記憶體半導體基板則完成。於最後，與第2半導體晶片貼合。

(本發明之第7實施形態)

接著，對於本發明之第7實施形態之記憶體半導體基板加以說明。

使用圖55，對於至本發明之第7實施形態之位元線為止之平面的配置加以說明。圖55係擴大配置記憶體半導體基板3010之記憶體單元的範圍之端的部分之平面圖。

首先，第1元件分離溝3020則於第2方向Y，以延伸存在寬度L8，於第1方向X，以間距L9反覆加以配置。接著，第2元件分離溝3030則於傾斜於第1方向X之第3方向W，以延伸存在寬度L11，於第2方向Y，以間距L12反覆加以配置。然而，在配置記憶體單元之範圍的端的部分中，係成為第1元件分離溝3020與第2元件分離溝3030所連接之大範圍。

接著，元件分離範圍3040則呈埋設第1元件分離溝3020與第2元件分離溝3030地加以配置。在此，記憶體半導體基板3010之擴散層則經由元件分離範圍3040所區劃而成為活性範圍3050。接著，電容擴散層3060則加以配置於活性範圍3050之記憶體半導體基板3010表面側。

接著，字元溝3070則呈與於第2方向Y，以延伸存在寬度L13排列於第2方向Y之活性範圍3050中心作為相同地加以反覆配置於第1方向X。此時，於字元溝307之中，活性範圍3050則加以殘留成柱狀。

接著，於字元溝3070之中加以殘留成柱狀之活性範圍3050之表面，加以配置有單元閘極絕緣膜3110。接著，單元閘極電極3120則加以配置於字元溝3070之中。即，活性範圍3050係夾持單元閘極絕緣膜 3110而加以圍繞於單元閘極電極3120。

接著，電容元件3150則加以配置於電容擴散層3060之記憶體半導體基板3010表面側。接著，位元線4100則呈於第1方向X，以延伸存在寬度L14，而於第2方向Y，以間距L15反覆地加以配置。

首先，BOX層3010b則從記憶體半導體基板3010之表面301c，加以配置於深度h1至深度h2之範圍。接著，元件分離範圍3040則從記憶體半導體基板3010表面3010c加以配置於深度h4為止。經由此，從記憶體半導體基板3010之表面3010c至深度h4為止加以區劃而成為活性範圍3050。

接著，電容擴散層3060則加以配置於從活性範圍3050之記憶體半導體基板3010之表面3010c至深度h5為止。接著，字元溝3070則從記憶體半導體基板3010表面3010c加以配置於深度h7為止。經由此，從活性範圍3050之記憶體半導體基板3010之表面3010c至深度h7為止則成為柱狀。接著，從活性範圍3050之柱狀部分係由單元閘極絕緣膜3110而加以絕緣。

接著，單元閘極電極3120則從字元溝3070內之記憶體半導體基板3010之表面3010c，加以配置於深度h1至深度h2之範圍。並且，間隙絕緣膜3140則呈埋設所殘留之字元溝3070地加以配置。接著，電容元件 3150則呈連接於電容擴散層3060地加以配置。然而，此電容元件3150係均可為如王冠型，凹曲型，翼片型等之任何形式。因而，在圖上係以模式的記號而表示。

接著，第1位元接觸溝4010則從記憶體半導體基板3010之背側貫通BOX層3010b而至到達擴散層3010a內之元件分離範圍3040之深度為止加以配置。經由此，擴散層3010a之所殘留之部分則成為接地範圍4230。

接著，位元擴散層4070則從第1位元接觸溝4010的底，加以配置於記憶體半導體基板3010之表面3010c至深度h4為止之活性範圍3050。在本發明之第7實施形態中，呈對應於1個柱體而形成有活性範圍3050。

接著，第1墊片膜4030則加以配置於第1位元接觸溝4010之側壁。經由此，第1位元接觸溝4010係被縮窄而成為第2位元接觸溝4050。接著，位元接觸塞4080則於第2位元接觸溝4050內，呈連接於位元擴散層4070地加以配置。

接著，位元線4100則呈與排列於第1方向X之位元接觸塞4080連接地加以配置。接著，第1層間絕緣膜4120則呈埋設位元線4100與位元接觸塞4080地加以配置於BOX層3010b之上方。

接著，位元線配接觸塞4130則呈貫通第1層間絕緣膜412而連接於位元線4100地加以配置。接著，位元配線4150則呈連接於位元配線接觸塞4130地加以配置於第1層間絕緣膜4120上。接著，第2層間絕緣膜則呈埋設位元配線4150地加以配置於第1層間絕緣膜4120上。

接著，位元線連接端子接觸塞4180則呈貫通第2層間絕緣膜而連接於位元配線4150地加以配置。接著，第3層間絕緣膜4220則加以配置於第2層間絕緣膜上方。接著，位元連接端子4200則呈貫通第3層間絕緣膜4220而連接於位元連接端子接觸塞4180地加以配置。

使用圖57，說明未顯示於圖56之字元接觸塞4090周邊的構造。

首先，第1字元接觸孔4020則從記憶體半導體基板3010之背側貫通BOX層3010b與擴散層3010a，而至到達元件分離範圍3040內之以虛線表示之單元閘極電極3120深度為止加以配置。

接著，第2墊片膜4040則加以配置於第1字元接觸孔4020之側壁。經由此，第1字元接觸孔4020係被縮窄而成為第2字元接觸孔4060。接著，字元接觸塞4090則於第2字元接觸孔4060內，呈連接於單元閘極電極3120地加以配置。

接著，字元接觸墊片4110則呈連接於字元接觸塞4090地加以配置。接著，第1層間絕緣膜4120則呈埋設字元接觸墊片4110地加以配置於BOX層3010b之上方。接著，字元配線接觸塞4140則呈貫通第1層間絕緣膜4120而連接於字元接觸墊片4110地加以配置。

接著，字元配線4160則呈連接於字元接觸墊片4110地加以配置於第1層間絕緣膜4120上方。接著，第2層間絕緣膜則呈埋設字元配線4160地加以配置於第1層間絕緣膜4120上。

接著，字元連接端子接觸塞4190則呈貫通第2層間絕緣膜而連接於字元配線4160地加以配置。接著，第3層間絕緣膜4220則加以配置於第2層間絕緣膜上方。

接著，字元連接端子4210則呈貫通第3層間絕緣膜4220而連接於字元連接端子接觸塞4190地加以配置。

在上述第5實施形態中，如圖37所示，取消位於字元溝之犧牲擴散層107之離子注入則成為必要，但在本發明之第7實施形態中係無須此工程。

在第7實施形態中，將半導體柱周圍的STI加工成凸狀，經由以閘極電極而圍繞其周圍而以閘極電極圍繞柱體之通道部之4方向的周圍，作為呈從周圍全體加上有電場。經由此，電晶體之ON．OFF特性則比較於上述第6實施形態為而提升。

接著，參照圖58，圖59。圖58係平面圖，圖59係將圖58之C-C剖面投影於沿著第1方向X之垂直面的剖面圖。

於記憶體半導體基板3010之表面，將氮化矽膜進行厚度h6(例如100nm)成膜，再以光微影法與乾蝕刻，形成除去夾持活性範圍3050之中心而延伸存在於寬度L13(例如50nm)之第2方向Y的圖案之第2光罩氮化矽膜45。

接著，將第2光罩氮化矽膜45作為光罩，蝕刻速率則以氧化矽膜>矽膜/氮化矽膜之乾蝕刻，將元件分離範圍3040，從記憶體半導體基板3010之表面3010c至深度h7為止進行蝕刻而形成字元溝3070。經由此，於字元溝3070之中，加以殘留活性範圍3050。

接著，參照圖60。圖60係將圖58之D-D剖面投影於沿著第1方向X之垂直面的剖面圖。

使用燈退火而於活性範圍3050之表面形成單元閘極絕緣膜3110。接著，呈埋設字元溝307地將氮化鈦與鎢成膜，在以回蝕自記憶體半導體基板3010之表面3010c至深度h13為止進行回蝕，形成單元閘極電極3120。活性範圍3050則加以圍繞於單元閘極電極3120之故，成為稱作雙閘極之構造，電晶體之ON．OFF特性則比較於上述第6實施形態為而提升。

之後係與上述第6實施形態同樣地形成，本發明之第7實施之記憶體半導體基板則完成。於最後，與第2半導體晶片貼合。

以上，對於本發明之理想的實施形態已做過說明，但本發明係在具有在DRAM之記憶體元件之晶片與具有周邊電路之CMOS晶片已做過說明，但並不限定於上述之實施形態，而在不脫離本發明之內容的範圍可做種種變更，而作為具有記憶體元件之晶片，作為非揮發性記憶體，具有保持電荷之閘極的快閃記憶體，具有阻抗變化元件之阻抗變化型記憶體(ReRAM：Resistance Random Access Memory)，具有磁性體元件之MRAM(Magnetic Random Access Memory)或STT(Spin Transfer Torque)-RAM等當然均包含於本發明之範圍內者。