TW201511234A - 半導體裝置及其製造方法 - Google Patents

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TW201511234A
TW201511234A TW103116238A TW103116238A TW201511234A TW 201511234 A TW201511234 A TW 201511234A TW 103116238 A TW103116238 A TW 103116238A TW 103116238 A TW103116238 A TW 103116238A TW 201511234 A TW201511234 A TW 201511234A
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film
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semiconductor device
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TW103116238A
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English (en)
Inventor
Noriaki Mikasa
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Ps4 Luxco Sarl
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    • H—ELECTRICITY
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Abstract

本發明係一種半導體裝置及其製造方法，其課題為降低位元線電容。 解決手段為半導體裝置係具備：具有主面(S)之半導體基板(10)，和於各從主面(S)至該主面(S)之法線方向，於距離(L1)的位置，沿著平行於主面(S)之第1方向所延設之複數之位元線(BL1)，和於各從主面(S)至該主面(S)之法線方向，於距離(L2)的位置，沿著第1方向所延設之複數之位元線(BL2)，而距離(L1)及距離(L2)係相互不同，複數之位元線(BL1)及複數之位元線(BL2)係平行於主面(S)，且從與第1方向垂直之第2方向而視，交互地加以配置。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是有關具備延伸於同一方向之複數的位元線之半導體裝置。
對於DRAM(Dynamic Random Access Memory)等之半導體裝置，係有著具備：形成有包含各單元電晶體及單元電容器之複數的記憶體單元之記憶體單元範圍，和形成有為了進行對於記憶體單元範圍內之記憶體單元而言之各種操作(讀出/寫入等)之各種電路的周邊電路範圍之構成。對於記憶體單元範圍，係加以設置有各延伸存在於第1方向之複數的位元線，和各延伸於與第1方向交叉之第2方向的複數之字元線，而記憶體單元係加以設置於此等之交點。對於專利文獻1係揭示有如此之半導體裝置之一例。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-099793號公報
但在近年的細微化技術的進展係為顯著，光微影之最小加工尺寸則縮小至20nm。伴隨於此，鄰接之位元線之間的距離則變小，作為其結果，位元線間之寄生電容(位元線電容)則變大。當位元線電容變大時，讀出動作之檢測感應度則下降之故，可防止位元線電容之增大的技術為佳。
經由本發明之一側面的半導體裝置係其特徵為具備：具有主面之半導體基板，和各從前述主面至該主面之法線方向，於第1距離之位置，沿著平行於前述主面之第1方向所延設之複數之第1位元線，和各從前述主面至該主面之法線方向，於第2距離之位置，沿著前述第1方向所延設之複數之第2位元線，前述第1距離及第2距離係相互不同，前述複數之第1位元線及前述複數之第2位元線係平行於前述主面，且從與前述第1方向垂直之第2方向而視，交互地加以配置者。
經由本發明之其他一側面之半導體裝置係其特徵為具有：具有主面之半導體基板，和加以形成於前述 主面之第1絕緣膜，和於前述第1絕緣膜之上面，沿著平行於前述主面之第1方向所延設之複數的第1位元線，和於前述第1絕緣膜之上面，較前述複數之第1位元線為厚地加以形成之第2絕緣膜，和於前述第2絕緣膜之上面，沿著前述第1方向所延設之複數之第2位元線，而前述複數之第1位元線及前述複數之第2位元線係平行於前述主面，且從與前述第1方向垂直之第2方向而視，交互地加以配置者。
經由本發明之半導體裝置之製造方法係其特徵為具備：埋入區劃包含鄰接於字元線方向之第1及第2活性範圍之複數的活性範圍之元件分離用絕緣膜於半導體基板之主面的工程，和形成通過前述第1及第2活性範圍之字元線之工程，和於前述第1活性範圍，形成第1不純物擴散層之同時，於前述第2活性範圍，形成第2不純物擴散層之工程，和形成被覆前述主面之第1絕緣膜之工程，和貫通前述第1絕緣膜，形成在下面接觸於前述第1不純物擴散層之第1位元線接觸塞之工程，和呈與前述第1位元線接觸塞之上面接觸地，於前述第1絕緣膜之上面，形成沿著平行於前述主面之第1方向而延伸之第1位元線之工程，和以被覆前述第1位元線之膜厚，於前述第1絕緣膜之上面形成第2絕緣膜之工程，和形成貫通前述第1及第2絕緣膜之第2位元線接觸塞之工程，和呈與前述第2位元線接觸塞之上面接觸地，於前述第2絕緣膜之上面，形成沿著前述第1方向而延伸之第2位元線之工程 者。
如根據本發明，鄰接於第2方向之2個位元線係成為加以延設於自主面的距離相互不同之位置者。隨之，比較於將此等2個位元線，延設於自主面的距離相互相同之位置之情況，可降低位元線電容。
1‧‧‧半導體裝置
2，2A~2C‧‧‧記憶體單元範圍
3，3A，3B‧‧‧周邊電路範圍
4‧‧‧記憶體單元
5，5A，5B‧‧‧感測放大器
10‧‧‧半導體基板
11‧‧‧元件分離用絕緣膜
12‧‧‧閘極絕緣膜
13，131，132，14，141，142，14A，14B，27‧‧‧不純物擴散層
15‧‧‧間隙絕緣膜
20‧‧‧閘極絕緣膜
21，24，80，83‧‧‧導體膜
22，28，34，43，54‧‧‧層間絕緣膜
25，32‧‧‧覆蓋絕緣膜
26，33‧‧‧側壁絕緣膜
40，53‧‧‧接觸塞
41，55‧‧‧配線
42‧‧‧停止膜
50，501，502‧‧‧下部電極
51‧‧‧電容絕緣膜
52‧‧‧上部電極
56‧‧‧保護絕緣膜
81，82，84，85‧‧‧矽氮化膜
90~93‧‧‧光阻膜
BC1，BC2‧‧‧位元線接觸塞
BL，BL1，BL1T，BL1B，BL2，BL2T，BL2B‧‧‧位元線
CC，CC1，CC2‧‧‧電容接觸塞
CP，CP1，CP2‧‧‧單元電容器
H1，H2‧‧‧位元線接觸孔
H3‧‧‧周邊接觸孔
K，K1，K2，KA，KB，KP‧‧‧活性範圍
S‧‧‧主面
SC‧‧‧周邊接觸塞
T1‧‧‧單元電晶體
T2‧‧‧電晶體
WL，WLA，WLB‧‧‧字元線
WT‧‧‧字元凹槽
圖1(a)係顯示經由本發明之實施形態的半導體裝置1之平面的構成圖，(b)係顯示半導體裝置1之電路構成圖，(c)係半導體裝置1之平面圖。
圖2(a)係對應於圖1(c)所示之B-B線的半導體裝置1之剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體的剖面圖。
圖3(a)係對應於圖1(c)所示之C-C線的半導體裝置1之剖面圖，(b)係對應於圖1(c)所示之D-D線的半導體裝置1之剖面圖。
圖4(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程 的剖面圖。
圖5係半導體裝置1之製造工程的平面圖。
圖6(a)係對應於圖1(c)之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖7(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖8(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖9(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖10(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之 感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖11係半導體裝置1之製造工程的平面圖。
圖12(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖13(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖14(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖15(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖16係半導體裝置1之製造工程的平面圖。
圖17(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖18(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖19(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖20(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖21係半導體裝置1之製造工程的平面圖。
圖22(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之 感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖23(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖24(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
圖25(a)係對應於圖1(c)所示之B-B線的半導體裝置1之製造工程的剖面圖，(b)係包含於圖1(c)所示之感測放大器5B之電晶體之製造工程的剖面圖，(c)係包含於圖1(c)所示之感測放大器5A之電晶體之製造工程的剖面圖。
以下，參照附加圖面的同時，對於本發明之理想的實施形態加以詳細說明。
首先，參照圖1(a)~(c)及圖2(a)~(c)同時，對於經由本發明之實施形態的半導體裝置1之構成加 以說明。然而，對於圖1(c)之記憶體單元範圍2B(後述)，係僅例示對應於圖1(a)所示之範圍A之部分的平面圖。另外，對於圖1(b)，係僅例示對應於一對之位元線對BL1T，BL1B(後述)之部分的電路構成之一部分。
有關本實施形態之半導體裝置1係例如為DRAM，如圖2(b)所示，具備具有主面S的半導體基板10。此半導體基板10係p型的矽單結晶者為最佳，但亦可為n型之矽單結晶或TFT矽基板等。對於半導體基板10之主面S係如圖1(a)所示，區劃有記憶體單元範圍2A~2C及周邊電路範圍3A，3B。
在此，對於圖1(a)係顯示3個記憶體單元2A~2C範圍與2個周邊電路範圍3A，3B，但含於實際之半導體裝置1之此等個數係不限於各3，2。在以下說明中未特別需要區別時，將記憶體單元範圍2A~2C總稱作記憶體單元範圍2，而將周邊電路範圍3A，3B總稱作周邊電路範圍3。
如圖1(a)所示，半導體裝置1係具有：於X方向(平行於主面S之方向，第1方向，位元線方向)，加以並設有複數之記憶體單元範圍2，於其間，加以配置有周邊電路範圍3之構成。
對於記憶體單元範圍2，係各沿著Y方向(平行於主面S，且與X方向垂直之方向，第2方向，字元線方向)而加以延設有複數之字元線WLA，WLB。然而，在以下說明中未特別需要區別時，將字元線WLA，WLB總 稱作字元線WL。
另外，對於記憶體單元範圍2，係各沿著X方向而加以延設有複數之位元線BL。各位元線BL係如圖2(b)所示，加以配置於主面S的上方。在各圖中，對於位元線BL的符號，附有「1T」「1B」「2T」「2B」之下標，但其中「1」「2」係顯示位元線BL與主面S之間的距離不同，而「T」「B」係顯示構成相補位元線之位元線對之一方及另一方。對於經由「1」「2」所示之距離的不同，之後另外加以詳細說明。
對於字元線WL與位元線BL之交點，係加以配置有記憶體單元4。各記憶體單元4係如圖1(b)所例示，具有N通道型之MOS電晶體T1(單元電晶體)，和單元電容器CP則以此順序，加以連接於對應之位元線BL與供給接地電位之電源配線之間的構成。單元電晶體之閘極電極係加以連接於對應之字元線WL。
對於周邊電路範圍3A係如圖1(a)所示，加以配置有複數之感測放大器5A。同樣地，對於周邊電路範圍3B係加以配置有複數之感測放大器5B。然而，在以下說明中未特別需要區別時，將感測放大器5A，5B稱作感測放大器5。
各感測放大器5係如圖1(b)所例示，具有於構成相補位元線之2條的位元線BL之間，加以連接有正交所構成之一對的CMOS反相器的構成。2條的位元線BL之一方係加以連接於一對之CMOS反相器之一方的控 制端子，而2條的位元線BL之另一方係加以連接於一對CMOS反相器之另一方的控制端子。感測放大器5係另外，由包含加以連接於CMOS反相器與供給有電源電位VARY之電源配線之間的P通道型之MOS電晶體，和加以連接於CMOS反相器與供給有接地電位之電源配線之間的N通道型之MOS電晶體而加以構成。此等電晶體的開啟關閉狀態，係各經由感測信號SAP，SAN而加以控制。然而，顯示剖面於圖2(c)之電晶體係對應於圖1(b)所示之電晶體T2(構成一對之CMOS反相器之一方的N通道型之MOS電晶體)。
以下，對於半導體裝置1之構造，詳細加以說明。在以下中，首先，最初參照圖1(c)、圖2(b)、及圖3(a)(b)同時，對於記憶體單元範圍2內之構造加以說明，之後，參照圖1(a)(c)及圖2(a)(c)同時，對於周邊電路範圍3內之構造加以說明。
首先，關於記憶體單元範圍2內之構造，如圖1(c)及圖2(b)所示，對於半導體基板10之主面S，係於記憶體單元範圍2內，埋入有區劃複數之活性範圍K之元件分離用絕緣膜11。各活性範圍K之平面的形狀係如圖1(c)所示，作為經由沿著Y方向的2邊，和對於X方向而言作為特定角度傾斜而成之2邊所圍繞之平行四邊形為最佳，但例如，作為此平行四邊形之4個角為圓潤所成之長橢圓形亦可。複數之活性範圍K係如圖1 (c)所示，沿著各X方向及Y方向而加以配置成矩陣狀。X方向及Y方向之間隔係各作為等間距。然而，Y方向之間隔係作為與沿著活性範圍K之Y方向的邊長度同一亦可，而亦可作為較其短者。對於經由元件分離用絕緣膜11所區劃之複數的活性範圍K，係如圖3(a)(b)所示，包含有鄰接於Y方向之活性範圍K1，K2(第1及第2活性範圍)。
對於各活性範圍K係對應有2個單元電晶體T1，字元線WLA，WLB則作為各自的控制電極而發揮機能。各字元線WL係如圖2(b)所示，經由於沿著Y方向而加以延設於主面S之字元凹槽WT內，藉由閘極絕緣膜12(第1閘極絕緣膜)而加以埋入之導體膜(單元閘極金屬)所構成。然而，各字元線WL的膜厚係作為字元凹槽WT之高度的約1/2者為最佳。
如圖2(b)所示，在各活性範圍K中，於各對應之2條之字元線WLA，WLB與元件分離用絕緣膜11之間，加以配置有不純物擴散層13之同時，於對應之2條之字元線WLA，WLB之間，加以配置有不純物擴散層14。不純物擴散層13，14係均加以形成於半導體基板10內部的主面S之附近範圍，鄰接於各對應之字元凹槽WT的側面。當更具體地說明時，對應於字元線WLA之不純物擴散層13係加以設置於半導體基板10內之主面S的附近範圍之中，鄰接於埋入有字元線WLA之字元凹槽WT的X方向之一方側面的範圍。另外，對應於字元線WLB 之不純物擴散層13係加以設置於半導體基板10內之主面S的附近範圍之中，鄰接於埋入有字元線WLB之字元凹槽WT的X方向之另一方側面的範圍。不純物擴散層14係加以設置於半導體基板10內之主面S的附近範圍之中，鄰接於埋入有字元線WLA之字元凹槽WT的X方向之另一方側面，且鄰接於埋入有字元線WLB之字元凹槽WT的X方向之一方側面的範圍。
位置於各字元線WL之兩側的不純物擴散層13，14係各構成將其字元線WL作為閘極電極之單元電晶體T1之源極/汲極之一方及另一方。某個字元線WL被加以活性化之情況，於鄰接於半導體基板10內之其字元線WL的範圍，加以形成有連接對應之不純物擴散層13，14的通道範圍。經由此，對應之單元電晶體T1則成為開啟狀態。關於作為非活性之字元線WL係如此之通道範圍係未被加以形成，而對應之不純物擴散層13，14係成為相互加以絕緣之狀態。經由此，對應之單元電晶體T1則成為關閉狀態。
對於半導體裝置1之主面S，係如圖2(b)所示，從主面S側依序加以形成有層間絕緣膜22(第1絕緣膜)、層間絕緣膜28(第2絕緣膜)、層間絕緣膜34(第3絕緣膜)、停止膜42、層間絕緣膜43、層間絕緣膜54、及保護絕緣膜56。位元線BL及單元電容器CP係加以配置此等之層間絕緣膜的內部。
各位元線BL係沿著X方向加以延設，各共 通地加以連接於排列在X方向之複數的活性範圍K。對於各活性範圍K係對應有1條之位元線BL。對於加以設置於半導體裝置1之位元線BL，係包含有加以設置於層間絕緣膜22上面之位元線BL1(第1位元線)，和加以設置於層間絕緣膜28上面之位元線BL2(第2位元線)。層間絕緣膜28係較位元線BL1為厚加以形成，隨之，位元線BL1係成為加以埋設於層間絕緣膜28內部之狀態。另外，層間絕緣膜34係較位元線BL2為厚加以形成，隨之，位元線BL2係成為加以埋設於層間絕緣膜34內部之狀態。位元線BL1之上面係由覆蓋絕緣膜25所被覆，位元線BL1及覆蓋絕緣膜25之側面係由側壁絕緣膜26所被覆。另一方面，位元線BL2之上面係由覆蓋絕緣膜32所被覆，位元線BL2及覆蓋絕緣膜32之側面係由側壁絕緣膜33所被覆。
層間絕緣膜22之膜厚係如圖2(b)所示為L1。隨之，位元線BL1係從主面S於其法線方向，加以形成於L1(第1距離)之位置。另外，層間絕緣膜22，28之合計膜厚係如圖2(b)所示為L2。隨之，位元線BL2係從主面S於其法線方向，加以形成於L2(第2距離)之位置。然而，L2及L1係相互不同的值。
位元線BL1係經由貫通層間絕緣膜22之位元線接觸塞BC1，而與對應之不純物擴散層14加以電性連接。另一方面，位元線BL2係經由貫通層間絕緣膜22，28之位元線接觸塞BC2，而與對應之不純物擴散層14加 以電性連接。
對於以上的點，參照圖3(b)之同時，著眼於活性範圍K1，K2，再次進行說明時，對於活性範圍K1，K2，係各加以設置有不純物擴散層141，142(第1及第2不純物擴散層)。此等不純物擴散層141，142係鄰接於於同一之字元凹槽WT(圖1(c)所示，對應於夾持於C-C線與D-D線之字元線WLA之字元凹槽WT)之X方向的一方側面。
對於不純物擴散層141之上層，係加以設置有在下面與不純物擴散層141接觸，在上面與對應之位元線BL1接觸之位元線接觸塞BC1(第1位元線接觸塞)。隨之，不純物擴散層141係經由此位元線接觸塞BC1，而與對應之位元線BL1加以電性連接。另外，對於不純物擴散層142之上層，係加以設置有在下面與不純物擴散層142接觸，在上面與對應之位元線BL2接觸之位元線接觸塞BC2(第2位元線接觸塞)。隨之，不純物擴散層142係經由此位元線接觸塞BC2，而與對應之位元線BL2加以電性連接。
返回圖1(c)。如同圖所示，位元線BL1，BL2係從Y方向而視交互加以配置。隨之，在半導體裝置1中，係成為將鄰接於X方向之2個位元線BL，延設置於從主面S之距離相互不同之位置者。如以另外的說法，對於鄰接於X方向之2個位元線BL之間係有L2-L1之高低差(參照圖2(b))。經由此，在半導體裝置1中，比較於 將鄰接於X方向之2個位元線BL，延設置於從主面S之距離相互相同之位置之情況，降低了位元線電容。
單元電容器CP係對於1個不純物擴散層13加以設置1個。各單元電容器CP係如圖2(b)所示，經由加以設置於貫通停止膜42及層間絕緣膜43之缸孔內之有底圓筒狀之下部電極50，和被覆下部電極50之內表面及層間絕緣膜43之上面的電容絕緣膜51，和埋入在下部電極50之內部之同時，藉由電容絕緣膜51而被覆層間絕緣膜43之上面的上部電極52所加以構成。也就是，各單元電容器CP係具有缸構造，但取代此而亦可採用其他構造，例如，王冠構造之單元電容器者。下部電極50係加以設置於各單元電容器CP，電容絕緣膜51及上部電極52係加以共通設置於各單元電容器CP。上部電極52之上面係經由層間絕緣膜54而加以被覆。各下部電極50係經由貫通層間絕緣膜22，28，34之電容接觸塞CC，與對應之不純物擴散層13加以電性連接。
對於以上的點，參照圖3(a)之同時，著眼於活性範圍K1，K2，再次進行說明時，對於活性範圍K1，K2，係各加以設置有不純物擴散層131，132(第3及第4不純物擴散層)。此等不純物擴散層131，132係鄰接於同一之字元凹槽WT(圖1(c)所示，對應於夾持於C-C線與D-D線之字元線WLA之字元凹槽WT)之X方向的另一方側面。
對於不純物擴散層131係對應有具有下部電極 501(第1下部電極)之單元電容器CP1(第1單元電容器)。另一方面，對於不純物擴散層132係對應有具有下部電極502(第2下部電極)之單元電容器CP2(第2單元電容器)。
對於不純物擴散層131之上層，係加以設置有在下面與不純物擴散層131接觸，在上面與對應之下部電極501接觸之電容接觸塞CC1(第1電容接觸塞)。隨之，不純物擴散層131係經由此電容接觸塞CC1，而與對應之單元電容器CP1加以電性連接。另外，對於不純物擴散層132之上層，係加以設置有在下面與不純物擴散層132接觸，在上面與對應之下部電極502接觸之電容接觸塞CC2(第2電容接觸塞)。隨之，不純物擴散層132係經由此電容接觸塞CC2，而與對應之單元電容器CP2加以電性連接。
接著，對於周邊電路範圍3內之構造加以說明。如圖1(c)及圖2(b)所示，對於周邊電路範圍3，係從鄰接之記憶體單元範圍2加以延設有位元線BL。各位元線BL係如上述，各加以連接於對應之感測放大器5。
呈從圖1(a)(c)所理解地，對於1個周邊電路範圍3，係僅加以延設有位元線BL1，BL2之中之任一方。例如，對於加以配置於記憶體單元範圍2B，2C之間的周邊電路範圍3A，係從記憶體單元範圍2B加以延設有位元線BL1之同時，從記憶體單元範圍2C加以延設有位元線BL1B。另外，對於加以配置於記憶體單元範圍 2A，2B之間的周邊電路範圍3B，係從記憶體單元範圍2A加以延設有位元線BL2T之同時，從記憶體單元範圍2B加以延設有位元線BL2B。
首先，著眼於加以延設有位元線BL1T之周邊電路範圍3A內之感測放大器5A時，如圖2(c)所示，構成感測放大器5A之電晶體(周邊電晶體)之中的一個係具有於經由元件分離用絕緣膜11所區劃之活性範圍KP之一端及另一端，各加以配置有不純物擴散層27，於其間未加以注入有不純物之主面S露出之構造。
活性範圍KP內之主面S的露出部分係藉由閘極絕緣膜20，由導體膜21及位元線BL1T所被覆。其中位元線BL1T係從鄰接之記憶體單元範圍2B加以延設者。另一方面，導體膜21係在半導體裝置1之製造工程中，為了吸收產生於記憶體單元範圍2與周邊電路範圍3之間的階差，所形成之構成。位元線BL1T之上面係以和記憶體單元範圍2內相同之覆蓋絕緣膜25所被覆。另外，被覆位元線BL1T及覆蓋絕緣膜25之側面的側壁絕緣膜26係在周邊電路範圍3A中，亦被覆導體膜21之側面。
經由以上的構成，加以構成有將位元線BL1T作為閘極電極，而將2個不純物擴散層27各作為源極/汲極之一方及另一方的周邊電晶體(第1周邊電晶體)。
對於在周邊電路範圍3A主面S，係從主面S側依序加以形成有閘極絕緣膜20(第2閘極絕緣膜)、 層間絕緣膜28(第2絕緣膜)、層間絕緣膜34(第3絕緣膜)、停止膜42、層間絕緣膜43、層間絕緣膜54、及保護絕緣膜56。此構成係當與記憶體單元範圍2作比較時，在取代層間絕緣膜22而加以形成閘極絕緣膜20的點為不同。
各不純物擴散層27係各經由貫通閘極絕緣膜20及層間絕緣膜28，34之接觸塞40，加以連接於形成於層間絕緣膜34上面之配線41。配線41之一部分係如圖2(c)所例示地，經由貫通停止膜42及層間絕緣膜43，54之接觸塞53，又加以連接於形成於層間絕緣膜54上面之配線55。配線55之上面係經由保護絕緣膜56而加以被覆。
接著，著眼於加以延設有位元線BL2B之周邊電路範圍3B內之感測放大器5B。呈從圖2(a)及圖2(c)所理解地，在構成感測放大器5B之電晶體，和構成感測放大器5A之電晶體中，僅閘極電極之構成不同，而在其他的點係兩者具有同一之構成。在以下著眼於不同點而加以說明。
加以配置於周邊電路範圍3B內之活性範圍KP內之主面S的露出部分係藉由閘極絕緣膜20(第3閘極絕緣膜)，由導體膜21，24所成之導電性之構造體加以被覆。導體膜21係亦加以設置於周邊電路範圍3A之階差吸收用之導體膜。經由此，對於周邊電路範圍3B內，係加以構成有將此構造體作為閘極電極之周邊電晶體(第2周 邊電晶體)。此構造體係加以設置於各活性範圍KP。
導體膜24之上面係以和位元線BL1相同之覆蓋絕緣膜25所被覆，導體膜21，24及覆蓋絕緣膜25之側面，係由亦被覆位元線BL1之側面的側壁絕緣膜26所被覆。如此，使用與位元線BL1共通之覆蓋絕緣膜25及側壁絕緣膜26之情況係為了同時形成導體膜24與位元線BL1。對於此點之詳細係在之後，在說明半導體裝置1之製造方法時加以說明。
對於導體膜24之上層，係加以設置有貫通覆蓋絕緣膜25及層間絕緣膜28之周邊接觸塞SC。此周邊接觸塞SC係呈在下面與導體膜24接觸，而在上面，與延設於周邊電路範圍3B之位元線BL2B接觸地加以配置。隨之，位元線BL2B與導體膜21，24係電性一體，其結果，可做為經由位元線BL2B之電位而控制第2周邊電晶體之開啟關閉狀態者。
如以上說明，如根據經由本實施形態之半導體裝置1，因將鄰接於X方向之2個位元線BL，延設於從主面S的距離相互不同之位置之故，比較於將2個位元線BL，延設於從主面S的距離相互相同之位置之情況，可降低位元線電容。隨之，成為可提升讀出記憶於記憶體單元4之資料之動作(讀出動作)的檢測感應度者。
另外，對於延設有位元線BL2之周邊電路範圍3，係因作為呈設置周邊接觸塞SC之故，不僅加以配置於相對接近於主面S之位置的位元線BL1，而對於相對 性地加以配置於從主面S遠離之位置的位元線BL2，亦成為可連接感測放大器5與位元線BL者。
接著，對於經由本實施形態之半導體裝置1之製造方法加以說明。
首先，最初如圖4(a)~(c)所示地，使用STI(Shallow Trench Isolation)形成法，於p型之單結晶矽所成之半導體基板10的主面S，埋入元件分離用絕緣膜11。如此作為而埋入之元件分離用絕緣膜11係成為經由STI形成法的元件分離範圍，於半導體基板10的主面S，區劃上述之活性範圍K，KP。之後，經由根據離子注入法而注入不純物離子於活性範圍K之時，之後形成成為不純物擴散層13，14之不純物擴散層。
然而，如圖4(b)所示之活性範圍KA(第1活性範圍)及活性範圍KB(第2活性範圍)係均為活性範圍K。下附文字「A」之下標係顯示對應於位元線BL1之構成，而下附文字「B」之下標係顯示對應於位元線BL2之構成。在以下說明中，經由附上與此同樣的下標之時，有著明示性區別對應於各位元線BL1，BL2之構成的情況。
接著，使用埋入字元線形成法，埋入字元線WL於半導體基板10之主面S。具體而言，首先，最初經由光微影法及蝕刻法，於主面S形成長的字元凹槽WT於Y方向。經由此，加以分割有形成於活性範圍K之不純物擴散層，成為不純物擴散層13，14。接著，將被覆此字元凹槽WT內表面之矽氧化膜的閘極絕緣膜12，例如經由 熱氧化而形成，更且，經由將導電性材料成膜而回蝕其上面之時，於字元凹槽WT之下半程度，殘留導電性材料。如此作為所殘留之導電性材料則成為字元線WL。接著，於全面，將矽氧化膜成膜，呈僅殘留於字元凹槽WT內地進行蝕刻者，經由間隙絕緣膜15而充填字元凹槽WT之上半分。
接著，僅於周邊電路範圍3，形成矽氧化膜之閘極絕緣膜20，和階差吸收用的導體膜21(第1導體膜)。導體膜21係作為導電性之多晶矽膜者為佳。接著，於全面，將矽氧化膜之層間絕緣膜22(SiO光罩膜，第1絕緣膜)進行成膜。此等膜之膜厚係導體膜21的上面則呈構成與加以形成於記憶體單元範圍2之層間絕緣膜22之上面同一平面地設定者為佳。
接著，如圖5及圖6(a)~(c)所示，在塗佈光阻劑90於全面之後，經由光微影法與乾蝕刻法，而於光阻膜90，將位元線接觸孔H1開口。並且，經由將光阻膜90作為光罩而蝕刻層間絕緣膜22之時，於層間絕緣膜22，轉印位元線接觸孔H1。經由此，於位元線接觸孔H1之底面，露出有不純物擴散層14A(第1不純物擴散層)。
接著，在除去光阻膜90之後，如圖7(a)~(c)所示，經由CVD法而於全面，將導電性的多晶矽膜成膜。並且，由進行多晶矽膜之回蝕者，如圖8(a)~(c)所示，僅於位元線接觸孔H1之內部，殘留多晶矽膜。如此作為而殘存的多晶矽膜係成為上述之位元線接觸塞 BC1(第1位元線接觸塞)。然而，位元線接觸塞BC1係使用金屬膜而構成亦可。
接著，如圖9(a)~(c)所示，僅除去層間絕緣膜22之中形成於周邊電路範圍3之部分。並且，使用CVD法，如圖10(a)~(c)所示，於全面，依序將複合金屬膜所成之導體膜80(第2導體膜)，和矽氮化膜81成膜。然而，作為導體膜80，具體而言係使用鈦矽化物等之金屬矽化物膜，氮化鈦等之金屬氮化膜，鎢矽化物膜，鎢膜所成之層積金屬等者為最佳。
更且，將圖11及圖12(a)~(c)所示之光阻膜91，成膜於全面，使用光微影法與乾蝕刻法，將光阻膜91，圖案化成位元線BL1及導體膜24(參照圖2(a)~(c))之形狀。並且，經由將此光阻膜91作為光罩而蝕刻矽氮化膜81及導體膜80之時，轉印光阻膜91之圖案於位元線BL1及導體膜24。此時，對於導體膜21而言，亦同樣地轉印光阻膜91之圖案。經由此，如圖11及圖12(a)~(c)所示，導體膜80係成為位元線BL1(第1位元線)及導體膜24，矽氮化膜81係成為被覆此等上面之覆蓋絕緣膜25。
接著，在除去光阻膜91之後，使用CVD法，如圖13(a)~(c)所示，於全面，將矽氮化膜82，薄化加以成膜。接著，經由選擇性地回蝕此矽氮化膜82之時，如圖14(a)~(c)所示，形成被覆位元線BL1，導體膜24，及覆蓋絕緣膜25之側面的側壁絕緣膜26。
接著，將含有聚矽氨烷之塗佈膜，塗佈於全面，經由在氧化性環境中進行熱處理之時，使其聚矽氨烷改質成矽氧化膜。如此作為所得到之矽氧化膜係成為圖15(a)~(c)所示之層間絕緣膜28(第2絕緣膜)。層間絕緣膜28的膜厚係呈層間絕緣膜28之上面較覆蓋絕緣膜25之上面為高地設定。
接著，將圖16及圖17(a)~(c)所示之光阻膜92，成膜於全面，使用光微影法與乾蝕刻法，於光阻膜92，將位元線接觸孔H2及周邊接觸孔H3進行開口。並且，更加地，經由將光阻膜92作為光罩而蝕刻層間絕緣膜28，22及覆蓋絕緣膜25之時，於此等，轉印位元線接觸孔H2及周邊接觸孔H3。經由此，對於位元線接觸孔H2之底面係露出有不純物擴散層14B(第2不純物擴散層)，對於周邊接觸孔H3之底面係露出有導體膜24。
接著，在除去光阻膜92之後，如圖18(a)~(c)所示，經由CVD法而於全面，將導電性的多晶矽膜成膜。並且，由進行多晶矽膜之回蝕者，如圖19(a)~(c)所示，僅於位元線接觸孔H2及周邊接觸孔H3之內部，殘留多晶矽膜。殘存於位元線接觸孔H2內之多晶矽膜係成為位元線接觸塞BC2(第2位元線接觸塞)，和殘存於周邊接觸孔H3內之多晶矽膜係成為周邊接觸塞SC。然而，對於位元線接觸塞BC2及周邊接觸塞SC，亦與位元線接觸塞BC1同樣，使用金屬膜而構成亦可。
接著，，使用CVD法，如圖20(a)~(c)所 示，於全面，依序將複合金屬膜所成之導體膜83，和矽氮化膜84成膜。然而，作為導體膜83，具體而言係使用鈦矽化物等之金屬矽化物膜，氮化鈦等之金屬氮化膜，鎢矽化物膜，鎢膜所成之層積金屬等者為最佳。
更且，將圖21及圖22(a)~(c)所示之光阻膜93，成膜於全面，使用光微影法與乾蝕刻法，將光阻膜93，圖案化成位元線BL2(參照圖2(a)(b))之形狀。並且，經由將此光阻膜93作為光罩而蝕刻矽氮化膜84及導體膜83之時，於此等，轉印光阻膜93之圖案。經由此，如圖21及圖22(a)~(c)所示，導體膜83係成為位元線BL2(第2位元線)，矽氮化膜84係成為被覆位元線BL2上面之覆蓋絕緣膜32。
接著，在除去光阻膜93之後，使用CVD法，如圖23(a)~(c)所示，於全面，將矽氮化膜85，薄化加以成膜。接著，經由選擇性地回蝕此矽氮化膜85之時，如圖24(a)~(c)所示，形成被覆位元線BL2及覆蓋絕緣膜32之側面的側壁絕緣膜33。
接著，將含有聚矽氨烷之塗佈膜，塗佈於全面，經由在氧化性環境中進行熱處理之時，使其聚矽氨烷改質成矽氧化膜。如此作為所得到之矽氧化膜係成為圖25(a)~(c)所示之層間絕緣膜34。層間絕緣膜34的膜厚係呈層間絕緣膜34之上面較覆蓋絕緣膜32之上面為高地設定。
經由至此為止之工程，位元線BL1，BL2則 完成。之後，形成圖2(a)~(c)等所示之電容接觸塞CC及接觸塞40，更且，經由依序成配線41、停止膜42、層間絕緣膜43、下部電極50、電容絕緣膜51、上部電極52、層間絕緣膜54、接觸塞53、配線55、保護絕緣膜56之時，半導體裝置1則完成。然而，周邊電路範圍3之不純物擴散層27係將為了埋入接觸塞40之貫穿孔設置於層間絕緣膜34，28等之後，經由通過此貫穿孔而於半導體基板10表面，注入不純物離子而形成者為最佳。
如以上說明，如根據經由本實施形態之半導體裝置1之製造方法，可將鄰接於X方向之2個位元線BL，延設於從主面S之距離相互不同之位置者。經由此，比較於將此等2個位元線BL，延設於從主面S之距離相互相同之位置之情況，因可降低位元線電容之故，成為可提升讀出記憶於記憶體單元4之資料的動作(讀出動作)之檢測感應度者。
另外，對於延設有位元線BL2之周邊電路範圍3，係因成為可設置周邊接觸塞SC之故，不僅加以配置於相對接近於主面S之位置的位元線BL1，而對於相對性地加以配置於從主面S遠離之位置的位元線BL2，亦成為可連接感測放大器5與位元線BL者。
以上，對於本發明之理想實施形態已說明過，但本發明係並不限定於上述實施形態，而在不脫離本發明之內容的範圍可做種種變更，當然此等亦包含於本發明之範圍內者。
2B‧‧‧記憶體單元範圍
3A，3B‧‧‧周邊電路範圍
10‧‧‧半導體基板
11‧‧‧元件分離用絕緣膜
12‧‧‧閘極絕緣膜
13，14，27‧‧‧不純物擴散層
15‧‧‧間隙絕緣膜
20‧‧‧閘極絕緣膜
21，24‧‧‧導體膜
22，28，34，43，54‧‧‧層間絕緣膜
25，32‧‧‧覆蓋絕緣膜
26，33‧‧‧側壁絕緣膜
40，53‧‧‧接觸塞
41，55‧‧‧配線
42‧‧‧停止膜
50‧‧‧下部電極
51‧‧‧電容絕緣膜
52‧‧‧上部電極
56‧‧‧保護絕緣膜
BC1，BC2‧‧‧位元線接觸塞
BL1T，BL2B‧‧‧位元線
CC‧‧‧電容接觸塞
CP‧‧‧單元電容器
K，KP‧‧‧活性範圍
S‧‧‧主面
SC‧‧‧周邊接觸塞
L1、L2‧‧‧距離
WLA，WLB‧‧‧字元線
WT‧‧‧字元凹槽

Claims (17)

  1. 一種半導體裝置，其特徵為具備：具有主面之半導體基板，和各從前述主面至該主面之法線方向，於第1距離之位置，沿著平行於前述主面之第1方向所延設之複數之第1位元線，和各從前述主面至該主面之法線方向，於第2距離之位置，沿著前述第1方向所延設之複數之第2位元線，前述第1距離及第2距離係相互不同，前述複數之第1位元線及前述複數之第2位元線係平行於前述主面，且從與前述第1方向垂直之第2方向而視，交互地加以配置者。
  2. 如申請專利範圍第1項記載之半導體裝置，其特徵為更具備：將包含鄰接於前述第2方向之第1及第2活性範圍的複數之活性範圍，區劃於前述主面之元件分離用絕緣膜，和於前述主面，沿著前述第2方向所延設之字元凹槽，和於前述字元凹槽，隔著第1閘極絕緣膜而埋入之字元線，和加以設置於前述第1活性範圍之中，鄰接於前述字元凹槽之前述第1方向之一方側面的範圍之第1不純物擴散層，和加以設置於前述第2活性範圍之中，鄰接於前述字 元凹槽之前述第1方向之一方側面的範圍之第2不純物擴散層，和加以配置於前述主面與前述複數之第1位元線之下面之間的第1絕緣膜，和加以配置於前述第1絕緣膜之上面與前述複數之第2位元線之下面之間的第2絕緣膜，和貫通前述第1絕緣膜，具有接觸於前述第1不純物擴散層之下面與接觸於前述第1位元線之上面的第1位元線接觸塞，和貫通前述第1及第2絕緣膜，具有接觸於前述第1不純物擴散層之下面與接觸於前述第1位元線之上面的第2位元線接觸塞者。
  3. 如申請專利範圍第2項記載之半導體裝置，其特徵為更具備：加以設置於前述第1活性範圍之中，鄰接於前述字元凹槽之前述第1方向之另一方側面的範圍之第3不純物擴散層，和加以設置於前述第2活性範圍之中，鄰接於前述字元凹槽之前述第1方向之另一方側面的範圍之第4不純物擴散層，和具有第1下部電極之第1單元電容器，和具有第2下部電極之第2單元電容器，和具有接觸於前述第3不純物擴散層之下面與接觸於前述第1下部電極之上面的第1電容接觸塞，和具有接觸於前述第4不純物擴散層之下面與接觸於 前述第2下部電極之上面的第2電容接觸塞。
  4. 如申請專利範圍第3項記載之半導體裝置，其特徵為更具備：加以形成於前述第2絕緣膜之上面的第3絕緣膜，前述第1及第2下部電極係各加以形成於前述第3絕緣膜之上面，前述第1及第2電容接觸塞係各貫通前述第1乃至第3絕緣膜而加以設置。
  5. 如申請專利範圍第1項記載之半導體裝置，其特徵為更具備：將前述複數之第1位元線之中的一個，作為閘極電極之第1周邊電晶體。
  6. 如申請專利範圍第5項記載之半導體裝置，其特徵為前述第1周邊電晶體係由包含加以形成於閘極電極之前述第1位元線與前述主面之間的第2閘極絕緣膜而加以構成。
  7. 如申請專利範圍第1項乃至第6項任一項記載之半導體裝置，其特徵為更具備：於前述主面，將隔著第3閘極絕緣膜所形成之導體膜，作為閘極電極之第2周邊電晶體，和加以設置於前述第2絕緣膜，具有接觸於前述導體膜之下面與接觸於前述複數之第2位元線之中之一個之上面之周邊接觸塞。
  8. 一種半導體裝置，其特徵為具備：具有主面之半導體基板， 和形成於前述主面之第1絕緣膜，和於前述第1絕緣膜之上面，沿著平行於前述主面之第1方向所延設之複數的第1位元線，和於前述第1絕緣膜之上面，較前述複數之第1位元線為厚地加以形成之第2絕緣膜，和於前述第2絕緣膜之上面，沿著前述第1方向所延設之複數之第2位元線，前述複數之第1位元線及前述複數之第2位元線係平行於前述主面，且從與前述第1方向垂直之第2方向而視，交互地加以配置者。
  9. 如申請專利範圍第8項記載之半導體裝置，其特徵為更具備：將包含鄰接於前述第2方向之第1及第2活性範圍的複數之活性範圍，區劃於前述主面之元件分離用絕緣膜，和於前述主面，沿著前述第2方向所延設之字元凹槽，和於前述字元凹槽，隔著第1閘極絕緣膜而埋入之字元線，和加以設置於前述第1活性範圍之中，鄰接於前述字元凹槽之前述第1方向之一方側面的範圍之第1不純物擴散層，和加以設置於前述第2活性範圍之中，鄰接於前述字元凹槽之前述第1方向之一方側面的範圍之第2不純物擴散層， 和貫通前述第1絕緣膜，具有接觸於前述第1不純物擴散層之下面與接觸於前述第1位元線之上面的第1位元線接觸塞，和貫通前述第1及第2絕緣膜，具有接觸於前述第1不純物擴散層之下面與接觸於前述第1位元線之上面的第2位元線接觸塞者。
  10. 如申請專利範圍第8項記載之半導體裝置，其特徵為更具備：於前述第2絕緣膜之上面，較前述複數之第2位元線為厚地加以形成之第3絕緣膜，和加以設置於前述第1活性範圍之中，鄰接於前述字元凹槽之前述第1方向之另一方側面的範圍之第3不純物擴散層，和加以設置於前述第2活性範圍之中，鄰接於前述字元凹槽之前述第1方向之另一方側面的範圍之第4不純物擴散層，和具有加以形成於前述第3絕緣膜之上面的第1下部電極之第1單元電容器，和具有加以形成於前述第3絕緣膜之上面的第2下部電極之第2單元電容器，和貫通前述第1乃至第3絕緣膜，具有接觸於前述第3不純物擴散層之下面與接觸於前述第1下部電極之上面的第1電容接觸塞，和貫通前述第1乃至第3絕緣膜，具有接觸於前述第4不純物擴散層之下面與接觸於前述第2下部電極之上面 的第2電容接觸塞。
  11. 如申請專利範圍第8項記載之半導體裝置，其特徵為更具備：將前述複數之第1位元線之中的一個，作為閘極電極之第1周邊電晶體。
  12. 如申請專利範圍第11項記載之半導體裝置，其特徵為前述第1周邊電晶體係由包含加以形成於閘極電極之前述第1位元線與前述主面之間的第2閘極絕緣膜而加以構成。
  13. 如申請專利範圍第8項乃至第12項任一項記載之半導體裝置，其特徵為更具備：於前述主面，將隔著第3閘極絕緣膜所形成之導體膜，作為閘極電極之第2周邊電晶體，和加以設置於前述第2絕緣膜，具有接觸於前述導體膜之下面與接觸於前述複數之第2位元線之中之一個之上面之周邊接觸塞。
  14. 一種半導體裝置之製造方法，其特徵為具備：埋入區劃包含鄰接之第1及第2活性範圍之複數的活性範圍之元件分離用絕緣膜於半導體基板之主面的工程，和埋入複數之字元線於前述主面之工程，和於前述第1活性範圍之中，與前述複數之字元線之中的一個鄰接之位置，形成第1不純物擴散層之同時，於前述第2活性範圍之中，與前述複數之字元線之中的一個鄰接之位置，形成第2不純物擴散層之工程，和形成被覆前述主面之第1絕緣膜之工程， 和貫通前述第1絕緣膜，形成在下面接觸於前述第1不純物擴散層之第1位元線接觸塞之工程，和呈與前述第1位元線接觸塞之上面接觸，於前述第1絕緣膜之上面，形成沿著平行於前述主面之第1方向而延伸之第1位元線的工程，和以被覆前述第1位元線的膜厚，於前述第1絕緣膜上面，形成第2絕緣膜之工程，和形成貫通前述第1及第2絕緣膜之第2位元線接觸塞之工程，和呈與前述第2位元線接觸塞之上面接觸，於前述第2絕緣膜之上面，形成沿著前述第1方向而延伸之第2位元線的工程。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，更具備：在形成前述第1絕緣膜之前的階段，於加以設置於前述半導體基板之主面的一部分之周邊電路範圍，形成閘極絕緣膜及第1導體膜之工程，形成前述第1位元線之工程係具有：將第2導體膜成膜之工程，和圖案化前述第1及第2導體膜之工程。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，各前述第1絕緣膜，前述閘極絕緣膜，及前述第1導體膜之膜厚係前述第1導體膜之上面，和前述主面之中，在前述周邊電路範圍以外之範圍的第1絕緣膜之上面呈構成同一的平面地加以設定者。
  17. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，更加具備：在形成前述第2絕緣膜後，形成在下面與前述第2導體膜接觸之周邊接觸塞之工程，前述第2位元線係呈與前述周邊接觸塞的上面接觸地加以形成者。
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