JP2009088134A - 半導体装置、半導体装置の製造方法並びにデータ処理システム - Google Patents

半導体装置、半導体装置の製造方法並びにデータ処理システム Download PDF

Info

Publication number
JP2009088134A
JP2009088134A JP2007254172A JP2007254172A JP2009088134A JP 2009088134 A JP2009088134 A JP 2009088134A JP 2007254172 A JP2007254172 A JP 2007254172A JP 2007254172 A JP2007254172 A JP 2007254172A JP 2009088134 A JP2009088134 A JP 2009088134A
Authority
JP
Japan
Prior art keywords
pillar
semiconductor device
gate
gate electrode
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2007254172A
Other languages
English (en)
Other versions
JP2009088134A5 (ja
Inventor
Yoshihiro Takaishi
芳宏 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007254172A priority Critical patent/JP2009088134A/ja
Priority to US12/238,593 priority patent/US8154076B2/en
Publication of JP2009088134A publication Critical patent/JP2009088134A/ja
Priority to US13/253,408 priority patent/US8415741B2/en
Publication of JP2009088134A5 publication Critical patent/JP2009088134A5/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Abstract

【課題】特別なプロセス、構造、工程を必要とせずに各種使用電圧に対応することのできる縦型ＳＧＴ構造を備えた半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、同一基板上に高耐圧トランジスタと低耐圧トランジスタとを混載してなる半導体装置であって、低耐圧トランジスタは、基板１上に立設された半導体の基柱５と、基柱５の外周面に設けられたゲート電極１１と、基柱５の上下に設けられたソース拡散層１６及びドレイン拡散層９と、を備えた単一の単位トランジスタ５０によって形成され、高耐圧トランジスタは、低耐圧トランジスタを構成する単位トランジスタ５０の基柱５の高さと同じ高さの半導体の基柱５を有する複数の単位トランジスタ５０のソース拡散層１６とドレイン拡散層９を直列に接続し、且つ複数の単位トランジスタ５０のゲート電極１１同士を電気的に接続することによって形成されている。
【選択図】図１

Description

本発明は、縦型ＳＧＴ（Surround Gate Transistor）構造を有する半導体装置、半導体装置の製造方法、並びに本発明に基づく半導体装置を含むデータ処理システムに関するものである。
半導体装置の高集積化・高性能化は、大部分はトランジスタの微細化によって達成されている。近年、トランジスタの単純な微細化が困難になってきている。トランジスタのゲート長Ｌが極端に短くなると、短チャネル効果の影響が大きくなり、しきい値電圧の制御が困難になる。またＳ値が大きくなり、トランジスタのオフ時の電流低減の観点から、より高いしきい値電圧が必要になる。Ｓ値の増加によるしきい値電圧の増大は、低電圧での動作を必要とする半導体装置の実現を困難とする。短チャネル効果低減の手段としては、トランジスタのソース・ドレインの拡散層を浅く形成する方法があるが、ソース・ドレイン抵抗の増加による電流の低減、またＤＲＡＭのセルトランジスタに関しては、浅い拡散層では接合リークが増加してＤＲＡＭのリフレッシュ特性を悪化させる問題点がある。今までの平面的なＭＯＳトランジスタの微細化のみでは今後の半導体装置の高性能化の達成は困難である。
近年、このトランジスタの微細化の対策として、３次元構造のトランジスタの検討がなされている。図５５は特許文献１に示された縦型ＳＧＴ（Surround Gate Transistor）構造を有する３次元トランジスタの一例である。この３次元トランジスタは、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるトランジスタである。図５５において、半導体基板１０１は柱状の半導体層（シリコンピラー）を有しており、その柱の周囲にはゲート絶縁膜１０５を介してゲート電極１０２が設けられている。柱の下部の横側にはドレイン領域１０３が設けられ、柱の上部にはソース領域１０４が設けられている。符号１０９はドレイン電極であり、ソース電極１０６は絶縁膜１０７を介してソース領域１０４に接続されＭＩＳキャパシタを形成している。なお、符号１１０、１１１は素子分離の為のチャネルストッパ及びフィールド絶縁膜であり、符号１０８はソース領域１０４及びドレイン領域１０３とソース電極１０６及びドレイン電極１０９とを絶縁するための絶縁膜である。
この構造はトランジスタの占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの占有面積の増加がない。そのため、トランジスタの占有面積を大きくしなくても短チャネル効果が抑制できる。またチャネル部の完全空乏化が可能となり、良好なＳ値および大きなドレイン電流が得られるという利点を有している。また柱状のチャネル部の全周に渡ってゲート電極が形成（覆う）されており、ソース・ドレイン以外の外的要因がなくなり、チャネルの電位をゲート電極で効果的に制御可能となる。
特開平５−１３６３７４号公報
半導体装置において、使用する電圧は一般的に数種類ある。例えばＤＲＡＭの場合、まず電源電圧で周辺の一般的なトランジスタは動作する。現在の一般的なＤＲＡＭ製品の場合は１．８Ｖである。セルアレイ部のトランジスタに関しては、セルトランジスタのリーク電流およびアレイ内の動作による消費電流などを考慮して、動作電圧を下げる。電源電圧が１．８Ｖなら、セルトランジスタおよびそのデジット（ビット）線に接続するセンスアンプ等のトランジスタなどは１．０〜１．２Ｖ程度の動作電圧で動作する。
セルトランジスタのゲートに印加する電圧は、セル容量に電荷を十分書き込まなければならず、またソース電位が固定でないため、十分高い電圧が必要である。セルトランジスタの特性にも依存するが、目安としてはしきい値＋１．５Ｖ程度の電圧が必要であり、現在一般的なＤＲＡＭでは、ゲート電圧は３．０Ｖ程度必要となる。このため、セルトランジスタのワード線（ゲート電極）に繋がるワード線を制御するトランジスタは３．０Ｖ程度の電圧で動作する必要がある。
また製品にはアンチヒューズが配置されている。アンチヒューズを使用することにより、製品の歩留まりが飛躍的に向上する。このアンチヒューズは電気的に絶縁膜を破壊することにより制御しているのが一般的である。この絶縁膜を破壊するために高電圧が必要であり、現状では５〜６Ｖで絶縁膜を破壊している。絶縁膜を破壊するために、アンチヒューズを制御しているトランジスタは、この高電圧に対して安定的に動作しなければならない。つまり最低６Ｖ程度の耐圧が必要となる。以上に挙げたように、ＤＲＡＭの場合１Ｖ〜６Ｖ程度までのいくつかの電圧で動作しなければならない。
一般的な平面型トランジスタを用いた場合、各種使用電圧に対応するために、ゲート絶縁膜を２種類以上にしつつ、ソース・ドレインの不純物プロファイルを変更し、ゲート長を変更している。特に３〜６Ｖなど高圧の電圧が掛かる場合はソース・ドレイン間の耐圧が必要なため、ゲート長の長いトランジスタが必要になる。
３次元構造のシリコンピラーを用いたトランジスタの場合、平面型トランジスタのゲート長に対応するソースとドレインの間隔を決めるものは、シリコンピラーの高さとなる。つまり高電圧に対応するためには、ピラー高さを高くする必要がある。すべてのピラーを高耐圧のトランジスタにあわせて高くすると、低電圧動作のトランジスタに関しては、特性が大幅に劣化する。つまり電気的耐圧を考え、また電気的特性を満たすためには、電圧に応じてピラー高さを変える必要がある。ピラー高さを何種類か同一デバイス上に作るためには、それぞれの高さを別々に作る必要があり、プロセスがかなり複雑になり、半導体装置のコストも増加する。
本発明はこのような事情に鑑みてなされたものであって、特別なプロセス、構造、工程を必要とせずに各種使用電圧に対応することのできる縦型ＳＧＴ（Surround Gate Transistor）構造を備えた半導体装置とその製造方法、並びにデータ処理システムを提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置は、同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置であって、前記低耐圧トランジスタは、基板上に立設された半導体の基柱と、前記基柱の外周面に設けられたゲート電極と、前記基柱の上下に設けられたソース拡散層及びドレイン拡散層と、を備えた単一の単位トランジスタによって形成され、前記高耐圧トランジスタは、前記低耐圧トランジスタを構成する単位トランジスタの基柱の高さと同じ高さの半導体の基柱を有する複数の単位トランジスタのソース拡散層とドレイン拡散層を直列に接続し、且つ前記複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成されていることを特徴とする。この構成によれば、高耐圧トランジスタのチャネル部が、互いに直列に接続された複数の基柱によって形成されるため、ソース・ドレイン間のチャネル長が実質的に基柱の高さの複数倍となり、単一の基柱でチャネル部を形成するトランジスタに比べて高耐圧なトランジスタが実現される。この場合、高耐圧トランジスタと低耐圧トランジスタは同一高さの半導体の基柱によって形成されるため、基柱の高さをトランジスタ毎に変える必要がなく、製造工程が簡単となる。
本発明においては、単位トランジスタの基柱の太さは、完全空乏化が可能な太さであることが望ましい。この構成によれば、良好なＳ値と大きなドレイン電流を得ることができる。なお、完全空乏化の条件は、チャネル部不純物濃度、ゲートに印加する電圧、ソース・ドレインに印加する電圧、ソース・ドレインの不純物濃度にも依存するが、ソース・ドレイン間の距離を決定する基柱の高さの２倍以下の太さであることが、完全空乏化が可能な基柱の太さの目安である。１つの基柱の太さ（基板に平行な面で切った断面の大きさ）を完全空乏化が可能な大きさにまで小さくすることで、完全空乏化型のトランジスタの特性を維持しつつ、良好なＳ値と大きなドレイン電流を得ることができる。
本発明においては、前記基柱の周囲に露出した基板の表面に絶縁膜が形成され、前記絶縁膜の下に前記ドレイン拡散層が形成され、前記ゲート電極と前記ドレイン拡散層とが前記絶縁膜によって電気的に絶縁されていることが望ましい。この構成によれば、ゲート電極とドレイン拡散層との電気的短絡を確実に防止することができる。
本発明においては、前記高耐圧トランジスタを構成する複数の単位トランジスタのドレイン拡散層は、前記複数の単位トランジスタを各々区画する素子分離溝によって電気的に絶縁されていることが望ましい。この構成によれば、ドレイン拡散層間でのキャリアのリークを防止し、キャリアリークに起因する耐圧の低下を防止することができる。
本発明においては、前記ゲート電極上に絶縁膜を介して配線が設けられ、前記ゲート電極と前記配線とが、前記絶縁膜に形成された第１導電プラグを介して接続されると共に、前記基柱の周囲に第１突起層が設けられ、前記第１突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第１突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることが望ましい。この構成によれば、ゲート電極と配線との間隔が第１突起層の高さだけ嵩上げされるため、両者を接続する第１導電プラグの高さも第１突起層の高さ分だけ小さくすることができる。そのため、第１導電プラグのアスペクト比を小さくするができ、半導体装置を微細化する場合に容易に対応することができる。
本発明においては、前記第１突起層と前記基柱との間隔は、前記ゲート電極の厚みの２倍以下であることが望ましい。この構成によれば、基柱の側面と第１突起層の側面に形成されたゲート電極同士を接触させ、互いに連続した１つのゲート電極として機能させることができる。また、第１突起層と基柱との間隔を小さくすることで、半導体装置の小型化に寄与することができる。
本発明においては、前記第１突起層上に第２突起層が設けられ、前記第２突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第２突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることが望ましい。この構成によれば、ゲート電極と配線との間隔が第２突起層の高さだけ嵩上げされるため、両者を接続する第１導電プラグの高さも第２突起層の高さ分だけ小さくすることができる。そのため、第１導電プラグのアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
本発明においては、前記基柱と前記第１突起層は、半導体基板からなる前記基板の表面をエッチングして形成されていることが望ましい。この構成によれば、基柱と第１突起層とを同時に形成することができる。また、基柱の高さを大きくしようとする場合、嵩上げする第１突起層の高さも大きくする必要があるが、半導体基板をエッチングして基柱と第１突起層とを同時に形成する方法を用いれば、第１突起層の高さは基柱の高さと同程度の大きさとなるため、容易に大きな高さの第１突起層を形成することができる。
本発明においては、前記高耐圧トランジスタを構成する複数の単位トランジスタのソース拡散層とドレイン拡散層は、前記ソース拡散層と前記ドレイン拡散層の上部に設けられた配線を介して接続され、前記ソース拡散層が形成された基柱の上面にゲート電極の開口部が形成され、前記ゲート電極の開口部に前記ソース拡散層と電気的に接続された第２導電プラグが形成されると共に、前記ゲート電極の開口部の内壁面に絶縁膜が形成され、前記絶縁膜によって前記ゲート電極と前記第２導電プラグとが電気的に絶縁されていることが望ましい。この構成によれば、ソース拡散層に接続される配線と基柱とを基柱の直上に設けた第２導電プラグによって接続することができる。これにより、配線のレイアウトが容易になり、半導体装置の小型化に寄与することができる。
本発明においては、基板上に素子分離溝が設けられ、前記素子分離溝に区画された各々の領域に前記基柱が１つずつ設けられ、前記素子分離溝で区画された基柱のドレイン拡散層同士は前記素子分離溝によって電気的に絶縁されていると共に、前記素子分離溝を挟んで異なる領域に設けられた基柱のソース拡散層同士は、前記素子分離溝を跨いで配置された接続配線によって電気的に接続されていることが望ましい。この構成によれば、素子分離溝で区画された領域に一つずつ基柱が設けられているため、基柱一つ分の高さを基本単位として高耐圧トランジスタのチャネル長を制御することができる。
本発明においては、基板上に素子分離溝が設けられ、前記素子分離溝に区画された各々の領域に前記基柱が複数ずつ設けられ、同一の領域に設けられた複数の基柱の各々のドレイン拡散層は互いに接続されており、異なる領域に設けられた基柱のドレイン拡散層同士は前記素子分離溝によって電気的に絶縁されていると共に、前記素子分離溝を挟んで異なる領域に設けられた基柱のソース拡散層同士は、前記素子分離溝を跨いで配置された接続配線を介して電気的に接続されていることが望ましい。この構成によれば、素子分離溝に区画された領域に複数本ずつ基柱が設けられているため、基柱複数本分の高さを基本単位として高耐圧トランジスタのチャネル長を制御することができる。
本発明の半導体装置の製造方法は、同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置の製造方法であって、基板上に素子分離溝を形成する工程と、前記素子分離溝によって区画された各々の領域に半導体の基柱を形成する工程と、前記基柱の周囲に露出した基板の表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下に不純物拡散層を形成する工程と、前記基柱の外周面にゲート電極を形成する工程と、前記基柱の上部にソース拡散層を形成する工程と、前記素子分離溝を跨いで異なる領域に配置された基柱のソース拡散層とドレイン拡散層とを接続する接続配線を形成する工程と、を備えていることを特徴とする。この方法によれば、高耐圧トランジスタのチャネル部が、互いに直列に接続された複数の基柱によって形成されるため、ソース・ドレイン間のチャネル長が実質的に基柱の高さの複数倍となり、単一の基柱でチャネル部を形成するトランジスタに比べて高耐圧が実現される。この場合、高耐圧トランジスタと低耐圧トランジスタは同一高さの半導体の基柱によって形成されるため、基柱の高さをトランジスタ毎に変える必要がなく、製造工程が簡単となる。
本発明の半導体装置の製造方法は、同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置の製造方法であって、基板上に素子分離溝を形成する工程と、前記素子分離溝によって区画された各々の領域に複数の半導体の基柱を形成する工程と、前記複数の基柱の周囲に露出した基板の表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下に不純物拡散層を形成する工程と、前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面を覆うゲート電極を形成する工程と、前記複数の基柱の各々の上部にソース拡散層を形成する工程と、前記素子分離溝を跨いで異なる領域に配置された基柱のソース拡散層同士を接続する接続配線を形成する工程と、を備えていることを特徴とする。この方法によれば、高耐圧トランジスタのチャネル部が、互いに直列に接続された複数の基柱によって形成されるため、ソース・ドレイン間のチャネル長が実質的に基柱の高さの複数倍となり、単一の基柱でチャネル部を形成するトランジスタに比べて高耐圧が実現される。この場合、高耐圧トランジスタと低耐圧トランジスタは同一高さの半導体の基柱によって形成されるため、基柱の高さをトランジスタ毎に変える必要がなく、製造工程が簡単となる。また、基柱と接続配線との距離が基柱の高さ分だけ嵩上げされているので、両者を接続する導電プラグの高さも基柱の高さ分だけ小さくすることができる。そのため、導電プラグのアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
本発明においては、１つの領域内において互いに隣接する基柱同士の間隔は前記ゲート電極の厚みの２倍以下とされ、前記ゲート電極を形成する工程では、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の基柱の外周面と前記複数の基柱の隙間にゲート電極を形成することが望ましい。この方法によれば、基柱の側面に形成されたゲート電極同士が接触し、基柱の高さ方向全体にゲート電極が形成される。そのため、エッチバックによって不要な領域のゲート電極を除去したときに、基柱同士の隙間にゲート電極の断線が発生せず、連続した１つのゲート電極として機能させることができる。また、基柱同士の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
本発明のデータ処理システムは、前述した本発明の半導体装置を備えていることを特徴とする。この構成によれば、データ処理システムの小型化、高性能化が図られる。
本発明によれば、基柱の高さを変えることなく（すなわち基柱の高さをトランジスタの耐圧毎に異ならせるための新たな工程を追加することなく）、複数の駆動電圧に対応した半導体装置を提供することができる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系においてＺ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向とＹ方向はＺ方向と直交する方向であって互いに直交する方向である。
［半導体装置−１］
図１は第１実施形態の半導体装置の断面構造を示す模式図である（図２のＸ−Ｘ断面図）。本実施形態の半導体装置は、同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載している。図１では高耐圧トランジスタの構成のみを示し、低耐圧トランジスタの図示は省略している。
シリコン基板１上にはＳＴＩ（Shallow Trench Isolation；素子分離溝）２が設けられている。ＳＴＩ２に囲まれた領域の中央部には、シリコンピラー（半導体の基柱）５が立設されている。シリコンピラー５は単位トランジスタ５０のチャネル部を構成するする柱状の半導体層である。シリコンピラー５はＳＴＩ２に区画された各々の領域に同一の高さで形成されている。シリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さとされている。
シリコンピラー５の上端部と下端部にはそれぞれ不純物拡散層が形成されている。シリコンピラー５の上端部に形成されたピラー上部拡散層１６はソース拡散層であり、シリコンピラー５の下端部に形成されたピラー下部拡散層９はドレイン拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５の中央部はチャネル部である。
シリコンピラー５の周囲にはゲート吊りシリコンピラー６が形成されている。シリコンピラー５とゲート吊りシリコンピラー６はシリコン基板１の表面をエッチングして形成されている。ゲート吊りシリコンピラー６はシリコン基板１の表面から突出した柱状の半導体層である。ゲート吊りシリコンピラー６は、ゲート電極１１の高さを嵩上げしてゲート電極１１と上部のゲート吊り配線（第１配線）２６との距離を小さくするための突起層として機能する。ゲート吊りシリコンピラー６とシリコンピラー５との間隔（シリコンピラー５とゲート吊りシリコンピラー６との隙間の大きさ）はゲート電極１１の厚みの２倍以下とされている。
シリコンピラー５とゲート吊りシリコンピラー６の周囲に露出したシリコン基板１の表面には酸化膜（絶縁膜）８が形成されている。酸化膜８はシリコンピラー５とゲート吊りシリコンピラー６の周囲を覆ってＳＴＩ２に達している。ピラー下部拡散層９は酸化膜８の下に酸化膜８と重なるように配置されており、酸化膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散部９は単位トランジスタ５０のドレイン部を構成する。なお、ＳＴＩ２はピラー下部拡散層９よりも深く形成されており、ＳＴＩ２を挟んで隣接する領域同士でピラー下部拡散層９が導通しないようになっている。
シリコンピラー５とゲート吊りシリコンピラー６の表面にはゲート絶縁膜１０が形成されている。また、ゲート絶縁膜１０を介してシリコンピラー５とゲート吊りシリコンピラー６の表面にゲート電極１１が形成されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された酸化膜３の内壁面と、マスク窒化膜４の内壁面の一部にも形成されている。ゲート絶縁膜１０はシリコンピラー５の外周面と上面を覆って酸化膜８と接続されている。シリコンピラー５のチャネル部、ピラー上部拡散層１６、及び酸化膜８の下部に形成されたピラー下部拡散層９は、ゲート絶縁膜１０と酸化膜８によってゲート電極１１と電気的に絶縁されている。
ゲート電極１１は、シリコンピラー５とゲート吊りシリコンピラー６の隙間を覆ってシリコンピラー５とゲート吊りシリコンピラー６の表面全体に形成されている。シリコンピラー５とゲート吊りシリコンピラー６との間隔（隙間の大きさ）はゲート電極１１の厚みの２倍以下とされている。シリコンピラー５の側面とゲート吊りシリコンピラー６の側面に形成されたゲート電極１１はピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、１つのゲート電極として機能する。シリコンピラー５とゲート吊りシリコンピラー６との隙間にはゲート電極１１がシリコンピラー５の高さ方向全体に隙間なく形成され、シリコンピラー５とゲート吊りシリコンピラー６に共通のゲート電極が形成されている。
ＳＴＩ２、シリコンピラー５、ゲート吊りシリコンピラー６の上面には酸化膜３が形成されている。ＳＴＩ２とゲート吊りシリコンピラー６の上面には酸化膜３を覆ってマスク窒化膜４が形成され、更にゲート電極１１と酸化膜８を覆って第１層間絶縁膜１２が形成されている。第１層間絶縁膜１２は、ＳＴＩ２、酸化膜３及びマスク窒化膜４の壁面に囲まれた領域に形成されている。マスク窒化膜４と第１層間絶縁膜１２の表面には第２層間絶縁膜２０が形成されている。第２層間絶縁膜２０を覆ってストッパー窒化膜２１が形成され、更にストッパー窒化膜２１を覆って第３層間絶縁膜２４が形成されている。
第３層間絶縁膜２４の表面にはゲート吊り配線２６が形成されている。ゲート吊り配線２６は、第３層間絶縁膜２４とストッパー窒化膜２１を開孔して形成したゲート溝に埋め込まれている。ゲート吊り配線２６は、ストッパー窒化膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通するメタルコンタクトプラグ（導電プラグ）２３によってゲート電極１１と接続されている。
メタルコンタクトプラグ２３はゲート吊りシリコンピラー６と部分的に重なる位置に形成されている。ゲート吊りシリコンピラー５上（より詳細にはゲート吊りシリコンピラー６の表面に形成された酸化膜３上）にはマスク窒化膜４が形成されており、メタルコンタクトプラグ２３は、シリコン窒化膜４の側面に形成されたゲート電極１１の上端部と接続されている。ゲート吊りシリコンピラー６上に形成されたマスク窒化膜４は、ゲート吊りシリコンピラー６と共にゲート電極１１の高さを嵩上げしてゲート電極１１と上部のゲート吊り配線２６との距離を小さくするための突起層として機能する。
ゲート吊り配線２６は、メタルコンタクトプラグ２３と部分的に重なる位置に形成されている。ゲート吊り配線２６の一部は第２層間絶縁膜２０の表面に埋め込まれており、第２層間絶縁膜２０に埋め込まれたゲート吊り配線２６によってメタルコンタクトプラグ２３の側面の一部が覆われている。ゲート吊り配線２６はＳＴＩ２の上部を跨いで隣のメタルコンタクトプラグ２３の上部まで形成されている。ＳＴＩ２を挟んで隣接するゲート電極１１はゲート吊り配線２６を介して電気的に接続されている。
第３層間絶縁膜２４とゲート吊り配線２６を覆って第４層間絶縁膜２７が形成されている。第４層間絶縁膜２７上にはメタル配線３２、３３、３４が形成されている。メタル配線３３の一方の端部は、第４層間絶縁膜２７、第３層間絶縁膜２４、ストッパー窒化膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び酸化膜８を貫通するメタルコンタクトプラグ３１を介して、領域Ｂのシリコンピラー５Ｂのピラー下部拡散層９と接続されている。メタル配線３３の一方の端部は、第１層間絶縁膜１２、ゲート電極１１、ゲート絶縁膜１０及び酸化膜３を貫通するシリコンプラグ（導電プラグ）１９と、第４層間絶縁膜２７、第３層間絶縁膜２４、ストッパー窒化膜２１及び第２層間絶縁膜２０を貫通するメタルコンタクトプラグ（導電プラグ）３０とを介して、領域Ａのシリコンピラー５Ａのピラー上部拡散層１６と接続されている。
シリコンプラグ１９はシリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０のソース部を構成する。シリコンプラグ１９の側面には、サイドウォール窒化膜１８と酸化膜１７が形成されており、サイドウォール窒化膜１７と酸化膜１６によってシリコンプラグ１９とゲート電極１１とが電気的に絶縁されている。
メタル配線３４は、第４層間絶縁膜２７、第３層間絶縁膜２４、ストッパー窒化膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び酸化膜８を貫通するメタルコンタクトプラグ（導電プラグ）３１によって領域Ａのピラー下部拡散層９と接続されている。メタルコンタクトプラグ３１は、ゲート電極１１が形成されていないシリコンピラー５とＳＴＩ２との中間部に形成されている。
メタル配線３２は、第１層間絶縁膜１２、ゲート電極１１、ゲート絶縁膜１０及び酸化膜３を貫通するシリコンプラグ（導電プラグ）１９と、第４層間絶縁膜２７、第３層間絶縁膜２４、ストッパー窒化膜２１及び第２層間絶縁膜２０を貫通するメタルコンタクトプラグ（導電プラグ）３０とを介して、領域Ｂのシリコンピラー５Ｂのピラー上部拡散層１６と接続されている。
図２は半導体装置の平面構造を示す模式図である。ＳＴＩ２に囲まれた領域の中央部には平面視矩形状のシリコンピラー５が設けられている。シリコンピラー５は単位トランジスタ５０のチャネル部を構成するものである。ＳＴＩ２に囲まれた各々の領域にはシリコンピラー５をチャネル部とする単位トランジスタが１つずつに配置されている。高耐圧トランジスタは、図示左側の領域Ａに形成された第１単位トランジスタ５０Ａと図示右側の領域Ｂに形成された第２単位トランジスタ５０Ｂによって構成されている。
シリコンピラー５Ａの直上にはシリコンプラグ１９、メタルコンタクトプラグ３０Ａ及びメタル配線３３が形成されている。シリコンピラー５Ａ、シリコンプラグ１９及びメタルコンタクトプラグ３０Ａは同一平面領域内に互いに重なって配置されている。メタル配線３３は領域Ａと領域Ｂの配列方向と平行に延在しており、ＳＴＩ２を挟んで領域Ａと領域Ｂとに跨って配置されている。メタル配線３３の一端部はメタルコンタクトプラグ３０Ａを介して第１単位トランジスタ５０Ａのピラー上部拡散層１６と接続されている。メタル配線３３の他端部はメタルコンタクトプラグ３１Ｂを介して第２単位トランジスタ５０Ｂのピラー下部拡散層９と接続されている。これにより、メタル配線３３は、複数の単位トランジスタ５０のソース部とドレイン部とを直列に接続する接続配線として機能している。
シリコンピラー５の右側には平面視矩形状のゲート吊りシリコンピラー６が設けられている。ゲート吊りシリコンピラー６の直上には平面視円形状のメタルコンタクトプラグ２３が形成されている。メタルコンタクトプラグ２３はゲート吊りシリコンピラー６と部分的に重なる位置に形成されている。メタルコンタクトプラグ２３の右端（シリコンピラー５と反対側の端部）はゲート吊りシリコンピラー６の外側に若干はみ出している。そして、このはみ出した部分でゲート吊りシリコンピラー６の側面に形成されたゲート電極と接続されている。
メタルコンタクトプラグ２３の直上にはゲート吊り配線２６が形成されている。ゲート吊り配線２６は平面視コ字状に形成されており、ＳＴＩ２を挟んで領域Ａと領域Ｂに跨って配置されている。ゲート吊り配線２６の一端部はメタルコンタクトプラグ２３Ａを介して第１単位トランジスタ５０Ａのゲート電極と接続されている。ゲート吊り配線２６の他端部はメタルコンタクトプラグ２３Ｂを介して第２単位トランジスタ５０Ｂのゲート電極と接続されている。これにより、ゲート吊り配線２６は、複数の単位トランジスタ５０Ａ、５０Ｂのゲート電極同士を接続する接続配線として機能している。
ゲート吊り配線２６の中央部には、Ｙ方向に延びるメタル配線４２が部分的に重なって配置されている。メタル配線４２とゲート吊り配線２６とが重なる部分にはコンタクト孔４１が設けられており、コンタクト孔４１に埋め込まれた導電プラグを介してメタル配線４２とゲート吊り配線２６とが接続されている。メタル配線４２はゲート吊り配線２６を介して領域Ａと領域Ｂの双方の単位トランジスタ５０Ａ、５０Ｂと接続されており、各単位トランジスタ５０Ａ、５０Ｂに共通のゲート配線となっている。
シリコンピラー５Ａの左側（ゲート吊りシリコンピラー６とは反対側）には平面視円形状のメタルコンタクトプラグ３１Ａが形成されている。メタルコンタクトプラグ３１Ａの直上にはメタル配線３４が形成されている。メタル配線３４はメタルコンタクトプラグ３１Ａを介して第１単位トランジスタ５０Ａのピラー下部拡散層と接続されており、第１単位トランジスタ５０Ａと第２単位トランジスタ５０Ｂに共通のドレイン配線となっている。
シリコンピラー５Ｂの直上にはシリコンプラグ１９、メタルコンタクトプラグ３０Ｂ及びメタル配線３２が形成されている。シリコンピラー５Ｂ、シリコンプラグ１９及びメタルコンタクトプラグ３０Ｂは同一平面領域内に互いに重なって配置されている。メタル配線３３はメタルコンタクトプラグ３０Ｂを介して第２単位トランジスタ５０Ｂのソース部（ピラー上部拡散層１６）と接続されており、第１単位トランジスタ５０Ａと第２単位トランジスタ５０Ｂに共通のソース配線となっている。
なお、図２ではメタルコンタクトプラグ３１Ａ，３１Ｂ、シリコンピラー５Ａ，５Ｂ及びゲート吊りシリコンピラー６をＸ方向に沿って一列に配置し、メタル配線３２，３３，３４をこれらと重なるように一直線に配置したが、各部材の配置はこれに限定されない。各部材の平面形状は任意であり、設計要求に応じて種々変更可能である。例えばシリコンピラー５の平面形状は、円や、矩形以外の多角形とすることができる。またゲート吊りシリコンピラー６は、ゲート電極の高さを嵩上げしてゲート電極と上部のゲート吊り配線２６との距離を小さくするための突起層であり、その大きさ、形状は特に限定されない。
ここで、図１及び図２では図示を省略したが、低耐圧トランジスタは、高耐圧トランジスタの単位トランジスタと共通の構造を有する単位トランジスタによって構成されている。低耐圧トランジスタは単一の単位トランジスタのみによって構成されており、単位トランジスタ同士を接続する接続配線（メタル配線３３に相当するもの）は存在しない。低耐圧トランジスタのシリコンピラー５と高耐圧トランジスタのシリコンピラー５は共通のエッチング工程によって形成されており、各々のシリコンピラー５の高さは全て同一である。低耐圧トランジスタは単一の単位トランジスタのみによって形成されているため、トランジスタのチャネル部の長さ（チャネル長）は１本のシリコンピラー５の高さ（正確にはピラー上部拡散層１６やピラー下部拡散層９が形成された部分を除くシリコンピラー５の高さ）と一致する。一方、高耐圧トランジスタは、ピラー下部拡散層９がＳＴＩ２で分離された２つの単位トランジスタを直列に接続することによって形成されるため、チャネル部の長さ（チャネル長）はシリコンピラー５の高さの概ね２倍である。そのため、低耐圧トランジスタに比べて、より耐圧の高いトランジスタとなっている。
［半導体装置の製造方法−１］
図３〜図２６は第１実施形態の半導体装置の製造方法の説明図である。図３〜図２６は図２のＸ−Ｘ断面に対応する断面工程図である。
まず始めに図３に示すように、シリコン基板１上に素子分離となるＳＴＩ２を形成する。左側が領域Ａで右側が領域Ｂであり、領域Ａと領域Ｂの間にもＳＴＩ２が形成されている。次に図４に示すように、シリコン基板１上に酸化膜３を１０ｎｍおよびマスク窒化膜４を１２０ｎｍ形成する。
次に図５に示すように、公知のフォトリソグラフィ工程およびドライエッチング工程を用いて、酸化膜３およびマスク窒化膜４をパターニングする。次に図６に示すように、マスク窒化膜４をマスクとしてシリコン基板１を深さ１５０ｎｍ程度エッチングして、単位トランジスタのチャネルとなるシリコンピラー５およびゲート電極を上に繋げるためのゲート吊りシリコンピラー６を形成する。
このときのシリコンピラー５及びゲート吊りシリコンピラー６のレイアウトは図２示した通りである。すなわち、ＳＴＩ２に囲まれた部分に、単位トランジスタを形成するためのシリコンピラー５を１つ配置し、その隣に、この後形成するゲート電極の膜厚の２倍以下の間隔で配置されたゲート吊りシリコンピラー６を１つ配置する。チャネル部を形成するシリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。ゲート電極を吊り上げるゲート吊りシリコンピラー６のサイズは任意であり、チャネル部を形成するシリコンピラー５と同じサイズである必要はない。
次に図７に示すように、シリコンピラー５及びゲート吊りシリコンピラー６の側面を５ｎｍ程度酸化し（図示せず）、窒化膜を２０ｎｍ程度成膜した後、全面エッチバックを行い、シリコンピラー５及びゲート吊りシリコンピラー６の側面およびマスク窒化膜４の側面にサイドウォール窒化膜７を形成する。このときＳＴＩ２の側面の一部にもサイドウォール窒化膜７が形成される。
次に図８に示すように、シリコン酸化を行い、シリコン露出部分に酸化膜８を３０ｎｍ形成する。このときシリコンピラー５とゲート吊りシリコンピラー６の側面および上面には窒化膜が形成されているため、酸化はされない。
次に図９に示すように、不純物、例えばＮ型トランジスタの場合はヒ素のイオン注入を行い、シリコンピラー５の下部にピラー下部拡散層９を形成する。このときシリコンピラー５とゲート吊りシリコンピラー６の上面にはマスク窒化膜４が形成されており、またその膜厚は１００ｎｍ程度あり、シリコンピラー５の下にある酸化膜８の３０ｎｍより十分厚いため、シリコンピラー５及びゲート吊りシリコンピラー６の上部には拡散層が形成されない。
次に図１０に示すように、サイドウォール窒化膜７と、シリコンピラー５及びゲート吊りシリコンピラー６の側面に形成された酸化膜を除去する。
次に図１１に示すように、シリコンピラー５及びゲート吊りシリコンピラー６の側面にゲート絶縁膜１０を形成する。シリコン酸化膜の場合は３ｎｍ程度の膜厚である。次に全面にゲート電極となるポリシリコンを２０ｎｍ成膜し、全面エッチバックを行い、シリコンピラー５及びゲート吊りシリコンピラー６の側面のみにゲート電極１１を形成する。このときＳＴＩ２の側面の一部にもゲート電極１１が形成される。シリコンピラー５とゲート吊りシリコンピラー６の間隔はゲート電極１１の膜厚の２倍以下であるため、シリコンピラー５とゲート吊りシリコンピラー６の間はゲート電極１１で完全に埋められる。
次に図１２に示すように、第１層間絶縁膜１２を形成する。次に図１３に示すように、第１層間絶縁膜１２を公知のＣＭＰ技術を用いてマスク窒化膜が露出するようの平坦化し、次にマスク酸化膜１３を５０ｎｍ程度成膜する。
次に図１４に示すように、公知のフォトリソグラフィ技術とエッチング技術を用いてマスク酸化膜１３を除去する。除去するパターンレイアウト４０は図２に示したように、シリコンピラー５の配置した部分のみである。マスク酸化膜１３を除去した部分１４は、マスク窒化膜４が露出する。次に図１５に示しように、この露出した位置のマスク窒化膜のみを選択的に除去し、シリコンピラー５の上面部を開口する（開口部１５）。
次に図１６に示すように、酸化処理を行った後に、この開口部１５よりシリコンピラー５の上部に不純物（Ｎ型トランジスタであれば燐やヒ素など）を注入し、第１の不純物拡散層（ピラー上部拡散層）１６を形成する。また、窒化膜を１０ｎｍ程度成膜し、エッチバックを行うことにより、シリコンピラー５の上部の開口部１５にサイドウォール窒化膜１８形成する。このサイドウォール窒化膜形成時にシリコンピラー５の上面に形成されていた酸化膜も除去し、シリコンピラー５の上面を露出する。酸化膜１７はサイドウォール窒化膜１８の下およびゲート電極１１がポリシリコンの場合は露出していたポリシリコンの側面のみに残る。サイドウォール窒化膜１８はトランジスタのＬＤＤ構造形成のため、およびこの後形成するシリコンプラグ及びメタルコンタクトプラグとゲート電極１１との間の絶縁を確保する役割がある。
次に図１７に示すように、選択エピタキシャル成長法を用いて、シリコンピラー５の上面にシリコンプラグ１９を選択的に形成する。その後に、Ｎ型トランジスタの場合は、ヒ素などをイオン注入して、シリコンプラグ内をｎ型の導電体として、シリコンピラー５の上面に形成した第１の不純物拡散層１６に電気的に接触する第２の不純物拡散層を形成する。次に図１８に示すように、第２層間絶縁膜２０を形成する。次に図１９に示すように、ストッパー窒化膜２１を２０ｎｍ程度成膜する。
次に図２０に示すように、公知のフォトリソグラフィおよびドライエッチング工程を用いて、ゲート吊りシリコンピラー６に対してコンタクト孔２２を形成する。コンタクト孔２２は領域Ａおよび領域Ｂの双方のゲート吊りシリコンピラー６の上部に開口する。コンタクト孔２２の位置は、図２に示すように、ゲート吊りシリコンピラー６の中心部よりも少しずらした位置に配置する。このときゲート吊りシリコンピラー６の上面には窒化膜が残っているので、ゲート吊りシリコンピラー６まではエッチングされないが、ゲート電極１１まではエッチングされる。
次に図２１に示すように、コンタクト孔２２にＷ／ＴｉＮ／Ｔｉを成膜し、メタルコンタクトプラグ２３を形成する。次に図２２に示すように、第３層間絶縁膜２４を１５０ｎｍ程度成膜し、公知のフォトリソグラフィおよびドライエッチング工程を用いて、ゲート溝２５を形成する。ゲート溝２５の深さは、エッチングをストッパー窒化膜２１で止めることで制御し、ゲート溝２５の底には、メタルコンタクトプラグ２３の最低一部が露出する。またゲート溝２５のパターン配置は、図２に示すように、領域Ａのゲート吊りシリコンピラー６を介した領域Ａのゲート電極と、領域Ｂのゲート吊りシリコンピラー６を介した領域Ｂのゲート電極とが電気的に接続されるような配置とする。
次に図２３に示すように、ゲート溝２５にメタル、例えばＷ／ＴｉＮを形成し、ゲート吊り配線２６を形成する。次に図２４に示すように、第４層間絶縁膜２７を形成する。次に図２５に示すように、公知のフォトリソグラフィおよびドライエッチング工程を用いて、シリコンプラグ１９に対してコンタクト孔２８を形成する。またピラー下部拡散層９に対してコンタクト孔２９を形成する。また図２５には図示していないが、図２の平面図に示したように、ゲート吊り配線２６に対してコンタクト孔４１を形成する。これらのコンタクト孔２８，２９，４１は同一のフォトリソグラフィ工程で形成しても良く、また別々のフォトリソグラフィ工程で形成しても良い。
次に図２６に示すように、各コンタクト孔２８，２９，４１にＷ／ＴｉＮ／Ｔｉで形成された金属を埋め込み、ピラー上部拡散層１６（シリコンプラグ１９）に対するメタルコンタクトプラグ３０、ピラー下部拡散層９に対するメタルコンタクトプラグ３１、およびゲート吊り配線に対するメタルコンタクトプラグを形成する。
次に図１に示したように、Ｗ／ＷＮで形成されるメタル配線３２，３３，３４および図２に示したメタル配線４２を形成する。このとき、図２の平面図に示したとおり、領域Ａのピラー下部拡散層に接続するメタルコンタクトプラグ３１Ａがメタル配線３４と接続され、領域Ｂのピラー上部拡散層（シリコンプラグ１９）に接続するメタルコンタクトプラグ３０Ｂがメタル配線３２と接続される。さらに、領域Ａのピラー上部拡散層に接続するメタルコンタクトプラグ３０Ａと、領域Ｂのピラー下部拡散層に接続するメタルコンタクトプラグ３１Ｂとがメタル配線３３によって接続される。これにより、領域Ａの単位トランジスタ５０Ａと領域Ｂの単位トランジスタ５０Ｂが直列に配置されたようにレイアウトされる。
以上説明した本実施形態の半導体装置によれば、次のような効果が得られる。
（１）高耐圧トランジスタのチャネル部が、互いに直列に接続された２つのシリコンピラー５によって形成されるため、ソース・ドレイン間のチャネル長が実質的にシリコンピラー５の高さの２倍となり、単一のシリコンピラー５でチャネル部を形成する低耐圧トランジスタに比べて高耐圧が実現される。この場合、高耐圧トランジスタと低耐圧トランジスタは同一高さのシリコンピラー５で形成されるため、シリコンピラー５の高さをトランジスタ毎に変える必要がなく、製造工程が簡単になる。
（２）シリコンピラー５とゲート吊りシリコンピラー６との間隔がゲート電極１１の厚みの２倍以下とされているため、シリコンピラー５とゲート吊りシリコンピラー６の側面に形成されたゲート電極同士が接触し、シリコンピラー５の高さ方向全体にゲート電極１１が形成される。そのため、エッチバックによって不要な領域のゲート電極１１を除去したときに、シリコンピラー５とゲート吊りシリコンピラー６との隙間にゲート電極１１の断線が発生せず、連続した１つのゲート電極として機能させることができる。また、シリコンピラー５とゲート吊りシリコンピラー６の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
（３）ゲート電極１１の高さを嵩上げするための突起層（ゲート吊りシリコンピラー６、マスク窒化膜４）を形成したため、ゲート電極１１とゲート吊り配線２６を接続するメタルコンタクトプラグ２３のアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
なお、本実施形態では、高耐圧トランジスタを２つの単位トランジスタ５０によって構成したが、高耐圧トランジスタを構成する単位トランジスタの数はこれに限定されない。３つ以上の単位トランジスタで高耐圧トランジスタを形成する場合には、ＳＴＩ２で区画された各々の単位トランジスタのソース部とドレイン部を接続配線３３で接続し、且つ各々の単位トランジスタのゲート電極同士を図２と同様のゲート吊り配線２６で接続すれば良い。この場合、低耐圧トランジスタを構成する単位トランジスタ５０の数は１つに限定されない。高耐圧トランジスタは低耐圧トランジスタよりもソース・ドレイン耐圧が高ければ良い（すなわちチャネル長が長ければ良い）ので、高耐圧トランジスタを３つ以上の単位トランジスタ５０で構成した場合には、その単位トランジスタの数よりも少ない数（１つ又は複数）の単位トランジスタで低耐圧トランジスタを構成すれば良い。低耐圧トランジスタを複数の単位トランジスタで構成する場合には、図１及び図２で示したのと同様の構成によって各々の単位トランジスタを接続することができる。
また本実施形態では、第１単位トランジスタ５０Ａのソース部と第２単位トランジスタ５０Ｂのドレイン部とをメタル配線３３で接続したが、第１単位トランジスタ５０Ａと第２単位トランジスタ５０Ｂの接続方法はこれに限定されない。例えば、第１単位トランジスタ５０Ａのドレイン部と第２単位トランジスタ５０Ｂのソース部とをメタル配線で接続してもよく、その組合せは任意である。
［半導体装置−２］
図２７は第２実施形態の半導体装置の断面構造を示す模式図である（図２８のＸ−Ｘ断面図）。本実施形態の半導体装置は、同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載している。図２７では高耐圧トランジスタの構成のみを示し、低耐圧トランジスタの図示は省略している。
シリコン基板５１上にはＳＴＩ（Shallow Trench Isolation；素子分離溝）５２が設けられている。ＳＴＩ５２に囲まれた領域の中央部には、複数のシリコンピラー（半導体の基柱）５５が立設されている。シリコンピラー５５は単位トランジスタ１００のチャネル部を構成するする柱状の半導体層である。複数のシリコンピラー５５はＳＴＩ５２に区画された各々の領域に同一の高さで互いに並列に配置されている。シリコンピラー５５の太さ（シリコン基板５１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さとされている。
シリコンピラー５５の上端部と下端部にはそれぞれ不純物拡散層が形成されている。シリコンピラー５５の上端部に形成されたピラー上部拡散層６６はソース拡散層であり、シリコンピラー５５の下端部に形成されたピラー下部拡散層５９はドレイン拡散層である。ピラー上部拡散層６６とピラー下部拡散層５９との間に挟まれたシリコンピラー５５の中央部はチャネル部である。
複数のシリコンピラー５５からなるシリコンピラー群の周囲にはゲート吊りシリコンピラー５６が形成されている。シリコンピラー５５とゲート吊りシリコンピラー５６はシリコン基板５１の表面をエッチングして形成されている。ゲート吊りシリコンピラー５６はシリコン基板５１の表面から突出した柱状の半導体層である。ゲート吊りシリコンピラー５６は、ゲート電極６１の高さを嵩上げしてゲート電極６１と上部のゲート吊り配線（第１配線）７６との距離を小さくするための突起層として機能する。ゲート吊りシリコンピラー５６に最も近いシリコンピラー５５とゲート吊りシリコンピラー５６との間隔（シリコンピラー５５とゲート吊りシリコンピラー５６との隙間の大きさ）はゲート電極６１の厚みの２倍以下とされている。
シリコンピラー５５とゲート吊りシリコンピラー５６の周囲に露出したシリコン基板５１の表面には酸化膜（絶縁膜）５８が形成されている。酸化膜５８はシリコンピラー５５とゲート吊りシリコンピラー５６の周囲を覆ってＳＴＩ５２に達している。ピラー下部拡散層５９は酸化膜５８の下に酸化膜５８と重なるように配置されており、酸化膜５８によってピラー下部拡散層５９とゲート電極６１とが電気的に絶縁されている。
領域Ａに形成されたピラー下部拡散部５９は、領域Ａに形成された複数のシリコンピラー同士を電気的に接続する。シリコンピラー間及びシリコンピラー５５の周囲に形成されたピラー下部拡散層５９によって、複数の単位トランジスタ１００Ａ、１００Ｂに共通のドレイン部が形成されている。同様に、領域Ｂに形成されたピラー下部拡散部５９は、領域Ｂに形成された複数のシリコンピラー同士を電気的に接続する。シリコンピラー間及びシリコンピラー５５の周囲に形成されたピラー下部拡散層５９によって、複数の単位トランジスタ１００Ｃ、１００Ｄに共通のドレイン部が形成されている。なお、ＳＴＩ５２はピラー下部拡散層５９よりも深く形成されており、ＳＴＩ５２を挟んで隣接する領域同士でピラー下部拡散層５９が導通しないようになっている。
シリコンピラー５５とゲート吊りシリコンピラー５６の表面にはゲート絶縁膜６０が形成されている。また、ゲート絶縁膜６０を介してシリコンピラー５５とゲート吊りシリコンピラー５６の表面にゲート電極６１が形成されている。ゲート電極６１は、ＳＴＩ５２の内壁面と、ＳＴＩ５２の上面に積層された酸化膜５３の内壁面と、マスク窒化膜５４の内壁面の一部にも形成されている。ゲート絶縁膜６０はシリコンピラー５５の外周面と上面を覆って酸化膜５８と接続されている。シリコンピラー５５のチャネル部、ピラー上部拡散層６６、及び酸化膜５８の下部に形成されたピラー下部拡散層５９は、ゲート絶縁膜６０と酸化膜５８によってゲート電極６１と電気的に絶縁されている。
ゲート電極６１は、シリコンピラー５５の隙間及びシリコンピラー５５とゲート吊りシリコンピラー５６との隙間を覆ってシリコンピラー５５とゲート吊りシリコンピラー５６の表面全体に形成されている。シリコンピラー同士の間隔（隙間の大きさ）はゲート電極６１の厚みの２倍以下とされている。シリコンピラー５５の側面に形成されたゲート電極６１はピラー間隔がゲート電極６１の膜厚の２倍以下とされた部分で互いに接触し、１つのゲート電極として機能する。シリコンピラー５５の隙間にはゲート電極６１がシリコンピラー５５の高さ方向全体に隙間なく形成され、複数の単位トランジスタ１００に共通のゲート電極が形成される。同様に、シリコンピラー５５とゲート吊りシリコンピラー５６との間隔はゲート電極６１の厚みの２倍以下とされており、シリコンピラー５５とゲート吊りシリコンピラー５６の隙間にはゲート電極６１がシリコンピラー５５の高さ方向全体に隙間なく形成されている。
ＳＴＩ５２、シリコンピラー５５、ゲート吊りシリコンピラー５６の上面には酸化膜５３が形成されている。ＳＴＩ５２とゲート吊りシリコンピラー５６の上面には酸化膜５３を覆ってマスク窒化膜５４が形成され、更にゲート電極６１と酸化膜５８を覆って第１層間絶縁膜６２が形成されている。第１層間絶縁膜６２は、ＳＴＩ５２、酸化膜５３及びマスク窒化膜５４の壁面に囲まれた領域に形成されている。マスク窒化膜５４と第１層間絶縁膜６２の表面には第２層間絶縁膜７０が形成されている。第２層間絶縁膜７０を覆ってストッパー窒化膜７１が形成され、更にストッパー窒化膜７１を覆って第３層間絶縁膜７４が形成されている。
第３層間絶縁膜７４の表面にはゲート吊り配線７６が形成されている。ゲート吊り配線７６は、第３層間絶縁膜７４とストッパー窒化膜７１を開孔して形成したゲート溝に埋め込まれている。ゲート吊り配線７６は、ストッパー窒化膜７１、第２層間絶縁膜７０及び第１層間絶縁膜７２を貫通するメタルコンタクトプラグ（導電プラグ）７３によってゲート電極６１と接続されている。
メタルコンタクトプラグ７３はゲート吊りシリコンピラー５６と部分的に重なる位置に形成されている。ゲート吊りシリコンピラー５５上（より詳細にはゲート吊りシリコンピラー５６の表面に形成された酸化膜５３上）にはマスク窒化膜５４が形成されており、メタルコンタクトプラグ７３は、シリコン窒化膜５４の側面に形成されたゲート電極６１の上端部と接続されている。ゲート吊りシリコンピラー５６上に形成されたマスク窒化膜５４は、ゲート吊りシリコンピラー５６と共にゲート電極６１の高さを嵩上げしてゲート電極６１と上部のゲート吊り配線７６との距離を小さくするための突起層として機能する。
ゲート吊り配線７６は、メタルコンタクトプラグ７３と部分的に重なる位置に形成されている。ゲート吊り配線７６の一部は第２層間絶縁膜７０の表面に埋め込まれており、第２層間絶縁膜７０に埋め込まれたゲート吊り配線７６によってメタルコンタクトプラグ７３の側面の一部が覆われている。ゲート吊り配線７６はＳＴＩ５２の上部を跨いで隣のメタルコンタクトプラグ７３の上部まで形成されている。ＳＴＩ５２を挟んで隣接するゲート電極６１はゲート吊り配線７６を介して電気的に接続されている。
第３層間絶縁膜７４とゲート吊り配線７６を覆って第４層間絶縁膜７７が形成されている。第４層間絶縁膜７７上にはメタル配線８２、８３、８４が形成されている。メタル配線８３の一方の端部は、第１層間絶縁膜６２、ゲート電極６１、ゲート絶縁膜６０及び酸化膜５３を貫通するシリコンプラグ（導電プラグ）６９と、第４層間絶縁膜７７、第３層間絶縁膜７４、ストッパー窒化膜７１及び第２層間絶縁膜７０を貫通するメタルコンタクトプラグ（導電プラグ）８０とを介して、領域Ａのシリコンピラー５５Ｂのピラー上部拡散層６６と接続されている。メタル配線８３の他方の端部は、第１層間絶縁膜６２、ゲート電極６１、ゲート絶縁膜６０及び酸化膜５３を貫通するシリコンプラグ（導電プラグ）６９と、第４層間絶縁膜７７、第３層間絶縁膜７４、ストッパー窒化膜７１及び第２層間絶縁膜７０を貫通するメタルコンタクトプラグ（導電プラグ）８０とを介して、領域Ｂのシリコンピラー５５Ｃのピラー上部拡散層６６と接続されている。
シリコンプラグ１９はシリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０のソース部を構成する。シリコンプラグ１９の側面には、サイドウォール窒化膜１８と酸化膜１７が形成されており、サイドウォール窒化膜１７と酸化膜１６によってシリコンプラグ１９とゲート電極１１とが電気的に絶縁されている。
メタル配線８４は、第１層間絶縁膜６２、ゲート電極６１、ゲート絶縁膜６０及び酸化膜５３を貫通するシリコンプラグ（導電プラグ）６９と、第４層間絶縁膜７７、第３層間絶縁膜７４、ストッパー窒化膜７１及び第２層間絶縁膜７０を貫通するメタルコンタクトプラグ（導電プラグ）８０とを介して、領域Ａのシリコンピラー５５Ａのピラー上部拡散層６６と接続されている。
メタル配線８２は、第１層間絶縁膜６２、ゲート電極６１、ゲート絶縁膜６０及び酸化膜５３を貫通するシリコンプラグ（導電プラグ）６９と、第４層間絶縁膜７７、第３層間絶縁膜７４、ストッパー窒化膜７１及び第２層間絶縁膜７０を貫通するメタルコンタクトプラグ（導電プラグ）８０とを介して、領域Ｂのシリコンピラー５５Ｄのピラー上部拡散層６６と接続されている。
図２８は半導体装置の平面構造を示す模式図である。ＳＴＩ５２に囲まれた領域の中央部には平面視矩形状の複数のシリコンピラー５５が設けられている。複数のシリコンピラー５５はＸ方向及びＹ方向にマトリクス状に配置されている。各々のシリコンピラー５５は単位トランジスタ１００のチャネル部を構成するものである。ＳＴＩ５２に囲まれた各々の領域にはシリコンピラー５５をチャネル部とする単位トランジスタがマトリクス状に複数個ずつに配置されている。高耐圧トランジスタは、図示左側の領域Ａに形成された第１単位トランジスタ１００Ａ及び第２単位トランジスタ１００Ｂと図示右側の領域Ｂに形成された第３単位トランジスタ１００Ｃ及び第４単位トランジスタ１００Ｄによって構成されている。
Ｘ方向、Ｙ方向及び対角方向（Ｘ方向と４５°をなす方向）に隣接するシリコンピラー同士の間隔はゲート電極の膜厚の２倍以下である。シリコンピラー５５Ｂの直上にはシリコンプラグ６９、メタルコンタクトプラグ８０Ｂ及びメタル配線８３が形成されている。シリコンピラー５５Ｂ、シリコンプラグ６９及びメタルコンタクトプラグ８０Ｂは同一平面領域内に互いに重なって配置されている。シリコンピラー５５Ｃの直上にはシリコンプラグ６９、メタルコンタクトプラグ８０Ｃ及びメタル配線８３が形成されている。シリコンピラー５５Ｃ、シリコンプラグ６９及びメタルコンタクトプラグ８０Ｃは同一平面領域内に互いに重なって配置されている。
メタル配線８３は領域Ａと領域Ｂの配列方向と平行に延在しており、ＳＴＩ５２を挟んで領域Ａと領域Ｂとに跨って配置されている。メタル配線８３の一端部はメタルコンタクトプラグ８０Ｂを介して第２単位トランジスタ１００Ｂのピラー上部拡散層と接続されている。メタル配線８３の他端部はメタルコンタクトプラグ８０Ｃを介して第３単位トランジスタ１００Ｃのピラー上部拡散層と接続されている。これにより、メタル配線８３は、第２単位トランジスタ１００Ｂと第３単位トランジスタ１００Ｃを直列に接続する接続配線として機能している。
領域Ａと領域Ｂにおいて、複数のシリコンピラー５５からなるシリコンピラー群の右側には平面視矩形状のゲート吊りシリコンピラー５６が設けられている。ゲート吊りシリコンピラー５６の直上には平面視円形状のメタルコンタクトプラグ７３が形成されている。メタルコンタクトプラグ７３はゲート吊りシリコンピラー５６と部分的に重なる位置に形成されている。メタルコンタクトプラグ７３の右端（シリコンピラー５５と反対側の端部）はゲート吊りシリコンピラー５６の外側に若干はみ出している。そして、このはみ出した部分でゲート吊りシリコンピラー５６の側面に形成されたゲート電極と接続されている。
メタルコンタクトプラグ７３の直上にはゲート吊り配線７６が形成されている。ゲート吊り配線７６は平面視コ字状に形成されており、ＳＴＩ５２を挟んで領域Ａと領域Ｂに跨って配置されている。ゲート吊り配線７６の一端部はメタルコンタクトプラグ７３Ａを介して領域Ａの単位トランジスタ１００Ａ、１００Ｂのゲート電極と接続されている。ゲート吊り配線７６の他端部はメタルコンタクトプラグ７３Ｂを介して領域Ｂの単位トランジスタ１００Ｃ、１００Ｄのゲート電極と接続されている。これにより、ゲート吊り配線７６は、複数の単位トランジスタ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのゲート電極同士を接続する接続配線として機能している。
ゲート吊り配線７６の中央部には、Ｙ方向に延びるメタル配線９２が部分的に重なって配置されている。メタル配線９２とゲート吊り配線７６とが重なる部分にはコンタクト孔９１が設けられており、コンタクト孔９１に埋め込まれた導電プラグを介してメタル配線９２とゲート吊り配線７６とが接続されている。メタル配線９２はゲート吊り配線７６を介して領域Ａと領域Ｂの双方の単位トランジスタ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄと接続されており、各単位トランジスタ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄに共通のゲート配線となっている。
領域Ａにおいてシリコンピラー５５Ａの直上にはシリコンプラグ６９、メタルコンタクトプラグ８０Ａ及びメタル配線８４が形成されている。シリコンピラー５５Ａ、シリコンプラグ６９及びメタルコンタクトプラグ８０Ａは同一平面領域内に互いに重なって配置されている。メタル配線８４はメタルコンタクトプラグ８０Ａを介して第１単位トランジスタ１００Ａのピラー上部拡散層と接続されており、領域Ａと領域Ｂの各単位トランジスタ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄに共通のドレイン配線（若しくはソース配線）となっている。
領域Ｂにおいてシリコンピラー５５Ｄの直上にはシリコンプラグ６９、メタルコンタクトプラグ８０Ｄ及びメタル配線８２が形成されている。シリコンピラー５５Ｄ、シリコンプラグ６９及びメタルコンタクトプラグ８０Ｄは同一平面領域内に互いに重なって配置されている。メタル配線８２はメタルコンタクトプラグ８０Ｄを介して第４単位トランジスタ１００Ｄのピラー上部拡散層と接続されており、領域Ａと領域Ｂの各単位トランジスタ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄに共通のソース配線（若しくはドレイン配線）となっている。
なお、図２８ではシリコンピラー５５Ａ，５５Ｂ，５５Ｃ，５５Ｄとゲート吊りシリコンピラー５６をＸ方向に沿って一列に配置し、メタル配線８２，８３，８４をこれらと重なるように一直線に配置したが、各部材の配置はこれに限定されない。各部材の平面形状は任意であり、設計要求に応じて種々変更可能である。例えばシリコンピラー５５の平面形状は、円や、矩形以外の多角形とすることができる。またゲート吊りシリコンピラー５６は、ゲート電極の高さを嵩上げしてゲート電極と上部のゲート吊り配線７６との距離を小さくするための突起層であり、その大きさ、形状は特に限定されない。
ここで、図２７及び図２８では図示を省略したが、低耐圧トランジスタは、高耐圧トランジスタの単位トランジスタと共通の構造を有する単位トランジスタによって構成されている。低耐圧トランジスタは単一の単位トランジスタのみによって構成されており、単位トランジスタ同士を接続する接続配線（メタル配線８３に相当するもの）は存在しない。低耐圧トランジスタのシリコンピラー５５と高耐圧トランジスタのシリコンピラー５５は共通のエッチング工程によって形成されており、各々のシリコンピラー５５の高さは全て同一である。低耐圧トランジスタは単一の単位トランジスタのみによって形成されているため、トランジスタのチャネル部の長さ（チャネル長）は１本のシリコンピラー５５の高さ（正確にはピラー上部拡散層６６やピラー下部拡散層５９が形成された部分を除くシリコンピラー５５の高さ）と一致する。一方、高耐圧トランジスタは、ピラー下部拡散層５９が共通化された２つの単位トランジスタを互いにＳＴＩ５２で分離された２つの領域Ａ，Ｂに形成し、これら２つの領域Ａ，Ｂに形成した合計４つの単位トランジスタを直列に接続することによって形成しているため、チャネル部の長さ（チャネル長）はシリコンピラー５５の高さの概ね４倍である。そのため、低耐圧トランジスタに比べて、より耐圧の高いトランジスタとなっている。
［半導体装置の製造方法−２］
図２９〜図５２は第２実施形態の半導体装置の製造方法の説明図である。図２９〜図５２は図２８のＸ−Ｘ断面に対応する断面工程図である。
まず始めに図２９に示すように、シリコン基板５１上に素子分離となるＳＴＩ５２を形成する。左側が領域Ａで右側が領域Ｂであり、領域Ａと領域Ｂの間にもＳＴＩ５２が形成されている。次に図３０に示すように、シリコン基板５１上に酸化膜５３を１０ｎｍおよびマスク窒化膜５４を１２０ｎｍ形成する。
次に図３１に示すように、公知のフォトリソグラフィ工程およびドライエッチング工程を用いて、酸化膜５３およびマスク窒化膜５４をパターニングする。次に図３２に示すように、マスク窒化膜５４をマスクとしてシリコン基板１を深さ１５０ｎｍ程度エッチングして、単位トランジスタのチャネル部となるシリコンピラー５５およびゲート電極を上に繋げるためのゲート吊りシリコンピラー５６を形成する。
このときのシリコンピラー５５及びゲート吊りシリコンピラー５６のレイアウトは図２８に示した通りである。すなわち、ＳＴＩ５２に囲まれた部分に、単位トランジスタを形成するためのシリコンピラー５５を２つ配置する。２つのシリコンピラー５５の間隔は、この後形成するゲート電極の膜厚の２倍以下の間隔である。またシリコンピラー５５の少なくとも一つに対して、この後形成するゲート電極の膜厚の２倍以下の間隔で配置されたゲート吊りシリコンピラー５６を１つ配置する。領域Ａと領域Ｂには、それぞれ２本のシリコンピラー５５と１本のゲート吊りシリコンピラー５６からなる１セットずつの柱状半導体層が配置される。チャネル部を形成するシリコンピラー５５の太さ（シリコン基板５１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。ゲート電極を吊り上げるゲート吊りシリコンピラー５６のサイズは任意であり、チャネル部を形成するシリコンピラー５５と同じサイズである必要はない。
次に図３３に示すように、シリコンピラー５５及びゲート吊りシリコンピラー５６の側面を５ｎｍ程度酸化し（図示せず）、窒化膜を２０ｎｍ程度成膜後、全面エッチバックを行い、シリコンピラー５５及びゲート吊りシリコンピラー５６の側面およびマスク窒化膜５４の側面にサイドウォール窒化膜５７を形成する。このときＳＴＩ５２の側面の一部にもサイドウォール窒化膜５７が形成される。
次に図３４に示すように、シリコン酸化を行い、シリコン露出部分に酸化膜５８を３０ｎｍ形成する。このときシリコンピラー５５とゲート吊りシリコンピラー５６の側面および上面には窒化膜が形成されているため、酸化はされない。
次に図３５に示すように、不純物、例えばＮ型トランジスタの場合はヒ素のイオン注入を行い、シリコンピラー５５の下部にピラー下部拡散層５９を形成する。このときシリコンピラー５５とゲート吊りシリコンピラー５６の上面にはマスク窒化膜が形成されており、またその膜厚は１００ｎｍ程度あり、シリコンピラー５５の下にある酸化膜５８の３０ｎｍより十分厚いため、シリコンピラー５５とゲート吊りシリコンピラー５６の上部には拡散層が形成されない。
次に図３６に示すように、サイドウォール窒化膜５７と、シリコンピラー５５及びゲート吊りシリコンピラー５６の側面に形成された酸化膜を除去する。
次に図３７に示すように、シリコンピラー５５とゲート吊りシリコンピラー５６の側面にゲート絶縁膜６０を形成する。シリコン酸化膜の場合は３ｎｍ程度の膜厚である。次に全面にゲート電極となるポリシリコンを２０ｎｍ成膜し、全面エッチバックを行い、シリコンピラー５５とゲート吊りシリコンピラー５６の側面のみにゲート電極６１を形成する。このときＳＴＩ５２の側面の一部にもゲート電極６１が形成される。シリコンピラー同士の間隔はゲート電極６１の膜厚の２倍以下であるため、シリコンピラー間はゲート電極６１で完全に埋められる。同様に、シリコンピラー５５とゲート吊りシリコンピラー５６との間隔はゲート電極６１の膜厚の２倍以下であるので、シリコンピラー５５とゲート吊りシリコンピラー５６との間はゲート電極６１で完全に埋められる。
次の図３８に示すように、第１層間絶縁膜６２を形成する。次に図３９に示すように、第１層間絶縁膜６２を公知のＣＭＰ技術を用いてマスク窒化膜５４が露出するように平坦化し、次にマスク酸化膜６３を５０ｎｍ程度成膜する。
次に図４０に示すように、公知のフォトリソグラフィ技術とエッチング技術を用いてマスク酸化膜６３を除去する。除去するパターンレイアウト９０は図２８に示したように、シリコンピラー５５の配置した部分のみである。マスク酸化膜６３を除去した部分６４は、マスク窒化膜５４が露出する。次に図４１に示すように、この露出した位置のマスク窒化膜のみを選択的に除去し、シリコンピラー５５の上面部を開口する（開口部６５）。
次に図４２に示すように、酸化処理を行った後に、この開口部６５よりシリコンピラー５５の上部に不純物（Ｎ型トランジスタであれば燐やヒ素など）を注入し、第１の不純物拡散層（ピラー上部拡散層）６６を形成する。また、窒化膜を１０ｎｍ程度成膜し、エッチバックを行うことにより、サイドウォール窒化膜６８形成する。このサイドウォール窒化膜形成時にシリコンピラー５５の上面に形成されていた酸化膜も除去し、シリコンピラー５５の上面を露出する。酸化膜６７はサイドウォール窒化膜６８の下およびゲート電極１１がポリシリコンの場合は露出していたポリシリコンの側面のみに残る。サイドウォール窒化膜６８は単位トランジスタのＬＤＤ構造形成のため、およびこの後形成するシリコンプラグ及びメタルコンタクトプラグとゲート電極１１との間の絶縁を確保する役割がある。
次に図４３に示すように、選択エピタキシャル成長法を用いて、シリコンピラー５５の上面にシリコンプラグ６９を選択的に形成する。その後に、Ｎ型トランジスタの場合は、ヒ素などをイオン注入して、シリコンプラグ内をｎ型の導電体として、シリコンピラー５５の上面に形成した第１の不純物拡散層６６に電気的に接触する第２の不純物拡散層を形成する。次に図４４に示すように、第２層間絶縁膜７０を形成する。次に図４５に示すように、ストッパー窒化膜７１を２０ｎｍ程度成膜する。
次に図４６に示すように、公知のフォトリソグラフィおよびドライエッチング工程を用いて、ゲート吊りシリコンピラー５６に対してコンタクト孔７２を形成する。このとき領域Ａおよび領域Ｂの双方のゲート吊りシリコンピラー５６に対してコンタクト孔７２を形成する。コンタクト孔７２の位置は、図２８に示すように、ゲート吊りシリコンピラー５６の中心部よりも少しずらした位置に配置する。このときゲート吊りシリコンピラー５６の上面には窒化膜が残っているので、ゲート吊りシリコンピラー５６まではエッチングされないが、ゲート電極６１まではエッチングされる。
次に図４７に示すように、コンタクト孔７２に、Ｗ／ＴｉＮ／Ｔｉを成膜し、メタルコンタクトプラグ７３を形成する。次に図４８に示すように、第３層間絶縁膜７４を１５０ｎｍ程度成膜し、公知のフォトリソグラフィおよびドライエッチング工程を用いて、ゲート溝７５を形成する。ゲート溝７５の深さは、エッチングをストッパー窒化膜７１で止めることで制御し、ゲート溝７５の底には、メタルコンタクトプラグ７３の最低一部が露出する。またゲート溝７５のパターン配置は、図２８に示すように、領域Ａのゲート吊りシリコンピラー５６を介した領域Ａのゲート電極と、領域Ｂのゲート吊りシリコンピラー５６を介した領域Ｂのゲート電極とが電気的に接続されるような配置とする。
次に図４９に示すように、ゲート溝７５にメタル、例えばＷ／ＴｉＮを形成し、ゲート吊り配線７６を形成する。次に図５０に示すように、第４層間絶縁膜７７を形成する。次に図５１に示すように、公知のフォトリソグラフィおよびドライエッチング工程を用いて、シリコンプラグ５９に対してコンタクト孔７８を形成する。また図５１には図示していないが、図２８の平面図に示したように、ゲート吊り配線７６に対してコンタクト孔９１を形成する。これらのコンタクト７８，９１は同一のフォトリソグラフィ工程で形成しても良く、また別々のフォトリソグラフィ工程で形成しても良い。
次に図５２に示すように、各コンタクト孔７８，９１にＷ／ＴｉＮ／Ｔｉで形成された金属を埋め込み、シリコンピラー５５に対するメタルコンタクトプラグ８０、およびゲート吊り配線に対するメタルコンタクトプラグを形成する。
次に図２７に示したように、Ｗ／ＷＮで形成されるメタル配線８２，８３，８４および図２８に示したメタル配線９２を形成する。このとき、図２８の平面図に示したとおり、領域Ａに形成された２つのシリコンピラー５５のうちいずれか一方のシリコンピラー５５Ａのピラー上部拡散層と接続されたメタルコンタクトプラグ８０Ａと、メタル配線８４とが接続される。また領域Ｂに形成された２つのシリコンピラー５５のうちいずれか一方のシリコンピラー５５Ｄのピラー上部拡散層と接続されたメタルコンタクトプラグ８０Ｄとメタル配線８２とが接続される。さらに、領域Ａに形成された他のシリコンピラー５５Ｂのピラー上部拡散層と接続されたメタルコンタクトプラグ８０Ｂと、領域Ｂに形成された他のシリコンピラー５５Ｃのピラー上部拡散層と接続されたメタルプラグ８０Ｃとが、メタル配線８３によって接続される。
領域Ａの２つのシリコンピラー５５はピラー下部拡散層を共通化しているため、シリコンピラー同士はピラー下部拡散層で電気的に接続されている。同様に、領域Ｂの２つのシリコンピラー５５はピラー下部拡散層を共通化しているため、シリコンピラー同士はピラー下部拡散層で電気的に接続されている。これにより、領域Ａにおいてピラー下部拡散層を共通化した２つの単位トランジスタ１００Ａ、１００Ｂと、領域Ｂにおいてピラー下部拡散層を共通化した２つの単位トランジスタ１００Ｃ、１００Ｄとが直列に配置されたようにレイアウトされる。
以上説明した本実施形態の半導体装置によれば、次のような効果が得られる。
（１）高耐圧トランジスタのチャネル部が、互いに直列に接続された４つのシリコンピラー５５によって形成されるため、ソース・ドレイン間のチャネル長が実質的にシリコンピラー５５の高さの４倍となり、単一のシリコンピラー５５でチャネル部を形成する低耐圧トランジスタに比べて高耐圧なトランジスタが実現される。この場合、高耐圧トランジスタと低耐圧トランジスタは同一高さのシリコンピラー５５で形成されるため、シリコンピラー５５の高さをトランジスタ毎に変える必要がなく、製造工程が簡単になる。
（２）シリコンピラー同士の間隔がゲート電極６１の厚みの２倍以下とされているため、シリコンピラー５５の側面に形成されたゲート電極同士が接触し、シリコンピラー５５の高さ方向全体にゲート電極６１が形成される。そのため、エッチバックによって不要な領域のゲート電極６１を除去したときに、シリコンピラー同士の隙間にゲート電極６１の断線が発生せず、連続した１つのゲート電極として機能させることができる。また、シリコンピラー同士の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
（３）ゲート電極６１の高さを嵩上げするための突起層（ゲート吊りシリコンピラー５６、マスク窒化膜５４）を形成したため、ゲート電極６１とゲート吊り配線７６を接続するメタルコンタクトプラグ７３のアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
（４）シリコンピラー５５とメタル配線８２，８３，８４とがシリコンプラグ５９とメタルコンタクトプラグ８０の２つの導電プラグによって接続されているため、各々の導電プラグのアスペクト比は１つ導電プラグで接続する場合に比べて小さくすることができる。そのため、半導体装置を微細化する場合に容易に対応することができる。特に本実施形態の場合は、単位トランジスタ１００とメタル配線との距離がシリコンピラー５５の高さ分だけ嵩上げされているので、よりアスペクト比の小さい導電プラグとすることができる。
なお、本実施形態では、高耐圧トランジスタを４つの単位トランジスタ１００によって構成したが、高耐圧トランジスタを構成する単位トランジスタの数はこれに限定されない。例えば図２８の領域Ｂの構成を第１実施形態の図１の領域Ｂの構成に置き換え、メタル配線８３の右端を領域Ｂの単位トランジスタのピラー下部拡散層と接続することで、３つの単位トランジスタで構成された高耐圧トランジスタを提供することができる。この場合、シリコンピラーの高さの３倍に相当するソース・ドレイン耐圧を実現できる。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。例えば、本実施形態では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の基柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の基柱（及び突起層）を形成することもできる。さらに、導電プラグや配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
［データ処理システム］
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
図５３は本実施形態のデータ処理システム４００の概略構成図である。データ処理システム４００はＣＰＵ（Central Processing Unit）４１０と半導体記憶装置４２０とを備えている。図５３ではＣＰＵ４１０はシステムバス４３０を介して半導体記憶装置４２０に接続されているが、システムバス４３０を介さずにローカルなバスによって接続されても良い。システムバス４３０は簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。またデータ処理システム４００では、必要に応じて半導体記憶装置以外の記憶装置４４０、入出力装置４５０がシステムバス４３０に接続される。
ここで入出力装置４５０には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれ、半導体記憶装置以外の記憶装置４４０には、ハードディスクやＭＯドライブなどが含まれるが、これに限定されない。入出力装置４５０には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置４２０は、例えばＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）であり、具体的にはＳＲＡＭ（Static Random Access Memory）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random-Access Memory）、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random-Access Memory）等のＤＲＡＭ、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図５３では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
図５４は半導体記憶装置４２０の概略構成図である。半導体記憶装置４２０は、メモリアレイ部５０１、Ｘデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６、内部ＣＬＫ(Clock)回路部５０７、制御信号回路部５０８を備えている。
メモリアレイ部５０１は、複数のワード線ＷＬ（Word line）と、複数のビット線ＢＬ（Bit Line）と、センスアンプ回路ＳＡ（Sense Amplifier）とを備えており、それぞれのワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣ（Memory Cell）が存在する。
メモリアレイ部５０１とデータラッチ回路５０５と入出力インターフェース部５０６は、データ転送用バスにより接続される。データ制御回路部５０４は、データラッチ回路部５０５におけるデータ転送を制御する。Ｘデコーダ部５０２及びＹデコーダ５０３は、メモリアレイ部５０１におけるメモリセルＭＣからの書き込み、読み出し等の動作を制御する。内部ＣＬＫ回路部５０７は、ＣＫ、／ＣＫ、ＣＫＥ（Clock Enable）が入力され、制御信号回路部５０８、Ｘデコーダ５０２、Ｙデコーダ５０３、データ制御回路部５０４で利用されるクロックを生成する。制御信号回路部５０８は、入力される／ＣＳ(Chip Select)、／ＲＡＳ(Row Address Strobe)、／ＣＡＳ（Column Address Strobe）、／ＷＥ(Write Enable)に基づいてＸデコーダ部５０２及びＹデコーダ５０３を制御する制御信号を生成して出力する。なお、／は、ロウレベルがアクティブレベルとなることを示す記号である。
ワード線ＷＬとビット線ＢＬの交点のそれぞれには、データを記憶するメモリセル（記憶素子）ＭＣが備えられている。メモリセルＭＣは、データを記憶するためのキャパシタと、選択用のトランジスタにより構成され、当該トランジスタは、ゲートがワード線に接続され、ドレインまたはソースの一方がビット線ＢＬに接続され、他方がキャパシタに接続される。
センスアンプ回路ＳＡは、データ記憶用キャパシタからビット線に読み出されるデータを増幅する。メモリアレイ部５０１におけるデータの検出は、センスアンプ回路ＳＡによって増幅された１対のビット線対上に生じる微小電位差を検出することにより行われる。
ここで、メモリセルＭＣ、センスアンプ回路ＳＡ、Ｘ制御回路、Ｙ制御回路には、本発明の半導体装置が備えられている。メモリセルＭＣとセンスアンプＳＡを構成するトランジスタは、リーク電流およびアレイ内の動作による消費電流などを考慮して、動作電圧が１．０〜１．２Ｖ程度に設定されている。Ｙ制御回路については、動作電圧は電源電圧と同じ１．８Ｖ程度であり、Ｘ制御回路については、セル容量に電荷を十分に書き込むために、動作電圧が３．０Ｖ程度に設定されている。メモリセルＭＣ、センスアンプ回路ＳＡ、Ｘ制御回路、Ｙ制御回路は同一基板上に形成されており、各々の回路を構成するトランジスタは、動作電圧を考慮してチャネル長が異ならされている。例えば、動作電圧が大きいＸ制御回路では、動作電圧が小さいメモリセルＭＣ、センスアンプＳＡに比べて、チャネル長の大きいトランジスタが用いられている。
トランジスタのチャネル長は、シリコンピラーの高さと、直列に接続するシリコンピラーの数（単位トランジスタの数）によって制御されている。具体的には、動作電圧の小さいメモリセルＭＣ、センスアンプＳＡのトランジスタのチャネル部は、１本のシリコンピラーによって形成されており、動作電圧の大きいＸ制御回路のトランジスタのチャネル部は、直列に接続された２本のシリコンピラーによって形成されている。メモリセルＭＣ、センスアンプＳＡ、Ｘ制御回路を構成する１本当たりのシリコンピラーの高さは同じである。Ｘ制御回路では、メモリセルＭＣ、センスアンプＳＡを構成するシリコンピラーと同一高さのシリコンピラーを２本直列に接続することで、２倍のチャネル長（すなわち高耐圧）を実現している。このため、製造プロセスが簡単になり、製造コストも低減できる。
また近年では、低消費電力化は時代の趨勢となっており、半導体装置を備えた種々の電子機器において低消費電力化のための技術開発が進められている。例えば、携帯電話やデジタルプレーヤー等の携帯型電子機器においては、小型、低消費電力でバッテリ寿命の長い電子機器が望まれており、電子機器に内蔵されるデータ処理システムにおいても、よりいっそうの小型化、低消費電力化が求められている。本発明の場合、データ処理システムを構成するトランジスタは縦型ＳＧＴ構造を有するトランジスタからなるため、データ処理システムを含む電子機器全体の小型化、低消費電力化が可能である。また、高速応答性によって処理スピードの速い高性能なデータ処理システム及び電子機器が提供できる。
このような事情は、本発明の半導体装置をＸデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６に適用した場合も同じである。さらに、ＣＰＵ４１０、記憶装置４４０、入出力装置４５０に本発明の半導体装置を適用した場合も同様である。データ処理システム４００の大きさ、駆動能力は、個々のトランジスタの大きさ、駆動能力に依存するため、これらのトランジスタを本発明の半導体装置に置き換えることで、小型で高性能なデータ処理システムを提供することができる。
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。ＤＲＡＭを一つの適用例として挙げられるが、ＲＡＭやＲＯＭ等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
第１実施形態半導体装置の部分断面図である。 同半導体装置の部分平面図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 第２実施形態の半導体装置の部分断面図である。 同半導体装置の部分平面図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 同半導体装置の製造方法の説明図である。 データ処理システムの概略構成図である。 同データ処理システムに備えられるメモリデバイスの概略構成図である。 従来の半導体装置の部分断面図である。
符号の説明
１…シリコン基板、２…素子分離溝、４…マスク窒化膜（第２突起層）、５…シリコンピラー（半導体の基柱）、６…ゲート吊りシリコンピラー（第１突起層）、８…酸化膜（絶縁膜）、９…ピラー下部拡散層（ドレイン拡散層）、１０…ゲート絶縁膜、１１…ゲート電極、１３…マスク酸化膜（絶縁膜）、１６…ピラー上部拡散層（ソース拡散層）、１７…酸化膜（絶縁膜）、１８…サイドウォール窒化膜（絶縁膜）、１９…シリコンプラグ（導電プラグ）、２０…層間絶縁膜、２６…ゲート吊り配線、３０…メタルコンタクトプラグ（導電プラグ）、３１…メタルコンタクトプラグ（導電プラグ）、３２，３３，３４…メタル配線、５０，５０Ａ，５０Ｂ…単位トランジスタ、５１…シリコン基板、５２…素子分離溝、５４…マスク窒化膜（第２突起層）、５５…シリコンピラー（半導体の基柱）、５６…ゲート吊りシリコンピラー（第１突起層）、５８…酸化膜（絶縁膜）、５９…ピラー下部拡散層（ドレイン拡散層）、６０…ゲート絶縁膜、６１…ゲート電極、６３…マスク酸化膜（絶縁膜）、６６…ピラー上部拡散層（ソース拡散層）、６７…酸化膜（絶縁膜）、６８…サイドウォール窒化膜（絶縁膜）、６９…シリコンプラグ（導電プラグ）、７０…層間絶縁膜、７６…ゲート吊り配線、８０…メタルコンタクトプラグ（導電プラグ）、８２，８３，８４…メタル配線、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ…単位トランジスタ、４００…データ処理システム

Claims (15)

  1. 同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置であって、
    前記低耐圧トランジスタは、基板上に立設された半導体の基柱と、前記基柱の外周面に設けられたゲート電極と、前記基柱の上下に設けられたソース拡散層及びドレイン拡散層と、を備えた単一の単位トランジスタによって形成され、
    前記高耐圧トランジスタは、前記低耐圧トランジスタを構成する単位トランジスタの基柱の高さと同じ高さの半導体の基柱を有する複数の単位トランジスタのソース拡散層とドレイン拡散層を直列に接続し、且つ前記複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成されていることを特徴とする半導体装置。
  2. 単位トランジスタの基柱の太さは、完全空乏化が可能な太さであることを特徴とする請求項１に記載の半導体装置。
  3. 前記基柱の周囲に露出した基板の表面に絶縁膜が形成され、前記絶縁膜の下に前記ドレイン拡散層が形成され、前記ゲート電極と前記ドレイン拡散層とが前記絶縁膜によって電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記高耐圧トランジスタを構成する複数の単位トランジスタのドレイン拡散層は、前記複数の単位トランジスタを各々区画する素子分離溝によって電気的に絶縁されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記ゲート電極上に絶縁膜を介して配線が設けられ、前記ゲート電極と前記配線とが、前記絶縁膜に形成された第１導電プラグを介して接続されると共に、
    前記基柱の周囲に第１突起層が設けられ、前記第１突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第１突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１突起層と前記基柱との間隔は、前記ゲート電極の厚みの２倍以下であることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１突起層上に第２突起層が設けられ、前記第２突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第２突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることを特徴とする請求項４に記載の半導体装置。
  8. 前記基柱と前記第１突起層は、半導体基板からなる前記基板の表面をエッチングして形成されていることを特徴とする請求項４に記載の半導体装置。
  9. 前記高耐圧トランジスタを構成する複数の単位トランジスタのソース拡散層とドレイン拡散層は、前記ソース拡散層と前記ドレイン拡散層の上部に設けられた配線を介して接続され、
    前記ソース拡散層が形成された基柱の上面にゲート電極の開口部が形成され、前記ゲート電極の開口部に前記ソース拡散層と電気的に接続された第２導電プラグが形成されると共に、
    前記ゲート電極の開口部の内壁面に絶縁膜が形成され、前記絶縁膜によって前記ゲート電極と前記第２導電プラグとが電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
  10. 基板上に素子分離溝が設けられ、前記素子分離溝に区画された各々の領域に前記基柱が１つずつ設けられ、前記素子分離溝で区画された基柱のドレイン拡散層同士は前記素子分離溝によって電気的に絶縁されていると共に、前記素子分離溝を挟んで異なる領域に設けられた基柱のソース拡散層同士は、前記素子分離溝を跨いで配置された接続配線によって電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  11. 基板上に素子分離溝が設けられ、前記素子分離溝に区画された各々の領域に前記基柱が複数ずつ設けられ、同一の領域に設けられた複数の基柱の各々のドレイン拡散層は互いに接続されており、異なる領域に設けられた基柱のドレイン拡散層同士は前記素子分離溝によって電気的に絶縁されていると共に、前記素子分離溝を挟んで異なる領域に設けられた基柱のソース拡散層同士は、前記素子分離溝を跨いで配置された接続配線を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  12. 同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置の製造方法であって、
    基板上に素子分離溝を形成する工程と、
    前記素子分離溝によって区画された各々の領域に半導体の基柱を形成する工程と、
    前記基柱の周囲に露出した基板の表面に絶縁膜を形成する工程と、
    前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下に不純物拡散層を形成する工程と、
    前記基柱の外周面にゲート電極を形成する工程と、
    前記基柱の上部にソース拡散層を形成する工程と、
    前記素子分離溝を跨いで異なる領域に配置された基柱のソース拡散層とドレイン拡散層とを接続する接続配線を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
  13. 同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置の製造方法であって、
    基板上に素子分離溝を形成する工程と、
    前記素子分離溝によって区画された各々の領域に複数の半導体の基柱を形成する工程と、
    前記複数の基柱の周囲に露出した基板の表面に絶縁膜を形成する工程と、
    前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下に不純物拡散層を形成する工程と、
    前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面を覆うゲート電極を形成する工程と、
    前記複数の基柱の各々の上部にソース拡散層を形成する工程と、
    前記素子分離溝を跨いで異なる領域に配置された基柱のソース拡散層同士を接続する接続配線を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
  14. １つの領域内において互いに隣接する基柱同士の間隔は前記ゲート電極の厚みの２倍以下とされ、
    前記ゲート電極を形成する工程では、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の基柱の外周面と前記複数の基柱の隙間にゲート電極を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 請求項１〜１１のいずれか１項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
JP2007254172A 2007-09-28 2007-09-28 半導体装置、半導体装置の製造方法並びにデータ処理システム Ceased JP2009088134A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007254172A JP2009088134A (ja) 2007-09-28 2007-09-28 半導体装置、半導体装置の製造方法並びにデータ処理システム
US12/238,593 US8154076B2 (en) 2007-09-28 2008-09-26 High and low voltage vertical channel transistors
US13/253,408 US8415741B2 (en) 2007-09-28 2011-10-05 High voltage vertical channel transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007254172A JP2009088134A (ja) 2007-09-28 2007-09-28 半導体装置、半導体装置の製造方法並びにデータ処理システム

Publications (2)

Publication Number Publication Date
JP2009088134A true JP2009088134A (ja) 2009-04-23
JP2009088134A5 JP2009088134A5 (ja) 2011-12-08

Family

ID=40507180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007254172A Ceased JP2009088134A (ja) 2007-09-28 2007-09-28 半導体装置、半導体装置の製造方法並びにデータ処理システム

Country Status (2)

Country Link
US (2) US8154076B2 (ja)
JP (1) JP2009088134A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079992A (ja) * 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
US8536642B2 (en) 2009-11-24 2013-09-17 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2013219311A (ja) * 2012-04-12 2013-10-24 Ps4 Luxco S A R L 半導体装置及びその製造方法
WO2014073361A1 (ja) * 2012-11-06 2014-05-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5688189B1 (ja) * 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9129837B2 (en) 2013-09-20 2015-09-08 Micron Technology, Inc. Semiconductor device
US10804390B2 (en) 2013-09-06 2020-10-13 Micron Technology, Inc. Semiconductor device with silicon pillar having a device isolation film contacting a surface thereof
JP2021507507A (ja) * 2017-12-15 2021-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 基板上に論理デバイスおよびパワー・デバイスを形成する方法ならびに基板上の論理デバイスおよびパワー・デバイス

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
JP5614915B2 (ja) * 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP5555452B2 (ja) * 2009-07-14 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びにデータ処理システム
JP5323610B2 (ja) * 2009-08-18 2013-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP2012038964A (ja) * 2010-08-09 2012-02-23 Elpida Memory Inc 半導体装置およびその製造方法
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
JP2013131737A (ja) * 2011-11-24 2013-07-04 Elpida Memory Inc 半導体装置
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
JP2014022386A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置
KR20150020847A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
US20180263845A1 (en) * 2017-03-14 2018-09-20 Theragun, LLC Apparatus, system, and method for a reciprocating treatment device
AU2016284030A1 (en) * 2015-06-20 2018-02-15 Theragun, LLC Apparatus, system, and method for a reciprocating treatment device
US9799751B1 (en) * 2016-04-19 2017-10-24 Globalfoundries Inc. Methods of forming a gate structure on a vertical transistor device
KR20180014550A (ko) * 2016-08-01 2018-02-09 (주)피델릭스 레이아웃 면적을 저감하는 디램셀 및 그의 제조방법
US10347745B2 (en) 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device
US10170616B2 (en) 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US9882025B1 (en) 2016-09-30 2018-01-30 Globalfoundries Inc. Methods of simultaneously forming bottom and top spacers on a vertical transistor device
US9966456B1 (en) 2016-11-08 2018-05-08 Globalfoundries Inc. Methods of forming gate electrodes on a vertical transistor device
US9935018B1 (en) 2017-02-17 2018-04-03 Globalfoundries Inc. Methods of forming vertical transistor devices with different effective gate lengths
KR20180098745A (ko) 2017-02-27 2018-09-05 삼성전자주식회사 수직형 반도체 소자
US10229999B2 (en) 2017-02-28 2019-03-12 Globalfoundries Inc. Methods of forming upper source/drain regions on a vertical transistor device
US10014370B1 (en) 2017-04-19 2018-07-03 Globalfoundries Inc. Air gap adjacent a bottom source/drain region of vertical transistor device
CN108172578A (zh) * 2017-12-26 2018-06-15 东芯半导体有限公司 一种减少设计面积的动态随机存储器单元及其制造方法
KR102369509B1 (ko) * 2018-01-08 2022-03-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2019165088A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
US11355632B2 (en) * 2019-07-29 2022-06-07 Avago Technologies International Sales Pte. Limited Folded channel vertical transistor and method of fabricating same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271556A (ja) * 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JPH02188966A (ja) * 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置
JPH03145761A (ja) * 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JPH03285352A (ja) * 1990-03-31 1991-12-16 Toshiba Corp ダイナミック型半導体記憶装置
JPH05136374A (ja) * 1991-04-23 1993-06-01 Canon Inc 半導体装置及びその製造方法
JP2002158350A (ja) * 2000-08-25 2002-05-31 Agere Systems Guardian Corp 垂直型トランジスタの回路接続アーキテクチャ
JP2002203971A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置
JP2004158838A (ja) * 2002-10-03 2004-06-03 Chartered Semiconductor Mfg Ltd 可変長さの縦型トランジスタの新規な製造方法
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510604A3 (en) * 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6433382B1 (en) * 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
US7354812B2 (en) * 2004-09-01 2008-04-08 Micron Technology, Inc. Multiple-depth STI trenches in integrated circuit fabrication
US7919364B2 (en) * 2006-07-11 2011-04-05 Nxp B.V. Semiconductor devices and methods of manufacture thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271556A (ja) * 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JPH02188966A (ja) * 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置
JPH03145761A (ja) * 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JPH03285352A (ja) * 1990-03-31 1991-12-16 Toshiba Corp ダイナミック型半導体記憶装置
JPH05136374A (ja) * 1991-04-23 1993-06-01 Canon Inc 半導体装置及びその製造方法
JP2002158350A (ja) * 2000-08-25 2002-05-31 Agere Systems Guardian Corp 垂直型トランジスタの回路接続アーキテクチャ
JP2002203971A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置
JP2004158838A (ja) * 2002-10-03 2004-06-03 Chartered Semiconductor Mfg Ltd 可変長さの縦型トランジスタの新規な製造方法
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8536642B2 (en) 2009-11-24 2013-09-17 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2012079992A (ja) * 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
US8941186B2 (en) 2010-10-05 2015-01-27 Ps4 Luxco S.A.R.L. Semiconductor device having vertical type transistor
JP2013219311A (ja) * 2012-04-12 2013-10-24 Ps4 Luxco S A R L 半導体装置及びその製造方法
WO2014073361A1 (ja) * 2012-11-06 2014-05-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US10804390B2 (en) 2013-09-06 2020-10-13 Micron Technology, Inc. Semiconductor device with silicon pillar having a device isolation film contacting a surface thereof
US11799027B2 (en) 2013-09-06 2023-10-24 Micron Technology, Inc. Semiconductor device
US9129837B2 (en) 2013-09-20 2015-09-08 Micron Technology, Inc. Semiconductor device
WO2015059789A1 (ja) * 2013-10-23 2015-04-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US10311945B2 (en) 2013-10-23 2019-06-04 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with a plurality of surrounding gate transistors
JP5688189B1 (ja) * 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10910039B2 (en) 2013-10-23 2021-02-02 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with a plurality of surrounding gate transistors
JP2021507507A (ja) * 2017-12-15 2021-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 基板上に論理デバイスおよびパワー・デバイスを形成する方法ならびに基板上の論理デバイスおよびパワー・デバイス
JP7271054B2 (ja) 2017-12-15 2023-05-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 基板上に論理デバイスおよびパワー・デバイスを形成する方法ならびに基板上の論理デバイスおよびパワー・デバイス

Also Published As

Publication number Publication date
US8154076B2 (en) 2012-04-10
US8415741B2 (en) 2013-04-09
US20090085088A1 (en) 2009-04-02
US20120025324A1 (en) 2012-02-02

Similar Documents

Publication Publication Date Title
JP2009088134A (ja) 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP5614915B2 (ja) 半導体装置、半導体装置の製造方法並びにデータ処理システム
US9076552B2 (en) Device including a dual port static random access memory cell and method for the formation thereof
US5220530A (en) Semiconductor memory element and method of fabricating the same
JP4507119B2 (ja) 半導体装置およびその製造方法
US7485525B2 (en) Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell
US20120281490A1 (en) Semiconductor device, semiconductor module and method of manufacturing the same
JP5503971B2 (ja) 半導体装置
US9472542B2 (en) DRAM arrays, semiconductor constructions and DRAM array layouts
US9171847B1 (en) Semiconductor structure
JP2009071247A (ja) 半導体記憶装置
US20160099248A1 (en) Semiconductor memory device with improved active area/word line layout
US8737124B2 (en) Semiconductor device
KR20140029024A (ko) 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
US8861261B2 (en) Semiconductor memory cell and semiconductor device
JP2016009788A (ja) 半導体装置
US8508982B2 (en) Semiconductor device
KR20130079842A (ko) 반도체 소자
JP2010177521A (ja) 半導体記憶装置の製造方法
US8921898B1 (en) Device including an array of memory cells and well contact areas, and method for the formation thereof
WO2014181789A1 (ja) 半導体装置及びその製造方法
US8129766B2 (en) Semiconductor memory device comprising shifted contact plugs
US9070740B2 (en) Memory unit, memory unit array and method of manufacturing the same
JP2008130711A (ja) 半導体装置
KR20090039110A (ko) 1-트랜지스터형 디램

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111026

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140415

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140714

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140717

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140814

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140912

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141209

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20150421