JPH0271556A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特にディジタル集積回路の
基本回路であるインバータ回路部の改良に関する。

（従来の技術） 半導体集積回路、なかでもＭＯＳトランジスタを用いた
集積回路は、高集積化の一途を辿っている。この高集積
化に伴って、その中で用いられているＭＯＳトランジス
タはサブミクロン領域まで微細化が進んでいる。ディジ
タル回路の基本回路はインバータ回路であるが、このイ
ンバータ回路を構成するＭＯＳトランジスタの微細化が
進むと様々な弊害が出てくる。第１に、ＭＯＳトランジ
スタのゲート寸法が小さくなると、いわゆる短チヤネル
効果によってソースΦドレイン間にパンチスルーが生じ
、リーク電流を抑制することが困難になる。その結果イ
ンバータ回路のスタンバイ電流は増加する。第２に、Ｍ
ＯＳトランジスタの内部電界が高くなり、ホット・キャ
リア効果によってトランジスタのしきい値や相互コンダ
クタンスの変動が生じ、トランジスタ特性の劣化、そし
て回路特性（動作速度、動作マージンなど）の劣化が生
じる。第３に、微細化によりゲート長が短くなったとし
ても、必要な電流量を確保するためにはゲート幅はある
程度以上とらなくてはならず。

その結果インバータ回路の占有面積を十分に小さくする
ことが難しい。例えばダイナミックＲＡＭ　（ＤＲＡＭ
）において、メモリセルの微細化技術が目覚ましく進ん
でいるが１周辺回路では必要な電流量を確保する上でゲ
ート幅を小さくする訳にはいかない部分が多く、これが
ＤＲＡＭチップ全体としての小型化を阻害している。

（発明が解決しようとする課題） 以上のように従来のＭＯＳ集積回路技術では。

インバータ回路のリーク電流の抑制が困難であり。

ホット・キャリア効果による信頼性の低下が生じ。

また必要な電流量確保の要請から回路の占有面積をなか
なか小さくできない、といった問題があった。

本発明は、この様な問題を解決したインバータ回路を含
む半導体装置を堤供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、インバータ回路を構成するＭＯＳトランジス
タを、半導体基板上に溝によって形成された柱状半導体
層を用いて構成する。具体的に本発明でのＭＯＳトラン
ジスタは１柱状半導体層を取り囲むようにその側面にゲ
ート絶縁膜を介してゲート電極が形成され、柱状半導体
層の上面と溝底部にそれぞれソース、ドレイン層が形成
された構造とする。

（作用） 本発明の構造においては、ＭＯＳトランジスタのサブス
レッショルド特性が急峻で、サブスレッショルド・スイ
ングが極めて小さい。これは後に詳細に説明するように
、ゲートのチャネルに対する制御性が強いことによる。

このためインバータ回路のスタンバイ電流は効果的に抑
制される。

また柱状半導体層の側壁がチャネル領域となり。

チャネル領域が通常の平面構造のＭＯＳトランジスタの
ようにフィールド領域に接する部分がない。

従ってフィールド端の高電界のチャネル領域への影響と
いうことがなく、ホット・キャリア効果が抑制される。

また、占有面積を大きくすることなく、柱状半導体層の
高さ、即ち溝の深さを大きくしてチャネル長を長くする
ことができ、これもホット・キャリア効果の抑制に有効
となる。そしてこのホット・キャリア効果の抑制により
、高信頼性のインバータ回路が得られる。更に、柱状半
導体層の周囲を取り囲むようにチャネル領域を設けるた
め、大きいゲート幅を小さい占有面積内に実現すること
ができ、ある程度大きい電流量を必要とする部分で特に
占有面積縮小に大きい効果が得られる。更に、チャネル
反転時に溝底部のドレイン層から伸びる空乏層が柱状半
導体層領域をその下の半導体層領域から電気的に分離す
るような構造とすることにより、基板バイアス依存性が
極めて小さい特性が得られ、これも回路の信頼性向上に
大きく寄与する。

（実施例） 以下１本発明の実施例を図面を参照して説明する。

第１図（ａ）（ｂ）は、一実施例（７）ＣＭＯＳインバ
ータ回路の平面図と等価回路図である。第２図（ａ）、
（ｂ）、（Ｃ）および（ｄ）はそれぞれ、第１図（ａ）
のＡ−Ａ’　、　Ｂ−Ｂ’　　Ｃ−Ｃ′およびＤ−Ｄ’
断面図である。シリコン基板１にｎ型ウェル２およびｎ
型ウェル３が形成され。

それぞれのウェル領域に溝４に囲まれて島状に突起する
柱状シリコン層５および６が形成されて。

これらの柱状シリコン層５および６に°それぞれｐチャ
ネルＭＯ３トランジスタＱｐおよびｎチャネルＭＯＳト
ランジスタＱＮが形成されている。

ＭＯＳトランジスタＱＰ、ＱＮは、各柱状シリコン層５
，６の側壁全体をチャネル領域として、縦型構造をもっ
て構成されている。即ち、溝４内に必要な素子分離酸化
膜が形成され、シリコン層５゜６の外周面にはゲート酸
化膜７が形成され、この外周を取り囲むようにゲート電
極８が形成されている。このゲート電極８は例えば、ｐ
中型またはｎ中型多結晶シリコン膜を堆積し、これをレ
ジストプロセスと反応性イオンエツチング等の異方性エ
ツチングにより柱状シリコン層５および６の側面部と２
両トランジスタのゲート電極の結合部となる平坦部に残
すことにより得られる。このゲート電極８の形成後、ｎ
型不純物のイオン注入によってｎチャネル側のソース、
ドレイン層９，１０゜続いてｎ型不純物のイオン注入に
よりｎチャネル側のソース、ドレイン層１１．１２が形
成される。

ソース層９．１１はそれぞれ柱状シリコン層５゜６の上
面に形成され、ドレインＩ’Ｗ１０，１２は溝４の底部
に形成される。こうして素子形成された基板は、ＣＶＤ
酸化膜１３により覆われ、これにコンタクト孔が開けら
れてＡＩ！膜の蒸着、バターニングにより、必要な端子
配線、即ちＶＣＣ配線１４　＋　”　ｓ　ｓ配線、入力
端子（Ｖｌｎ）配線１６゜出力端子（Ｖｏｕｔ）配線１
７が形成されている。

この実施例ではインバータ回路の動作における各トラン
ジスタのチャネル反転時に、それぞれの柱状シリコン層
領域がドレイン層から伸びる空乏層により、それ以下の
領域から電気的に分離される状態となるように、素子パ
ラメータが設定されている。具体的にｐチャネルＭＯＳ
トランジスタＱｐ側についてその様子を第３図に示す。

溝底部に形成されたドレイン１２から挟み込むように伸
びる空乏層１つが互いに接触する状態になると。

柱状シリコン層６はその下の基板領域からは分離されて
フローティング状態になる。例えばこのような条件を満
たすためには、ｐ型ウェル３の不純物濃度を３×１０１
６／ｌ１１３　柱状シリコン層３の幅を１μｍ、ゲート
酸化膜厚を１２０人とすればよい。ｎチャネル側につい
ても同様の条件を満たすようにする。

この実施例によるインバータ回路の利点を、従来（１η
造と比較しながら具体的に明らかにする。この実施例の
構造ではｌＭＯＳトランジスタのチャネル長はほぼ、溝
４の深さである。いま必要なチャネル幅が、ｐチャネル
ＭＯＳトランジスタＱｐで１２μ７７（、ｎチャネルＭ
ＯＳトランジスタで６μｍとする。柱状シリコン層５お
よび６のパターン幅を１μｍとすると、それぞれのパタ
ーン長さを５μｍおよび２μｍとすることにより、希望
するチャネル幅が得られる。このとき第１図（ａ）のパ
ターンでの占有面積はほぼ、　３．２５Ｘ１０−３２．
５μｍ２である。比較のため、従来の平面構造で同様の
電流駆動能力をもつＣＭＯＳインバータ回路を構成した
場合のパターンを、第１８図に示す。チャネル長はｐチ
ャネル、ｎチャネル共に０．５μ尻とし、チャネル幅は
、ｎチャネル側が１２μ７７ｊ、　　ｎチャネル側が６
μｍである。このときインバータ回路の占有面積はほぼ
、　３　Ｘ２ｌ−６３μｍ２となる。

以上の比較結果から明らかなように、この実施例によれ
ば１回路占有面積を大幅に低減することができる。必要
な電流量が小さい部分即ち、チャネル幅が小さくてもよ
い部分では、もともと回路占有面積に占めるコンタクト
孔面積の割合いが大きい。そしてこのコンタクト孔面積
は本発明でも従来構造でも異ならない。従って本発明に
よる占有面積の縮小という効果が大きく発揮されるのは
。

チャネル幅が大きい回路部分である。この意味で本発明
は例えばＤＲＡＭ等の周辺回路部に適用して大きい効果
が得られる。ＤＲＡＭにおいては。

メモリセルに溝掘りキャパシタ構造を導入して高集積化
する技術が今後有望であるが、このメモリセル領域での
溝掘りと同時に１周辺回路のインバータ部分の溝掘りを
行えば、工程的にも有利である。

第１４図（ａ）（ｂ）は、それぞれ従来の平面構造ｐチ
ャネルＭＯＳトランジスタと実施例のｐチャネルＭＯＳ
トランジスタのサブスレッショルド特性を示している。

チャネル幅／チャネル長はいずれも、　Ｗ／Ｌ−ｓ、ｏ
　ｕｍｌｏ、８　ａｍである。

この実施例でのチャネル幅Ｗとチャネル長りの関係を第
１３図に判り易（示した。ゲート酸化膜も等しく２００
人であり、測定条件はドレイン電圧Ｖｄ−０，０５Ｖと
し、基板バイアスはＶ　ｓｕｂ　−Ｏｒ２．４．６と変
化させた。この実施例のトランジスタでは従来構造と比
較して明らかにサブスレッショルド特性が急峻である。

またそのスイングＳ（−ｄＶｇ　／ｄ　（ｌｏｇ　Ｉｄ
　）　）が、従来構造では９８ｍ　Ｖ　／　ｄｅｃａｄ
ｅであるのに対し、この実施例では。

７２ｍ　Ｖ　／　ｄｅｃａｄｅと非常に小さい。これは
この実施例の場合、ゲートのチャネルに対する制御性が
強いことを示している。そしてこのサブスレッショルド
特性のため、この実施例ではインバータ回路のスタンバ
イ電流を抑制することができるという利点が得られる。

第１４図（ａ）（ｂ）の比較から明らかなようにこの実
施例においては、ドレイン電流が立上がる領域即ちチャ
ネル反転を生じる領域での基板バイアスＶ　ｓｕｂによ
るバラツキがない。これは、第３図で説明したようにこ
の実施例の場合７チヤネル反転時には、ドレイン層から
の空乏層によりトランジスタ部分が実質的にそれ以下の
基板領域から電気的に分離されるからである。

この結果、基板ノイズに対してもこの実施例の回路は強
い耐性を示す。

第１５図（ａ）（ｂ）は、この実施例のインバータ回路
におけるｎチャネルＭＯＳトランジスタについて、ホッ
トキャリア効果ストレスをかけた時の相互コンダクタン
スの劣化量ΔＧｔａ／Ｇｔｍｏおよびドレイン電流の劣
化量ΔＩ　ｄｓ／　Ｉ　ｄｓｏのストレス時間依存性を
、従来構造のｎチャネルＭＯＳトランジスタと比較して
示している。このデータから、この実施例の構造では特
性の劣化量か少なく、信頼性が向上していることが分る
。そしてこのような高信頼性のトランジスタを用いたイ
ンバータ回路は、動作速度や動作マージンの点で有利で
ある。

第１７図（ａ）（ｂ）は、従来構造と本発明の構造での
トランジスタの静特性を比較して示している。チャネル
幅Ｗとチャネル長しが、Ｗ／Ｌ−４，０ｕ７１１／０．
８ｕｙｎ、ゲート酸化膜厚がＴｏｘ−２００人、基板バ
イアス電圧がＶｓｕｂ　−ＯＶてあり、第１６図に示す
ように従来構造ではこれが占有面積５ｘ［１−３０μＴ
！Ｌ２に形成され１本発明においては５　Ｘ２．４−１
２μｍ２に形成されている。以上のように本発明のもの
ではトランジスタ面積が１／２以下であっても、従来構
造と等しいドレイン電流が得られており、高い駆動能力
をもっている。従って本発明の実施例により、各種集積
回路の高集積化を図ることができる。

上記実施例では、ｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯ３トランジスタのゲート電極８を連続的に共
通に形成しているが、チャネルの構成の仕方によってこ
れらを異ならせる場合もある。その場合の実施例のパタ
ーンを第１図（ａ）に対応させて第４図に示す。ｎチャ
ネル側のゲート電極８、とｎチャネル側のゲート電極８
２を別々に形成して、これらを入力配線１６で共通接続
している。これにより、僅かに面積は増加するが。

各トランジスタの特性の最適化が可能になる。

本発明は、ＣＭＯＳインバータ以外のインバータ回路に
も同様に適用することが可能である。そのような他の実
施例を次に説明する。なお以下の図面で、第１図、第２
図と対応する部分にはそれらと同一符号を付して詳細な
説明は省略する。

第５図（ａ）（ｂ）は、Ｅ／Ｒ型インバータ回路の実施
例を示す平面図とその等価回路である。

第６図（ａ）、（ｂ）はそれぞれ、第５図（ａ）（７）
Ａ−Ａ’　、　　Ｂ−Ｂ’断面図である。ｐ型シリコン
層３（ウェルでも、基板そのものでもよい）に先の実施
例と同様に溝４により柱状シリコン層６を形成し、この
柱状シリコン層６に先の実施例と同様にｎチャネル、Ｅ
タイプのＭＯＳトランジスタＱＮを形成している。そし
て、このトランジスタに隣接して、負荷素子Ｒとして１
例えば多結晶シリコン膜による抵抗体２０を形成してい
る。

この実施例によれば、第１図と比較して明らがなように
更に占有面積の縮小が可能になる。

第７図（ａ）（ｂ）は、Ｅ／Ｄ型イ゛ンバータの実施例
を示す平面図とその等価回路である。第８図（ａ）、（
ｂ）はそれぞれ、第７図（ａ）のＡ−Ａ’、Ｂ−Ｂ’断
面図である。この実施例では。

ｐ型シリコン層３に二つの柱状シリコン層６１゜６２を
形成し、それぞれにやはり先の実施例と同様にしてドラ
イバ用のｎチャネル、ＥタイプのＰｖ１０Ｓトランジス
タＱＮＥと負荷用のｎチャネル。

ＤタイプのＭＯＳトランジスタＱＮＤを形成している。

この場合、負荷側のＭＯ５Ｉ−ランジスタはＤタイプで
あるから、柱状シリコン層６２の側壁にはｎ型層２１を
形成する工程が必要である。

第９図（ａ）（ｂ）は、Ｅ／Ｅ型イレインバー２回路施
例の平面図とその等価回路である。第１０図（ａ）、（
ｂ）はそれぞれ、第９図（ａ）のＡ−Ａ’、Ｂ−Ｂ’断
面図である。この実施例は、ドライバ、負荷共にＥタイ
プ、ｎチャネルＮ１０ＳトランジスタＱＮＥ１１ＱＮＥ
２としている点、および負荷側のゲートをＶＣＣ配線１
４１；接続している点を除き、先の実施例と同様である
。

第１１図（ａ）（ｂ）は、ダイナミック型インバータ回
路の実施例の平面図とその等価回路である。第１２図（
ａ）、（ｂ）はそれぞれ、第１１図（ａ）のＡ−Ａ’、
Ｂ−Ｂ’断面図である。この実施例は、負荷側のゲート
端子に対して独立の端子配線２２を設けて、入力端子Ｖ
ｉｎの反転増幅された信号φＢが入るようにしている点
を除き。

基本的に先の実施例と同じである。

以上のＥ／Ｒ型インバータ、Ｅ／Ｄ型インバータ、Ｅ／
Ｅ型インバータ、ダイナミック型インバータは、ｎチャ
ネルＭＯＳトランジスタのみで構成されており、ウェル
分離領域を必要とせず、それだけ工程が簡単であり、ま
た占有面積の縮小も図られる。同様の構成は、ｐチャネ
ルＭＯＳトランジスタのみを用いて構成することが可能
である。

以上の説明では、ゲート電極が柱状半導体層の外周を完
全に取囲む場合のみ示したが、ゲート電極が完全な閉路
を構成しない場合も本発明は有効である。

［発明の効果］ 以上述べたように本発明によれば、柱状半導体層の側壁
をチャネルとする縦構造のＭｏｓトランジスタを用いる
ことにより、占有面積を大幅に小さくしたインバータ回
路を得ることができる。またチャネル領域がフィールド
に接していないために、ホットキャリア効果に対する耐
性が強く１回路特性の優れたインバータ回路が得られる
。更に。

サブスレッショルド特性の改善によって、スタンバイ時
の消費電流も大きく低減できる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は２本発明の一実施例のＣＭＯＳイ
ンバータ回路を示す平面図とその等価回路図、第２図（
ａ）〜（ｄ）はその各部所面図。 第３図は、上記実施例のトランジスタの動作時の特性を
説明するための図、第４図は、第１図（ａ）のゲート電
極を独立にした実施例を示す平面図。 第５図（ａ）（ｂ）は、Ｅ／Ｒ型インバータ回路Ｅ型イ
ンバータ回路の実施例を示す平面図とその等価回路図、
第８図（ａ、）（ｂ）はその各部所面図、第９図（ａ）
（ｂ）は、Ｅ／Ｅ型イレインバー２回路施例を示す平面
図とその等価回路図、第１Ｏ図（ａ）（ｂ）はその各部
所面図、第１１図（ａ）（ｂ）は、ダイナミック型イン
バータ回路の実施例の平面図とその等価回路図、第１２
図（ａ）（ｂ）はその各部所面図、第１３図（ａ）（ｂ
）は第１図の実施例のｐチャネルＭＯ８トランジスタ構
造を模式的に示す図、第１４図（ａ）（ｂ）は第１図の
実施例のｐチャネルＭＯＳトランジスタのサブスレッシ
ョルド特性を従来構造と比較して示す図、第１５図（ａ
）（ｂ）は同じくホットキャリア効果ストレスによる特
性変化を従来構造と比較して示す図、第１６図は試験の
ため試作した本発明でのトランジスタ面積を従来構造と
比較して示す図、第１７図（ａ）（ｂ）は同じく静特性
を従来構造と比較して示す図、第１８図は、第１図（ａ
）に対応する素子パラメータをもつ従来のＭＯＳトラン
ジスタ構造を示す平面図である。 １・・・シリコン基板、２・・・ｎ型ウェル、・３・・
・ｎ型ウェル、４・・・溝、５，６・・・柱状シリコン
層、７・・・ゲート酸化膜、８・・・ゲート電極、９．
１０・・・ｐ型ソース、ドレイン層、１１．１２・・・
ｎ型ソース。 ドレイン層。 ３・・・ＣＶＤ酸化膜。 １４〜１ ７・・・ Ａノ配線。 ９・・・空乏層。

Claims (2)

【特許請求の範囲】
1. （１）ＭＯＳトランジスタを用いて構成されたインバー
   タ回路を含む半導体装置において、前記インバータ回路
   を構成するＭＯＳトランジスタは、半導体基板に溝によ
   り形成された柱状半導体層の側面を取巻くようにゲート
   絶縁膜を介してゲート電極が形成され、前記柱状半導体
   層の上面と前記溝の底部にそれぞれソース、ドレイン層
   が形成された構造を有することを特徴とする半導体装置
   。
2. （２）ＭＯＳトランジスタを用いて構成されたインバー
   タ回路を含む半導体装置において、前記インバータ回路
   を構成するＭＯＳトランジスタは、半導体基板に溝によ
   り形成された柱状半導体層の側面を取巻くようにゲート
   絶縁膜を介してゲート電極が形成され、前記柱状半導体
   層の上面と前記溝の底部にそれぞれソース、ドレイン層
   が形成され、かつチャネル反転時に前記溝底部のドレイ
   ン層から伸びる空乏層によって前記柱状半導体層領域が
   その下の半導体層領域から電気的に分離される構造を有
   することを特徴とする半導体装置。