KR101222338B1 - 반도체 장치의 제조방법 - Google Patents

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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

본 발명은, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막 및 제1 절연막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 그 후 표면의 적어도 일부에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 보호막 측벽에 의해 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법 {FABRICATION PROCESS OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 기둥형상 반도체를 가지며, 그 측벽을 채널 영역으로 하고, 게이트 전극이 채널 영역을 둘러싸도록 형성된 종형 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)의 구조 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화, 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 트랜지스터 SGT가 제안되었다(특허문헌 1, 특허문헌 2). SGT는 소스, 게이트, 드레인이 수직방향으로 배치되므로, 종래의 플레이너형 트랜지스터에 비해 점유면적을 큰 폭으로 축소할 수 있다. 또한, 게이트가 채널 영역을 둘러싸고 있으므로, 기둥형상 반도체 치수를 축소함에 따라 게이트에 의한 채널 제어성을 효과적으로 향상시킬 수 있어 급격한 서브 임계 특성이 얻어진다. 또한, 기둥형상 반도체층이 완전 공핍화하도록 기둥형상 반도체의 농도와 치수를 설정함으로써, 채널 영역의 전계 완화에 의한 이동도(mobility)의 향상이 기대될 수 있다. 따라서, SGT를 이용하면 종래의 플레이너형 트랜지스터에 비해 고집적화와 고성능화를 동시에 실현할 수 있다.
특허문헌 1의 SGT를 이용하여 구성된 CMOS 인버터의 평면도를 도 177a에 나타내고, 도 177a의 평면도에 있어서의 A-A' 절단선의 단면 구조를 도 177b에 나타낸다.
도 177a 및 도 177b를 참조하면, Si 기판(1301)상에 N웰(N-well)(1302) 및 P웰(P-well)(1303)이 형성되고, Si 기판 표면에는 N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(1305)이 형성되고, P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(1306)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(1308)가 형성된다. PMOS를 형성하는 기둥형상 실리콘층의 하부에 형성되는 P+ 드레인 확산층(1310) 및 NMOS를 형성하는 기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(1312)은 출력단자(Vout7)에 접속되고, PMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1309)은 전원전위(Vcc7)에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1311)은 접지전위(Vss7)에 접속되고, PMOS와 NMOS의 공통 게이트(1308)는 입력단자(Vin7)에 접속되고, 기둥형상 실리콘층 하부의 확산층(1310, 1312)은 출력단자(Vout7)에 접속됨으로써 CMOS 인버터를 형성한다.
특허문헌 1의 SGT의 기둥형상 실리콘층 및 게이트 전극 형성 프로세스 플로우의 개요를 도 178a 내지 도 178f에 나타낸다. 도 178a에서 실리콘 기판을 식각함으로써 기둥형상 실리콘층(1401)을 형성한다. 도 178b에서 게이트 절연막(1402)을 성막한다. 도 178c에서 게이트 도전막(1403)을 성막한다. 도 178d에서 게이트 배선 패턴의 레지스트(1404)를 기둥형상 실리콘층을 둘러싼 게이트 도전막과 접하도록 형성한다. 도 178e에서 게이트 도전막(1403)을 에치백함으로써 SGT의 게이트 전극(1403) 및 게이트 배선(1405)을 형성한다. 도 178f에서 레지스트를 박리한다. 상기 프로세스 플로우에 있어서는, 게이트 전극(1403)이 기둥형상 실리콘층(1401)의 주위에 원하는 막두께만큼 자기정합적으로 형성되므로, 다른 전위의 게이트 전극을 갖는 기둥형상 실리콘층끼리를 좁은 간격으로 배치할 수 있다.
그런데, 상기 프로세스 플로우에 있어서는, 도 178d에서 레지스트(1404)를 기둥형상 실리콘층 측벽의 게이트 도전막과 정확히 접하도록 형성해야 하므로, 게이트 배선 형성의 리소그래피 공정시 프로세스 마진이 작아 게이트 배선을 안정적으로 제조하기가 어렵다. 이 점에 대해 이하에 설명한다.
도 179a 내지 도 179c에는 도 178d에서 게이트 배선 레지스트(1404)가 우측으로 어긋난 경우의 공정도를 나타낸다. 도 179a는 노광 얼라인먼트시 게이트 배선 패턴의 레지스트(1414)가 우측으로 어긋난 경우이다. 이때, 레지스트(1414)와 기둥형상 실리콘층(1411)의 측벽 사이에 스페이스가 생긴다. 도 179b에서 게이트 식각을 수행한다. 도 179c에서 레지스트를 박리한다. 이 경우, SGT의 게이트 전극(1413)과 게이트 배선(1415)은 단선(斷線)되어 버린다.
계속해서, 도 180a 내지 도 180c에는 도 178d에서 게이트 배선 레지스트(1404)가 좌측으로 어긋난 경우의 공정도를 나타낸다. 도 180a는 노광 얼라인먼트시 게이트 배선 패턴의 레지스트(1424)가 좌측으로 어긋난 경우이다. 이때, 레지스트(1424)와 기둥형상 실리콘층(1421) 상부의 게이트 전극간에 중첩부(1426)가 생긴다. 도 180b에서 게이트 식각을 수행한다. 도 180c에서 레지스트를 박리한다. 이 경우, SGT의 게이트 전극(1423)은 레지스트가 형성되는 측에 형상 이상(1427)이 발생하게 된다.
상기와 같은 얼라인먼트에 기인한 레지스트의 위치 어긋남(deviation)은 웨이퍼상의 위치나 칩 내의 위치에 따라서도 값이 달라지므로, 웨이퍼상의 모든 패턴에서 상기와 같은 문제가 발생하지 않는 범위로 위치 어긋남을 작게 억제하는 것은 불가능하다. 따라서, 이러한 SGT 형성방법에 있어서는 게이트 배선 형성의 프로세스 마진이 극단적으로 작아져 집적회로를 높은 수율로 제조하는 것은 불가능한다.
상기 SGT의 게이트 배선 형성방법에 대해, 프로세스 마진이 개선된 SGT의 게이트 배선의 형성방법이 비특허문헌 1에 개시되어 있다. 비특허문헌 1의 SGT의 기둥형상 실리콘층 및 게이트 전극 형성 프로세스 플로우의 개요를 도 181a 내지 도 181f에 나타낸다. 이하에 상기 프로세스 플로우에 대해 설명한다. 도 181a에서 실리콘 기판을 식각함으로써 기둥형상 실리콘층(1503)을 형성한다. 도 181b에서 게이트 절연막(1504)을 성막한다. 도 181c에서 게이트 도전막을 성막한다. 도 181d에서 게이트 도전막 및 기둥형상 실리콘층 상부의 게이트 절연막을 CMP로 연마한다. 도 181e에서 게이트 도전막을 에치백하여 원하는 게이트 길이가 되도록 기둥형상 실리콘층을 둘러싼 게이트 도전막을 가공한다. 도 181f에서 리소그래피에 의해 게이트 배선 패턴의 레지스트를 형성한다. 도 181g에서 게이트 도전막을 식각하여 게이트 전극 및 게이트 배선을 형성한다.
상기 프로세스 플로우에 있어서는, 특허문헌 1의 경우에 비해 게이트 배선을 형성하는 리소그래피 공정의 프로세스 마진은 넓어지지만, 기둥형상 실리콘층의 주위에 형성되는 게이트 전극은 기둥형상 실리콘층에 대해 자기정합적으로 형성되지 않는다. 따라서, 게이트 전극은 기둥형상 실리콘층의 주위에 넓게 형성되게 되고, 레지스트 패턴의 얼라인먼트 어긋남(deviation)이나 레지스트 패턴의 치수 오차에 따라서도 기둥형상 살리콘층의 주위에 형성되는 게이트 전극의 막두께가 변동하게 된다. 따라서, 다른 전위의 게이트 전극을 갖는 기둥형상 실리콘층끼리의 간격을 좁게 하면 게이트 전극끼리가 서로 쇼트되어 버리므로, SGT를 이용한 회로의 점유면적은 커지게 된다.
일본공개특허공보 평2-188966호 일본공개특허공보 평7-99311호
Ruigang Li et al., "50㎚ Vertical Surrounding Gate MOSFET with S-factor of 75mv/dec", Device Reserch Conference, 2001년, p.63
CPU 등의 고집적이면서 고성능의 로직회로를 포함한 제품에 SGT를 적용하기 위해서는, 게이트 형성 프로세스에 있어서, 첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있을 것, 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강할 것, 셋째, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스일 것이 필수적이다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 상기 문제점을 해결할 수 있는 SGT의 제조방법을 제안하는 것을 목적으로 한다.
본 발명의 제1 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막 및 제1 절연막을 원하는 길이로 형성하여 게이트 전극을 형성하는 전극; 그 후 표면의 적어도 일부에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 보호막 측벽에 의해 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정은, 상기 도전막상에 상기 적어도 하나의 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 상기 제2 절연막 상면을 평탄화하는 공정; 및 상기 제1 절연막, 상기 도전막 및 상기 제2 절연막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제2 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 제2 절연막을 제거하는 공정; 그 후 표면의 적어도 일부에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 보호막 측벽에 의해 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 제3 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 그 후 표면의 적어도 일부에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정의 전(前)처리 공정으로서, 상기 도전막 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제4 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 그 후 표면에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 제5 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 그 후 표면에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정의 전처리 공정으로서, 상기 폴리실리콘층 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제6 양태는, 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정; 상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부를 포함한 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 그 후 표면에 보호막을 형성하는 공정; 상기 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상부에 원하는 막두께의 보호막 측벽을 형성하는 공정; 및 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 이방적인 제거는 에치백이다.
바람직하게, 상기 보호막은 실리콘 질화막이다.
바람직하게, 상기 보호막 및 상기 스토퍼막은 실리콘 질화막이다.
바람직하게, 상기 기판은 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 불순물 영역을 더 갖는다.
바람직하게, 상기 적어도 하나의 기둥형상 반도체층 각각의 상부에 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정을 더 포함한다.
바람직하게, 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 불순물 영역은 기판의 표층부에 형성되어 있다.
본 발명에 있어서, '상방'이란, 바로 위뿐만 아니라 반도체층, 절연막 등을 사이에 둔 상부도 포함하는 것이다.
상기와 같이, 본 발명의 제조방법에 따르면, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있고, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하므로, 종래 문제가 되었던 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 점을 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 종래 문제가 되었던 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 점을 한꺼번에 해결할 수 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 3a 및 도 3b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 4a 및 도 4b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 6a 및 도 6b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 7a 및 도 7b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 8a 및 도 8b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 9a 및 도 9b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 10a 및 도 10b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 11a 및 도 11b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 12a 및 도 12b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 13a 및 도 13b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 14a 및 도 14b는 본 발명의 제1 실시예의 단일체 SGT의 제조공정의 일부이다.
도 15a 및 도 15b는 본 발명의 제1 실시예에서 발생할 가능성이 있는 문제를 나타낸 도면이다.
도 16a 및 도 16b는 본 발명의 제1 실시예에서 발생할 가능성이 있는 문제를 나타낸 도면이다.
도 17a 및 도 17b는 본 발명의 제2 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 18a 및 도 18b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 19a 및 도 19b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 20a 및 도 20b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 21a 및 도 21b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 22a 및 도 22b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 23a 및 도 23b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 24a 및 도 24b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 25a 및 도 25b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 26a 및 도 26b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 27a 및 도 27b는 본 발명의 제2 실시예의 단일체 SGT의 제조공정의 일부이다.
도 28a 내지 도 28d는 본 발명의 제1 실시예에서 발생할 가능성이 있는 문제를 나타낸 도면이다.
도 29a 내지 도 29d는 본 발명의 제1 실시예에서 발생할 가능성이 있는 문제를 나타낸 도면이다.
도 30a 및 도 30b는 본 발명의 제3 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 31a 및 도 31b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 32a 및 도 32b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 33a 및 도 33b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 34a 및 도 34b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 35a 및 도 35b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 36a 및 도 36b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 37a 및 도 37b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 38a 및 도 38b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 39a 및 도 39b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 40a 및 도 40b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 41a 및 도 41b는 본 발명의 제3 실시예의 단일체 SGT의 제조공정의 일부이다.
도 42는 본 발명의 제4 실시예의 CMOS 인버터의 등가회로도이다.
도 43은 본 발명의 제4 실시예의 CMOS 인버터의 평면도이다.
도 44a 및 도 44b는 본 발명의 제4 실시예의 CMOS 인버터의 단면도이다.
도 45a 및 도 45b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 46a 및 도 46b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 47a 및 도 47b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 48a 및 도 48b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 49a 및 도 49b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 50a 및 도 50b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 51a 및 도 51b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 52a 및 도 52b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 53a 및 도 53b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 54a 및 도 54b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 55a 및 도 55b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 56a 및 도 56b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 57a 및 도 57b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 58a 및 도 58b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 59a 및 도 59b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 60a 및 도 60b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 61a 및 도 61b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 62a 및 도 62b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 63a 및 도 63b는 본 발명의 제4 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 64는 본 발명의 제5 실시예의 CMOS 인버터의 등가회로도이다.
도 65는 본 발명의 제5 실시예의 CMOS 인버터의 평면도이다.
도 66a 및 도 66b는 본 발명의 제5 실시예의 CMOS 인버터의 단면도이다.
도 67a 및 도 67b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 68a 및 도 68b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 69a 및 도 69b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 70a 및 도 70b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 71a 및 도 71b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 72a 및 도 72b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 73a 및 도 73b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 74a 및 도 74b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 75a 및 도 75b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 76a 및 도 76b는 본 발명의 제5 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 77은 본 발명의 제6 실시예의 CMOS 인버터의 등가회로도이다.
도 78은 본 발명의 제6 실시예의 CMOS 인버터의 평면도이다.
도 79a 및 도 79b는 본 발명의 제6 실시예의 CMOS 인버터의 단면도이다.
도 80a 및 도 80b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 81a 및 도 81b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 82a 및 도 82b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 83a 및 도 83b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 84a 및 도 84b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 85a 및 도 85b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 86a 및 도 86b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 87a 및 도 87b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 88a 및 도 88b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 89a 및 도 89b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 90a 및 도 90b는 본 발명의 제6 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 91a 및 도 91b는 본 발명의 제7 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 92a 및 도 92b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 93a 및 도 93b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 94a 및 도 94b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 95a 및 도 95b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 96a 및 도 96b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 97a 및 도 97b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 98a 및 도 98b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 99a 및 도 99b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 100a 및 도 100b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 101a 및 도 101b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 102a 및 도 102b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 103a 및 도 103b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 104a 및 도 104b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 105a 및 도 105b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 106a 및 도 106b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 107a 및 도 107b는 본 발명의 제7 실시예의 단일체 SGT의 제조공정의 일부이다.
도 108a 및 도 108b는 본 발명의 제8 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 109a 및 도 109b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 110a 및 도 110b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 111a 및 도 111b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 112a 및 도 112b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 113a 및 도 113b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 114a 및 도 114b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 115a 및 도 115b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 116a 및 도 116b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 117a 및 도 117b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 118a 및 도 118b는 본 발명의 제8 실시예의 단일체 SGT의 제조공정의 일부이다.
도 119a 및 도 119b는 본 발명의 제9 실시예의 단일체 SGT의 평면도 및 단면도이다.
도 120a 및 도 120b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 121a 및 도 121b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 122a 및 도 122b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 123a 및 도 123b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 124a 및 도 124b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 125a 및 도 125b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 126a 및 도 126b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 127a 및 도 127b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 128a 및 도 128b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 129a 및 도 129b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 130a 및 도 130b는 본 발명의 제9 실시예의 단일체 SGT의 제조공정의 일부이다.
도 131은 본 발명의 제10 실시예의 CMOS 인버터의 등가회로도이다.
도 132는 본 발명의 제10 실시예의 CMOS 인버터의 평면도이다.
도 133a 및 도 133b는 본 발명의 제10 실시예의 CMOS 인버터의 단면도이다.
도 134a 및 도 134b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 135a 및 도 135b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 136a 및 도 136b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 137a 및 도 137b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 138a 및 도 138b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 139a 및 도 139b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 140a 및 도 140b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 141a 및 도 141b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 142a 및 도 142b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 143a 및 도 143b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 144a 및 도 144b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 145a 및 도 145b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 146a 및 도 146b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 147a 및 도 147b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 148a 및 도 148b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 149a 및 도 149b는 본 발명의 제10 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 150은 본 발명의 제11 실시예의 CMOS 인버터의 등가회로도이다.
도 151은 본 발명의 제11 실시예의 CMOS 인버터의 평면도이다.
도 152a 및 도 152b는 본 발명의 제11 실시예의 CMOS 인버터의 단면도이다.
도 153a 및 도 153b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 154a 및 도 154b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 155a 및 도 155b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 156a 및 도 156b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 157a 및 도 157b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 158a 및 도 158b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 159a 및 도 159b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 160a 및 도 160b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 161a 및 도 161b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 162a 및 도 162b는 본 발명의 제11 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 163은 본 발명의 제12 실시예의 CMOS 인버터의 등가회로도이다.
도 164는 본 발명의 제12 실시예의 CMOS 인버터의 평면도이다.
도 165a 및 도 165b는 본 발명의 제12 실시예의 CMOS 인버터의 단면도이다.
도 166a 및 도 166b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 167a 및 도 167b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 168a 및 도 168b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 169a 및 도 169b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 170a 및 도 170b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 171a 및 도 171b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 172a 및 도 172b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 173a 및 도 173b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 174a 및 도 174b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 175a 및 도 175b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 176a 및 도 176b는 본 발명의 제12 실시예의 CMOS 인버터의 제조공정의 일부이다.
도 177a 및 도 177b는 종래의 SGT의 평면도 및 단면도이다.
도 178a 내지 도 178f는 종래의 SGT의 제조방법이다.
도 179a 내지 도 179c는 종래의 SGT의 제조방법이다.
도 180a 내지 도 180c는 종래의 SGT의 제조방법이다.
도 181a 내지 도 181g는 종래의 SGT의 제조방법이다.
제1 실시예
도 1a 및 도 1b는 본 발명을 이용하여 형성된 NMOS SGT의 평면도 및 단면도이다. 이하, 도 1a 및 도 1b를 참조하여 본 실시예를 이용하여 형성된 NMOS SGT에 대해 설명한다.
실리콘 기판(101)상에 기둥형상 실리콘층(102)이 형성되고, 기둥형상 실리콘층(102)의 주위에 게이트 절연막(105) 및 게이트 전극(106a)이 형성되어 있다. 기둥형상 실리콘층(102)의 하부에는 N+ 드레인 확산층(103)이 형성되고, 기둥형상 실리콘층(102)의 상부에는 N+ 소스 확산층(104)이 형성되어 있다. N+ 드레인 확산층(103)상에는 콘택(107)이 형성되고, N+ 소스 확산층(108)상에는 콘택(108)이 형성되고, 게이트 전극(106a)에서 연장된 게이트 배선(106b)상에는 콘택(109)이 형성되어 있다.
N+ 소스 확산층(104)을 GND 전위에 접속시키고, N+ 드레인 확산층(103)을 Vcc 전위에 접속시키고, 게이트 전극(106a)에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT의 제조방법의 일례를 도 2a 내지 도 16b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
도 2a 및 도 2b를 참조하면, 실리콘 기판(101)상에 하드마스크가 되는 실리콘 질화막(110)을 50㎚～150㎚ 정도의 막두께로 성막한다.
도 3a 및 도 3b를 참조하면, 하드마스크(110) 및 실리콘 기판(101)을 식각하여 기둥형상 실리콘층(102)을 형성한다. 기둥형상 실리콘층의 높이는 30㎚～300㎚ 정도, 기둥형상 실리콘층의 직경은 5㎚～100㎚ 정도로 한다.
도 4a 및 도 4b를 참조하면, 불순물 주입 등에 의해 실리콘 기판 표면에 P나 As 등의 불순물을 도입하여 N+ 드레인 확산층(103)을 형성한다. 이때, 기둥형상 실리콘층 상부의 실리콘 질화막(110)은 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로서 기능한다.
도 5a 및 도 5b를 참조하면, 게이트 절연막(105) 및 게이트 도전막(106)을 CVD법 또는 ALD법에 의해 성막한다. 게이트 도전막(106)의 막두께는 10㎚～100㎚ 정도로 한다.
도 6a 및 도 6b를 참조하면, 실리콘 산화막(111)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 7a 및 도 7b를 참조하면, CMP에 의해 실리콘 산화막(111), 기둥형상 실리콘층 상부의 게이트 도전막 및 게이트 절연막을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(110)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(110)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. 또, CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토퍼막으로 기능하는 것이라면 다른 막을 사용할 수 있고, 그와 같은 막을 SOI층(2a)상에 미리 성막하여 둘 수도 있으며, 이는 이하의 다른 실시예에 있어서도 동일하다.
도 8a 및 도 8b를 참조하면, 게이트 도전막(106) 및 실리콘 산화막(111)을 에치백함으로써, 게이트 도전막(106)이 가공되어 게이트 길이가 결정된다. 이때, 게이트 도전막(106)과 실리콘 산화막(111)을 되도록 동일한 비율(rate)로 식각하고, 동시에 질화막(110)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(106)과 실리콘 산화막(111)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정에 있어서의 실리콘 질화막 측벽(112)의 형상이 개선된다.
도 9a 및 도 9b를 참조하면, 게이트 도전막(106)과 동일한 막두께분만큼 실리콘 질화막(112a)을 성막한다. 계속해서, 도 10a 및 도 10b로부터 실리콘 질화막(112a)을 에치백함으로써 실리콘 질화막 측벽(112)을 형성한다. 이때, 게이트 도전막(106)과 실리콘 질화막 측벽(112)의 막두께가 동일해지도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량에 따라 미세 조절을 수행한다. 실리콘 질화막 측벽(112)으로 덮이는 부분의 게이트 도전막(106)은 후공정인 게이트 배선 형성을 위한 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적을 축소할 수 있다. 또, 여기서는 측벽용 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 측벽용 보호막으로 기능하는 보호막이라면 예컨대 실리콘 산화막과 같은 것도 사용할 수 있으며, 이는 이하의 다른 실시예에 있어서도 동일하다.
도 11a 및 도 11b를 참조하면, 게이트 도전막상에 잔존하는 실리콘 산화막(111)을 습식 식각으로 제거한다.
도 12a 및 도 12b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(113)로 형성한다.
도 13a 및 도 13b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(106a) 및 게이트 배선(106b)을 형성한다.
도 14a 및 도 14b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(110) 및 실리콘 질화막 측벽(112)을 습식 처리에 의해 제거한다.
도 15a 및 도 15b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(102)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(104)을 형성한다.
도 16a 및 도 16b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(107, 108, 109)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
상기와 같이, 본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 게이트 도전막의 성막 막두께에 의해 기둥형상 실리콘층의 주위에 형성되는 게이트 전극의 막두께를 조절할 수 있다. 따라서, 다른 전위의 게이트 전극을 갖는 2개의 기둥형상 실리콘층을 좁은 간격으로 배치할 수 있어 회로 면적을 축소할 수 있다. 게이트 도전막의 막두께가 얇은 경우에는 그 저항값이 높아지게 되므로, 본 실시예에서 게이트 도전막은 금속막으로 구성되는 것이 바람직하다.
제2 실시예
본 실시예의 게이트 형성방법은, 제1 실시예의 게이트 형성방법보다 공정 수를 줄일 수 있고 또 프로세스 마진이 큰 게이트 형성방법이다.
도 17a 및 도 17b는 본 실시예에 의해 형성된 NMOS SGT의 평면도 및 단면도이다. 이하, 도 17a 및 도 17b를 참조하여 본 실시예에 의해 형성된 NMOS SGT에 대해 설명한다.
실리콘 기판(201)상에 기둥형상 실리콘층(202)이 형성되고, 기둥형상 실리콘층(202)의 주위에 게이트 절연막(205) 및 게이트 전극(206a)이 형성되어 있다. 기둥형상 실리콘층(202)의 하부에는 N+ 드레인 확산층(203)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(204)이 형성되어 있다. N+ 드레인 확산층(203)상에는 콘택(207)이 형성되고, N+ 소스 확산층(208)상에는 콘택(208)이 형성되고, 게이트 전극(206a)에서 연장된 게이트 배선(206b)상에는 콘택(209)이 형성되어 있다.
본 실시예에 있어서는, 게이트 전극(206a)과 게이트 배선(206b)이 동일한 높이로 형성되어 있다. 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되어 있다.
N+ 소스 확산층(204)을 GND 전위에 접속시키고, N+ 드레인 확산층(203)을 Vcc 전위에 접속시키고, 게이트 전극(206a)에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 18a 내지 도 27b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제1 실시예와 동일한 제조공정이므로, 게이트 도전막의 성막 공정부터 이하에 나타낸다.
도 18a 및 도 18b를 참조하면, 게이트 도전막(206)을 CVD법 또는 ALD법에 의해 기둥형상 실리콘층(202)을 매립할 때까지 성막한다.
도 19a 및 도 19b를 참조하면, CMP에 의해 게이트 도전막(206)을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(210)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(210)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 20a 및 도 20b를 참조하면, 게이트 도전막(206)을 에치백함으로써 게이트 길이를 결정한다.
도 21a 및 도 21b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(212a)을 성막한다. 계속해서, 도 22a 및 도 22b로부터 실리콘 질화막(212a)을 에치백함으로써 실리콘 질화막 측벽(212)을 형성한다. 실리콘 질화막 측벽(212)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 23a 및 도 23b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(213)로 형성한다.
도 24a 및 도 24b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(206a) 및 게이트 배선(206b)을 형성한다.
도 25a 및 도 25b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(210) 및 실리콘 질화막 측벽(212)을 습식 처리에 의해 제거한다.
도 26a 및 도 26b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(202)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(204)을 형성한다.
도 27a 및 도 27b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(207, 208, 209)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 본 실시예에 있어서는 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있다. 제1 실시예에서는 게이트 전극의 막두께를 게이트 도전막의 성막 막두께에 의해 제어했지만, 본 실시예에서 게이트 전극의 막두께는 실리콘 질화막 측벽(212)의 막두께에 의해 제어할 수 있다. 제1 실시예의 경우와 비교하면 게이트 배선(206b)의 막두께가 두꺼우므로, 게이트 도전막은 금속막에 한정되지 않고 폴리실리콘 등의 비교적 저항이 높은 재료로 형성될 수도 있다.
또한, 제1 실시예에 있어서는, 실리콘 질화막 측벽(112)을 게이트 전극(106)과 거의 동일한 막두께가 되도록 형성해야 하며, 측벽(112)이 게이트 전극(106)보다 극단적으로 두꺼운 경우나 얇은 경우에 문제가 발생할 가능성이 있다. 즉, 측벽(112)이 게이트 전극(106)보다 극단적으로 두꺼운 경우, 도 28a 내지 도 28d에 도시된 바와 같이, 게이트 도전체의 막두께보다 두꺼운 실리콘 질화막 측벽(112)이 형성되고(도 28a), 실리콘 산화막(111)이 습식 식각으로 제거되고(도 28b), 게이트 배선이 리소그래피에 의해 패터닝되고(도 28c), 식각에 의해 게이트 전극(106a) 및 배선(106b)이 형성되는데(도 28d), 이때, 레지스트(113)로 덮여 있지 않은 부분의 게이트 전극의 하부에는 게이트 전극의 돌출부(106c)가 발생한다. 이와 같은 구조가 현저할 경우에는, 게이트-확산층간 기생용량의 증가에 따른 회로 특성의 변동이나, 인접한 콘택과 게이트 전극의 돌출부(106c)간 쇼트 등의 문제가 발생할 가능성이 있다. 또한, 측벽(112)이 게이트 전극(106)보다 극단적으로 얇은 경우, 도 29a 내지 도 29d에 도시된 바와 같이, 게이트 도전체의 막두께보다 얇은 실리콘 질화막 측벽(112)이 형성되고(도 29a), 실리콘 산화막(111)이 습식 식각으로 제거되고(도 29b), 게이트 배선이 리소그래피에 의해 패터닝되고(도 29c), 식각에 의해 게이트 전극(106a) 및 배선(106b)이 형성되는데(도 29d), 이때, 레지스트(113)로 덮여 있지 않은 부분의 게이트 전극의 상부는 식각에 노출되므로, 게이트 막두께가 얇아진다. 이와 같은 구조가 현저할 경우에는, 게이트 절연막에의 식각 손상이나 트랜지스터 특성 변동 등의 문제가 발생할 가능성이 있다. 그러나, 본 실시예에 있어서는, 게이트 막두께가 실리콘 질화막 측벽(212)의 막두께에 의해 자기정합적으로 형성되므로 상기와 같은 문제가 발생하는 일은 없으며, 제1 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
제3 실시예
본 실시예에 의해 형성된 NMOS SGT에 있어서는, 게이트 전극 및 게이트 전극에서 연장된 게이트 배선이 얇은 금속막과 폴리실리콘의 적층 구조로 되어 있는 점에서 제2 실시예와 다르다. 본 실시예의 게이트 형성방법에 있어서는, 게이트 절연막과 접해 있는 얇은 금속막에 의해 게이트 전극의 공핍화가 억제되고, 또한, 게이트 전극 및 게이트 배선의 표면이 폴리실리콘이므로, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
도 30a 및 도 30b는 본 실시예에 의해 형성된 NMOS SGT의 평면도 및 단면도이다. 이하, 도 30a 및 도 30b를 참조하여 본 실시예에 의해 형성된 NMOS SGT에 대해 설명한다.
실리콘 기판(301)상에 기둥형상 실리콘층(302)이 형성되고, 기둥형상 실리콘층(302)의 주위에 게이트 절연막(305) 및 게이트 전극이 형성되어 있다. 게이트 전극은 1㎚～10㎚ 정도의 얇은 금속막(314)과 상기 금속막을 덮는 폴리실리콘막(306)의 적층 구조이다. 기둥형상 실리콘층(302)의 하부에는 N+ 드레인 확산층(303)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(304)이 형성되어 있다. N+ 드레인 확산층(303)상에는 콘택(307)이 형성되고, N+ 소스 확산층(308)상에는 콘택(308)이 형성되고, 게이트 전극(306a)에서 연장된 게이트 배선(306b)상에는 콘택(309)이 형성되어 있다.
본 실시예에 있어서는, 제2 실시예와 마찬가지로, 게이트 전극(306a)과 게이트 배선(306b)이 동일한 높이로 형성되어 있다. 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되어 있다.
N+ 소스 확산층(304)을 GND 전위에 접속시키고, N+ 드레인 확산층(303)을 Vcc 전위에 접속시키고, 게이트 전극(306a)에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 31a 내지 도 41b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제2 실시예와 동일한 제조공정이므로, 게이트 도전막의 성막 공정부터 이하에 나타낸다.
도 31a 및 도 31b를 참조하면, 게이트 절연막(305)을 성막한 후, 얇은 금속막(314)을 1㎚～10㎚ 정도의 막두께로 성막하고, 또한, 폴리실리콘막(306)을 기둥형상 실리콘층(302)을 매립할 때까지 성막한다.
도 32a 및 도 32b를 참조하면, CMP에 의해 폴리실리콘(306), 기둥형상 실리콘층 상부의 얇은 금속막(314) 및 게이트 절연막(305)을 연마하여 폴리실리콘(306) 및 얇은 금속막(314)의 상면을 평탄화한다. 폴리실리콘(306) 및 얇은 금속막(314)의 상부를 CMP에 의해 평탄화함으로써, 폴리실리콘(306) 및 얇은 금속막(314)의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(310)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(310)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 33a 및 도 33b를 참조하면, 폴리실리콘(306) 및 얇은 금속막(314)을 에치백함으로써 게이트 길이를 결정한다.
도 34a 및 도 34b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(312a)을 성막한다. 계속해서, 도 35a 및 도 35b를 참조하면, 실리콘 질화막(312a)을 에치백함으로써 실리콘 질화막 측벽(312)을 형성한다. 실리콘 질화막 측벽(312)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 36a 및 도 36b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(313)로 형성한다.
도 37a 및 도 37b를 참조하면, 레지스트를 마스크로 하고, 폴리실리콘, 얇은 금속막 및 게이트 절연막을 식각하여 게이트 전극(306a) 및 게이트 배선(306b)을 형성한다.
도 38a 및 도 38b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(310) 및 실리콘 질화막 측벽(312)을 습식 처리에 의해 제거한다.
도 39a 및 도 39b를 참조하면, 실리콘 질화막을 성막하고 에치백함으로써 실리콘 질화막(315)을 형성한다. 이 실리콘 질화막에 의해 게이트 전극의 금속막(314)을 덮어 금속막(314)이 표면에 노출되지 않도록 한다. 이와 같이 함으로써, 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조할 수 있다.
도 40a 및 도 40b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(302)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(304)을 형성한다.
도 41a 및 도 41b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(307, 308, 309)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 제2 실시예와 동일하게, 게이트 전극의 막두께는 실리콘 질화막 측벽(312)의 막두께에 의해 제어할 수 있다.
본 실시예에 있어서는, 게이트 구조를 얇은 금속막과 폴리실리콘의 적층 구조로 함으로써 게이트의 공핍화가 억제되고, 또한, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
또한, 제1 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(312)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제1 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
제4 실시예
본 실시예에 있어서는, 제1 실시예와 동일한 게이트 형성 프로세스를 이용한 CMOS 인버터의 제조방법에 대해 나타낸다. 본 실시예를 이용함으로써 제1 실시예와 동일한 효과를 얻을 수 있다.
도 42는 본 실시예에 의해 형성된 CMOS 인버터의 등가회로이다. 이하, CMOS 인버터의 회로 동작에 대해 설명한다. 입력신호(Vin1)는 NMOS인 Qn1 및 PMOS인 Qp1의 게이트에 인가된다. Vin1이 "1"일 때, NMOS인 Qn1은 ON 상태, PMOS인 Qp1은 OFF 상태가 되고, Vout1은 "0"이 된다. 반대로, Vin1이 "0"일 때, NMOS인 Qn1은 OFF 상태, PMOS인 Qp1은 ON 상태가 되고, Vout1은 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin1의 신호에 대해 출력값인 Vout1의 신호가 반대값을 취하도록 동작한다.
도 43은 본 실시예에 의해 형성된 CMOS 인버터의 평면도이고, 도 44a 및 도 44b는 도 43의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 43과 도 44a 및 도 44b를 참고로 본 실시예에 대해 설명한다.
실리콘 기판(401)상에 P웰(402) 및 N웰(403)이 형성되고, 실리콘 기판 표면에는 P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(407)이 형성되고, N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(408)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(409) 및 게이트 전극(410a, 410b)이 형성된다. 또한, 게이트 전극(410a 및 410b)은 각각의 게이트 전극에서 연장된 게이트 배선(410c)에 의해 접속된다.
NMOS를 형성하는 기둥형상 실리콘층(407)의 하부에는 N+ 드레인 확산층(404)이 형성되고, 기둥형상 실리콘층(407)의 상부에는 N+ 소스 확산층(411)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(408)의 하부에는 P+ 드레인 확산층(405)이 형성되고, 기둥형상 실리콘층(408)의 상부에는 P+ 소스 확산층(412)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(404) 및 P+ 드레인 확산층(405)은 콘택(416a, 416b)을 경유하여 출력단자(Vout1)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(407) 상부에 형성되는 N+ 소스 확산층(411)은 콘택(414)을 경유하여 접지전위(Vss1)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(408) 상부에 형성되는 P+ 소스 확산층(412)은 콘택(415)을 경유하여 전원전위(Vcc1)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(410c)은 콘택(413)을 경유하여 입력단자(Vin1)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 45a 내지 도 63b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
도 45a 및 도 45b를 참조하면, 실리콘 기판(401)상에 하드마스크가 되는 실리콘 질화막(417)을 50㎚～150㎚ 정도의 막두께로 성막한다.
도 46a 및 도 46b를 참조하면, 하드마스크(417) 및 실리콘 기판(401)을 식각하여 소자분리 영역(406)을 형성한다.
도 47a 및 도 47b를 참조하면, 소자분리 영역(406)에 실리콘 산화막(422)을 매립한다.
도 48a 및 도 48b를 참조하면, CMP를 수행해서 하드마스크(417)상의 실리콘 산화막(422)을 연마하여 평탄화한다.
도 49a 및 도 49b를 참조하면, 소자분리 영역(406)에 매립한 실리콘 산화막(422)을 에치백하여, 실리콘 산화막(422)의 높이가 후공정에서 형성되는 드레인 확산층이 형성되는 높이와 동일해지도록 조절한다.
도 50a 및 도 50b를 참조하면, 하드마스크(417) 및 실리콘 기판(401)을 식각하여 기둥형상 실리콘층(407, 408)을 형성한다.
도 51a 및 도 51b를 참조하면, 불순물 주입 등에 의해 실리콘 기판 표면에 불순물을 도입하여 N+ 드레인 확산층(404) 및 P+ 드레인 확산층(405)을 형성한다. 이때, 기둥형상 실리콘층 상부의 실리콘 질화막(417)은 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로서 기능한다.
도 52a 및 도 52b를 참조하면, 게이트 절연막(409) 및 게이트 도전막(410)을 CVD법 또는 ALD법에 의해 성막한다. 게이트 도전막(410)의 막두께는 10㎚～100㎚ 정도로 한다.
도 53a 및 도 53b를 참조하면, 실리콘 산화막(418)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 54a 및 도 54b를 참조하면, CMP에 의해 실리콘 산화막(418), 기둥형상 실리콘층 상부의 게이트 도전막 및 게이트 절연막을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(417)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(417)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 55a 및 도 55b를 참조하면, 게이트 도전막(410) 및 실리콘 산화막(418)을 에치백함으로써, 게이트 도전막(410)이 가공되어 게이트 길이가 결정된다. 이때, 게이트 도전막(410)과 실리콘 산화막(418)을 되도록 동일한 비율로 식각하고, 동시에 질화막(417)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(410)과 실리콘 산화막(418)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정에 있어서의 실리콘 질화막 측벽(419)의 형상이 개선된다.
도 56a 및 도 56b를 참조하면, 게이트 도전막(410)의 막두께분만큼 실리콘 질화막(419a)을 성막한다. 계속해서, 도 57a 및 도 57b를 참조하면, 실리콘 질화막(419a)을 에치백함으로써 실리콘 질화막 측벽(419)을 형성한다. 이때, 게이트 도전막(410)과 실리콘 질화막 측벽(419)의 막두께가 동일해지도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량에 따라 미세 조절을 수행한다. 실리콘 질화막 측벽(419)으로 덮이는 게이트 전극은 후공정인 게이트 배선 형성을 위한 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적을 축소할 수 있다.
도 58a 및 도 58b를 참조하면, 게이트 도전막상에 잔존하는 실리콘 산화막(418)을 습식 식각으로 제거한다.
도 59a 및 도 59b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(420)로 형성한다
도 60a 및 도 60b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(410a, 410b) 및 게이트 배선(410c)을 형성한다.
도 61a 및 도 61b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(417) 및 실리콘 질화막 측벽(419)을 습식 처리에 의해 제거한다.
도 62a 및 도 62b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(407, 408)의 상부에 불순물을 도입하여 N+ 소스 확산층(411) 및 P+ 소스 확산층(412)을 형성한다.
도 63a 및 도 63b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(413, 414, 415, 416a, 416b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다.
따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 게이트 도전막의 성막 막두께에 의해 기둥형상 실리콘층의 주위에 형성되는 게이트 전극의 막두께를 조절할 수 있다. 따라서, 기둥형상 실리콘층(407, 408)과 드레인 확산층상의 콘택(416a, 416b)의 간격을 좁힐 수 있어 인버터 등의 회로면적을 축소할 수 있다. 게이트 도전막의 막두께가 얇은 경우에는 그 저항값이 높아지게 되므로, 본 실시예에서 게이트 도전막은 금속막으로 구성되는 것이 바람직하다.
본 실시예에 있어서는, CMOS 인버터를 예로 들어 SGT의 구조 및 제조방법을 설명했지만, 본 실시예는 CMOS 인버터 이외의 회로에 대해서도 완전히 동일하게 적용하는 것이 가능하다.
제5 실시예
본 실시예에 있어서는, 제2 실시예와 동일한 게이트 형성 프로세스를 이용한 CMOS 인버터의 제조방법에 대해 나타낸다. 본 실시예를 이용함으로써 제2 실시예와 동일한 효과를 얻을 수 있다.
도 64는 본 실시예에 의해 형성된 CMOS 인버터의 등가회로이다. 이하, CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin2)는 NMOS인 Qn2 및 PMOS인 Qp2의 게이트에 인가된다. Vin2가 "1"일 때, NMOS인 Qn2는 ON 상태, PMOS인 Qp2는 OFF 상태가 되고, Vout2는 "0"이 된다. 반대로, Vin2가 "0"일 때, NMOS인 Qn2는 OFF 상태, PMOS인 Qp2는 ON 상태가 되고, Vout2는 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin2의 신호에 대해 출력값인 Vout2의 신호가 반대값을 취하도록 동작한다.
도 65는 본 실시예에 의해 형성된 CMOS 인버터의 평면도이고, 도 66a 및 도 66b는 도 65의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 65와 도 66a 및 도 66b를 참고로 본 실시예에 대해 설명한다.
실리콘 기판(501)상에 P웰(502) 및 N웰(503)이 형성되고, 실리콘 기판 표면에는 P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(507)이 형성되고, N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(508)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(509) 및 게이트 전극(510a, 510b)이 형성된다. 또한, 게이트 전극(510a 및 510b)은 각각의 게이트 전극에서 연장된 게이트 배선(510c)에 의해 접속되고, 게이트 전극(510a, 510b)과 게이트 배선(510c)은 동일한 높이로 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(507)의 하부에는 N+ 드레인 확산층(504)이 형성되고, 기둥형상 실리콘층(507)의 상부에는 N+ 소스 확산층(511)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(508)의 하부에는 P+ 드레인 확산층(505)이 형성되고, 기둥형상 실리콘층(508)의 상부에는 P+ 소스 확산층(512)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(504) 및 P+ 드레인 확산층(505)은 콘택(516a, 516b)을 경유하여 출력단자(Vout2)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(507) 상부에 형성되는 N+ 소스 확산층(511)은 콘택(514)을 경유하여 접지전위(Vss2)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(508) 상부에 형성되는 P+ 소스 확산층(512)은 콘택(515)을 경유하여 전원전위(Vcc2)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(510c)은 콘택(513)을 경유하여 입력단자(Vin2)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 67a 내지 도 76b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제4 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 67a 및 도 67b를 참조하면, 게이트 절연막(509) 및 게이트 도전막(510)을 CVD법 또는 ALD법에 의해 기둥형상 실리콘층(507, 508)을 매립할 때까지 성막한다.
도 68a 및 도 68b를 참조하면, CMP에 의해 게이트 도전막(510)을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(517)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(517)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 69a 및 도 69b를 참조하면, 게이트 도전막(510)을 에치백함으로써 게이트 길이를 결정한다.
도 70a 및 도 70b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(519a)을 성막한다. 계속해서, 도 71a 및 도 71b를 참조하면, 실리콘 질화막(519a)을 에치백함으로써 실리콘 질화막 측벽(519)을 형성한다. 실리콘 질화막 측벽(519)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 72a 및 도 72b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(520)로 형성한다.
도 73a 및 도 73b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(510a, 510b) 및 게이트 배선(510c)을 형성한다.
도 74a 및 도 74b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(517) 및 실리콘 질화막 측벽(519)을 습식 처리에 의해 제거한다.
도 75a 및 도 75b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(507, 508)의 상부에 불순물을 도입하여 N+ 소스 확산층(511) 및 P+ 소스 확산층(512)을 형성한다.
도 76a 및 도 76b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(513, 514, 515, 516a, 516b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있다. 제4 실시예에서는 게이트 전극의 막두께를 게이트 도전막의 성막 막두께에 의해 제어했지만, 본 실시예에서 게이트 전극의 막두께는 실리콘 질화막 측벽(519)의 막두께에 의해 제어할 수 있다. 제4 실시예의 경우와 비교하면 게이트 배선(510c)의 막두께가 두꺼우므로, 게이트 도전막은 금속막에 한정되지 않고 폴리실리콘 등의 비교적 저항이 높은 재료로 형성될 수도 있다.
또한, 제4 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(519)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제4 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
본 실시예에 있어서는, CMOS 인버터를 예로 들어 SGT의 구조 및 제조방법을 설명했지만, 본 실시예는 CMOS 인버터 이외의 회로에 대해서도 완전히 동일하게 적용하는 것이 가능하다.
제6 실시예
본 실시예에 있어서는, 제3 실시예와 동일한 게이트 형성 프로세스를 이용한 CMOS 인버터의 제조방법에 대해 나타낸다. 본 실시예를 이용함으로써 제3 실시예와 동일한 효과를 얻을 수 있다.
도 77은 본 실시예에 의해 형성된 CMOS 인버터의 등가회로이다. 이하에 CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin3)는 NMOS인 Qn3 및 PMOS인 Qp3의 게이트에 인가된다. Vin3이 "1"일 때, NMOS인 Qn3은 ON 상태, PMOS인 Qp3은 OFF 상태가 되고, Vout3은 "0"이 된다. 반대로, Vin3이 "0"일 때, NMOS인 Qn3은 OFF 상태, PMOS인 Qp3은 ON 상태가 되고, Vout3은 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin3의 신호에 대해 출력값인 Vout3의 신호가 반대값을 취하도록 동작한다.
도 78은 본 실시예에 의해 형성된 CMOS 인버터의 평면도이고, 도 79a 및 도 79b는 도 78의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 78과 도 79a 및 도 79b를 참고로 본 실시예에 대해 설명한다.
실리콘 기판(601)상에 P웰(602) 및 N웰(603)이 형성되고, 실리콘 기판 표면에는 P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(607)이 형성되고, N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(608)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(609) 및 게이트 전극(610a, 610b)이 형성된다. 게이트 전극은 표면측 폴리실리콘과 게이트 절연막과 접해 있는 얇은 금속막(623)의 적층 구조로 되어 있다. 또한, 게이트 전극(610a 및 610b)은 각각의 게이트 전극에서 연장된 게이트 배선(610c)에 의해 접속되고, 게이트 전극(610a, 610b)과 게이트 배선(610c)은 동일한 높이로 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(607)의 하부에는 N+ 드레인 확산층(604)이 형성되고, 기둥형상 실리콘층(607)의 상부에는 N+ 소스 확산층(611)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(608)의 하부에는 P+ 드레인 확산층(605)이 형성되고, 기둥형상 실리콘층(608)의 상부에는 P+ 소스 확산층(612)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(604) 및 P+ 드레인 확산층(605)은 콘택(616a, 616b)을 경유하여 출력단자(Vout3)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(607) 상부에 형성되는 N+ 소스 확산층(611)은 콘택(614)을 경유하여 접지전위(Vss3)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(608) 상부에 형성되는 P+ 소스 확산층(612)은 콘택(615)을 경유하여 전원전위(Vcc3)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(610c)은 콘택(613)을 경유하여 입력단자(Vin3)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 80a 내지 도 90b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제4 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 80a 및 도 80b를 참조하면, 게이트 절연막(609)을 성막한 후, 얇은 금속막(623)을 1㎚～10㎚ 정도의 막두께로 성막하고, 또한, 폴리실리콘막(610)을 기둥형상 실리콘층(607, 608)이 매립될 때까지 성막한다.
도 81a 및 도 81b를 참조하면, CMP에 의해 폴리실리콘(610), 기둥형상 실리콘층 상부의 얇은 금속막(623) 및 게이트 절연막(609)을 연마하여 폴리실리콘(610) 및 얇은 금속막(623)의 상면을 평탄화한다. 폴리실리콘(610) 및 얇은 금속막(623)을 CMP에 의해 평탄화함으로써, 폴리실리콘(610) 및 얇은 금속막(623)의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(617)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(617)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 82a 및 도 82b를 참조하면, 폴리실리콘(610) 및 얇은 금속막(623)을 에치백함으로써 게이트 길이를 결정한다.
도 83a 및 도 83b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(619a)을 성막한다. 계속해서, 도 84a 및 도 84b를 참조하면, 실리콘 질화막(619a)을 에치백함으로써 실리콘 질화막 측벽(619)을 형성한다. 실리콘 질화막 측벽(619)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 85a 및 도 85b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(620)로 형성한다.
도 86a 및 도 86b를 참조하면, 레지스트를 마스크로 하고, 폴리실리콘, 얇은 금속막 및 게이트 절연막을 식각하여 게이트 전극(610a, 610b) 및 게이트 배선(610c)을 형성한다.
도 87a 및 도 87b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(617) 및 실리콘 질화막 측벽(619)을 습식 처리에 의해 제거한다.
도 88a 및 도 88b를 참조하면, 실리콘 질화막을 성막하고 에치백함으로써 실리콘 질화막(624)을 형성한다. 이 실리콘 질화막에 의해 게이트 전극의 금속막(623)을 덮어 금속막(623)이 표면에 노출되지 않도록 한다. 이와 같이 함으로써, 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조할 수 있다.
도 89a 및 도 89b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(607, 608)의 상부에 불순물을 도입하여 N+ 소스 확산층(611) 및 P+ 소스 확산층(612)을 형성한다.
도 90a 및 도 90b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(613, 614, 615, 616a, 616b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 제2 실시예와 동일하게, 게이트 전극의 막두께는 실리콘 질화막 측벽(619)의 막두께에 의해 제어할 수 있다.
본 실시예에 있어서는, 게이트 구조를 얇은 금속막과 폴리실리콘의 적층 구조로 함으로써 게이트의 공핍화가 억제되고, 또한, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
또한, 제4 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(619)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제4 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
본 실시예에 있어서는, CMOS 인버터를 예로 들어 SGT의 구조 및 제조방법을 설명했지만, 본 실시예는 CMOS 인버터 이외의 회로에 대해서도 완전히 동일하게 적용하는 것이 가능하다.
제7 실시예
본 실시예에 있어서는, 제1 실시예와 동일한 게이트 형성 프로세스에 의해 형성된 SOI 기판상의 NMOS SGT에 대해 나타낸다.
도 91a 및 도 91b는 본 실시예를 이용하여 형성된 SOI 기판상의 NMOS SGT의 평면도 및 단면도이다. 이하, 도 91a 및 도 91b를 참조하여 본 실시예를 이용하여 형성된 SOI 기판상의 NMOS SGT에 대해 설명한다.
매립산화막층(700)상에 평면형상 실리콘층(701)이 형성되고, 평면형상 실리콘층(701)상에 기둥형상 실리콘층(702)이 형성되고, 기둥형상 실리콘층(702)의 주위에 게이트 절연막(705) 및 게이트 전극(706a)이 형성되어 있다. 기둥형상 실리콘층(702) 하부의 평면형상 실리콘층(701)에는 N+ 드레인 확산층(703)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(704)이 형성되어 있다. N+ 드레인 확산층(703)상에는 콘택(707)이 형성되고, N+ 소스 확산층(704)상에는 콘택(708)이 형성되고, 게이트 전극(706a)에서 연장된 게이트 배선(706b)상에는 콘택(709)이 형성되어 있다.
N+ 소스 확산층을 GND 전위에 접속시키고, N+ 드레인 확산층을 Vcc 전위에 접속시키고, 게이트 전극에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 92a 내지 도 107b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
도 92a 및 도 92b를 참조하면, 매립산화막층(700)상의 실리콘층(701a)상에 하드마스크가 되는 실리콘 질화막(710)을 50㎚～150㎚ 정도의 막두께로 성막한다.
도 93a 및 도 93b를 참조하면, 하드마스크(710) 및 실리콘층(701a)을 식각하여 기둥형상 실리콘층(702)을 형성한다. 기둥형상 실리콘층의 높이는 30㎚～300㎚ 정도, 기둥형상 실리콘층의 직경은 5㎚～100㎚ 정도로 한다. 기둥형상 실리콘층(702)의 하부에는 평면형상 실리콘층(701)을 10㎚～100㎚ 정도의 막두께로 형성한다.
도 94a 및 도 94b를 참조하면, 평면형상 실리콘층(701)을 식각하여 분리한다.
도 95a 및 도 95b를 참조하면, 불순물 주입 등에 의해 평면형상 실리콘층 표면에 P나 As 등의 불순물을 도입하여 N+ 드레인 확산층(703)을 형성한다. 이때, 기둥형상 실리콘층 상부의 실리콘 질화막(710)은 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로서 기능한다.
도 96a 및 도 96b를 참조하면, 게이트 절연막(705) 및 게이트 도전막(706)을 CVD법 또는 ALD법에 의해 성막한다. 게이트 도전막(706)의 막두께는 10㎚～100㎚ 정도로 한다.
도 97a 및 도 97b를 참조하면, 실리콘 산화막(711)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 98a 및 도 98b를 참조하면, CMP에 의해 실리콘 산화막(711), 기둥형상 실리콘층 상부의 게이트 도전막 및 게이트 절연막을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형성이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(710)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(710)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 99a 및 도 99b를 참조하면, 게이트 도전막(706) 및 실리콘 산화막(711)을 에치백함으로써, 게이트 도전막(706)이 가공되어 게이트 길이가 결정된다. 이때, 게이트 도전막(706)과 실리콘 산화막(711)을 되도록 동일한 비율로 식각하고, 동시에 질화막(710)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(706)과 실리콘 산화막(711)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정에 있어서의 실리콘 질화막 측벽(712)의 형상이 개선된다.
도 100a 및 도 100b를 참조하면, 게이트 도전막(706)의 막두께분만큼 실리콘 질화막(712a)을 성막한다. 계속해서, 도 101a 및 도 101b를 참조하면, 실리콘 질화막(712a)을 에치백함으로써 실리콘 질화막 측벽(712)을 형성한다. 이때, 게이트 도전막(706)과 실리콘 질화막 측벽(712)의 막두께가 동일해지도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량에 따라 미세 조절을 수행한다. 실리콘 질화막 측벽(712)으로 덮이는 부분의 게이트 도전막(706)은 후공정인 게이트 배선 형성을 위한 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적을 축소할 수 있다.
도 102a 및 도 102b를 참조하면, 게이트 도전막상에 잔존하는 실리콘 산화막(711)을 습식 식각으로 제거한다.
도 103a 및 도 103b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(713)로 형성한다.
도 104a 및 도 104b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(706a) 및 게이트 배선(706b)을 형성한다.
도 105a 및 도 105b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(710) 및 실리콘 질화막 측벽(712)을 습식 처리에 의해 제거한다.
도 106a 및 도 106b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(702)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(704)을 형성한다.
도 107a 및 도 107b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(707, 708, 709)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
상기와 같이, 본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 게이트 도전막의 성막 막두께에 의해 기둥형상 실리콘층의 주위에 형성되는 게이트 전극의 막두께를 조절할 수 있다. 따라서, 다른 전위의 게이트 전극을 갖는 2개의 기둥형상 실리콘층을 좁은 간격으로 배치할 수 있어 회로면적을 축소할 수 있다. 게이트 도전막의 막두께가 얇은 경우에는 그 저항값이 높아지게 되므로, 본 실시예에서 게이트 도전막은 금속막으로 구성되는 것이 바람직하다.
제8 실시예
본 실시예에 있어서는, 제2 실시예와 동일한 게이트 형성 프로세스에 의해 형성된 SOI 기판상의 NMOS SGT에 대해 나타낸다.
본 실시예의 게이트 형성방법은 제7 실시예의 게이트 형성방법보다 공정 수를 줄일 수 있고 또 프로세스 마진이 큰 게이트 형성방법이다.
도 108a 및 도 108b는 본 실시예를 이용하여 형성된 SOI 기판상의 NMOS SGT의 평면도 및 단면도이다. 이하, 도 108a 및 도 108b를 참조하여 본 실시예를 이용하여 형성된 SOI 기판상의 NMOS SGT에 대해 설명한다.
매립산화막층(800)상에 평면형상 실리콘층(801)이 형성되고, 평면형상 실리콘층(801)상에 기둥형상 실리콘층(802)이 형성되고, 기둥형상 실리콘층(802)의 주위에 게이트 절연막(805) 및 게이트 전극(806a)이 형성되어 있다. 기둥형상 실리콘층(802) 하부의 평면형상 실리콘층(801)에는 N+ 드레인 확산층(803)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(804)이 형성되어 있다. N+ 드레인 확산층(803)상에는 콘택(807)이 형성되고, N+ 소스 확산층(804)상에는 콘택(808)이 형성되고, 게이트 전극(806a)에서 연장된 게이트 배선(806b)상에는 콘택(809)이 형성되어 있다. 본 실시예에 있어서는, 게이트 전극(806a)과 게이트 배선(806b)이 동일한 높이로 형성되어 있다.
N+ 소스 확산층을 GND 전위에 접속시키고, N+ 드레인 확산층을 Vcc 전위에 접속시키고, 게이트 전극에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 109a 내지 도 118b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제7 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 109a 및 도 109b를 참조하면, 게이트 절연막(805) 및 게이트 도전막(806)을 CVD법 또는 ALD법에 의해 기둥형상 실리콘층(802)을 매립할 때까지 성막한다.
도 110a 및 도 110b를 참조하면, CMP에 의해 게이트 도전막(806)을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(810)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(810)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 111a 및 도 111b를 참조하면, 게이트 도전막(806)을 에치백함으로써 게이트 길이를 결정한다.
도 112a 및 도 112b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(812a)을 성막한다. 계속해서, 도 113a 및 도 113b를 참조하면, 실리콘 질화막(812a)을 에치백함으로써 실리콘 질화막 측벽(812)을 형성한다. 실리콘 질화막 측벽(812)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 114a 및 도 114b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(813)로 형성한다.
도 115a 및 도 115b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(806a) 및 게이트 배선(806b)을 형성한다.
도 116a 및 도 116b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(810) 및 실리콘 질화막 측벽(812)을 습식 처리에 의해 제거한다.
도 117a 및 도 117b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(802)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(804)을 형성한다.
도 118a 및 도 118b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(807, 808, 809)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있다. 제7 실시예에서는 게이트 전극의 막두께를 게이트 도전막의 성막 막두께에 의해 제어했지만, 본 실시예에서 게이트 전극의 막두께는 실리콘 질화막 측벽(812)의 막두께에 의해 제어할 수 있다. 제7 실시예의 경우와 비교하면 게이트 배선(806b)의 막두께가 두꺼우므로, 게이트 도전막은 금속막에 한정되지 않고 폴리실리콘 등의 비교적 저항이 높은 재료로 형성될 수도 있다.
또한, 제7 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(812)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제7 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
제9 실시예
본 실시예에 있어서는, 제3 실시예와 동일한 게이트 형성 프로세스에 의해 형성된 SOI 기판상의 NMOS SGT에 대해 나타낸다.
본 실시예에 있어서는, 게이트 전극 및 게이트 전극에서 연장된 게이트 배선이 얇은 금속막과 폴리실리콘의 적층 구조로 되어 있는 점에서 제8 실시예와 다르다. 본 실시예의 게이트 형성방법에 있어서는, 게이트 절연막과 접해 있는 얇은 금속막에 의해 게이트 전극의 공핍화가 억제되고, 또한, 게이트 전극 및 게이트 배선의 표면이 폴리실리콘이므로, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
도 119a 및 도 119b는 본 발명을 이용하여 형성된 SOI 기판상의 NMOS SGT의 평면도 및 단면도이다. 이하, 도 119a 및 도 119b를 참조하여 본 실시예를 이용하여 형성된 SOI 기판상의 NMOS SGT에 대해 설명한다.
매립산화막층(900)상에 평면형상 실리콘층(901)이 형성되고, 평면형상 실리콘층(901)상에 기둥형상 실리콘층(902)이 형성되고, 기둥형상 실리콘층(902)의 주위에 게이트 절연막(905) 및 게이트 전극(906a)이 형성되어 있다. 기둥형상 실리콘층(902) 하부의 평면형상 실리콘층(901)에는 N+ 드레인 확산층(903)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(904)이 형성되어 있다. N+ 드레인 확산층(903)상에는 콘택(907)이 형성되고, N+ 소스 확산층(904)상에는 콘택(908)이 형성되고, 게이트 전극(906a)에서 연장된 게이트 배선(906b)상에는 콘택(909)이 형성되어 있다. 본 실시예에 있어서는, 게이트 전극(906a)과 게이트 배선(906b)이 동일한 높이로 형성되어 있다.
N+ 소스 확산층을 GND 전위에 접속시키고, N+ 드레인 확산층을 Vcc 전위에 접속시키고, 게이트 전극에 0～Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 120a 내지 도 130b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제7 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 120a 및 도 120b를 참조하면, 게이트 절연막(905)을 성막한 후, 얇은 금속막(914)을 1㎚～10㎚ 정도의 막두께로 성막하고, 또한, 폴리실리콘막(906)을 기둥형상 실리콘층(902)이 매립될 때까지 성막한다.
도 121a 및 도 121b를 참조하면, CMP에 의해 폴리실리콘(906), 기둥형상 실리콘층 상부의 얇은 금속막(914) 및 게이트 절연막(905)을 연마하여 게이트 도전막의 상면을 평탄화한다. 폴리실리콘(906) 및 얇은 금속막(914)을 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(910)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(910)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 122a 및 도 122b를 참조하면, 폴리실리콘(906) 및 얇은 금속막(914)을 에치백함으로써 게이트 길이를 결정한다.
도 123a 및 도 123b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(912a)을 성막한다. 계속해서, 도 124a 및 도 124b를 참조하면, 실리콘 질화막(912a)을 에치백함으로써 실리콘 질화막 측벽(912)을 형성한다. 실리콘 질화막 측벽(912)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 125a 및 도 125b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(913)로 형성한다.
도 126a 및 도 126b를 참조하면, 레지스트를 마스크로 하고, 폴리실리콘, 얇은 금속막 및 게이트 절연막을 식각하여 게이트 전극(906a) 및 게이트 배선(906b)을 형성한다.
도 127a 및 도 127b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(910) 및 실리콘 질화막 측벽(912)을 습식 처리에 의해 제거한다.
도 128a 및 도 128b를 참조하면, 실리콘 질화막을 성막하고 에치백함으로써 실리콘 질화막(915)을 형성한다. 이 실리콘 질화막에 의해 게이트 전극의 금속막(914)을 덮어 금속막(914)이 표면에 노출되지 않도록 한다. 이와 같이 함으로써, 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조할 수 있다.
도 129a 및 도 129b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(902)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(904)을 형성한다.
도 130a 및 도 130b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(907, 908, 909)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 제2 실시예와 동일하게, 게이트 전극의 막두께는 실리콘 질화막 측벽(912)의 막두께에 의해 제어할 수 있다.
본 실시예에 있어서는, 게이트 구조를 얇은 금속막과 폴리실리콘의 적층 구조로 함으로써 게이트의 공핍화가 억제되고, 또한, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
또한, 제7 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(912)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제7 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
제10 실시예
본 실시예에 있어서는, 제7 실시예와 동일한 게이트 형성 프로세스를 이용하여 형성된 SOI 기판상의 CMOS 인버터에 대해 나타낸다. 본 실시예를 이용함으로써 제7 실시예와 동일한 효과를 얻을 수 있다.
도 131은 본 실시예를 이용하여 형성된 CMOS 인버터의 등가회로이다. 이하, CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin4)는 NMOS인 Qn4 및 PMOS인 Qp4의 게이트에 인가된다. Vin4가 "1"일 때, NMOS인 Qn4는 ON 상태, PMOS인 Qp4는 OFF 상태가 되고, Vout4는 "0"이 된다. 반대로, Vin4가 "0"일 때, NMOS인 Qn4는 OFF 상태, PMOS인 Qp4는 ON 상태가 되고, Vout4는 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin4의 신호에 대해 출력값인 Vout4의 신호가 반대값을 취하도록 동작한다.
도 132는 본 실시예를 이용하여 형성된 CMOS 인버터의 평면도이고, 도 133a 및 도 133b는 도 132의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 132와 도 133a 및 도 133b를 참고로 본 실시예를 이용하여 형성된 CMOS 인버터에 대해 설명한다.
매립산화막층(1000)상에 평면형상 실리콘층(1002, 1003)이 형성되고, 평면형상 실리콘층(1002)상에 기둥형상 실리콘층(1007)이 형성되고, 평면형상 실리콘층(1003)상에 기둥형상 실리콘층(1008)이 형성된다. 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(1009) 및 게이트 전극(1010a, 1010b)이 형성된다. 또한, 게이트 전극(1010a 및 1010b)은 각각의 게이트 전극에서 연장된 게이트 배선(1010c)에 의해 접속된다. NMOS를 형성하는 기둥형상 실리콘층(1007) 하부의 평면형상 실리콘층(1002)에는 N+ 드레인 확산층(1004)이 형성되고, 기둥형상 실리콘층(1007)의 상부에는 N+ 소스 확산층(1011)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(1008) 하부의 평면형상 실리콘층(1003)에는 P+ 드레인 확산층(1005)이 형성되고, 기둥형상 실리콘층(1008)의 상부에는 P+ 소스 확산층(1012)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(1004) 및 P+ 드레인 확산층(1005)은 각각 콘택(1016a, 1016b)을 경유하여 출력단자(Vout4)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(1007) 상부에 형성되는 N+ 소스 확산층(1011)은 콘택(1014)을 경유하여 접지전위(Vss4)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(1008) 상부에 형성되는 P+ 소스 확산층(1012)은 콘택(1015)을 경유하여 전원전위(Vcc4)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(1010c)은 콘택(1013)을 경유하여 입력단자(Vin4)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 134a 내지 도 149b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다.
도 134a 및 도 134b를 참조하면, 매립산화막층(1000)상의 실리콘층(1001a)상에 하드마스크가 되는 실리콘 질화막(1017)을 50㎚～150㎚ 정도의 막두께로 성막한다.
도 135a 및 도 135b를 참조하면, 하드마스크(1017) 및 실리콘층(1001a)을 식각하여 기둥형상 실리콘층(1007, 1008)을 형성한다. 기둥형상 실리콘층의 높이는 30㎚～300㎚ 정도, 기둥형상 실리콘층의 직경은 5㎚～100㎚ 정도로 한다. 기둥형상 실리콘층(1007, 1008)의 하부에는 평면형상 실리콘층(1001)을 10㎚～100㎚ 정도의 막두께로 형성한다.
도 136a 및 도 136b를 참조하면, 평면형상 실리콘층(1001)을 식각하여 평면형상 실리콘층인 1002 및 1003으로 분리한다.
도 137a 및 도 137b를 참조하면, 불순물 주입 등에 의해 실리콘 기판 표면에 P나 As 등의 불순물을 도입하여 N+ 드레인 확산층(1004) 및 P+ 드레인 확산층(1005)을 형성한다. 이때, 기둥형상 실리콘층 상부의 실리콘 질화막(1017)은 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로서 기능한다.
도 138a 및 도 138b를 참조하면, 게이트 절연막(1009) 및 게이트 도전막(1010)을 CVD법 또는 ALD법에 의해 성막한다. 게이트 도전막(1010)의 막두께는 10㎚～100㎚ 정도로 한다.
도 139a 및 도 139b를 참조하면, 실리콘 산화막(1018)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 140a 및 도 140b를 참조하면, CMP에 의해 실리콘 산화막(1018), 기둥형상 실리콘층 상부의 게이트 도전막 및 게이트 절연막을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(1017)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(1017)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 141a 및 도 141b를 참조하면, 게이트 도전막(1010) 및 실리콘 산화막(1018)을 에치백함으로써, 게이트 도전막(1010)이 가공되어 게이트 길이가 결정된다. 이때, 게이트 도전막(1010)과 실리콘 산화막(1018)을 되도록 동일한 비율로 식각하고, 동시에 질화막(1017)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(1010)과 실리콘 산화막(1018)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정에 있어서의 실리콘 질화막 측벽(1019)의 형상이 개선된다.
도 142a 및 도 142b를 참조하면, 게이트 도전막(1010)의 막두께분만큼 실리콘 질화막(1019a)을 성막한다. 계속해서, 도 143a 및 도 143b를 참조하면, 실리콘 질화막(1019a)을 에치백함으로써 실리콘 질화막 측벽(1019)을 형성한다. 이때, 게이트 도전막(1010)과 실리콘 질화막 측벽(1019)의 막두께가 동일해지도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량에 따라 미세 조절을 수행한다. 실리콘 질화막 측벽(1019)으로 덮이는 부분의 게이트 도전막(1010)은 후공정인 게이트 배선 형성을 위한 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적을 축소할 수 있다.
도 144a 및 도 144b를 참조하면, 게이트 도전막상에 잔존하는 실리콘 산화막(1018)을 습식 식각으로 제거한다.
도 145a 및 도 145b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(1020)로 형성한다.
도 146a 및 도 146b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(1010a, 1010b) 및 게이트 배선(1010c)을 형성한다.
도 147a 및 도 147b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(1017) 및 실리콘 질화막 측벽(1019)을 습식 처리에 의해 제거한다.
도 148a 및 도 148b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(1007)의 상부에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(1011)을 형성하고, 동일하게 불순물 주입 등에 의해 기둥형상 실리콘층(1008)의 상부에 B나 BF2 등의 불순물을 도입하여 P+ 소스 확산층(1012)을 형성한다.
도 149a 및 도 149b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(1013, 1014, 1015, 1016a, 1016b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 해결할 수 있다.
상기와 같이, 본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 게이트 도전막의 성막 막두께에 의해 기둥형상 실리콘층의 주위에 형성되는 게이트 전극의 막두께를 조절할 수 있다. 따라서, 다른 전위의 게이트 전극을 갖는 2개의 기둥형상 실리콘층을 좁은 간격으로 배치할 수 있어 회로면적을 축소할 수 있다. 게이트 도전막의 막두께가 얇은 경우에는 그 저항값이 높아지게 되므로, 본 실시예에서 게이트 도전막은 금속막으로 구성되는 것이 바람직하다.
제11 실시예
본 실시예에 있어서는, 제8 실시예와 동일한 게이트 형성 프로세스를 이용하여 형성된 SOI 기판상의 CMOS 인버터에 대해 나타낸다. 본 실시예를 이용함으로써 제8 실시예와 동일한 효과를 얻을 수 있다.
도 150은 본 실시예를 이용하여 형성된 CMOS 인버터의 등가회로이다. 이하, CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin5)는 NMOS인 Qn5 및 PMOS인 Qp5의 게이트에 인가된다. Vin5가 "1"일 때, NMOS인 Qn5는 ON 상태, PMOS인 Qp5는 OFF 상태가 되고, Vout5는 "0"이 된다. 반대로, Vin5가 "0"일 때, NMOS인 Qn5는 OFF 상태, PMOS인 Qp5는 ON 상태가 되고, Vout5는 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin5의 신호에 대해 출력값인 Vout5의 신호가 반대값을 취하도록 동작한다.
도 151은 본 실시예를 이용하여 형성된 CMOS 인버터의 평면도이고, 도 152a 및 도 152b는 도 151의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 151과 도 152a 및 도 152b를 참고로 본 실시예를 이용하여 형성된 CMOS 인버터에 대해 설명한다. 매립산화막층(1100)상에 평면형상 실리콘층(1102, 1103)이 형성되고, 평면형상 실리콘층(1102)상에 기둥형상 실리콘층(1107)이 형성되고, 평면형상 실리콘층(1103)상에 기둥형상 실리콘층(1108)이 형성된다. 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(1109) 및 게이트 전극(1110a, 1110b)이 형성된다. 또한, 게이트 전극(1110a 및 1110b)은 각각의 게이트 전극에서 연장된 게이트 배선(1110c)에 의해 접속되고, 게이트 전극(1110a, 1110b)과 게이트 배선(1110c)은 동일한 높이로 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(1107) 하부의 평면형상 실리콘층(1102)에는 N+ 드레인 확산층(1104)이 형성되고, 기둥형상 실리콘층(1107)의 상부에는 N+ 소스 확산층(1111)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(1108) 하부의 평면형상 실리콘층(1103)에는 P+ 드레인 확산층(1105)이 형성되고, 기둥형상 실리콘층(1108)의 상부에는 P+ 소스 확산층(1112)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(1104) 및 P+ 드레인 확산층(1105)은 각각 콘택(1116a, 1116b)을 경유하여 출력단자(Vout5)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(1107) 상부에 형성되는 N+ 소스 확산층(1111)은 콘택(1114)을 경유하여 접지전위(Vss5)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(1108) 상부에 형성되는 P+ 소스 확산층(1112)은 콘택(1115)을 경유하여 전원전위(Vcc5)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(1110c)은 콘택(1113)을 경유하여 입력단자(Vin5)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 153a 내지 도 162b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제10 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 153a 및 도 153b를 참조하면, 게이트 절연막(1109) 및 게이트 도전막(1110)을 CVD법 또는 ALD법에 의해 기둥형상 실리콘층(1107, 1108)을 매립할 때까지 성막한다.
도 154a 및 도 154b를 참조하면, CMP에 의해 게이트 도전막(1110)을 연마하여 게이트 도전막의 상면을 평탄화한다. 게이트 도전막의 상부를 CMP에 의해 평탄화함으로써, 게이트 도전막의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(1117)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(1117)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 155a 및 도 155b를 참조하면, 게이트 도전막(1110)을 에치백함으로써 게이트 길이를 결정한다
도 156a 및 도 156b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(1119a)을 성막한다. 계속해서, 도 157a 및 도 157b를 참조하면, 실리콘 질화막(1119a)을 에치백함으로써 실리콘 질화막 측벽(1119)을 형성한다. 실리콘 질화막 측벽(1119)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 158a 및 도 158b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(1120)로 형성한다.
도 159a 및 도 159b를 참조하면, 레지스트를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(1110a, 1110b) 및 게이트 배선(1110c)을 형성한다.
도 160a 및 도 160b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(1117) 및 실리콘 질화막 측벽(1119)을 습식 처리에 의해 제거한다.
도 161a 및 도 161b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(1107, 1108)의 상부에 불순물을 도입하여 N+ 소스 확산층(1111) 및 P+ 소스 확산층(1112)을 형성한다.
도 162a 및 도 162b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(1113, 1114, 1115, 1116a, 1116b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있다. 제10 실시예에서는 게이트 전극의 막두께를 게이트 도전막의 성막 막두께에 의해 제어했지만, 본 실시예에서 게이트 전극의 막두께는 실리콘 질화막 측벽(1119)의 막두께에 의해 제어할 수 있다. 제10 실시예의 경우와 비교하면 게이트 배선(1110c)의 막두께가 두꺼우므로, 게이트 도전막은 금속막에 한정되지 않고 폴리실리콘 등의 비교적 저항이 높은 재료로 형성될 수도 있다.
또한, 제10 실시예에서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(1119)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제10 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
본 실시예에 있어서는, CMOS 인버터를 예로 들어 SGT의 구조 및 제조방법을 설명했지만, 본 실시예는 CMOS 인버터 이외의 회로에 대해서도 완전히 동일하게 적용하는 것이 가능하다.
제12 실시예
본 실시예에 있어서는, 제9 실시예와 동일한 게이트 형성 프로세스를 이용하여 형성된 SOI 기판상의 CMOS 인버터에 대해 나타낸다. 본 실시예를 이용함으로써 제9 실시예와 동일한 효과를 얻을 수 있다.
도 163은 본 실시예를 이용하여 형성된 CMOS 인버터의 등가회로이다. 이하, CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin6)는 NMOS인 Qn6 및 PMOS인 Qp6의 게이트에 인가된다. Vin6이 "1"일 때, NMOS인 Qn6은 ON 상태, PMOS인 Qp6은 OFF 상태가 되고, Vout6은 "0"이 된다. 반대로, Vin6이 "0"일 때, NMOS인 Qn6은 OFF 상태, PMOS인 Qp6은 ON 상태가 되고, Vout6은 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin6의 신호에 대해 출력값인 Vout6의 신호가 반대값을 취하도록 동작한다.
도 164는 본 실시예를 이용하여 형성된 CMOS 인버터의 평면도이고, 도 165a 및 도 165b는 도 164의 절단선 A-A' 및 B-B'의 단면도이다. 이하, 도 164와 도 165a 및 도 165b를 참고로 본 실시예를 이용하여 형성된 CMOS 인버터에 대해 설명한다. 매립산화막층(1200)상에 평면형상 실리콘층(1202, 1203)이 형성되고, 평면형상 실리콘층(1202)상에 기둥형상 실리콘층(1207)이 형성되고, 평면형상 실리콘층(1203)상에 기둥형상 실리콘층(1208)이 형성된다. 각각의 기둥형상 실리콘층을 둘러싸도록 게이트 절연막(1209) 및 게이트 전극(1210a, 1210b)이 형성된다. 게이트 전극은 표면측 폴리실리콘과 게이트 절연막과 접해 있는 얇은 금속막(1221)의 적층 구조로 이루어져 있다. 또한, 게이트 전극(1210a 및 1210b)은 각각의 게이트 전극에서 연장된 게이트 배선(1210c)에 의해 접속되고, 게이트 전극(1210a, 1210b)과 게이트 배선(1210c)은 동일한 높이로 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(1207) 하부의 평면형상 실리콘층(1202)에는 N+ 드레인 확산층(1204)이 형성되고, 기둥형상 실리콘층(1207)의 상부에는 N+ 소스 확산층(1211)이 형성된다. PMOS를 형성하는 기둥형상 실리콘층(1208) 하부의 평면형상 실리콘층(1203)에는 P+ 드레인 확산층(1205)이 형성되고, 기둥형상 실리콘층(1208)의 상부에는 P+ 소스 확산층(1212)이 형성된다.
기둥형상 실리콘층의 하부에 형성되는 N+ 드레인 확산층(1204) 및 P+ 드레인 확산층(1205)은 각각 콘택(1216a, 1216b)을 경유하여 출력단자(Vout6)에 접속되고, NMOS를 구성하는 기둥형상 실리콘층(1207) 상부에 형성되는 N+ 소스 확산층(1211)은 콘택(1214)을 경유하여 접지전위(Vss6)에 접속되고, PMOS를 구성하는 기둥형상 실리콘층(1208) 상부에 형성되는 P+ 소스 확산층(1212)은 콘택(1215)을 경유하여 전원전위(Vcc6)에 접속되고, PMOS와 NMOS의 게이트 전극을 접속시키는 게이트 배선(1210c)은 콘택(1213)을 경유하여 입력단자(Vin6)에 접속됨으로써 CMOS 인버터를 형성한다.
이하, 본 실시예의 SGT를 형성하기 위한 제조방법의 일례를 도 166a 내지 도 176b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A' 단면도를 나타내고 있다. 또, 본 실시예에 있어서는, 게이트 절연막의 성막 공정까지는 제10 실시예와 동일한 제조공정이므로, 게이트 절연막의 성막 공정부터 이하에 나타낸다.
도 166a 및 도 166b를 참조하면, 게이트 절연막(1209)을 성막한 후, 금속막(1221)을 1㎚～10㎚ 정도의 막두께로 성막하고, 또한, 폴리실리콘막(1210)을 기둥형상 실리콘층(1207, 1208)을 매립할 때까지 성막한다.
도 167a 및 도 167b를 참조하면, CMP에 의해 폴리실리콘(1210), 기둥형상 실리콘층 상부의 금속막(1221) 및 게이트 절연막(1209)을 연마하여 폴리실리콘(1210) 및 금속막(1221)의 상면을 평탄화한다. 폴리실리콘(1210) 및 얇은 금속막(1221)의 상부를 CMP에 의해 평탄화함으로써, 폴리실리콘(1210) 및 얇은 금속막(1221)의 형상이 개선되어 게이트 길이의 제어가 용이해진다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막(1217)을 CMP의 스토퍼로 사용한다. 실리콘 질화막(1217)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 168a 및 도 168b를 참조하면, 폴리실리콘(1210) 및 금속막(1221)을 에치백함으로써 게이트 길이를 결정한다.
도 169a 및 도 169b를 참조하면, 원하는 게이트 전극의 막두께분만큼 실리콘 질화막(1219a)을 성막한다. 계속해서, 도 170a 및 도 170b를 참조하면, 실리콘 질화막(1219a)을 에치백함으로써 실리콘 질화막 측벽(1219)을 형성한다. 실리콘 질화막 측벽(1219)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께를 조절하고 또 에치백량으로 미세 조절함으로써, 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 171a 및 도 171b를 참조하면, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(1220)로 형성한다.
도 172a 및 도 172b를 참조하면, 레지스트를 마스크로 하고, 폴리실리콘, 얇은 금속막 및 게이트 절연막을 식각하여 게이트 전극(1210a, 1210b) 및 게이트 배선(1210c)을 형성한다.
도 173a 및 도 173b를 참조하면, 기둥형상 실리콘층 상부의 실리콘 질화막(1217) 및 실리콘 질화막 측벽(1219)을 습식 처리에 의해 제거한다.
도 174a 및 도 174b를 참조하면, 실리콘 질화막을 성막하고 에치백함으로써 실리콘 질화막(1222)을 형성한다. 이 실리콘 질화막에 의해 게이트 전극의 금속막(1221)을 덮어 금속막(1221)이 표면에 노출되지 않도록 한다. 이와 같이 함으로써, 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조할 수 있다.
도 175a 및 도 175b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(1207, 1208)의 상부에 불순물을 도입하여 N+ 소스 확산층(1211) 및 P+ 소스 확산층(1212)을 형성한다.
도 176a 및 도 176b를 참조하면, 층간절연막을 성막하여 실리콘 기판상의 드레인 확산층상, 게이트 배선상 및 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(1213, 1214, 1215, 1216a, 1216b)을 형성한다.
상기와 같이, 게이트 길이를 결정하기 위한 식각 공정, 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 이하의 특징을 갖는 게이트를 형성할 수 있다.
첫째, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께로 형성될 수 있다. 둘째, 게이트 배선 형성시의 노광 얼라인먼트 어긋남에 강하다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈 문제나, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
또한, 게이트 길이를 결정하기 위한 식각 공정 전에, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정을 준비하고, 그 후 게이트 전극 보호용 실리콘 질화막 측벽의 형성 공정, 게이트 배선의 패터닝 공정, 및 게이트 배선을 형성하기 위한 식각 공정을 순차적으로 수행함으로써, 게이트 길이를 정확하게 제어할 수 있어서 게이트 길이의 편차가 작고 프로세스 마진이 큰 프로세스가 얻어진다. 따라서, 본 발명을 이용하면, 특허문헌 1의 게이트 배선을 형성하는 리소그래피 공정에 기인하는 게이트 배선의 오픈이나 게이트 길이의 변동 문제, 비특허문헌 1의 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 형성될 수 없었던 문제를 한꺼번에 해결할 수 있다.
본 실시예에 있어서는, 기둥형상 실리콘층의 주위에 원하는 막두께의 게이트 전극을 자기정합적으로 형성할 수 있고, 제3 실시예와 동일하게, 게이트 전극의 막두께는 실리콘 질화막 측벽(1219)의 막두께에 의해 제어할 수 있다.
본 실시예에 있어서는, 게이트 구조를 얇은 금속막과 폴리실리콘의 적층 구조로 함으로써 게이트의 공핍화가 억제되고, 또한, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
또한, 제10 실시예에 있어서는 실리콘 질화막 측벽의 막두께가 게이트 도전막의 막두께와 크게 다를 경우에 제2 실시예에서 언급한 바와 같은 문제가 발생할 가능성이 있지만, 제2 실시예와 동일하게, 본 실시예에서는 게이트 막두께가 실리콘 질화막 측벽(1219)의 막두께에 의해 자기정합적으로 형성되므로 그와 같은 문제가 발생하는 일은 없으며, 제10 실시예보다 게이트 형성 공정의 프로세스 마진을 더욱 확대할 수 있다.
본 실시예에 있어서는, CMOS 인버터를 예로 들어 SGT의 구조 및 제조방법을 설명했지만, 본 실시예는 CMOS 인버터 이외의 회로에 대해서도 완전히 동일하게 적용하는 것이 가능하다.
101, 201, 301, 401, 501, 601, 1301, 1502: 실리콘 기판
102, 202, 302, 702, 802, 902, 1401, 1503: 기둥형상 실리콘층
103, 203, 303, 404, 504, 604, 703, 803, 903, 1004, 1104, 1204, 1312: N+ 드레인 확산층
104, 204, 304, 411, 511, 611, 704, 804, 904, 1011, 1111, 1211, 1311: N+ 소스 확산층
105, 205, 305, 409, 509, 609, 705, 805, 905, 1009, 1109, 1209, 1402, 1504: 게이트 절연막
106a, 206a, 306a, 410a, 410b, 510a, 510b, 610a, 610b, 706a, 806a, 906a, 1010a, 1010b, 1110a, 1110b, 1210a, 1210b: 게이트 전극
106b, 206b, 306b, 410c, 510c, 610c, 706b, 806b, 906b, 1010c, 1110c, 1210c, 1405: 게이트 배선
107～109, 207～209, 307～309, 413, 414, 415, 416a, 416b, 513, 514, 515, 516a, 516b, 613, 614, 615, 616a, 616b, 707～709, 807～809, 907～909, 1013, 1014, 1015, 1016a, 1016b, 1113, 1114, 1115, 1116a, 1116b, 1213, 1214, 1215, 1216a, 1216b: 콘택
110, 112a, 210, 212a, 310, 312a, 315, 417, 419a, 517, 519a, 617, 619a, 624, 710, 712a, 810, 812a, 910, 912a, 915, 1017, 1019a, 1117, 1119a, 1217, 1219a, 1222: 실리콘 질화막
111, 211, 311, 418, 421, 518, 521, 618, 621, 711, 1018: 실리콘 산화막
112, 212, 312, 419, 519, 619, 712, 812, 912, 1019, 1119, 1219: 실리콘 질화막 측벽
113, 213, 313, 420, 520, 620, 713, 813, 913, 1020, 1120, 1220, 1404, 1506: 레지스트
314, 623, 914, 1221: 얇은 금속막
402, 502, 602, 1302: P웰
403, 503, 603, 1303: N웰
405, 505, 605, 1005, 1105, 1205, 1310: P+ 드레인 확산층
406, 506, 606: 소자분리
407, 507, 607, 1007, 1107, 1207, 1306: NMOS 기둥형상 실리콘층
408, 508, 608, 1008, 1108, 1208, 1305: PMOS 기둥형상 실리콘층
410, 510, 610, 1010, 1110, 1210, 1403, 1505: 게이트 도전막
412, 512, 612, 1012, 1112, 1212, 1309: P+ 소스 확산층
422, 522, 622: 소자분리 영역
700, 800, 900, 1000, 1100, 1200: 매립산화막층
701, 801, 901, 1001, 1002, 1003, 1101, 1102, 1103, 1201, 1202, 1203: 평면형상 실리콘층
701a, 801a, 901a, 1001a, 1101a, 1201a: 실리콘층
1308: 게이트

Claims (29)

  1. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 도전막을 형성하는 공정;
    상기 기둥형상 반도체층의 상면 및 측면 상부의 상기 도전막을 식각에 의해 제거하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상면에 소정의 막두께의 보호막 측벽을 형성하는 공정; 및
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선을 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선을 형성하는 공정은,
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정인
    반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선을 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선을 형성하는 공정은,
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정인
    반도체 장치의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기둥형상 반도체층의 상면 및 측면 상부의 상기 도전막을 식각에 의해 제거하는 공정은,
    상기 도전막상에 상기 적어도 하나의 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정;
    상기 제2 절연막 상면을 평탄화하는 공정; 및
    상기 도전막 및 상기 제2 절연막의 상부를 식각에 의해 제거하고, 상기 도전막과 상기 제2 절연막의 높이를 동일한 높이로 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판은 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역을 더 갖는
    반도체 장치의 제조방법.
  6. 제5항에 있어서,
    상기 적어도 하나의 기둥형상 반도체층 각각의 상부에, 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역과 동일한 도전형의 확산 영역을 형성하는 공정을 더 포함하는
    반도체 장치의 제조방법.
  7. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 도전막을 형성하는 공정;
    상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정;
    그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정;
    상기 제2 절연막 및 상기 도전막의 상부를 식각에 의해 제거하고, 상기 도전막과 상기 제2 절연막의 높이를 동일한 높이로 형성하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 소정의 막두께의 보호막 측벽을 형성하는 공정;
    상기 제2 절연막을 제거하는 공정; 및
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  8. 제7항에 있어서,
    상기 제2 절연막을 제거하는 공정과 상기 게이트 배선을 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선을 형성하는 공정은,
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정인
    반도체 장치의 제조방법.
  9. 제7항에 있어서,
    상기 제2 절연막을 제거하는 공정과 상기 게이트 배선을 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선을 형성하는 공정은,
    상기 보호막 측벽에 의해 상기 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서, 상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극 및 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정인
    반도체 장치의 제조방법.
  10. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정;
    상기 도전막의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 상기 도전막을 제거하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상면에 소정의 막두께의 보호막 측벽을 형성하는 공정; 및
    상기 도전막을 선택적으로 식각함으로써 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  11. 제10항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  12. 제10항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 도전막의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 상기 도전막을 제거하는 공정의 전처리 공정으로서,
    상기 도전막 상면을 평탄화하는 공정을 더 포함하는
    반도체 장치의 제조방법.
  14. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 기판은 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역을 더 갖는
    반도체 장치의 제조방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 기둥형상 반도체층 각각의 상부에, 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역과 동일한 도전형의 확산 영역을 형성하는 공정을 더 포함하는
    반도체 장치의 제조방법.
  16. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정;
    그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정;
    상기 도전막의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 상기 도전막을 제거하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상면에 소정의 막두께의 보호막 측벽을 형성하는 공정; 및
    상기 도전막을 선택적으로 식각함으로써 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  17. 제16항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  18. 제16항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  19. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 얇은 도전막을 형성하는 공정;
    상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정;
    상기 얇은 도전막 및 폴리실리콘층의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 얇은 도전막 및 폴리실리콘층을 제거하고, 상기 얇은 도전막과 폴리실리콘층의 높이를 동일한 높이로 형성하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층의 상면에 소정의 막두께의 보호막 측벽을 형성하는 공정; 및
    상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  21. 제19항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 얇은 도전막 및 폴리실리콘층의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 얇은 도전막 및 폴리실리콘층을 제거하고, 상기 얇은 도전막과 폴리실리콘층의 높이를 동일한 높이로 형성하는 공정의 전처리 공정으로서,
    상기 폴리실리콘층 상면을 평탄화하는 공정을 더 포함하는
    반도체 장치의 제조방법.
  23. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 기판은 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역을 더 갖는
    반도체 장치의 제조방법.
  24. 제23항에 있어서,
    상기 적어도 하나의 기둥형상 반도체층 각각의 상부에, 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역과 동일한 도전형의 확산 영역을 형성하는 공정을 더 포함하는
    반도체 장치의 제조방법.
  25. 상방의 적어도 일부에 적어도 하나의 기둥형상 반도체층이 형성되고, 상기 적어도 하나의 기둥형상 반도체층의 상면에 스토퍼막이 형성된 기판을 준비하는 공정;
    상기 적어도 하나의 기둥형상 반도체층 표면의 적어도 일부 및 상기 기판 상방의 적어도 일부에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 얇은 도전막을 형성하는 공정;
    상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정;
    그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정;
    상기 얇은 도전막 및 폴리실리콘층의 상부를 식각하여 상기 기둥형상 반도체층의 상면 및 측면 상부의 얇은 도전막 및 폴리실리콘층을 제거하고, 상기 얇은 도전막과 폴리실리콘층의 높이를 동일한 높이로 형성하는 공정;
    그 후 상기 기둥형상 반도체층의 상면 및 측면 상부 표면의 적어도 일부에 보호막을 형성하는 공정;
    상기 보호막을 에치백함으로써 상기 기둥형상 반도체층 측면의 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층의 상면에 소정의 막두께의 보호막 측벽을 형성하는 공정; 및
    상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  26. 제25항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  27. 제25항에 있어서,
    상기 보호막 측벽을 형성하는 공정과 상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정 사이에,
    레지스트를 도포하고, 리소그래피를 이용하여 게이트 배선을 형성하기 위한 레지스트 패턴을, 그 적어도 일부가 상기 보호막 측벽의 상면 또는 상기 기둥형상 반도체층의 상방에 형성되도록 형성하는 공정을 더 포함하고,
    상기 게이트 배선의 적어도 일부를 형성하는 동시에 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정은,
    상기 레지스트 패턴을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 상기 게이트 배선의 적어도 일부를 형성하는 동시에, 상기 보호막 측벽을 마스크로 하여 상기 폴리실리콘층 및 상기 얇은 도전막을 선택적으로 식각함으로써 게이트 전극의 적어도 일부를 소정의 막두께로 형성하는 공정인
    반도체 장치의 제조방법.
  28. 제7항, 제16항, 제17항, 제18항, 제25항, 제26항, 제27항 중 어느 한 항에 있어서,
    상기 기판은 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역을 더 갖는
    반도체 장치의 제조방법.
  29. 제28항에 있어서,
    상기 적어도 하나의 기둥형상 반도체층 각각의 상부에, 상기 적어도 하나의 기둥형상 반도체층 각각의 하부에 형성된 확산 영역과 동일한 도전형의 확산 영역을 형성하는 공정을 더 포함하는
    반도체 장치의 제조방법.
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