CN113314467A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，其中制作半导体元件的方法为：首先提供一基底，该基底上包含一鳍状结构，然后形成一单扩散隔离结构于鳍状结构内并将鳍状结构分隔为第一部分以及第二部分。接着形成一栅极材料层于单扩散隔离结构上，图案化栅极材料层以形成第一栅极结构及第二栅极结构于单扩散隔离结构上，形成间隙壁环绕各第一栅极结构与第二栅极结构，形成第一源极/漏极区域于第一栅极结构旁以及第二源极/漏极区域于第二栅极结构旁，之后再进行一金属栅极置换制作工艺将第一栅极结构及第二栅极结构转换为第一金属栅极及第二金属栅极。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种分隔鳍状结构以形成单扩散隔离(single diffusion break,SDB)结构的方法。
背景技术
近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
在现行的鳍状场效晶体管元件制作工艺中，鳍状结构周围形成浅沟隔离后通常会以蚀刻方式去除部分鳍状结构与浅沟隔离形成凹槽，然后填入绝缘物以形成单扩散隔离结构并将鳍状结构分隔为两部分。然而现今单扩散隔离结构与金属栅极的制作工艺在搭配上仍存在许多问题，因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上包含一鳍状结构，然后形成一单扩散隔离结构于该鳍状结构内并将该鳍状结构分隔为第一部分以及第二部分，形成一栅极材料层于单扩散隔离结构上，图案化栅极材料层以形成第一栅极结构以及第二栅极结构于单扩散隔离结构上，形成间隙壁环绕各第一栅极结构与第二栅极结构，形成第一源极/漏极区域于第一栅极结构旁以及第二源极/漏极区域于第二栅极结构旁，之后再进行一金属栅极置换制作工艺将第一栅极结构及第二栅极结构转换为第一金属栅极及第二金属栅极。
本发明另一实施例公开一种半导体元件的方法，其主要包含一鳍状结构设于基底上、一单扩散隔离结构于该鳍状结构内并将该鳍状结构分隔为第一部分以及第二部分以及一个以上栅极结构设于该单扩散隔离结构上，其中一个以上栅极结构可包含第一栅极结构与第二栅极结构同时设于单扩散隔离结构上且各第一栅极结构与第二栅极结构均重叠鳍状结构及单扩散隔离结构。
附图说明
图1为本发明一实施例的一半导体元件的上视图；
图2至图7为本发明一实施例制作半导体元件的方法示意图；
图8为本发明一实施例的一半导体元件的上视图；
图9至图13为本发明一实施例制作半导体元件的方法示意图；
图14为本发明一实施例的一半导体元件的结构示意图；
图15为本发明一实施例的一半导体元件的结构示意图；
图16为本发明一实施例的一半导体元件的结构示意图；
图17为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 NMOS区域
16 PMOS区域 18 鳍状结构
20 浅沟隔离 22 衬垫层
24 凹槽 26 部分
28 部分 30 衬垫层
32 介电层 34 单扩散隔离结构
36 单扩散隔离结构 38 栅极结构
40 栅极结构 42 栅极介电层
44 栅极材料层 46 间隙壁
48 源极/漏极区域 50 外延层
52 接触洞蚀刻停止层 54 层间介电层
56 凹槽 58 金属栅极
60 金属栅极 62 栅极介电层
64 高介电常数介电层 66 功函数金属层
68 低阻抗金属层 70 硬掩模
72 接触插塞 78 金属栅极
80 金属栅极 82 金属栅极
84 金属栅极 86 金属栅极
88 金属栅极
具体实施方式
请参照图1至图2，其中图1为本发明一实施例制作一半导体元件的上视图，图2左半部为图1中沿着切线AA'的剖面示意图，图2右半部则为图1中沿着切线BB'的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，并于基底12上定义一第一晶体管区例如一NMOS区域14以及一第二晶体管区例如一PMOS区域16。然后分别于NMOS区域以及PMOS区域形成至少一鳍状结构18于基底12上。在本实施例中，设于各晶体管区的鳍状结构18虽以四根为例，但所设置的鳍状结构18数量均可依据产品需求任意调整，并不局限于此。
依据本发明的优选实施例，鳍状结构18较佳通过侧壁图案转移(sidewall imagetransfer,SIT)等技术制得，其程序大致包括：提供一布局图案至计算机系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
除此之外，鳍状结构18的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构18。另外，鳍状结构18的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构18。这些形成鳍状结构18的实施例均属本发明所涵盖的范围。值得注意的是，在形成鳍状结构18之后NMOS区域14以及PMOS区域16的鳍状结构18表面可设有一由氧化硅所构成衬垫层22。
然后形成一浅沟隔离(shallow trench isolation,STI)20环绕鳍状结构18。在本实施例中，形成浅沟隔离20的方式可先利用一可流动式化学气相沉积(flowable chemicalvapor deposition,FCVD)制作工艺形成一氧化硅层于基底12上并完全覆盖鳍状结构18。接着利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺并搭配蚀刻制作工艺去除部分氧化硅层，使剩余的氧化硅层低于鳍状结构18表面以形成浅沟隔离20。
如图2所示，接着利用一图案化掩模(图未示)为掩模进行一蚀刻制作工艺，依序去除部分衬垫层22以及部分鳍状结构18以形成凹槽24，其中各凹槽24较佳将位于NMOS区域14以及PMOS区域16的各鳍状结构18分隔为两部分，包括位于凹槽24左侧的部分26以及位于凹槽24右侧的部分28。
随后如图3所示，先利用氧化方式形成另一由氧化硅所构成的衬垫层30于NMOS区域14以及PMOS区域16的各凹槽24内使衬垫层30覆盖凹槽24两侧的侧壁以及凹槽底部并直接接触设于鳍状结构18上表面的衬垫层22，再形成一介电层32于各凹槽24内并填满各凹槽24。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanicalpolishing,CMP)以及/或蚀刻制作工艺去除部分介电层32使剩余介电层32上表面约略切齐或略高于鳍状结构18上表面，以于NMOS区域14以及PMOS区域16分别形成单扩散隔离结构34、36。
如图1中所示，设于NMOS区域14以及PMOS区域16的各鳍状结构18沿着一第一方向(例如X方向)延伸而各单扩散隔离结构34、36则是沿着一第二方向(例如Y方向)延伸，其中第一方向垂直第二方向。
另外需注意的是，本实施例中介电层32以及衬垫层30较佳包含不同材料，例如衬垫层30较佳由氧化硅所构成而介电层32则较佳由氮碳氧化硅(silicon oxycarbonitride,SiOCN)所构成。更具体而言，本实施例由氮碳氧化硅所构成的单扩散隔离结构34、36较佳为一具有低应力的单扩散隔离结构，其中氧气于氮碳氧化硅内的浓度比例较佳介于30％至60％且各单扩散隔离结构34、36的应力较佳介于100MPa至-500Mpa或最佳约0MPa。相较于现有无论是以氧化硅或氮化硅材料所制备的单扩散隔离结构，本实施例利用这种具有低应力材料所形成的单扩散隔离结构可有效提升各晶体管区在电流开启以及关闭方面的整体效能。
然后如图4所示，可利用离子注入制作工艺分别于NMOS区域14以及PMOS区域16的鳍状结构18内形成后续晶体管所需的深阱区或阱区，再进行一清洗制作工艺，例如利用稀释氢氟酸(diluted hydrofluoric acid,dHF)完全去除原本设于鳍状结构18上表面的衬垫层22、设于凹槽24侧壁的部分衬垫层30甚至部分单扩散隔离结构34、36，由此暴露出鳍状结构18表面并使剩余衬垫层30以及单扩散隔离结构34、36上表面略低于鳍状结构18上表面，其中单扩散隔离结构34、36上表面又略高于剩余衬垫层30上表面。
如图5所示，接着于NMOS区域14以及PMOS区域16的鳍状结构18上分别形成至少一栅极结构38、40或至少一虚置栅极。在本实施例中，栅极结构38、40的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-klast)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层42或介质层、一由多晶硅所构成的栅极材料层44以及一选择性硬掩模于基底12或鳍状结构18上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层44以及部分栅极介电层42，然后剥除图案化光致抗蚀剂，以于鳍状结构18上形成由图案化的栅极介电层42与图案化的栅极材料层44所构成的栅极结构38、40。
然后于各栅极结构38、40侧壁分别形成至少一间隙壁46，接着于间隙壁46两侧的鳍状结构18以及/或基底12中形成一源极/漏极区域48及/或外延层50，并选择性于源极/漏极区域48及/或外延层50表面形成一金属硅化物(图未示)。在本实施例中，间隙壁46可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁以及一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域48以及外延层50可依据所置备晶体管的导电型式而包含不同掺质与不同材料，例如NMOS区域14的源极/漏极区域48可包含N型掺质且外延层50可包含磷化硅(silicon phosphide,SiP)，而PMOS区域16的源极/漏极区域48可包含P型掺质且外延层50可包含例如锗化硅(silicon germanium,SiGe)。
接着如图6所示，先形成一接触洞蚀刻停止层52于鳍状结构18表面以及栅极结构38、40上，再形成一层间介电层54于接触洞蚀刻停止层52上。然后进行一平坦化制作工艺，例如利用化学机械研磨制作工艺去除部分层间介电层54以及部分接触洞蚀刻停止层52并暴露出由多晶硅材料所构成的栅极材料层44，使栅极材料层44上表面与层间介电层54上表面齐平。
随后进行一金属栅极置换制作工艺将各栅极结构38、40转换为金属栅极58、60。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构38、40中的栅极材料层44甚至栅极介电层42，以于层间介电层54中形成凹槽56。
如图7所示，之后依序形成一选择性介质层或栅极介电层62、一高介电常数介电层64、一功函数金属层66以及一低阻抗金属层68于各凹槽56内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层68、部分功函数金属层66与部分高介电常数介电层64以形成金属栅极58、60。随后可再去除部分低阻抗金属层68、部分功函数金属层66以及部分高介电常数介电层64以形成凹槽(图未示)，再填入一由例如氮化硅所构成的硬掩模70于凹槽内并使硬掩模70上表面切齐层间介电层54上表面。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，所形成的各金属栅极58、60较佳包含一介质层或栅极介电层62、一U型高介电常数介电层64、一U型功函数金属层66以及一低阻抗金属层68。
在本实施例中，高介电常数介电层64包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconiumoxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(bariumstrontiumtitanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层66较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层66可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层66可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层66与低阻抗金属层68之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层68则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除部分层间介电层54以及部分接触洞蚀刻停止层52以形成多个接触洞(图未示)暴露出下面的源极/漏极区域48。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞72于各接触洞内电连接源极/漏极区域48。至此即完成本发明一实施例的半导体元件的制作。
另外需注意的是，虽然上述实施例较佳同时于NMOS区域以及PMOS区域中形成单扩散隔离结构，但不局限于此设计，依据本发明一实施例又可选择依据前述制作工艺仅于NMOS区域或PMOS区域形成单扩散隔离结构后再进行后续栅极结构以及金属栅极置换制作工艺，此变化型也属本发明所涵盖的范围。
综上所述，本发明主要于NMOS区域以及/或PMOS区域形成鳍状结构之后将各晶体管区的各鳍状结构分隔为两部分，并同时于两个晶体管区内所分隔的鳍状结构之间填入相同介电材料形成单扩散隔离结构。依据本发明的优选实施例，形成于NMOS区域以及PMOS区域的单扩散隔离结构较佳由氮碳氧化硅(SiOCN)所构成，其中氧气于氮碳氧化硅内的浓度比例较佳介于30％至60％且各单扩散隔离结构34、36的应力较佳介于100MPa至-500MPa。相较于现有无论是以氧化硅或氮化硅材料所制备的单扩散隔离结构，本发明利用这种具有低应力材料所形成的单扩散隔离结构可有效提升各晶体管区在电流开启以及关闭方面的整体效能。
请继续参照图8至图9，其中图8为本发明一实施例制作一半导体元件的上视图，图9则为图8中沿着切线CC'制作半导体元件的剖面示意图。如图8至图9所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，并于基底12上定义一第一晶体管区例如NMOS区域或PMOS区域。然后形成至少一鳍状结构18于基底12上。需注意的是，本实施例中设于晶体管区的鳍状结构18虽以四根为例，但所设置的鳍状结构18数量均可依据产品需求任意调整，并不局限于此。另外为了简便说明鳍状结构、栅极结构、接触洞蚀刻停止层、层间介电层以及金属栅极等元件较佳与前述实施例沿用相同标号。
如同前述实施例，鳍状结构18较佳通过侧壁图案转移(sidewall imagetransfer,SIT)等技术制得，其程序大致包括：提供一布局图案至计算机系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
除此之外，鳍状结构18的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构18。另外，鳍状结构18的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构18。这些形成鳍状结构18的实施例均属本发明所涵盖的范围。需注意的是，在形成鳍状结构18之后可形成一由氧化硅所构成衬垫层22于鳍状结构18表面。
然后形成一浅沟隔离(shallow trench isolation,STI)20环绕鳍状结构18。在本实施例中，形成浅沟隔离20的方式可先利用一可流动式化学气相沉积(flowable chemicalvapor deposition,FCVD)制作工艺形成一氧化硅层于基底12上并完全覆盖鳍状结构18。接着利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺并搭配蚀刻制作工艺去除部分氧化硅层，使剩余的氧化硅层低于鳍状结构18表面以形成浅沟隔离20。
如图9所示，接着利用一图案化掩模(图未示)为掩模进行一蚀刻制作工艺，依序去除部分衬垫层22以及部分鳍状结构18以形成凹槽24，其中各凹槽24较佳将鳍状结构18分隔为两部分，包括位于凹槽24左侧的部分26以及位于凹槽24右侧的部分28。
随后如图10所示，先利用氧化方式形成另一由氧化硅所构成的衬垫层30于凹槽24内使衬垫层30覆盖凹槽24两侧的侧壁以及凹槽底部并直接接触设于鳍状结构18上表面的衬垫层22，再形成一介电层32于凹槽24内并填满凹槽24。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)以及/或蚀刻制作工艺去除全部衬垫层22及部分介电层32使剩余介电层32上表面约略切齐或略高于鳍状结构18上表面以形成单扩散隔离结构34。
如图8中所示，各鳍状结构18较佳沿着一第一方向(例如X方向)延伸而单扩散隔离结构34则是沿着一第二方向(例如Y方向)延伸，其中第一方向垂直第二方向。另外需注意的是，本实施例中介电层32以及衬垫层30较佳包含不同材料，例如衬垫层30较佳由氧化硅所构成而介电层32则较佳由氮碳氧化硅(silicon oxycarbonitride,SiOCN)所构成。更具体而言，本实施例由氮碳氧化硅所构成的单扩散隔离结构34较佳为一具有低应力的单扩散隔离结构，其中氧气于氮碳氧化硅内的浓度比例较佳介于30％至60％且各单扩散隔离结构34的应力较佳介于100MPa至-500Mpa或最佳约0MPa。相较于现有无论是以氧化硅或氮化硅材料所制备的单扩散隔离结构，本实施例利用这种具有低应力材料所形成的单扩散隔离结构可有效提升各晶体管区在电流开启以及关闭方面的整体效能。
如图11所示，接着于鳍状结构18以及单扩散隔离结构34上形成一个以上栅极结构38、40或一个以上虚置栅极，其中各栅极结构38、40较佳同时重叠鳍状结构18与单扩散隔离结构34。需注意的是，相较于前述实施例中栅极结构38、40是分别设于NMOS区域14及PMOS区域16，本实施例中的栅极结构38、40是同时设于单一晶体管区例如NMOS区域或PMOS区域。在本实施例中，栅极结构38、40的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺或后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层42或介质层、一由多晶硅所构成的栅极材料层44以及一选择性硬掩模于基底12或鳍状结构18上，然后利用一侧壁图案转移制作工艺来图案化栅极材料层以形成一个以上或多个栅极结构。
更具体而言，侧壁图案转移制作工艺可包含先行成多个轴心体(mandrels)于栅极材料层44上，其中轴心体的制作又可包含先行成一材料层(图未示)于栅极材料层44上，再进行图案转移制作工艺例如利用蚀刻方式去除部分材料层以形成多个图案化的材料层作为轴心体于栅极材料层44上。在本实施例中轴心体可包含但不局限于例如非晶硅、多晶硅、氧化硅或氮化硅。
接着形成一间隙壁(图未示)于各轴心体旁，其中间隙壁可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。随后完全去除轴心体，并利用剩余的间隙壁为掩模进行另一蚀刻制作工艺来图案化或去除部分栅极材料层44及栅极介电层42以形成一个以上或多个栅极结构38、40于鳍状结构18与单扩散隔离结构34上。
然后于各栅极结构38、40侧壁分别形成至少一间隙壁46，于间隙壁46两侧的鳍状结构18以及/或基底12中形成一源极/漏极区域48及/或外延层50，并选择性于源极/漏极区域48及/或外延层50表面形成一金属硅化物(图未示)。在本实施例中，间隙壁46可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁以及一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域48以及外延层50可依据所置备晶体管的导电型式而包含不同掺质与不同材料，例如NMOS区域的源极/漏极区域48可包含N型掺质且外延层50可包含磷化硅(silicon phosphide,SiP)，而PMOS区域的源极/漏极区域48可包含P型掺质且外延层50可包含例如锗化硅(silicon germanium,SiGe)。需注意的是，栅极结构38、40旁的源极/漏极区域48较佳包含相同材料且具有相同导电型式，同时源极/漏极区域48仅设置于栅极结构38、40旁的鳍状结构18内但并不设置于两个栅极结构38、40之间的单扩散隔离结构34中。
接着如图12所示，先形成一接触洞蚀刻停止层52于鳍状结构18表面以及栅极结构38、40上，再形成一层间介电层54于接触洞蚀刻停止层52上。然后进行一平坦化制作工艺，例如利用化学机械研磨制作工艺去除部分层间介电层54以及部分接触洞蚀刻停止层52并暴露出由多晶硅材料所构成的栅极材料层44，使栅极材料层44上表面与层间介电层54上表面齐平。
随后进行一金属栅极置换制作工艺将各栅极结构38、40转换为金属栅极58、60。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构38、40中的栅极材料层44甚至栅极介电层42，以于层间介电层54中形成凹槽56。
如图13所示，之后依序形成一选择性介质层或栅极介电层62、一高介电常数介电层64、一功函数金属层66以及一低阻抗金属层68于各凹槽56内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层68、部分功函数金属层66与部分高介电常数介电层64以形成金属栅极58、60。随后可再去除部分低阻抗金属层68、部分功函数金属层66以及部分高介电常数介电层64以形成凹槽(图未示)，再填入一由例如氮化硅所构成的硬掩模70于凹槽内并使硬掩模70上表面切齐层间介电层54上表面。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，所形成的各金属栅极58、60较佳包含一介质层或栅极介电层62、一U型高介电常数介电层64、一U型功函数金属层66以及一低阻抗金属层68。
在本实施例中，高介电常数介电层64包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttriumoxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconiumoxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(bariumstrontiumtitanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层66较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层66可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层66可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层66与低阻抗金属层68之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层68则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除部分层间介电层54以及部分接触洞蚀刻停止层52以形成多个接触洞(图未示)暴露出下面的源极/漏极区域48。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞72于各接触洞内电连接源极/漏极区域48。至此即完成本发明一实施例的半导体元件的制作。
请继续参照图14，图14为本发明一实施例的一半导体元件的结构示意图。如图14所示，相较于前述实施例中形成两个栅极结构38、40于单扩散隔离结构34上且栅极结构38、40同时重叠鳍状结构18与单扩散隔离结构34，本发明又可选择调整栅极结构38、40的位置使栅极结构38、40侧壁例如栅极结构38左侧侧壁与栅极结构40右侧侧壁分别切齐单扩散隔离结构34侧壁。换句话说，栅极结构38、40仅设于单扩散隔离结构34上方但不重叠鳍状结构18，此实施例也属本发明所涵盖的范围。
请参照图15，图15为本发明一实施例的一半导体元件的结构示意图。如图15所示，相较于图14实施例中将栅极结构38、40侧壁切齐单扩散隔离结构34侧壁，本发明又可选择将栅极结构38、40向内侧移动使栅极结构38、40设于单扩散隔离结构34上方且不重叠鳍状结构18，同时栅极结构38、40侧壁例如栅极结构38左侧侧壁与栅极结构40右侧侧壁不切齐单扩散隔离结构34侧壁。更具体而言，本实施例中设于栅极结构38、40侧壁上的间隙壁46侧壁较佳切齐单扩散隔离结构34侧壁。
请参照图16，图16为本发明一实施例的一半导体元件的结构示意图。如图16所示，相较于前述实施例中形成两个栅极结构38、40或金属栅极58、60于单扩散隔离结构34与鳍状结构18上，本发明又可于前述进行侧壁图案转移制作工艺时调整轴心体与间隙壁的图案以形成两个栅极结构以上例如四个栅极结构于单扩散隔离结构34与鳍状结构18上。更具体而言，本实施例中两个栅极结构38、40或金属栅极58、60是设于两侧同时重叠鳍状结构18与单扩散隔离结构34而另外两个栅极结构或金属栅极78、80则是设于金属栅极58、60之间的单扩散隔离结构34上且不重叠任何鳍状结构18。
值得注意的是，两个栅极结构38、40或金属栅极58、60的位置可依据前述实施例态样来调整。例如，金属栅极58、60侧壁的间隙壁46可如图16所示切齐单扩散隔离结构34侧壁，金属栅极58、60侧壁可如图14实施例所示切齐单扩散隔离结构34侧壁，或金属栅极58、60可如图13实施例所示同时重叠鳍状结构18与单扩散隔离结构34，这些变化型均属本发明所涵盖的范围。此外经由侧壁图案转移制作工艺，本发明又可在维持原本单扩散隔离结构34尺寸例如宽度的情况下缩减所形成栅极结构的尺寸以形成一个以上栅极结构或金属栅极于单扩散隔离结构34以及/或鳍状结构18上。
请参照图17，图17为图8中沿着切线DD’的结构示意图。如图17所示，前述实施例中栅极结构38、40或金属栅极58、60较佳设于单扩散隔离结构34以及/或鳍状结构18上，两个栅极结构或金属栅极82、88设于鳍状结构18边缘与浅沟隔离20上，栅极结构或金属栅极84设于金属栅极58、82之间的鳍状结构18上，以及另一栅极结构或金属栅极86设于金属栅极60、88之间的鳍状结构18上。在本实施例中，单扩散隔离结构34顶表面较佳切齐鳍状结构18顶表面同时浅沟隔离20顶表面低于单扩散隔离结构34与鳍状结构18顶表面。此外单扩散隔离结构34底表面可如本实施般切齐浅沟隔离20底表面或可选择低于或高于浅沟隔离20底表面，这些变化型均属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，其特征在于，包含：
提供基底，该基底上包含鳍状结构；
形成单扩散隔离结构于该鳍状结构内并将该鳍状结构分隔为第一部分以及第二部分；以及
形成一个以上栅极结构于该单扩散隔离结构上。
2.如权利要求1所述的方法，其中形成一个以上栅极结构于该单扩散隔离结构上的步骤包含：
形成栅极材料层于该单扩散隔离结构上；
图案化该栅极材料层以形成第一栅极结构以及第二栅极结构于该单扩散隔离结构上；
形成间隙壁环绕各该第一栅极结构以及该第二栅极结构；
形成第一源极/漏极区域于该第一栅极结构旁以及第二源极/漏极区域于该第二栅极结构旁；以及
进行金属栅极置换制作工艺将该第一栅极结构以及该第二栅极结构转换为第一金属栅极以及第二金属栅极。
3.如权利要求2所述的方法，另包含进行侧壁图案转移制作工艺来图案化该栅极材料层。
4.如权利要求2所述的方法，其中该第一栅极结构重叠该鳍状结构以及该单扩散隔离结构。
5.如权利要求2所述的方法，其中该第二栅极结构重叠该鳍状结构以及该单扩散隔离结构。
6.如权利要求1所述的方法，其中该鳍状结构沿着第一方向延伸且该单扩散隔离结构沿着第二方向延伸。
7.如权利要求6所述的方法，其中该第一方向垂直该第二方向。
8.如权利要求1所述的方法，其中该单扩散隔离结构包含氮碳氧化硅(SiOCN)。
9.如权利要求8所述的方法，其中氧气于氮碳氧化硅内的浓度比例介于30％至60％。
10.一种半导体元件，其特征在于，包含：
鳍状结构，设于基底上；
单扩散隔离结构，设于该鳍状结构内并将该鳍状结构分隔为第一部分以及第二部分；以及
一个以上栅极结构，设于该单扩散隔离结构上。
11.如权利要求10所述的半导体元件，另包含：
第一栅极结构，设于该单扩散隔离结构上；以及
第二栅极结构，设于该单扩散隔离结构上。
12.如权利要求11所述的半导体元件，其中该第一栅极结构重叠该鳍状结构以及该单扩散隔离结构。
13.如权利要求11所述的半导体元件，其中该第二栅极结构重叠该鳍状结构以及该单扩散隔离结构。
14.如权利要求11所述的半导体元件，另包含：
第三栅极结构，设于该单扩散隔离结构上；以及
第四栅极结构，设于该单扩散隔离结构上。
15.如权利要求14所述的半导体元件，其中该第三栅极结构以及该第四栅极结构设于该第一栅极结构以及该第二栅极结构之间。
16.如权利要求10所述的半导体元件，其中该鳍状结构沿着第一方向延伸且该单扩散隔离结构沿着第二方向延伸。
17.如权利要求16所述的半导体元件，其中该第一方向垂直该第二方向。
18.如权利要求10所述的半导体元件，其中该单扩散隔离结构包含氮碳氧化硅(SiOCN)。
19.如权利要求18所述的半导体元件，其中氧气于氮碳氧化硅内的浓度比例介于30％至60％。
20.如权利要求10所述的半导体元件，其中该第一单扩散隔离结构的应力介于100MPa至-500MPa。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070148840A1 (en) * 2005-12-23 2007-06-28 Dong Sun Sheen Method of forming fin transistor
US20090242995A1 (en) * 2007-11-16 2009-10-01 Panasonic Corporation Semiconductor device and method for fabricating the same
US20120032332A1 (en) * 2010-08-03 2012-02-09 Ha Jin Lim Semiconductor Devices Having A Diffusion Barrier Layer and Methods of Manufacturing the Same
US8878309B1 (en) * 2013-08-22 2014-11-04 Samsung Electronics Co., Ltd. Semiconductor device having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US20150294969A1 (en) * 2014-04-15 2015-10-15 Samsung Electronics Co., Ltd. Finfet-based semiconductor device with dummy gates
US9570442B1 (en) * 2016-04-20 2017-02-14 Qualcomm Incorporated Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure
US9589845B1 (en) * 2016-05-23 2017-03-07 International Business Machines Corporation Fin cut enabling single diffusion breaks
US9653583B1 (en) * 2016-08-02 2017-05-16 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices
US20170309611A1 (en) * 2016-04-20 2017-10-26 Qualcomm Incorporated Forming a self-aligned single diffusion break (sdb) isolation structure in a gate region of a diode for reduced capacitance, resistance, and/or area
CN107346739A (zh) * 2016-05-05 2017-11-14 联华电子股份有限公司 半导体元件及其制作方法
US20190006360A1 (en) * 2017-06-28 2019-01-03 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20190027602A1 (en) * 2017-07-18 2019-01-24 United Microelectronics Corp. Fabricating method of fin structure with tensile stress and complementary finfet structure
US10475709B1 (en) * 2018-06-12 2019-11-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070148840A1 (en) * 2005-12-23 2007-06-28 Dong Sun Sheen Method of forming fin transistor
US20090242995A1 (en) * 2007-11-16 2009-10-01 Panasonic Corporation Semiconductor device and method for fabricating the same
US20120032332A1 (en) * 2010-08-03 2012-02-09 Ha Jin Lim Semiconductor Devices Having A Diffusion Barrier Layer and Methods of Manufacturing the Same
US8878309B1 (en) * 2013-08-22 2014-11-04 Samsung Electronics Co., Ltd. Semiconductor device having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US20150294969A1 (en) * 2014-04-15 2015-10-15 Samsung Electronics Co., Ltd. Finfet-based semiconductor device with dummy gates
US20170309611A1 (en) * 2016-04-20 2017-10-26 Qualcomm Incorporated Forming a self-aligned single diffusion break (sdb) isolation structure in a gate region of a diode for reduced capacitance, resistance, and/or area
US9570442B1 (en) * 2016-04-20 2017-02-14 Qualcomm Incorporated Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure
CN107346739A (zh) * 2016-05-05 2017-11-14 联华电子股份有限公司 半导体元件及其制作方法
US9589845B1 (en) * 2016-05-23 2017-03-07 International Business Machines Corporation Fin cut enabling single diffusion breaks
US9653583B1 (en) * 2016-08-02 2017-05-16 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices
US20190006360A1 (en) * 2017-06-28 2019-01-03 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20190027602A1 (en) * 2017-07-18 2019-01-24 United Microelectronics Corp. Fabricating method of fin structure with tensile stress and complementary finfet structure
US10475709B1 (en) * 2018-06-12 2019-11-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
TW202002017A (zh) * 2018-06-12 2020-01-01 聯華電子股份有限公司 半導體元件及其製作方法

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