CN114497034A - 半导体元件 - Google Patents

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Abstract

本发明公开一种半导体元件，其主要包含一逻辑区以及一高压区定义于基底上，第一栅极结构设于高压区，第一外延层以及第二外延层设于第一栅极结构一侧，第一接触插塞设于第一外延层以及该第二外延层之间，第三外延层以及第四外延层设于第一栅极结构另一侧以及第二接触插塞设于第三外延层及第四外延层之间，其中第一外延层底部低于第一接触插塞底部且第三外延层底部低于第二接触插塞底部。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，尤其是涉及一种整合鳍状结构晶体管与高压元件的半导体元件。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。然而，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。非平面(non-planar)式场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,FinFET)元件，具有立体结构可增加与栅极之间接触面积，进而提升栅极对于通道区域的控制，俨然已取代平面式场效晶体管成为目前的主流发展趋势。
现有鳍状场效晶体管的制作工艺是先将鳍状结构形成于基底上，再将栅极形成于鳍状结构上。鳍状结构一般为蚀刻基底所形成的条状鳍片，但在尺寸微缩的要求下，各鳍片宽度渐窄，而鳍片之间的间距也渐缩小。因此，其制作工艺也面临许多限制与挑战，例如现有掩模及光刻蚀刻技术受限于微小尺寸的限制，无法准确定义鳍状结构的位置而造成鳍片倒塌，或是无法准确控制蚀刻时间而导致过度蚀刻等问题，连带影响鳍状结构的作用效能。
发明内容
本发明一实施例揭露一种半导体元件，其主要包含一逻辑区以及一高压区定义于基底上，第一栅极结构设于高压区，第一外延层以及第二外延层设于第一栅极结构一侧，第一接触插塞设于第一外延层以及该第二外延层之间，第三外延层以及第四外延层设于第一栅极结构另一侧以及第二接触插塞设于第三外延层及第四外延层之间，其中第一外延层底部低于第一接触插塞底部且第三外延层底部低于第二接触插塞底部。
本发明一实施例揭露一种半导体元件，其主要包含一逻辑区以及一高压区定义于基底上，第一栅极结构沿着第一方向延伸于该高压区上，第一外延层沿着一第二方向延伸于第一栅极结构一侧，以及第二外延层设于第一栅极结构一侧，其中第一外延层依据上视角度包含一第一环形且第二外延层依据上视角度包含一第二环形。
附图说明
图1为本发明一实施例制作半导体元件的上视图；
图2至图3为图1中沿着切线AA’方向制作半导体元件的剖面示意图；
图4为本发明一实施例的一半导体元件的剖面示意图。
主要元件符号说明
12:基底
14:逻辑区
16:高压区
18:鳍状结构
20:浅沟隔离
22:栅极结构
24:栅极结构
26:栅极介电层
28:栅极材料层
30:外延层
32:外延层
34:外延层
36:外延层
38:外延层
40:外延层
42:源极/漏极区域
44:层间介电层
46:高介电常数介电层
48:功函数金属层
50:低阻抗金属层
52:硬掩模
54:接触插塞
56:突起部
具体实施方式
请参照图1至图3，图1至图3为本发明一实施例制作一半导体元件的方法示意图，其中图1为本发明一实施例制作半导体元件的上视图，图2至图3则为图1中沿着切线AA’方向制作半导体元件的剖面示意图。如图1至图3所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有两个或两个以上的晶体管区，例如包括一逻辑区14以及一高压区16。在本实施例中，逻辑区14及高压区16较佳为相同导电型式的晶体管区，例如均为PMOS晶体管区或均为NMOS晶体管区，且两个区域分别预定为后续制作不同临界电压(threshold voltage)的栅极结构。基底12的各晶体管区上都具有至少一鳍状结构18及一绝缘层(图未示)，其中鳍状结构18的底部是被绝缘层例如氧化硅所包覆而形成浅沟隔离20。需注意的是，本实施例虽以制作鳍状结构场效晶体管为例，但不局限于此，本发明又可应用至一般平面型场效晶体管，此实施例也属本发明所涵盖的范围。
依据本发明的优选实施例，鳍状结构18较佳通过侧壁图案转移(sidewall imagetransfer,SIT)技术制得，其程序大致包括：提供一布局图案至计算机系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
除此之外，鳍状结构18的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构18。另外，鳍状结构18的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构20。这些形成鳍状结构14的实施例均属本发明所涵盖的范围。
需注意的是，本实施例在形成鳍状结构18时较佳先利用蚀刻方式去除高压区16的部分鳍状结构18使高压区16的鳍状结构18顶部略低于逻辑区14的鳍状结构18顶部。此外在进行前述侧壁图案转移制作工艺以及鳍状结构切割制作工艺时仅去除逻辑区14的部分鳍状结构18以形成条状鳍状结构18但仍保留高压区16中呈现环形的鳍状结构18，使逻辑区14与高压区16分别包含不同形状的鳍状结构18。换句话说，在进行鳍状结构切割制作工艺后在上视角度下逻辑区14较佳包含多个呈现条状的鳍状结构18而高压区16中则包含多个呈现环形的鳍状结构18。
接着可于逻辑区14以及高压区16的基底12上分别形成栅极结构22、24或虚置栅极。在本实施例中，栅极结构22、24的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺或后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层26或介质层、一由多晶硅所构成的栅极材料层28、一选择性硬掩模(图未示)于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分硬掩模以及部分栅极材料层28，然后剥除图案化光致抗蚀剂，以在基底12上形成由栅极介电层26以及图案化的栅极材料层28所构成的栅极结构22、24。需注意的是，逻辑区14与高压区16中的栅极介电层26为因应不同电压较佳分别制作且较佳具有不同厚度，其中逻辑区14的栅极介电层26厚度较佳小于高压区26中的栅极介电层26厚度。在本实施例中，栅极介电层26较佳由氧化硅所构成但不局限于此。
随后分别在栅极结构22、24侧壁形成至少一间隙壁(图未示)。在本实施例中，间隙壁可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。
然后进行一干蚀刻及/或湿蚀刻制作工艺，利用栅极结构22、24与间隙壁为蚀刻掩模，沿着间隙壁向下单次或多次蚀刻基底12，以于栅极结构22、24两侧的基底12中形成凹槽(图未示)。接着进行一选择性外延成长(selective epitaxial growth,SEG)制作工艺，以于凹槽中形成外延层，例如栅极结构22两侧的外延层30以及栅极结构24两侧的外延层32。从图1的上视图来看，由于外延层30、32较佳沿着鳍状结构18向上成长，因此外延层30、32在上视角度下较佳具有原本鳍状结构18的形状。例如逻辑区14的外延层30较佳呈现多个条状，设于栅极结构22两侧，而高压区16的外延层32则呈现多个环形，设于栅极结构24两侧，其中高压区16的外延层32由于在上视角度下呈现环形，因此在图2的剖面部分较佳包含两个各自独立的外延层34、36(即图1中环形外延层32沿着Y方向延伸的部分)设于栅极结构24左侧以及两个各自独立的外延层38、40设于栅极结构24右侧。
从图2的剖面来看，逻辑区14与高压区16的外延层30、32顶表面均较佳略高于鳍状结构22、24顶表面，逻辑区14的外延层30顶部可切齐或略高于高压区16的外延层32顶部，其中外延层30、32较佳与凹槽具有相同的截面形状，如圆弧、六边形(hexagon；又称sigmaΣ)或八边形(octagon)的截面形状，但也可以是其他截面形状。在本发明优选实施例中，外延层30、32根据不同的金属氧化物半导体(MOS)晶体管类型而可以具有不同的材质，举例来说，若该金属氧化物半导体晶体管为一P型晶体管(PMOS)时，外延层30、32可选择包含硅化锗(SiGe)、硅化锗硼(SiGeB)或硅化锗锡(SiGeSn)。而于本发明另一实施例中，若该金属氧化物半导体晶体管为一N型晶体管(NMOS)时，外延层30、32可选择包含碳化硅(SiC)、碳磷化硅(SiCP)或磷化硅(SiP)。此外，选择性外延制作工艺可以用单层或多层的方式来形成，且其异质原子(例如锗原子或碳原子)也可以渐层的方式改变，但较佳是使外延层30、32的表面较淡或者无锗原子，以利后续金属硅化物层的形成。
后续可进行一离子注入制作工艺，以于外延层30、32的一部分或全部形成源极/漏极区域42。在另一实施例中，源极/漏极区域42的形成也可同步(in-situ)于选择性外延成长制作工艺进行，例如金属氧化物半导体是PMOS时，形成硅化锗外延层、硅化锗硼外延层或硅化锗锡外延层，可以伴随着注入P型掺质；或是当金属氧化物半导体是NMOS时，形成硅化碳外延层、硅化碳磷外延层或硅化磷外延层，可以伴随着注入N型掺质。由此可省略后续利用额外离子注入步骤形成P型/N型晶体管的源极/漏极区域。此外在另一实施例中，源极/漏极区域42的掺质也可以渐层的方式形成。
如图3所示，然后可选择性形成一由氮化硅所构成的接触洞蚀刻停止层(contactetch stop layer,CESL)(图未示)于基底12上并覆盖栅极结构22、24，再形成一层间介电层44于接触洞蚀刻停止层上。接着进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)去除部分层间介电层44及部分接触洞蚀刻停止层36使硬掩模22上表面与层间介电层46上表面齐平。
随后进行一金属栅极置换制作工艺将栅极结构22、24转换为金属栅极。例如可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构22、24中的栅极材料层28以于层间介电层44中形成凹槽(图未示)。之后依序形成一高介电常数介电层46以及至少包含功函数金属层48与低阻抗金属层50的导电层于凹槽内，并再搭配进行一平坦化制作工艺使U型高介电常数介电层46、U型功函数金属层48与低阻抗金属层50的表面与层间介电层44表面齐平。
在本实施例中，高介电常数介电层46包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层48较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层48可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层48可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层48与低阻抗金属层50之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层50则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。接着可去除部分高介电常数介电层46、部分功函数金属层48与部分低阻抗金属层50形成凹槽(图未示)，然后再填入一硬掩模52于凹槽内并使硬掩模52与层间介电层44表面齐平，其中硬掩模52可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。
之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构22、24旁的部分的层间介电层44以及部分接触洞蚀刻停止层以形成多个接触洞(图未示)并暴露出源极/漏极区域42。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞54于各接触洞内电连接源极/漏极区域42。至此即完成本发明优选实施例一半导体元件的制作。
请再参照图1，图1又揭露本发明一实施例的一半导体元件的上视图。如图1所示，半导体元件主要包含一栅极结构22沿着第一方向例如Y方向延伸于基底12上的逻辑区14，栅极结构24同样沿着Y方向延伸于基底12上的高压区16，外延层30沿着第二方向例如X方向延伸于栅极结构22两侧，多个外延层32设于栅极结构24两侧，接触插塞54沿着第一方向延伸于逻辑区14中的栅极结构22两侧并重叠外延层30以及接触插塞54沿着第一方向延伸于高压区16中的栅极结构24两侧并重叠外延层32。
在本实施例中，逻辑区14中设于栅极结构22两侧的外延层30与高压区16中设于栅极结构24两侧的外延层32在上视角度下各包含不同形状，其中逻辑区14中设于栅极结构24两侧的外延层30各包含一矩形例如长方形而高压区16中设于栅极结构24两侧的外延层32则各包含一环形。从细部来看，高压区16中环形的外延层32较佳包含二部分沿着水平方向延伸以及二部分沿着垂直方向延伸，例如栅极结构24左侧呈现环形的各外延层32可包含二外延层(未标示)沿着水平方向延伸以及二外延层34、36沿着垂直方向延伸。
请再参照图3，图3另揭露本发明一实施例的一半导体元件的剖面示意图。如图3所示，半导体元件主要包含一栅极结构22设于逻辑区14，栅极结构24设于高压区16，外延层30分别设于栅极结构22两侧，外延层34及外延层36设于栅极结构24一侧以及外延层38与外延层40设于栅极结构24另一侧，鳍状结构18设于外延层34、36、38、40及基底12之间以及浅沟隔离20环绕鳍状结构18。
在本实施例中，逻辑区14的栅极结构22顶部较佳切齐高压区16的栅极结构24顶部，高压区16的栅极结构24底部较佳低于逻辑区14的栅极结构24底部，栅极结构24左侧的接触插塞54较佳设于外延层34与外延层36之间，栅极结构24右侧的接触插塞54较佳设于外延层38与外延层40之间，各外延层34、36、38、40底部较佳低于接触插塞54底部且切齐浅沟隔离20顶部，层间介电层44除了环绕整个栅极结构22、24以及外延层34、36、38、40又同时设于外延层34、36、38、40、接触插塞54以及浅沟隔离20三者之间并接触外延层34、36、38、40、接触插塞54以及浅沟隔离20。另外高压区16的栅极结构24侧壁至旁边外延层36之间的距离较佳约栅极介电层26本身厚度约两倍，例如栅极结构24侧壁至外延层36侧壁间的距离较佳约2000埃而栅极介电层26本身厚度则约1000埃。
请再参照图4，图4另揭露本发明一实施例的一半导体元件的剖面示意图。如图4所示，半导体元件同样包含一栅极结构22设于逻辑区14，栅极结构24设于高压区16，外延层30分别设于栅极结构22两侧，外延层34及外延层36设于栅极结构24一侧以及外延层38与外延层40设于栅极结构24另一侧，鳍状结构18设于外延层34、36、38、40及基底12之间以及浅沟隔离20环绕鳍状结构18。
相较于图3中各外延层34、36、38、40底部低于接触插塞54底部并切齐浅沟隔离20顶部，本发明又可于形成外延层30、32时调整凹槽的深度使外延层30、32底部略低于浅沟隔离20顶部。换句话说，高压区16的外延层34、36、38、40底部较佳包含一突起部56深入浅沟隔离20间的区域并接触下方的鳍状结构18，其中突起部56底部略低于浅沟隔离20顶部。
综上所述，本发明主要揭露一种整合鳍状结构晶体管与高压元件的半导体元件，其中高压元件的栅极结构由于是在制备鳍状结构时先去除高压区的部分鳍状结构后才与逻辑区的栅极结构一同制作，因此高压区的栅极结构底部较佳略低于逻辑区的栅极结构顶部但高压区的栅极结构顶部则切齐逻辑区的栅极结构顶部。此外本发明又于侧壁图案转移制作工艺以及鳍状结构切割制作工艺时仅去除逻辑区的部分鳍状结构以形成条状鳍状结构但仍保留高压区中呈现环形的鳍状结构，使后续以外延成长制作工艺沿着鳍状结构向上成长外延层时逻辑区可形成条状外延层而高压区则形成环形的外延层。通过这个手段本发明可改善因半导体技术急速微缩到纳米等级所衍生出例如栅极结构的电性不稳定，负偏压温度不稳定性(negative bias temperature instability,NBTI)效应等问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体元件，其特征在于，包含：
基底，包含逻辑区以及高压区；
第一栅极结构，设于该高压区；
第一外延层以及第二外延层，设于该第一栅极结构一侧；以及
第一接触插塞，设于该第一外延层以及该第二外延层之间，其中该第一外延层底部低于该第一接触插塞底部。
2.如权利要求1所述的半导体元件，另包含：
第一鳍状结构，设于该第一外延层以及该基底之间；以及
第二鳍状结构，设于该第二外延层以及该基底之间。
3.如权利要求2所述的半导体元件，其中该第一栅极结构包含栅极介电层，该栅极介电层顶部切齐该第一鳍状结构顶部。
4.如权利要求3所述的半导体元件，另包含浅沟隔离环绕该第一鳍状结构、该第二鳍状结构以及该栅极介电层。
5.如权利要求4所述的半导体元件，另包含层间介电层设于该第一外延层以及该浅沟隔离之间。
6.如权利要求1所述的半导体元件，另包含：
第三外延层以及第四外延层，设于该第一栅极结构另一侧；以及
第二接触插塞，设于该第三外延层以及该第四外延层之间，其中该第三外延层底部低于该第二接触插塞底部。
7.如权利要求6所述的半导体元件，另包含：
第三鳍状结构，设于该第三外延层以及该基底之间；以及
第四鳍状结构，设于该第四外延层以及该基底之间。
8.如权利要求1所述的半导体元件，另包含：
第二栅极结构，设于该逻辑区，其中该第一栅极结构底部低于该第二栅极结构底部。
9.一种半导体元件，其特征在于，包含：
基底，包含逻辑区以及高压区；
第一栅极结构，沿着第一方向延伸于该高压区上；以及
第一外延层，沿着第二方向延伸于该第一栅极结构一侧，其中该第一外延层依据上视角度包含第一环形。
10.如权利要求9所述的半导体元件，另包含第二外延层，设于该第一栅极结构一侧，其中该第二外延层依据上视角度包含第二环形。
11.如权利要求10所述的半导体元件，另包含第一接触插塞，沿着该第一方向延伸并重叠该第一外延层以及该第二外延层。
12.如权利要求9所述的半导体元件，另包含第三外延层，设于该第一栅极结构另一侧，其中该第三外延层依据上视角度包含第三环形。
13.如权利要求12所述的半导体元件，另包含第四外延层，设于该第一栅极结构另一侧，其中该第四外延层依据上视角度包含第四环形。
14.如权利要求13所述的半导体元件，另包含第二接触插塞，沿着该第一方向延伸并重叠该第三外延层以及该第四外延层。
15.如权利要求9所述的半导体元件，另包含：
第二栅极结构，沿着该第一方向延伸于该逻辑区；以及
第五外延层，沿着该第二方向延伸于该第二栅极结构一侧，其中该第五外延层依据上视角度包含长方形。
16.如权利要求9所述的半导体元件，另包含：
第六外延层，沿着该第二方向延伸于该第二栅极结构另一侧，其中该第六外延层依据上视角度包含长方形。
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