KR102592326B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판의 제1 영역에 형성되고 제1 소스/드레인 영역으로 채워진 제1 리세스가 형성된 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과, 기판의 제2 영역에 형성되고 제2 소스/드레인 영역으로 채워진 제2 리세스가 형성된 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과, 제1 소자분리막 위에서 제1 핀형 활성 영역의 측벽을 덮는 핀 절연 스페이서를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 단위 소자의 종류별로 효율적인 구조를 가지는 집적회로 소자를 저단가의 단순화된 공정으로 제조할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에 형성되고 제1 소스/드레인 영역으로 채워진 제1 리세스가 형성된 제1 핀 부분을 가지는 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과, 상기 제2 영역에 형성되고 제2 소스/드레인 영역으로 채워진 제2 리세스가 형성된 제2 핀 부분을 가지는 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과, 상기 제1 소자분리막과 상기 제1 리세스와의 사이에 있는 제1 핀형 활성 영역의 제1 측벽과, 상기 제2 소자분리막과 상기 제2 리세스와의 사이에 있는 상기 제2 핀형 활성 영역의 제2 측벽 중 어느 하나를 덮는 핀 절연 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 돌출되고 제1 채널 영역 및 제1 리세스를 가지는 제1 핀형 활성 영역과, 상기 제1 영역에서 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과, 상기 제1 소자분리막 위에서 상기 제1 채널 영역을 덮는 제1 게이트 라인과, 상기 제1 리세스 내에 형성된 제1 소스/드레인 영역과, 상기 기판 중 상기 제1 영역으로부터 이격된 제2 영역에서 돌출되고 제2 채널 영역 및 제2 리세스를 가지는 제2 핀형 활성 영역과, 상기 제2 영역에서 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과, 상기 제2 소자분리막 위에서 상기 제2 채널 영역을 덮는 제2 게이트 라인과, 상기 제2 리세스 내에 형성된 제2 소스/드레인 영역과, 상기 제1 영역 및 상기 제2 영역 중 상기 제1 영역에만 형성되고 상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 양 측벽을 덮는 핀 절연 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 돌출되고 제1 채널 영역 및 제1 리세스를 가지는 제1 핀형 활성 영역과, 상기 제1 영역에서 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과, 상기 제1 소자분리막 위에서 상기 제1 채널 영역을 덮는 제1 게이트 라인과, 상기 제1 리세스 내에 형성된 제1 소스/드레인 영역과, 상기 기판 중 상기 제1 영역으로부터 이격된 제2 영역에서 돌출되고 제2 채널 영역 및 제2 리세스를 가지는 제2 핀형 활성 영역과, 상기 제2 영역에서 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과, 상기 제2 소자분리막 위에서 상기 제2 채널 영역을 덮는 제2 게이트 라인과, 상기 제2 리세스 내에 형성된 제2 소스/드레인 영역과, 상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 측벽을 제1 높이만큼 덮는 제1 핀 절연 스페이서와, 상기 제2 소자분리막과 상기 제2 소스/드레인 영역과의 사이에서 상기 제2 핀형 활성 영역의 측벽을 상기 제1 높이보다 작은 제2 높이만큼 덮는 제2 핀 절연 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에 제1 핀형 활성 영역을 형성하고, 상기 기판의 제2 영역에 제2 핀형 활성 영역을 형성한다. 상기 기판 상에 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역을 덮는 스페이서막을 형성한다. 상기 스페이서막을 에치백하면서 상기 제1 핀형 활성 영역의 일부 및 상기 제2 핀형 활성 영역의 일부를 제거하여, 상기 제1 핀형 활성 영역 상의 제1 리세스와, 상기 제2 핀형 활성 영역 상의 제2 리세스와, 상기 제1 리세스의 하부에서 상기 제1 핀형 활성 영역의 측벽을 덮는 상기 스페이서막의 제1 잔류 부분인 제1 핀 절연 스페이서를 동시에 형성하는 식각 공정을 수행한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에 제1 핀형 활성 영역과 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막을 형성하고, 상기 기판의 제2 영역에 제2 핀형 활성 영역과 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막을 형성한다. 상기 제1 소자분리막 위에서 상기 제1 핀형 활성 영역을 덮는 제1 더미 게이트 구조체와, 상기 제2 소자분리막 위에서 상기 제2 핀형 활성 영역을 덮는 제2 더미 게이트 구조체를 형성한다. 상기 제1 핀형 활성 영역, 상기 제2 핀형 활성 영역, 상기 제1 더미 게이트 구조체, 및 상기 제2 더미 게이트 구조체를 덮는 스페이서막을 형성한다. 상기 스페이서막을 에치백하면서 상기 제1 핀형 활성 영역의 일부 및 상기 제2 핀형 활성 영역의 일부를 제거하여, 상기 스페이서막의 제1 부분으로 이루어지고 상기 제1 더미 게이트 구조체의 양 측벽을 덮는 제1 게이트 절연 스페이서와, 상기 스페이서막의 제2 부분으로 이루어지고 상기 제2 더미 게이트 구조체의 양 측벽을 덮는 제2 게이트 절연 스페이서와, 상기 제1 핀형 활성 영역 상의 제1 리세스와, 상기 제2 핀형 활성 영역 상의 제2 리세스와, 상기 스페이서막의 제3 부분으로 이루어지고 상기 제1 소자분리막과 상기 제1 리세스와의 사이에서 상기 제1 핀형 활성 영역의 측벽을 덮는 제1 핀 절연 스페이서를 동시에 형성하는 식각 공정을 수행한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 집적회로 소자를 구성하는 단위 소자들의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 제공함으로써 집적회로 소자의 신뢰성을 높일 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 집적회로 소자를 구성하는 단위 소자들의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 단위 소자의 종류별로 효율적인 구조를 가지는 집적회로 소자를 저단가의 단순화된 공정으로 제조할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2a는 도 1에서 "IA"로 표시한 점선 부분 및 "IIA"로 표시한 점선 부분에 포함되는 주요 구성 요소들의 사시도이고, 도 2b는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면도이고, 도 2c는 도 2a의 C1 - C1' 선 및 C2 - C2' 선 단면도이고, 도 2d는 도 2a의 D1 - D1' 선 및 D2 - D2' 선 단면도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단도면들이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 사시도이고, 도 4b는 도 4a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함될 수 있는 예시적인 메모리 소자의 회로도이다. 도 7b는 도 7a에 예시한 메모리 소자의 주요 구성을 도시한 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 로직 영역에 포함될 수 있는 예시적인 논리 소자의 주요 구성을 도시한 평면도이다.
도 9a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 9a, 도 10a, ..., 도 17a는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이고, 도 9b, 도 10b, ..., 도 17b는 도 2a의 C1 - C1' 선 및 C2 - C2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
제1 영역(I) 및 제2 영역(II)은 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 수행하는 영역일 수 있다. 일부 실시예들에서, 제1 영역(I)은 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역이고, 제2 영역(II)은 상기 메모리 영역 및 비메모리 영역 중에서 선택되는 다른 하나의 영역일 수 있다. 예를 들면, 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함하고, 상기 비메모리 영역은 로직 영역을 포함할 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 일 예에서, 제1 영역(I)은 SRAM 영역을 구성하는 일부 영역이고, 제2 영역(II)은 상기 로직 영역을 구성하는 일부 영역일 수 있다. 다른 예에서, 제1 영역(I)은 SRAM 영역을 구성하는 일부 영역이고, 제2 영역(II)은 SRAM 영역을 구성하는 다른 일부 영역일 수 있다. 또 다른 예에서, 제1 영역(I) 및 제2 영역(II)은 모두 SRAM 영역을 구성하는 일부 영역들이지만, 제1 영역(I)은 NMOS 트랜지스터 영역이고, 제2 영역(II)은 PMOS 트랜지스터 영역일 수 있다.
상기 집적회로 소자(100)의 제1 영역(I)은 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있는 복수의 제1 핀형 활성 영역(F1)과, 상기 복수의 제1 핀형 활성 영역(F1) 위에서 상기 복수의 제1 핀형 활성 영역(F1)과 교차하는 제2 방향 (Y 방향)으로 연장되는 복수의 제1 게이트 라인(GL1)을 포함할 수 있다.
복수의 제1 핀형 활성 영역(F1)은 가변적인 피치(pitch)로 형성되어 서로 이웃하는 2 개의 제1 핀형 활성 영역(F1) 간의 이격 거리가 위치에 따라 서로 다를 수 있다.
상기 복수의 제1 핀형 활성 영역(F1)과 상기 복수의 제1 게이트 라인(GL1)이 교차하는 부분들에서 제1 트랜지스터(TR1)가 형성될 수 있다.
상기 집적회로 소자(100)의 제2 영역(II)은 일정한 피치로 상호 평행하게 연장되어 있는 복수의 제2 핀형 활성 영역(F2)과, 상기 복수의 제2 핀형 활성 영역(F2) 위에서 상기 복수의 제2 핀형 활성 영역(F2)과 교차하는 방향으로 연장되는 복수의 제2 게이트 라인(GL2)을 포함한다. 도 1에서, 상기 복수의 제2 핀형 활성 영역(F2)이 제1 방향 (X 방향)으로 연장되고, 상기 복수의 제2 게이트 라인(GL2)이 제2 방향 (Y 방향)으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상에 의하면, 상기 복수의 제2 핀형 활성 영역(F2)의 연장 방향과, 상기 복수의 제2 게이트 라인(GL2)의 연장 방향은 도 1에 예시한 바에 한정되지 않고 다양하게 선택될 수 있다. 상기 복수의 제2 핀형 활성 영역(F2)과 상기 복수의 제2 게이트 라인(GL2)이 교차하는 부분들에서 각각 제2 트랜지스터(TR2)가 형성될 수 있다.
도 1에서, 제1 영역(I) 및 제2 영역(II)에 각각 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)이 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 1 개, 또는 2 개 이상의 복수의 핀형 활성 영역이 형성될 수 있으며, 그 개수가 특별히 제한되는 것은 아니다.
일부 실시예들에서, 제1 영역(I)에 있는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제1 게이트 라인(GL1)의 조합으로 이루어지는 구조물들의 밀도가 제2 영역(II)에 있는 복수의 제2 핀형 활성 영역(F2) 및 복수의 제2 핀형 활성 영역(F2)의 조합으로 이루어지는 구조물들의 밀도보다 더 클 수 있다.
도 2a는 도 1에서 "IA"로 표시한 점선 부분 및 "IIA"로 표시한 점선 부분에 포함되는 주요 구성 요소들의 사시도이다. 도 2b는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 2c는 도 2a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다. 도 2d는 도 2a의 D1 - D1' 선 및 D2 - D2' 선 단면도이다.
도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(110)의 제1 영역(I)에서 기판(110)으로부터 돌출되어 제1 방향 (X 방향)으로 연장되는 제1 핀형 활성 영역(F1)과, 기판(110)의 제2 영역(II)에서 기판(110)으로부터 돌출되어 제1 방향 (X 방향)으로 연장되는 제2 핀형 활성 영역(F2)을 포함한다. 도 2c에는 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 최저 레벨이 점선(BL1, BL2)으로 표시되어 있다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)과, 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 핀형 활성 영역(F1, F2)에서 상기 제1 및 제2 채널 영역(CH1, CH2)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 핀형 활성 영역(F1, F2) 중 일부는 Ge로 이루어지고, 상기 제1 및 제2 핀형 활성 영역(F1, F2) 중 다른 일부는 Si로 이루어질 수 있다.
제1 영역(I)에서, 제1 핀형 활성 영역(F1)의 하부 양 측벽은 기판(110)상에 형성된 제1 소자분리막(112A)으로 덮여 있으며, 상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)은 기판(110)의 주면 (X-Y 평면)에 수직 방향 (Z 방향)을 따라 상기 제1 소자분리막(112A) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)은 제1 인터페이스막(116A)으로 덮여 있다. 상기 제1 인터페이스막(116A) 위에는 제1 게이트 절연막(118A) 및 제1 게이트 라인(GL1)이 제1 채널 영역(CH1)을 덮으면서 상기 제1 핀형 활성 영역(F1) 위에서 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 상기 제1 게이트 절연막(118A) 및 제1 게이트 라인(GL1)은 제1 핀형 활성 영역(F1)의 상면 및 양 측벽과, 제1 소자분리막(112A)의 상면을 덮으면서 연장될 수 있다. 상기 제1 핀형 활성 영역(F1)과 제1 게이트 라인(GL1)이 교차하는 지점에서 제1 트랜지스터(TR1)가 형성될 수 있다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2)의 하부 양 측벽은 기판(110)상에 형성된 제2 소자분리막(112B)으로 덮여 있으며, 상기 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 기판(110)의 주면 (X-Y 평면)에 수직 방향 (Z 방향)을 따라 상기 제2 소자분리막(112B) 위로 핀 형상으로 돌출되어 있다.
상기 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 제2 인터페이스막(116B)으로 덮여 있다. 상기 제2 인터페이스막(116B) 위에는 제2 게이트 절연막(118B) 및 제2 게이트 라인(GL2)이 제2 채널 영역(CH2)을 덮으면서 상기 제2 핀형 활성 영역(F2) 위에서 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 상기 제2 게이트 절연막(118B) 및 제2 게이트 라인(GL2)은 제2 핀형 활성 영역(F2)의 상면 및 양 측벽과, 제2 소자분리막(112B)의 상면을 덮으면서 연장될 수 있다. 상기 제2 핀형 활성 영역(F2)과 제2 게이트 라인(GL2)이 교차하는 지점에서 제2 트랜지스터(TR2)가 형성될 수 있다.
상기 제1 및 제2 인터페이스막(116A, 116B)은 각각 제1 및 제2 핀형 활성 영역(F1, F2)의 노출 표면들을 산화시켜 얻어질 수 있는 것으로서, 제1 및 제2 핀형 활성 영역(F1, F2)과 제1 및 제2 게이트 절연막(118A, 118B)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 인터페이스막(116A, 116B)은 각각 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에서 예시된 물질들과의 조합으로 이루어질 수 있다.
상기 제1 및 제2 게이트 절연막(118A, 118B)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(118A, 118B)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(GL1, GL2)은 각각 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다.
상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, 산소 도핑된 TiAlN (이하, "TiAlN(O)"라 함) 막, 산소 도핑된 TaAlN (이하, "TaAlN(O)"라 함) 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 단일막, 또는 다중막으로 이루어질 수 있다.
상기 제2 금속 함유층(MGB)은 상부 일함수 조절막, 도전성 배리어막, 갭필 (gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 배리어막 위에 남아 있는 게이트 공간을 채우도록 형성될 수 있다. 상기 갭필 금속막은 W으로 이루어질 수 있다. 상기 상부 일함수 조절막, 도전성 배리어막, 및 상기 갭필 금속막은 각각 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition)공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나가 생략될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(GL1, GL2)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 제1 및 제2 트랜지스터(TR1, TR2)는 각각 제1 및 제2 핀형 활성 영역(F1, F2)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
제1 영역(I)에서, 상기 제1 인터페이스막(116A), 제1 게이트 절연막(118A), 및 제1 게이트 라인(GL1) 각각의 양 측벽은 제1 게이트 절연 스페이서(124A)로 덮여 있다.
제2 영역(II)에서, 상기 제2 인터페이스막(116B), 제2 게이트 절연막(118B), 및 제2 게이트 라인(GL2) 각각의 양 측벽은 제2 게이트 절연 스페이서(124B)로 덮여 있다.
상기 제1 및 제2 게이트 절연 스페이서(124A, 124B)는 SiN, SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 절연 스페이서(124A, 124B)는 제1 및 제2 게이트 라인(GL1, GL2) 각각의 측벽에 접하는 SiN 막과, 상기 SiN 막을 사이에 두고 상기 제1 및 제2 게이트 라인(GL1, GL2) 각각의 측벽을 덮는 SiOCN 막을 포함할 수 있다.
제1 영역(1)에서, 제1 핀형 활성 영역(F1) 중 제1 게이트 라인(GL1)의 양 측에는 제1 리세스(recess)(R1)가 형성되어 있고, 상기 제1 리세스(R1) 내부는 제1 소스/드레인 영역(130A)으로 채워져 있다. 상기 제1 소스/드레인 영역(130A)과 상기 제1 게이트 라인(GL1)은 이들 사이에 개재된 제1 게이트 절연 스페이서(124A)에 의해 상호 절연될 수 있다. 상기 제1 소스/드레인 영역(130A)은 제1 리세스 영역(R1)의 내벽에서 노출되는 제1 핀형 활성 영역(F1)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제1 소스/드레인 영역(130A)은 상기 제1 핀형 활성 영역(F1)의 상면(FT1)보다 더 높은 레벨의 상면(T1)을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 게이트 라인(GL2)의 양 측에는 제2 리세스(R2)가 형성되어 있고, 상기 제2 리세스(R2) 내부는 제2 소스/드레인 영역(130B)으로 채워져 있다. 상기 제2 소스/드레인 영역(130B)과 상기 제2 게이트 라인(GL2)은 이들 사이에 개재된 제2 게이트 절연 스페이서(124B)에 의해 상호 절연될 수 있다. 상기 제2 소스/드레인 영역(130B)은 제2 리세스 영역(R2)의 내벽에서 노출되는 제2 핀형 활성 영역(F2)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제2 소스/드레인 영역(130B)은 상기 제2 핀형 활성 영역(F2)의 상면(FT2)보다 더 높은 레벨의 상면(T2)을 가지는 RSD 구조를 가질 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 도 2a 내지 도 2c에는 상기 제1 및 제2 소스/드레인 영역(130A, 130B)이 각각 특정한 단면 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다. 예를 들면, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 각각 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형 등 다양한 단면 형상을 가질 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성되는 제1 소스/드레인 영역(130A)의 크기는 제2 영역(II)에 형성되는 상기 제2 소스/드레인 영역(130B)의 크기보다 더 작을 수 있다. 예를 들면, 상기 제1 소스/드레인 영역(130A)의 제2 방향 (Y 방향)에서의 폭은 상기 제2 소스/드레인 영역(130B)의 제2 방향 (Y 방향)에서의 폭보다 더 작을 수 있다. 또한, 상기 제1 소스/드레인 영역(130A)의 높이는 상기 제2 소스/드레인 영역(130B)의 높이보다 더 작을 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 도 1에 예시한 복수의 제1 및 제2 게이트 라인(GL1, GL2) 각각의 사이에는 게이트간 절연막(132)(도 2b 및 도 2c 참조)이 형성되어 있다. 상기 게이트간 절연막(132)은 복수의 제1 및 제2 게이트 라인(GL1, GL2) 사이에서 제1 및 제2 소스/드레인 영역(130A, 130B)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(I)에서, 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽은 핀 절연 스페이서(128)로 덮여 있다. 따라서, 제1 영역(I)에서, 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽은 상기 핀 절연 스페이서(128)를 사이에 두고 상기 게이트간 절연막(132)과 이격될 수 있다.
제1 영역(I)에서, 상기 핀 절연 스페이서(128)는 상기 제1 소자분리막(112A)과 상기 제1 소스/드레인 영역(130A)과의 사이에서 상기 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)의 하부의 양 측벽을 덮도록 형성될 수 있다.
제1 영역(I)에서, 상기 핀 절연 스페이서(128)는 상기 제1 게이트 절연 스페이서(124A)와 동일 물질로 이루어질 수 있다. 예를 들면, 상기 핀 절연 스페이서(128)는 SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 상기 핀 절연 스페이서(128)는 상기 제1 게이트 절연 스페이서(124A)와 일체로 연결된 구조를 가질 수 있다. 예를 들면, 상기 제1 게이트 라인(GL1)과 제1 핀형 활성 영역(F1)과의 사이에 형성되는 오목한 코너부 (reentrant corner portion)(CN1)(도 2a 참조)에서, 상기 핀 절연 스페이서(128)와 상기 제1 게이트 절연 스페이서(124A)가 일체로 연결될 수 있다.
반면, 제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽에는 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 형성되지 않을 수 있다. 제2 소자분리막(112B) 위에서 상기 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽을 덮는 핀 절연 스페이서의 높이가 실질적으로 0 일 수 있다. 따라서, 도 2b에 예시한 바와 같이, 제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽은 제2 소스/드레인 영역(130B)으로 덮일 수 있다. 제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽은 제2 소스/드레인 영역(130B)을 사이에 두고 게이트간 절연막(132)과 이격되어 있을 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 상기 복수의 제1 및 제2 게이트 라인(GL1, GL2) 및 게이트간 절연막(132) 위에는 블로킹 절연막(134)이 형성되어 있다. 상기 블로킹 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 제1 및 제2 게이트 라인(GL1, GL2) 내부로 침투하는 것을 방지함으로써 상기 복수의 제1 및 제2 게이트 라인(GL1, GL2)을 포함하는 트랜지스터들에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상을 방지할 수 있다. 또한, 예를 들면 도 2b에서 점선으로 표시된 바와 같이 제1 및 제2 소스/드레인 영역(130A, 130B) 상에 상기 제1 및 제2 소스/드레인 영역(130A, 130B)에 전기적으로 연결되는 소스/드레인 콘택 플러그(140A, 140B)가 형성될 수 있다. 이 경우, 상기 블로킹 절연막(134)은 복수의 제1 및 제2 게이트 라인(GL1, GL2)과 상기 소스/드레인 콘택 플러그(140A, 140B)와의 사이에서 발생될 수 있는 단락 현상을 방지하는 데 기여할 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 실리콘 및 질소를 포함하는 막으로 이루어질 수 있다. 예를 들면, 상기 블로킹 절연막(134)은 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiOCN), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 약 20 ∼ 50 Å의 두께를 가질 수 있다.
상기 블로킹 절연막(134) 위에는 층간절연막(136)이 형성되어 있다. 상기 층간절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 2d에 예시한 집적회로 소자(100)에서, 제1 영역(I)에는 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽이 핀 절연 스페이서(128)로 덮임으로써, 상기 제1 핀형 활성 영역(F1)과 그에 인접하는 다른 도전 영역들과의 사이의 절연 특성을 향상시킬 수 있다. 제1 영역(I)에 있는 제1 핀형 활성 영역(F1)은 제2 영역(II)에 있는 제2 핀형 활성 영역(F2)보다는 주위의 도전 영역들과의 단락 가능성에 더 민감할 수 있다. 이에 따라, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에서만 선택적으로 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽에 핀 절연 스페이서(128)를 형성함으로써, 제1 영역(II)에서 원하지 않는 단락 가능성을 제거할 수 있다. 이와 같이, 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 가지는 집적회로 소자(100)를 제공함으로써, 집적회로 소자(100)의 퍼포먼스 및 신뢰도를 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단도면들이다. 보다 구체적으로, 도 3a는 도 1의 3A1 - 3A1' 선 및 3A2 - 3A2' 선 단면에 대응하는 부분의 구성을 도시한 단면도이고, 도 3b는 도 1의 3B1 - 3B1' 선 및 3B2 - 3B2' 선 단면에 대응하는 부분의 구성을 도시한 단면도이다. 도 3a 및 도 3b에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b에 예시한 집적회로 소자(200)는 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 3a 및 도 3b에 예시한 집적회로 소자(200)에서, 제1 영역(I)에서 제1 핀형 활성 영역(F1) 중 제1 게이트 라인(GL1)의 양 측에 형성된 제1 리세스(R21)의 깊이(D21)는, 제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 게이트 라인(GL2)의 양 측에 형성된 제2 리세스(R22)의 깊이(D22)보다 더 작다. 본 명세서에서 사용되는 용어 "깊이"는 기판(110)의 주면 (X-Y 평면)에 수직 방향 (-Z 방향)을 따르는 길이를 의미한다.
제1 영역(I)에서 제1 소자분리막(112A)과 상기 제1 리세스(R21) 내에 형성된 제1 소스/드레인 영역(230A)과의 사이에는 제1 핀형 활성 영역(F1)의 양 측벽을 덮는 핀 절연 스페이서(228)가 형성되어 있다. 제1 영역(I) 중 제1 리세스(R21)의 하부에서 제1 소자분리막(112A) 위로 돌출된 제1 핀형 활성 영역(F1)의 수직 방향(Z 방향) 길이(L21)는, 제2 영역(II) 중 제2 리세스(R22)의 하부에서 제2 소자분리막(112B) 위로 돌출된 제2 핀형 활성 영역(F2)의 수직 방향(Z 방향) 길이(L22)보다 더 클 수 있다.
상기 핀 절연 스페이서(228)와 상기 제1 및 제2 소스/드레인 영역(230A, 230B)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 핀 절연 스페이서(128)와 제1 및 제2 소스/드레인 영역(130A, 130B)에 대하여 설명한 바와 대체로 동일하다. 단, 집적회로 소자(200)에서, 제1 영역(I)에 형성된 제1 소스/드레인 영역(230A)의 크기는 제2 영역(II)에 형성된 제2 소스/드레인 영역(230B)의 크기보다 더 작을 수 있다.
도 3a 및 도 3b에 예시한 집적회로 소자(200)에서, 제1 영역(I)에는 제1 핀형 활성 영역(F1) 중 제1 리세스(R21)가 형성된 부분의 양 측벽이 핀 절연 스페이서(228)로 덮임으로써, 상기 제1 핀형 활성 영역(F1)과 그에 인접하는 다른 도전 영역들과의 사이의 절연 특성을 향상시킬 수 있다. 이와 같이, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에서만 선택적으로 제1 핀형 활성 영역(F1) 중 제1 리세스(R21)가 형성된 부분의 양 측벽에 핀 절연 스페이서(228)를 형성함으로써, 제1 영역(I)에서 원하지 않는 단락 가능성을 제거할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 집적회로 소자(300)의 주요 구성 요소들의 사시도이고, 도 4b는 도 4a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 4a 및 도 4b에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)는 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 도 4a 및 도 4b에 예시한 집적회로 소자(300)는 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 중 제1 및 제2 리세스(R1, R2)가 형성된 부분의 양 측벽이 각각 제1 핀 절연 스페이서(328A) 및 제2 핀 절연 스페이서(328B)로 덮여 있다.
보다 상세히 설명하면, 제1 영역(I)에서 상기 제1 핀 절연 스페이서(328A)는 제1 소자분리막(112A)과 제1 소스/드레인 영역(130A)과의 사이에서 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽을 덮는다. 제2 영역(II)에서 상기 제2 핀 절연 스페이서(328B)는 제2 소자분리막(112B)과 제2 소스/드레인 영역(130B)과의 사이에서 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽을 덮는다. 단, 상기 제1 핀 절연 스페이서(328A)의 높이(H31)는 상기 제2 핀 절연 스페이서(328B)의 높이(H32)보다 더 크다. 본 명세서에서 사용되는 용어 "높이"는 기판(110)의 주면 (X-Y 평면)에 수직 방향 (Z 방향)을 따르는 길이를 의미한다. 일부 실시예들에서, 상기 제1 핀 절연 스페이서(328A)와 상기 제2 핀 절연 스페이서(328B)와의 사이의 높이 차이는 약 1 ∼ 15 nm 일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 영역(I)에서, 제1 소자분리막(112A)과 제1 소스/드레인 영역(130A)과의 사이에서 제1 핀형 활성 영역(F1)은 상기 제1 핀 절연 스페이서(328A)를 사이에 두고 게이트간 절연막(132)과 이격되어 있을 수 있다. 제2 영역(II)에서, 제2 소자분리막(112B)과 제2 소스/드레인 영역(130B)과의 사이에서 제2 핀형 활성 영역(F2)은 상기 제2 핀 절연 스페이서(328B)을 사이에 두고 게이트간 절연막(132)과 이격되어 있을 수 있다.
제1 영역(I)에서, 상기 제1 핀 절연 스페이서(328A)는 제1 게이트 절연 스페이서(124A)와 일체로 연결된 구조를 가질 수 있다. 예를 들면, 제1 게이트 라인(GL1)과 제1 핀형 활성 영역(F1)과의 사이에 형성되는 오목한 코너부(CN31)(도 4a 참조)에서, 상기 제1 핀 절연 스페이서(328A) 및 상기 제1 게이트 절연 스페이서(124A)가 일체로 연결될 수 있다.
제2 영역(II)에서, 상기 제2 핀 절연 스페이서(328B)는 제2 게이트 절연 스페이서(124B)와 일체로 연결된 구조를 가질 수 있다. 예를 들면, 제2 게이트 라인(GL2)과 제2 핀형 활성 영역(F2)과의 사이에 형성되는 오목한 코너부(CN32)(도 4a 참조)에서, 상기 제2 핀 절연 스페이서(328B) 및 상기 제2 게이트 절연 스페이서(124B)가 일체로 연결될 수 있다.
상기 제1 핀 절연 스페이서(328A) 및 제2 핀 절연 스페이서(328B)는 서로 동일한 물질로 이루어질 수 있다. 상기 제1 핀 절연 스페이서(328A) 및 제2 핀 절연 스페이서(328B)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 핀 절연 스페이서(128)에 대하여 설명한 바와 대체로 동일하다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)에서, 제1 영역(I)에서는 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽이 비교적 큰 높이를 가지는 제1 핀 절연 스페이서(328A)로 덮이고, 제2 영역(II)에서는 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽이 비교적 작은 높이를 가지는 제2 핀 절연 스페이서(328B)로 덮인다. 이와 같이, 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 크기를 가지는 제1 및 제2 핀 절연 스페이서(328A, 328B)를 형성함으로써 집적회로 소자의 신뢰도를 향상시킬 수 있다. 특히, 도전 영역들 간의 단락 가능성에 대하여 비교적 더 민감한 영역에서는 제1 영역(I)에서와 같이 비교적 큰 높이를 가지는 제1 핀 절연 스페이서(328A)를 포함하고, 도전 영역들 간의 단락 가능성에 대하여 비교적 덜 민감한 영역에서는 제2 영역(II)에서와 같이 비교적 작은 높이를 가지는 제3 핀 절연 스페이서(328B)를 포함하도록 집적회로 소자(300)를 형성함으로써, 집적회로 소자(300)의 신뢰도를 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면으로서, 도 1의 3A1 - 3A1' 선 및 3A2 - 3A2' 선 단면에 대응하는 부분의 구성을 도시한 단면도이다. 도 5에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에 예시한 집적회로 소자(400)는 도 3a 및 도 3b에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 도 5에 예시한 집적회로 소자(400)는 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 중 제1 및 제2 리세스(R21, R22)가 형성된 부분의 양 측벽이 각각 제1 핀 절연 스페이서(428A) 및 제2 핀 절연 스페이서(428B)로 덮여 있다.
보다 상세히 설명하면, 제1 영역(I)에서 상기 제1 핀 절연 스페이서(428A)는 제1 소자분리막(112A)과 제1 소스/드레인 영역(230A)과의 사이에서 제1 핀형 활성 영역(F1) 중 제1 리세스(R21)가 형성된 부분의 양 측벽을 덮는다. 제2 영역(II)에서 상기 제2 핀 절연 스페이서(428B)는 제2 소자분리막(112B)과 제2 소스/드레인 영역(230B)과의 사이에서 제2 핀형 활성 영역(F2) 중 제2 리세스(R22)가 형성된 부분의 양 측벽을 덮는다. 단, 상기 제1 핀 절연 스페이서(428A)의 높이(H41)는 상기 제2 핀 절연 스페이서(428B)의 높이(H42)보다 더 크다.
제1 영역(I)에서, 제1 소자분리막(112A)과 제1 소스/드레인 영역(230A)과의 사이에서 제1 핀형 활성 영역(F1)은 상기 제1 핀 절연 스페이서(428A)를 사이에 두고 게이트간 절연막(132)과 이격되어 있을 수 있다. 제2 영역(II)에서, 제2 소자분리막(112B)과 제2 소스/드레인 영역(230B)과의 사이에서 제2 핀형 활성 영역(F2)은 상기 제2 핀 절연 스페이서(428B)을 사이에 두고 게이트간 절연막(132)과 이격되어 있을 수 있다.
제1 영역(I)에서, 상기 제1 핀 절연 스페이서(428A)는 제1 게이트 절연 스페이서(124A)(도 3b 참조)와 일체로 연결된 구조를 가질 수 있다. 제2 영역(II)에서, 상기 제2 핀 절연 스페이서(428B)는 제2 게이트 절연 스페이서(124B)(도 3b 참조)와 일체로 연결된 구조를 가질 수 있다.
상기 제1 핀 절연 스페이서(428A) 및 제2 핀 절연 스페이서(428B)는 서로 동일한 물질로 이루어질 수 있다. 상기 제1 핀 절연 스페이서(428A) 및 제2 핀 절연 스페이서(428B)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 핀 절연 스페이서(128)에 대하여 설명한 바와 대체로 동일하다.
도 5에 예시한 집적회로 소자(400)에서, 제1 영역(I)에서는 제1 핀형 활성 영역(F1) 중 제1 리세스(R21)가 형성된 부분의 양 측벽이 비교적 큰 높이를 가지는 제1 핀 절연 스페이서(428A)로 덮이고, 제2 영역(II)에서는 제2 핀형 활성 영역(F2) 중 제2 리세스(R22)가 형성된 부분의 양 측벽이 비교적 작은 높이를 가지는 제2 핀 절연 스페이서(428B)로 덮인다. 이와 같이, 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 크기를 가지는 제1 및 제2 핀 절연 스페이서(428A, 428B)를 형성함으로써, 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 블록 다이어그램이다.
도 6을 참조하면, 집적회로 소자(500)는 메모리 영역(510) 및 로직 영역(520)을 포함한다.
상기 메모리 영역(510)은 도 1 내지 도 5를 참조하여 제1 영역(I)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다. 상기 메모리 영역(510)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(520)은 도 1 내지 도 5를 참조하여 제2 영역(II)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다. 상기 로직 영역(520)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
도 7a는 도 6에 예시한 집적회로 소자(500)의 메모리 영역(510)에 포함될 수 있는 예시적인 메모리 소자(500A)의 회로도이다. 도 7b는 도 7a에 예시한 메모리 소자(500A)의 주요 구성을 도시한 평면도이다.
도 7a에는 6 개의 트랜지스터를 포함하는 6T SRAM 셀의 회로도를 예시하였다. 도 7a 및 도 7b에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 메모리 소자(500A)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
상기 제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
상기 제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 7b를 참조하면, 메모리 소자(500A)는 기판상에 행렬로 배열된 복수의 SRAM 셀(510A, 510B, 510C, 510D)을 포함하는 SRAM 어레이(510)를 포함한다. 도 7b에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(510A, 510B, 510C, 510D)이 예시되어 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)은 도 7a에 예시한 회로 구성을 가질 수 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)은 각각 기판(110)(도 2a 내지 도 5 참조)으로부터 돌출되고 제1 방향 (X 방향)을 따라 서로 평행하게 연장되는 복수의 제1 핀형 활성 영역(F1)을 포함한다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)에는 복수의 제1 게이트 라인(GL1)이 복수의 제1 핀형 활성 영역(F1) 위에서 상기 복수의 제1 핀형 활성 영역(F1)과 교차하는 제2 방향 (Y 방향)으로 연장되어 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 복수의 제1 게이트 라인(GL1)과 복수의 제1 핀형 활성 영역(F1)이 교차하는 교차점에 형성되는 복수의 FinFET 소자로 구현될 수 있다.
예를 들면, SRAM 셀(510A) 내에서는 복수의 제1 핀형 활성 영역(F1)과 복수의 제1 게이트 라인(GL1)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되고, 이들은 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2), 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)를 포함할 수 있다.
상기 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 상기 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
상기 메모리 소자(500A)는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 200, 300, 400)의 제1 영역(I)에 형성된 핀 절연 스페이서(128, 228) 및 제1 핀 절연 스페이서(328A, 428A) 중 적어도 하나를 포함할 수 있다.
도 8은 도 6에 예시한 집적회로 소자(500)의 로직 영역(520)에 포함될 수 있는 예시적인 논리 소자(500B)의 주요 구성을 도시한 평면도이다. 도 8에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 논리 소자(500B)는 기판(110)(도 2a 내지 도 5 참조)상에 형성되고, 각각 셀 바운더리(cell boundary)(560)를 가지고 적어도 하나의 논리 함수 (logic function) 회로를 포함하는 셀(LC)을 가질 수 있다.
상기 셀(LC)은 제1 소자 영역(562) 및 제2 소자 영역(564)을 포함한다. 상기 제1 소자 영역(562) 및 제2 소자 영역(564) 내에는 복수의 제2 핀형 활성 영역(F2)이 제1 방향 (X 방향)으로 연장되어 있다.
상기 제1 소자 영역(562) 및 제2 소자 영역(564) 내에서 복수의 제2 핀형 활성 영역(F2)은 일정한 피치로 형성될 수 있다.
상기 셀(LC) 내에는 복수의 제2 게이트 라인(GL2)이 복수의 제2 핀형 활성 영역(F2)과 교차하도록 제2 방향(Y 방향)으로 연장되어 있다. 상기 복수의 제2 게이트 라인(GL2)과 상기 복수의 제2 핀형 활성 영역(F2)이 교차하는 교차점에는 각각 트랜지스터가 형성될 수 있다. 상기 복수의 제2 게이트 라인(GL2)은 각각 기판(110)상에 형성된 복수의 FinFET 소자에 의해 공유될 수 있다.
일부 실시예들에서, 상기 논리 소자(500B)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100, 200)의 제2 영역(II)에서와 같이, 제2 핀형 활성 영역(F2)의 양 측벽에, 제1 영역(I)에 형성되는 핀 절연 스페이서(128, 228)(도 2a, 도 2b, 도 3a)에 대응하는 절연 스페이서가 형성되지 않을 수 있다.
다른 일부 실시예들에서, 상기 논리 소자(500B)는 도 4a 내지 도 5를 참조하여 설명한 집적회로 소자(300, 400)의 제2 영역(II)에서와 같이, 제1 영역(I)에 형성된 제1 핀 절연 스페이서(328A, 428A)보다 더 작은 높이를 가지는 제2 핀 절연 스페이서(328B, 428B) 중 적어도 하나를 포함할 수 있다.
도 1 내지 도 8을 참조하여 설명한 바와 같이, 본 발명의 기술적 사상에 의한 집적회로 소자(100, 200, 300, 400, 500)에서 제1 영역(I)에는 제1 핀형 활성 영역(F1) 중 제1 리세스(R1, R21)가 형성된 부분의 양 측벽이 핀 절연 스페이서(128, 228) 및 제1 핀 절연 스페이서(328A, 428A) 중 적어도 하나로 덮임으로써, 상기 제1 핀형 활성 영역(F1)과 그에 인접하는 다른 도전 영역들과의 사이의 절연 특성을 향상시킬 수 있다. 제1 영역(I)에 있는 제1 핀형 활성 영역(F1)은 제2 영역(II)에 있는 제2 핀형 활성 영역(F2)에 비해 주위의 도전 영역들과의 단락 가능성에 더 민감할 수 있다. 이에 따라, 제1 영역(I)에서는 제1 핀형 활성 영역(F1) 중 제1 리세스(R1, R21)가 형성된 부분의 양 측벽을 덮는 핀 절연 스페이서(128, 228) 또는 제1 핀 절연 스페이서(328A, 428A)를 형성하고, 제2 영역(II)에서는 제2 핀형 활성 영역(F2) 중 제2 리세스(R2, R22)가 형성된 부분의 양 측벽을 덮는 별도의 핀 절연 스페이서를 형성하지 않거나, 제1 영역(I)에 형성되는 제1 핀 절연 스페이서(328A, 428A)보다 더 작은 크기의 제2 핀 절연 스페이서(328B, 428B)를 형성함으로써, 제1 영역(II)에서 원하지 않는 단락 가능성을 제거할 수 있다. 따라서, 집적회로 소자를 구성하는 단위 소자들의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 제공함으로써, 집적회로 소자의 신뢰성을 높일 수 있다.
도 9a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 17b 중 도 9a, 도 10a, ..., 도 17a는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이고, 도 9b, 도 10b, ..., 도 17b는 도 2a의 C1 - C1' 선 및 C2 - C2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 17b를 참조하여, 도 1 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 9a 내지 도 17b에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 준비한다.
제1 영역(I) 및 제2 영역(II)에서, 상기 기판(110)은 MOS 영역을 가질 수 있다. 예를 들면, 상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 각각 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역 중 어느 하나의 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)에 대한 보다 상세한 사항은 도 1을 참조하여 설명한 바와 같다.
제1 영역(I) 및 제2 영역(II)에서 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면 (X-Y 평면)으로부터 상부 (Z 방향)로 돌출되고 제1 방향 (X 방향)으로 연장되는 제1 및 제2 핀형 활성 영역(F1, F2)을 형성한다. 상기 제1 및 제2 핀형 활성 영역(F1, F2)은 상기 제1 및 제2 핀형 활성 영역(F1, F2)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
그 후, 기판(110) 상에 제1 및 제2 핀형 활성 영역(F1, F2)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 제1 및 제2 소자분리막(112A, 112B)을 형성한다. 상기 제1 및 제2 핀형 활성 영역(F1, F2)이 상기 제1 및 제2 소자분리막(112A, 112B)의 위로 돌출되어 노출된다.
상기 제1 및 제2 소자분리막(112A, 112B)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 및 제2 소자분리막(112A, 112B)은 열산화막으로 이루어지는 절연 라이너 (도시 생략)와, 상기 절연 라이너 위에 형성된 매립 절연막 (도시 생략)을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 위에 상기 제1 및 제2 핀형 활성 영역(F1, F2)에 교차하여 연장되는 더미 게이트 구조체(DGS)를 형성한다.
상기 더미 게이트 구조체(DGS)는 제1 및 제2 핀형 활성 영역(F1, F2) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 더미 게이트 구조체(DGS)의 양 측벽을 덮는 내측 게이트 절연 스페이서(722)를 형성한 후, 제1 및 제2 핀형 활성 영역(F1, F2), 더미 게이트 구조체(DGS), 및 상기 내측 게이트 절연 스페이서(722)를 덮는 스페이서막(724)을 형성한다.
상기 내측 게이트 절연 스페이서(722)는 SiN으로 이루어질 수 있다. 상기 스페이서막(724)은 SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 스페이서막(724)은 SiOCN으로 이루어지는 단일막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 스페이서막(724)은 상기 내측 게이트 절연 스페이서(722)를 덮는 SiOCN 막과 상기 SiOCN 막을 덮는 산화막을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 스페이서막(724)을 에치백하여 더미 게이트 구조체(DGS)의 양 측벽 위에서 내측 게이트 절연 스페이서(722)를 덮는 외측 게이트 절연 스페이서(724G)를 형성한다.
제1 영역(I)에서, 상기 내측 게이트 절연 스페이서(722) 및 외측 게이트 절연 스페이서(724G)는 제1 게이트 절연 스페이서(124A)를 구성할 수 있다. 제2 영역(II)에서, 내측 게이트 절연 스페이서(722) 및 외측 게이트 절연 스페이서(724G)는 제2 게이트 절연 스페이서(124B)를 구성할 수 있다.
상기 외측 게이트 절연 스페이서(724G)를 형성하는 동안, 상기 스페이서막(724)가 에치백됨에 따라 제1 및 제2 핀형 활성 영역(F1, F2)이 노출될 수 있다. 이와 같이 노출되는 제1 및 제2 핀형 활성 영역(F1, F2)도 상기 스페이서막(724)과 함께 에치백하여, 제1 영역(I)에서는 제1 핀형 활성 영역(F1)에 제1 리세스(R1)를 형성하고, 제2 영역(II)에서는 제2 핀형 활성 영역(F2)에 제2 리세스(R2)를 형성한다. 상기 제1 리세스(R1) 및 제2 리세스(R2)를 형성하기 위하여 제1 및 제2 핀형 활성 영역(F1, F2)을 에치백하는 동안, 더미 게이트 구조체(DGS)의 더미 게이트 캡핑층(D118)이 상면으로부터 일부 두께만큼 소모되어 그 두께가 작아질 수 있다.
상기 외측 게이트 절연 스페이서(724G)와 상기 제1 및 제2 리세스(R1, R2)를 형성하는 동안, 제1 영역(I)에서는 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽에 상기 스페이서막(724)의 일부인 핀 절연 스페이서(128)가 남게 된다. 반면, 제2 영역(II)에서는 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽에 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 형성되지 않을 수 있다.
일부 실시예들에서, 상기 외측 게이트 절연 스페이서(724G), 제1 및 제2 리세스(R1, R2), 및 핀 절연 스페이서(128)를 형성하기 위하여, 상기 스페이서막(724)과 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 건식 식각 공정 및 습식 세정 공정을 순차적으로 수행할 수 있다.
상기 건식 식각 공정을 이용하여 상기 스페이서막(724)의 일부와 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 일부를 제거하여, 더미 게이트 구조체(DGS)의 양 측벽 위에서 내측 게이트 절연 스페이서(722)를 덮는 예비 외측 게이트 절연 스페이서(도시 생략)와, 제1 핀형 활성 영역(F1) 상의 제1 예비 리세스(도시 생략)와, 제2 핀형 활성 영역(F2) 상의 제2 예비 리세스(도시 생략)를 형성할 수 있다. 또한, 제1 및 제2 예비 리세스의 형성과 동시에, 상기 제1 소자분리막(112A)과 상기 제1 예비 리세스와의 사이에서 제1 핀형 활성 영역(F1)의 양 측벽과, 상기 제2 소자분리막(112B)과 상기 제1 예비 리세스와의 사이에서 제2 핀형 활성 영역(F2)의 양 측벽을 덮는 예비 핀 절연 스페이서가 형성될 수 있다.
그 후, 상기 습식 세정 공정을 수행하는 동안 습식 세정액에 노출되는 제1 핀형 활성 영역(F1)의 일부와 제2 핀형 활성 영역(F2)의 일부가 더 제거될 수 있다. 그 결과, 제1 영역(I)에서는 상기 제1 예비 리세스로부터 제1 게이트 절연 스페이서(124A)의 하부까지 연장되는 제1 리세스(R1)가 얻어지고, 제2 영역(II)에서는 상기 제2 예비 리세스로부터 제2 게이트 절연 스페이서(124B)의 하부까지 연장되는 제2 리세스(R2)가 얻어질 수 있다. 또한, 상기 습식 세정 공정을 수행하는 동안 습식 세정액에 노출되는 예비 외측 게이트 절연 스페이서도 일부 제거되어, 도 12b에 예시한 바와 같은 외측 게이트 절연 스페이서(724G)가 얻어질 수 있다. 또한, 상기 제1 및 제2 리세스(R1, R2)가 형성되는 동안, 상기 예비 핀 절연 스페이서도 상기 습식 세정 공정시 사용되는 습식 세정액에 노출되어, 제1 영역(I)에서는 상기 예비 핀 절연 스페이서의 일부만 제거되어 도 12a에 예시한 바와 같은 핀 절연 스페이서(128)가 남게 되고, 제2 영역(II)에서는 상기 예비 핀 절연 스페이서가 모두 제거되어 제2 핀형 활성 영역(F2) 중 제2 리세스(R2)가 형성된 부분의 양 측벽에 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 형성되지 않을 수 있다.
일부 실시예들에서, 도 11a 및 도 11b를 참조하여 설명한 스페이서막(724) 형성 공정에서, 상기 스페이서막(724)이 SiOCN 막과 상기 SiOCN 막을 덮는 산화막을 포함하도록 형성될 수 있다. 이 경우, 상기 습식 세정 공정을 수행하는 동안 상기 산화막이 습식 세정액에 노출되면서 제거될 수 있다. 그 결과, 상기 제1 및 제2 리세스(R1, R2)가 얻어진 후, 상기 더미 게이트 구조체(DGS)의 측벽에 남아 있는 외측 게이트 절연 스페이서(724G)와, 제1 핀형 활성 영역(F1) 중 제1 리세스(R1)가 형성된 부분의 양 측벽에 남아 있는 핀 절연 스페이서(128)는 산화막은 포함하지 않고, SiOCN 막만을 포함할 수 있다
상기 건식 식각 공정을 수행하기 위한 일 예에서, NH3, CF4, 또는 이들의 조합을 식각 가스로 이용하는 플라즈마 식각 공정을 수행할 수 있다. 상기 습식 세정 공정을 수행하기 위한 일 예에서, HF 세정액을 이용할 수 있다. 그러나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않고, 다양한 변형 및 변경이 가능하다.
제1 영역(I)에 형성되는 핀 절연 스페이서(128)는 상기 건식 식각 공정을 수행한 직후 얻어진 상기 예비 핀 절연 스페이서가 상기 습식 세정 공정을 거친 후 남게 된 것으로서, 상기 예비 핀 절연 스페이서는 도 12a에 예시한 핀 절연 스페이서(128)의 크기보다 더 큰 크기를 가질 수 있다.
제2 영역(II)에서는 상기 건식 식각 공정을 수행한 직후, 상기 습식 세정 공정을 수행하기 전에, 제2 핀형 활성 영역(F2) 상의 제2 예비 리세스가 형성된 부분의 양 측벽에 상기 스페이서막(724)의 잔류물인 상기 예비 핀 절연 스페이서가 잔류할 수 있으나, 제2 영역(II)에 잔류하는 상기 예비 핀 절연 스페이서는 상기 습식 세정 공정을 거치면서 제2 핀형 활성 영역(F2)의 일부와 함께 습식 세정액에 의해 모두 제거되어, 상기 제2 핀형 활성 영역(F2) 상에 제2 리세스(R2)가 형성된 후, 상기 제2 리세스(R2)의 양 측벽에는 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 남아 있지 않을 수 있다.
일부 실시예들에서, 상기 건식 식각 공정 및 습식 세정 공정이 수행되는 동안, 상기 기판(110) 상에서, 제1 영역(I)에 있는 제1 핀형 활성 영역(F1) 및 더미 게이트 구조체(DGS)를 포함하는 패턴 밀도가 제2 영역(II)에 있는 제2 핀형 활성 영역(F2) 및 더미 게이트 구조체(DGS)를 포함하는 패턴 밀도보다 더 클 수 있다. 이와 같은 제1 영역(I) 및 제2 영역(II)에서의 패턴 밀도 차이로 인해, 상기 건식 식각 공정 및 습식 세정 공정을 거친 후, 도 12a 및 도 12b에 예시한 바와 같이, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에만 상기 핀 절연 스페이서(128)가 남게 될 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에만 상기 핀 절연 스페이서(128)가 남도록 하기 위하여, 제1 영역(I) 및 제2 영역(II) 중 적어도 하나의 영역에서 상기 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서에 전처리 공정을 수행할 수 있다.
일부 실시예들에서, 상기 전처리 공정은 상기 건식 식각 공정을 수행한 후, 상기 습식 세정 공정을 수행하기 전에, 기판(110) 상의 제1 영역(I) 및 제2 영역(II) 중 적어도 하나의 영역상에 잔류하는 상기 예비 핀 절연 스페이서에 대하여 수행될 수 있다.
일부 실시예들에서, 상기 전처리 공정으로서 플라즈마 인가 공정을 이용할 수 있다.
상기 플라즈마 인가 공정을 수행하기 위하여, 상기 건식 식각 공정을 수행한 직후, 상기 기판(110) 상에서 상기 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서에 데미지(damage)를 가하기 위하여 플라즈마를 인가할 수 있다. 상기 예비 핀 절연 스페이서에 데미지를 가하기 위한 플라즈마를 형성하는 데 사용되는 가스는 CF4, O2, He, HBr, NF3, Ar, Cl2, N2, CH3F, CH4, 및 이들의 조합으로부터 선택될 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 플라즈마 인가 공정을 수행함으로써 상기 예비 핀 절연 스페이서의 적어도 일부가 플라즈마에 의해 손상될 수 있다. 상기 예비 핀 절연 스페이서 중 플라즈마에 의해 손상된 부분은 후속의 습식 세정 공정시 플라즈마에 의해 손상되지 않은 부분에 비해 습식 세정액에 의한 제거 속도 및/또는 제거량이 더 클 수 있다. 따라서, 제1 영역(I) 및/또는 제2 영역(II)에서 필요에 따라 상기 건식 식각 공정 후 상기 습식 세정 공정을 수행하기 전에 상기 예비 핀 절연 스페이서에 상기 플라즈마 인가 공정을 더 수행함으로써 상기 예비 핀 절연 스페이서의 습식 세정액에 의한 소모량을 더 증가시킬 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성되는 핀 절연 스페이서(128)의 크기를 제어하기 위하여, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에만 선택적으로 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서에 대하여 상기 플라즈마 인가 공정을 수행할 수 있다.
다른 일부 실시예들에서, 제2 영역(I)에서 제2 핀형 활성 영역(F2)의 양 측벽에 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 남아 있지 않도록 하기 위하여, 제1 영역(I) 및 제2 영역(II) 중 제2 영역(II)에서만 선택적으로 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서에 상기 플라즈마 인가 공정을 수행할 수 있다. 이 경우, 후속의 습식 세정 공정을 수행하는 동안 제2 영역(II)에 있는 상기 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서는 모두 제거되고, 제1 영역(I)에만 핀 절연 스페이서(128)가 남게 될 수 있다.
다른 일부 실시예들에서, 상기 전처리 공정으로서 이온 주입 공정을 이용할 수 있다.
상기 이온 주입 공정을 수행하기 위하여, 상기 건식 식각 공정을 수행한 직후, 습식 세정 공정을 수행하기 전에, 상기 기판(110) 상의 스페이서막(724)의 잔류 부분인 상기 예비 핀 절연 스페이서에 데미지를 가하기 위하여 이온 주입 공정을 수행할 수 있다. 상기 예비 핀 절연 스페이서에 데미지를 가하기 위한 이온 주입 공정에 사용되는 이온은 Ge, BF2, As, 또는 이들의 조합으로 이루어지는 가스로부터 얻어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 이온 주입 공정을 수행함으로써 상기 예비 핀 절연 스페이서의 적어도 일부가 그 내부에 주입된 이온들에 의해 손상될 수 있다. 상기 예비 핀 절연 스페이서 중 상기 스페이서막(724) 내에 주입된 이온들에 의해 손상된 부분은 후속의 습식 세정 공정시 이온 주입에 의해 손상되지 않은 부분에 비해 습식 세정액에 의한 제거 속도 및/또는 제거량이 더 클 수 있다. 따라서, 필요에 따라 상기 건식 식각 공정 후 습식 세정 공정을 수행하기 전에 상기 이온 주입 공정을 더 수행함으로써 습식 세정 공정에 의한 상기 예비 핀 절연 스페이서의 소모량을 더 증가시킬 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성되는 핀 절연 스페이서(128)의 크기를 제어하기 위하여, 제1 영역(I) 및 제2 영역(II) 중 제1 영역(I)에서만 선택적으로 스페이서막(724)의 잔류 부분에 상기 이온 주입 공정을 수행할 수 있다. 다른 일부 실시예들에서, 제2 영역(I)에서는 제2 핀형 활성 영역(F2)의 양 측벽에 상기 핀 절연 스페이서(128)에 대응하는 절연 스페이서가 남아 있지 않도록 하기 위하여, 제1 영역(I) 및 제2 영역(II) 중 제2 영역(II)에만 선택적으로 스페이서막(724)의 잔류 부분에 상기 이온 주입 공정을 수행할 수 있다. 이 경우, 후속의 습식 세정 공정을 수행하는 동안 제2 영역(II)에 있는 스페이서막(724)의 잔류 부분인 예비 핀 절연 스페이서는 모두 제거되고, 제1 영역(I)에만 핀 절연 스페이서(128)가 남게 될 수 있다.
또 다른 일부 실시예들에서, 상기 전처리 공정으로서 상기 설명한 플라즈마 인가 공정 및 이온 주입 공정의 조합을 이용할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 더미 게이트 구조체(DGS)의 양 측에서 노출되는 제1 및 제2 리세스(R1, R2) 내부와 제1 및 제2 핀형 활성 영역(F1, F2)의 노출 표면들로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제1 및 제2 소스/드레인 영역(130A, 130B)을 형성한다.
도 13a 및 도 13b에 예시한 상기 제1 및 제2 소스/드레인 영역(130A, 130B)의 단면 형상은 예시에 불과한 것으로서, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)의 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다.
상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 각각 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 각각 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 소스/드레인 영역(130A, 130B), 더미 게이트 구조체(DGS), 및 제1 및 제2 게이트 절연 스페이서(124A, 124B)를 덮는 게이트간 절연막(132)을 형성한다.
상기 게이트간 절연막(132)을 형성하기 위한 일 예에서, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 소스/드레인 영역(130A, 130B), 더미 게이트 구조체(DGS), 및 제1 및 제2 게이트 절연 스페이서(124A, 124B)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(DGS)를 제거하여, 제1 영역(I)에는 제1 게이트 공간(GH1)을 형성하고, 제2 영역(II)에는 제2 게이트 공간(GH2)을 형성한다.
상기 제1 게이트 공간(GH1)을 통해 제1 게이트 절연 스페이서(124A) 및 제1 핀형 활성 영역(F1)이 노출되고, 상기 제2 게이트 공간(GH2)을 통해 제2 게이트 절연 스페이서(124B) 및 제2 핀형 활성 영역(F2)이 노출될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 게이트 공간(GH1, GH2) (도 14b 참조) 내에 제1 및 제2 인터페이스막(116A, 116B), 제1 및 제2 게이트 절연막(118A, 118B), 및 게이트 라인(GL)을 차례로 형성한다.
상기 제1 및 제2 인터페이스막(116A, 116B)을 형성하는 공정은 제1 및 제2 게이트 공간(GH1, GH2)(도 14b 참조) 내에서 노출되는 제1 및 제2 핀형 활성 영역(F1, F2)의 일부를 산화시키는 공정을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 인터페이스막(116A, 116B)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 및 제2 게이트 절연막(118A, 118B), 및 게이트 라인(GL)은 제1 및 제2 게이트 공간(GH1, GH2)(도 14b 참조)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다. 상기 제1 및 제2 게이트 절연막(118A, 118B)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
상기 게이트 라인(GL)은 상기 제1 및 제2 게이트 공간(GH1, GH2)을 채우기에 충분한 두께로 형성될 수 있다. 상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 상기 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)에 대한 상세한 사항은 도 2a 내지 도 2d를 참조하여 설명한 바를 참조한다. 상기 게이트 라인(GL)을 형성하기 위하여 ALD, CVD, 또는 PVD 공정을 이용할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에 대하여 제1 영역(I) 및 제2 영역(II)에서 평탄화 공정에 의해 불필요한 부분들을 제거하여, 게이트 라인(GL)을 제1 및 제2 게이트 공간(GH1, GH2) (도 14b 참조) 내에 남아 있는 제1 및 제2 게이트 라인(GL1, GL2)으로 분리하고, 제1 및 제2 게이트 절연막(118A, 118B)이 상기 제1 및 제2 게이트 공간(GH1, GH2) 내에만 남도록 한다.
상기 평탄화 공정의 결과로서, 제1 및 제2 게이트 절연 스페이서(124A, 124B) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 이들의 Z 방향을 따르는 크기, 즉 수직 방향 두께가 작아질 수 있으며, 제1 및 제2 게이트 라인(GL1, GL2)의 상면 주위에서 제1 및 제2 게이트 절연막(118A, 118B)의 상면, 제1 및 제2 게이트 절연 스페이서(124A, 124B)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 17a 및 도 17b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서, 제1 및 제2 게이트 라인(GL1, GL2)의 상면, 제1 및 제2 게이트 절연막(118A, 118B)의 상면, 제1 및 제2 게이트 절연 스페이서(124A, 124B)의 상면, 및 게이트간 절연막(132)의 상면을 덮는 블로킹 절연막(134) 및 층간절연막(136)을 차례로 형성한다.
상기 층간절연막(136)은 평탄화된 상면을 가지도록 형성될 수 있다. 상기 블로킹 절연막(134)은 평탄한 막의 형상을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상의 범위 내에서 다양한 형상을 가질 수 있다.
그 후, 필요에 따라, 상기 층간절연막(136) 위에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 차례로 식각하여, 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하는 콘택홀(도시 생략을 형성한 후, 상기 콘택홀 내에 도전 물질을 채워, 도 2b에서 점선으로 표시된 바와 같이 제1 및 제2 소스/드레인 영역(130A, 130B)에 전기적으로 연결되는 소스/드레인 콘택 플러그(140A, 140B)를 형성할 수 있다.
도 9a 내지 도 17b를 참조하여 설명한 바와 같은 공정에 의해 얻어진 집적회로 소자(100)의 제조 방법에 의하면, 집적회로 소자를 구성하는 단위 소자들의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 집적회로 소자를 저단가의 단순화된 공정으로 제조할 수 있다. 따라서, 최적의 신뢰성 및 성능을 제공하는 집적회로 소자를 용이하게 구현할 수 있다.
이상, 도 9a 내지 도 17b를 참조하여 도 1 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 9a 내지 도 17b를 참조하여 설명한 바로부터, 도 3a 및 도 3b에 예시한 집적회로 소자(200), 도 4a 및 도 4b에 예시한 집적회로 소자(300), 도 5에 예시한 집적회로 소자(400), 또는 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
일부 실시예들에서, 도 3a 및 도 3b에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 12a 및 도 12b를 참조하여 설명한 공정에서 제1 영역(I) 및 제2 영역(II)에 제1 리세스(R1) 및 제2 리세스(R2)를 형성하는 대신, 제1 영역(I) 및 제2 영역(II)에서 제1 핀형 활성 영역(F1)의 식각량과 제2 핀형 활성 영역(F2)의 식각량을 제어하여 서로 다른 깊이를 가지는 제1 리세스(R21) 및 제2 리세스(R22)를 형성할 수 있다. 그 후, 도 13a 내지 도 17b를 참조하여 설명한 바와 유사한 공정들을 수행하여 집적회로 소자(200)를 제조할 수 있다.
다른 일부 실시예들에서, 도 4a 및 도 4b에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 건식 식각 공정 및/또는 습식 세정 공정시의 공정 분위기를 제어하거나, 상기 전처리 공정을 추가하고, 상기 전처리 공정으로서 플라즈마 인가 공정 및/또는 이온 주입 공정시의 공정 분위기를 제어하여, 제1 영역(I) 및 제2 영역(II)에 남는 제1 핀 절연 스페이서(328A) 및 제2 핀 절연 스페이서(328B)의 크기를 제어할 수 있다.
또 다른 일부 실시예들에서, 도 5에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 12a 및 도 12b를 참조하여 설명한 공정에서 제1 영역(I) 및 제2 영역(II)에 제1 리세스(R1) 및 제2 리세스(R2)를 형성하는 대신, 제1 영역(I) 및 제2 영역(II)에서 제1 핀형 활성 영역(F1)의 식각량과 제2 핀형 활성 영역(F2)의 식각량을 제어하여 서로 다른 깊이를 가지는 제1 리세스(R21) 및 제2 리세스(R22)를 형성한 후, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 건식 식각 공정 및/또는 습식 세정 공정시의 공정 분위기를 제어하거나, 상기 전처리 공정으로서 플라즈마 인가 공정 및/또는 이온 주입 공정시의 공정 분위기를 제어하여, 제1 영역(I) 및 제2 영역(II)에 남는 제1 핀 절연 스페이서(428A) 및 제2 핀 절연 스페이서(428B)의 크기를 제어할 수 있다.
도 1 내지 도 17b를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들, 예를 들면 도 1 내지 도 8에 예시한 집적회로 소자(100, 200, 300, 400, 500) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112A: 제1 소자분리막, 112B: 제2 소자분리막, 116A: 제1 인터페이스막, 116B: 제2 인터페이스막, 118A: 제1 게이트 절연막, 118B: 제2 게이트 절연막, 124A: 제1 게이트 절연 스페이서, 124B: 제2 게이트 절연 스페이서, 128: 핀 절연 스페이서, 130A: 제1 소스/드레인 영역, 130B: 제2 소스/드레인 영역, 132: 게이트간 절연막, F1: 제1 핀형 활성 영역, F2: 제2 핀형 활성 영역, GL1: 제1 게이트 라인, GL2: 제1 게이트 라인.

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에 형성되고 제1 소스/드레인 영역으로 채워진 제1 리세스가 형성된 제1 핀 부분을 가지는 제1 핀형 활성 영역과,
    상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과,
    상기 제1 소자분리막 및 상기 제1 핀형 활성 영역 위에서 상기 제1 핀형 활성 영역을 교차하는 방향으로 연장되는 제1 게이트 라인과,
    상기 제2 영역에 형성되고 제2 소스/드레인 영역으로 채워진 제2 리세스가 형성된 제2 핀 부분을 가지는 제2 핀형 활성 영역과,
    상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과,
    상기 제2 소자분리막 및 상기 제2 핀형 활성 영역 위에서 상기 제2 핀형 활성 영역을 교차하는 방향으로 연장되는 제2 게이트 라인과,
    상기 제1 소자분리막과 상기 제1 리세스와의 사이에 있는 제1 핀형 활성 영역의 제1 측벽과, 상기 제2 소자분리막과 상기 제2 리세스와의 사이에 있는 상기 제2 핀형 활성 영역의 제2 측벽 중 적어도 하나를 덮는 핀 절연 스페이서를 포함하고,
    상기 제1 영역은 제1 패턴 밀도를 가지는 메모리 영역이고, 상기 제2 영역은 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 가지는 비메모리 영역이고,
    상기 제1 소스/드레인 영역의 크기는 상기 제2 소스/드레인 영역의 크기보다 더 작고,
    상기 제1 게이트 라인은 상기 제1 핀형 활성 영역의 길이 방향을 따라 제1 폭을 가지고, 상기 제2 게이트 라인은 상기 제2 핀형 활성 영역의 길이 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 핀 절연 스페이서는 상기 제1 영역 및 상기 제2 영역 중 상기 제1 영역에만 형성되고,
    상기 핀 절연 스페이서는 상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 양 측벽을 덮도록 형성된 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 덮는 게이트간 절연막을 더 포함하고,
    상기 제1 측벽은 상기 핀 절연 스페이서를 사이에 두고 상기 게이트간 절연막과 이격되어 있고,
    상기 제2 측벽은 상기 제2 소스/드레인 영역의 일부를 사이에 두고 상기 게이트간 절연막과 이격되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 핀 절연 스페이서는
    상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 측벽을 덮는 제1 핀 절연 스페이서와,
    상기 제2 소자분리막과 상기 제2 소스/드레인 영역과의 사이에서 상기 제2 측벽을 덮는 제2 핀 절연 스페이서를 포함하고,
    상기 제1 핀 절연 스페이서의 높이는 상기 제2 핀 절연 스페이서의 높이보다 더 큰 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 더 작은 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 핀형 활성 영역 중 상기 제1 리세스의 하부에서 상기 제1 소자분리막 위로 돌출된 부분의 수직 방향 길이는 상기 제2 핀형 활성 영역 중 상기 제2 리세스의 하부에서 상기 제2 소자분리막 위로 돌출된 부분의 수직 방향 길이보다 더 큰 집적회로 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역인 집적회로 소자.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 소자분리막 및 상기 제1 핀형 활성 영역 위에서 상기 제1 게이트 라인의 양 측벽을 덮는 제1 게이트 절연 스페이서와,
    상기 제2 소자분리막 및 상기 제2 핀형 활성 영역 위에서 상기 제2 게이트 라인의 양 측벽을 덮는 제2 게이트 절연 스페이서를 더 포함하고,
    상기 핀 절연 스페이서, 상기 제1 게이트 절연 스페이서, 및 상기 제2 게이트 절연 스페이서는 서로 동일한 물질을 포함하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 핀 절연 스페이서는 상기 제1 영역 및 상기 제2 영역 중 상기 제1 영역에만 형성되고, 상기 제1 게이트 절연 스페이서와 일체로 연결된 집적회로 소자.
  12. 제10항에 있어서,
    상기 핀 절연 스페이서는
    제1 높이를 가지고 상기 제1 측벽을 덮고, 상기 제1 게이트 절연 스페이서와 일체로 연결된 제1 핀 절연 스페이서와,
    상기 제1 높이보다 더 작은 제2 높이를 가지고 상기 제2 측벽을 덮고, 상기 제2 게이트 절연 스페이서와 일체로 연결된 제2 핀 절연 스페이서를 포함하는 집적회로 소자.
  13. 제10항에 있어서,
    상기 제1 게이트 절연 스페이서 및 상기 제2 게이트 절연 스페이서는 SiN으로 이루어지는 내측 게이트 절연 스페이서와, SiOCN, SiCN, 또는 이들의 조합으로 이루어지는 외측 게이트 절연 스페이서를 포함하고,
    상기 핀 절연 스페이서는 SiOCN, SiCN, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  14. 기판의 제1 영역에서 돌출되고 제1 채널 영역 및 제1 리세스를 가지는 제1 핀형 활성 영역과,
    상기 제1 영역에서 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과,
    상기 제1 소자분리막 위에서 상기 제1 채널 영역을 덮는 제1 게이트 라인과,
    상기 제1 리세스 내에 형성된 제1 소스/드레인 영역과,
    상기 기판 중 상기 제1 영역으로부터 이격된 제2 영역에서 돌출되고 제2 채널 영역 및 제2 리세스를 가지는 제2 핀형 활성 영역과,
    상기 제2 영역에서 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과,
    상기 제2 소자분리막 위에서 상기 제2 채널 영역을 덮는 제2 게이트 라인과,
    상기 제2 리세스 내에 형성된 제2 소스/드레인 영역과,
    상기 제1 영역 및 상기 제2 영역 중 상기 제1 영역에만 형성되고 상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 양 측벽을 덮는 핀 절연 스페이서를 포함하고,
    상기 제1 영역은 제1 패턴 밀도를 가지는 메모리 영역이고, 상기 제2 영역은 상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 가지는 비메모리 영역이고,
    상기 제1 소스/드레인 영역의 크기는 상기 제2 소스/드레인 영역의 크기보다 더 작고,
    상기 제1 게이트 라인은 상기 제1 핀형 활성 영역의 길이 방향을 따라 제1 폭을 가지고, 상기 제2 게이트 라인은 상기 제2 핀형 활성 영역의 길이 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지는 집적회로 소자.
  15. 제14항에 있어서,
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 덮는 게이트간 절연막을 더 포함하고,
    상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 양 측벽은 상기 핀 절연 스페이서를 사이에 두고 상기 게이트간 절연막과 이격되어 있고,
    상기 제2 소자분리막 위에서 상기 제2 핀형 활성 영역의 양 측벽은 상기 제2 소스/드레인 영역의 일부를 사이에 두고 상기 게이트간 절연막과 이격되어 있는 집적회로 소자.
  16. 제14항에 있어서,
    상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 더 작은 집적회로 소자.
  17. 제14항에 있어서,
    상기 제1 소자분리막 및 상기 제1 핀형 활성 영역 위에서 상기 제1 게이트 라인의 양 측벽을 덮는 제1 게이트 절연 스페이서를 더 포함하고,
    상기 핀 절연 스페이서는 상기 제1 게이트 절연 스페이서와 일체로 연결된 집적회로 소자.
  18. 제1 패턴 밀도를 가지는 메모리 영역과,
    상기 제1 패턴 밀도보다 작은 제2 패턴 밀도를 가지고, 상기 메모리 영역으로부터 이격된 로직 영역과,
    상기 메모리 영역에서 제1 핀형 활성 영역의 제1 리세스 내에 형성된 제1 소스/드레인 영역과 상기 제1 핀형 활성 영역 위에 배치된 제1 게이트 라인을 포함하는 제1 트랜지스터와,
    상기 메모리 영역에서 상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과,
    상기 로직 영역에서 제2 핀형 활성 영역의 제2 리세스 내에 형성된 제2 소스/드레인 영역과 상기 제2 핀형 활성 영역 위에 배치된 제2 게이트 라인을 포함하는 제2 트랜지스터와,
    상기 로직 영역에서 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막과,
    상기 제1 소자분리막과 상기 제1 소스/드레인 영역과의 사이에서 상기 제1 핀형 활성 영역의 제1 측벽을 제1 높이만큼 덮는 제1 핀 절연 스페이서와,
    상기 제2 소자분리막과 상기 제2 소스/드레인 영역과의 사이에서 상기 제2 핀형 활성 영역의 제2 측벽을 상기 제1 높이보다 작은 제2 높이만큼 덮거나, 상기 제2 소자분리막과 상기 제2 소스/드레인 영역과의 사이에서 상기 제2 핀형 활성 영역의 상기 제2 측벽을 덮지 않는 제2 핀 절연 스페이서를 포함하고,
    상기 제1 소스/드레인 영역의 크기는 상기 제2 소스/드레인 영역의 크기보다 더 작고,
    상기 제1 게이트 라인은 상기 제1 핀형 활성 영역의 길이 방향을 따라 제1 폭을 가지고, 상기 제2 게이트 라인은 상기 제2 핀형 활성 영역의 길이 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 핀형 활성 영역 위에서 상기 제1 게이트 라인의 양 측벽을 덮는 제1 게이트 절연 스페이서와,
    상기 제2 핀형 활성 영역 위에서 상기 제2 게이트 라인의 양 측벽을 덮는 제2 게이트 절연 스페이서를 더 포함하고,
    상기 제1 핀 절연 스페이서, 상기 제2 핀 절연 스페이서, 상기 제1 게이트 절연 스페이서, 및 상기 제2 게이트 절연 스페이서는 서로 동일한 물질을 포함하는 집적회로 소자.
  20. 삭제
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899397B1 (en) * 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10204905B2 (en) 2017-04-25 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
CN109390342A (zh) * 2017-08-02 2019-02-26 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10658242B2 (en) * 2017-11-21 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with Fin structures
CN110349957B (zh) 2018-03-30 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
CN110473832B (zh) * 2018-05-11 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
KR102618493B1 (ko) * 2018-08-03 2023-12-27 삼성전자주식회사 반도체 장치
KR102560695B1 (ko) 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
KR102617145B1 (ko) 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
US10957604B2 (en) * 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件
KR102582074B1 (ko) 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200089052A (ko) 2019-01-16 2020-07-24 삼성전자주식회사 필드 분리층을 포함하는 집적회로 소자 및 그 제조 방법
TWI823896B (zh) * 2019-02-12 2023-12-01 聯華電子股份有限公司 靜態隨機處理記憶體
CN110010551A (zh) * 2019-03-04 2019-07-12 上海华力集成电路制造有限公司 形成硅锗外延层的方法
US11088252B2 (en) 2019-03-04 2021-08-10 Sandisk Technologies Llc Three-dimensional memory device with a silicon carbon nitride interfacial layer in a charge storage layer and methods of making the same
US11616130B2 (en) * 2019-03-25 2023-03-28 Intel Corporation Transistor device with variously conformal gate dielectric layers
CN112151452B (zh) * 2019-06-28 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11101289B1 (en) 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11114462B1 (en) 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
CN113497145B (zh) * 2020-04-01 2024-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US20210320175A1 (en) * 2020-04-09 2021-10-14 Qualcomm Incorporated Transistor circuit with asymmetrical drain and source
US11532520B2 (en) * 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220022507A (ko) 2020-08-18 2022-02-28 삼성전자주식회사 반도체 소자
CN114497034A (zh) * 2020-10-26 2022-05-13 联华电子股份有限公司 半导体元件
US11721693B2 (en) * 2021-01-11 2023-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
TW200700973A (en) 2005-06-28 2007-01-01 Via Tech Inc Power management method for connecting with central processing unit of a plurality of host bridges
US7723805B2 (en) 2006-01-10 2010-05-25 Freescale Semiconductor, Inc. Electronic device including a fin-type transistor structure and a process for forming the electronic device
JP4473889B2 (ja) 2007-04-26 2010-06-02 株式会社東芝 半導体装置
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US9048254B2 (en) 2009-12-02 2015-06-02 United Microelectronics Corp. Semiconductor structure having a metal gate with side wall spacers
KR101612646B1 (ko) 2011-09-30 2016-04-14 인텔 코포레이션 비평면 트랜지스터들 및 그 제조 방법들
US8900941B2 (en) 2012-05-02 2014-12-02 Globalfoundries Inc. Methods of forming spacers on FinFETs and other semiconductor devices
US8932918B2 (en) 2012-08-29 2015-01-13 International Business Machines Corporation FinFET with self-aligned punchthrough stopper
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TW201500775A (zh) * 2013-06-26 2015-01-01 Hon Hai Prec Ind Co Ltd 透鏡及使用該透鏡的光源裝置
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9159812B1 (en) 2014-03-26 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fin sidewall removal to enlarge epitaxial source/drain volume
US9559191B2 (en) 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9337316B2 (en) * 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9502565B2 (en) * 2014-06-27 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Channel strain control for nonplanar compound semiconductor devices
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9384964B1 (en) * 2014-08-01 2016-07-05 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
KR102395071B1 (ko) * 2015-05-14 2022-05-10 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9570567B1 (en) * 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET

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