TWI823896B - 靜態隨機處理記憶體 - Google Patents

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TWI823896B
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吳宗訓
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Abstract

一種靜態隨機處理記憶體包含基底，第一主動區域、第二主動區域、第三主動區域和第四主動區域位在基底上，第一閘極線設置於基底上，第一閘極線包含第一部分、第二部分和第三部分，第一部分和第三部分皆和第一主動區域垂直，第二部分和第一主動區域平行，第一部分覆蓋第一主動區域、第二主動區域和第四主動區域，第三部分覆蓋第四主動區域，第二部分位在第二主動區域和第四主動區域之間的一絶緣區域上並且接觸第一部分和第三部分。

Description

靜態隨機處理記憶體
本發明係關於靜態隨機處理記憶體的結構，特別是關於一個十電晶體(10-T)的靜態隨機處理記憶體的結構。
靜態隨機存取記憶體(Static Random-Access Memory,SRAM)是隨機存取記憶體的一種，所謂的「靜態」，是指這種記憶體只要保持通電，裡面儲存的資料就可以恆常保持。相對之下，動態隨機存取記憶體(Dynamic Random-Access Memory,DRAM)裡面所儲存的數據就需要週期性地更新。然而，當電力供應停止時，SRAM儲存的數據會消失。
SRAM具有不需要刷新即可保存資料之優點，SRAM單元可具有不同數量之電晶體，通常係以電晶體之數量簡稱，例如六電晶體(6-T)SRAM、八電晶體(8-T)SRAM等。電晶體通常形成用以儲存位元之一資料栓鎖，可透過增加額外之電晶體以改善電晶體之存取。SRAM單元通常配置為具有複數列以及複數行之陣列，一般而言，SRAM單元之每一列係連接至字元線，字元線係用以判斷當前SRAM單元是否被選取。SRAM單元之每一行係連接至一位元線或者一對位元線，位元線係用以將位元儲存至SRAM單元或者自SRAM單元讀取位元。
隨著電子裝置對速度的要求增加，需要讀取和寫入速度更快的記憶體。
有鑑於此，本發明提供了一種十電晶體SRAM的結構。
根據本發明之較佳實施例，一種靜態隨機處理記憶體的結構，包含一基底，一第一主動區域、一第二主動區域、一第三主動區域和一第四主動區域位在基底上，其中第一主動區域、第二主動區域、第三主動區域和第四主動區域彼此平行並且結構上互不相連，第三主動區域、第一主動區域、第二主動區域和第四主動區域由左至右依序排列，一第一閘極線包含一第一部分、一第二部分和一第三部分，第一部分和第三部分皆和第一主動區域垂直，第二部分和第一主動區域平行，第一部分覆蓋第一主動區域、第二主動區域和第四主動區域，第三部分覆蓋第四主動區域，第二部分位在第二主動區域和第四主動區域之間的一絶緣區域上並且接觸第一部分和第三部分。一第二閘極線包含一第四部分、一第五部分和一第六部分，第四部分和第六部分皆和第一主動區域垂直，第五部分和第一主動區域平行，第四部分覆蓋第一主動區域、第二主動區域和第三主動區域，第六部分覆蓋第三主動區域，第五部分覆蓋第一主動區域和第三主動區域之間的絶緣區域並且接觸第四部分和第六部分。
根據本發明之另一較佳實施例，一種靜態隨機處理記憶體的結構包含一基底，一第五主動區域、一第三主動區域、一第一主動區域、一第二主動區域、一第四主動區域和一第六主動區域由左至右依序排列設置於基底上，其中第一主動區域、第二主動區域、第三主動區域、第四主動區域、第五主動區域和第六主動區域彼此平行，一第七主動區域接觸第三主動區域和第五主動區域，第七主動區域和第五主動區域垂直，一第八主動區域接觸第四主動區域和第六主動區域，第八主動區域和第六主動區域垂直，一第一閘極線覆蓋第一主動區域、第二主動區域和第四主動區域，一第二閘極線覆蓋第四主動區域，其中第二閘極線和第一閘極線平行，一第三閘極線覆蓋第一主動區域、第二主動區域和第三主動區域，一第四閘極線覆蓋第三主動區域，其中第四閘極線和第 三閘極線平行，一第一金屬導線電連接第一閘極線和第二閘極線，其中第一金屬導線和第八主動區域垂直以及一第二金屬導線電連接第三閘極線和第四閘極線，其中第二金屬導線和第七主動區域垂直。
10:基底
12:第一主動區域
14:第二主動區域
16:第三主動區域
18:第四主動區域
20:第五主動區域
22:第六主動區域
24:絶緣區域
26:第一閘極線
26a:第一部分
26b:第二部分
26c:第三部分
28:第二閘極線
28a:第四部分
28b:第五部分
28c:第六部分
30:第三閘極線
32:第四閘極線
34:第五閘極線
36:第六閘極線
50:基底
52:第一主動區域
54:第二主動區域
56:第三主動區域
58:第四主動區域
60:第五主動區域
62:第六主動區域
64:第七主動區域
66:第八主動區域
68:絶緣區域
70:第一閘極線
72:第二閘極線
74:第三閘極線
76:第四閘極線
78:第五閘極線
80:第六閘極線
82:第七閘極線
84:第八閘極線
86:第一金屬導線
88:第二金屬導線
100:靜態隨機處理記憶體的結構
130:閘極
132:閘極介電層
134:N型功函數層
138:金屬閘極
140:閘極
200:靜態隨機處理記憶體的結構
300:靜態隨機處理記憶體的結構
A:P型電晶體區
B:N型電晶體區
C:P型電晶體區
D:N型電晶體區
BL11:位元線
BL12:位元線
BL21:位元線
BL22:位元線
N1:節點
N2:節點
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PG1:第一路過閘極電晶體
PG2:第二路過閘極電晶體
PG3:第三路過閘極電晶體
PG4:第四路過閘極電晶體
PD11:第三下拉電晶體
PD12:第四下拉電晶體
PD21:第一下拉電晶體
PD22:第二下拉電晶體
Vdd:汲極電壓
Vss:源極電壓
WL1:字元線
WL2:字元線
第1圖為根據本發明之第一較佳實施例所繪示的靜態隨機處理記憶體的結構。
第2圖為第1圖中沿切線I-I’所繪示的側視圖。
第3圖為根據本發明之第二較佳實施例所繪示的靜態隨機處理記憶體的結構。
第4圖為第3圖中沿切線J-J’所繪示的側視圖。
第5圖為根據本發明之第一較佳實施例所繪示的等效電路圖。
第6圖為根據本發明之第三較佳實施例所繪示的靜態隨機處理記憶體的結構。
第1圖為根據本發明之第一較佳實施例所繪示靜態隨機處理記憶體的結構，第2圖為沿第1圖中的切線I-I’所繪示的側視圖。
如第1圖所示，一個十電晶體的靜態隨機處理記憶體的結構100包含一基底10，一第一主動區域12、一第二主動區域14、一第三主動區域16、一第四主動區域18、一第五主動區域20和一第六主動區域22設置在基底10上，第一主動區域12、第二主動區域14、第三主動區域16、第四主動區域18、第五主動區域20和第六主動區域22彼此平行，第五主動區域20、第三主動區域16、第一主動區域12、第二主動區域14、第四主動區域18和第六主動區域22由左至右依序排列，此外在第一主動區域12、第二主動區域14、第三主動區域16、第四主動區域18、第五主動區域20和第六主動區域22之間以一絶緣區域24使第一主動 區域12、第二主動區域14、第三主動區域16、第四主動區域18、第五主動區域20和第六主動區域22在結構上互不相連。
此外，一第一閘極線26覆蓋第一主動區域12、第二主動區域14、第四主動區域18和絶緣區域24，第一閘極線26分為一第一部分26a、一第二部分26b和一第三部分26c，第一部分26a和第三部分26c皆和第一主動區域12垂直，第二部分26b和第一主動區域12平行，值得注意的是：第二部分26b位在第二主動區域14和第四主動區域18之間的絶緣區域24上並且第二部分26b的兩端各自接觸第一部分26a和第三部分26c。第一部分26a為連續地覆蓋第一主動區域12、第二主動區域14、第四主動區域18以及在第一主動區域12、第二主動區域14、第四主動區域18之間的絶緣區域24，第三部分26c覆蓋第四主動區域18以及第二主動區域14和第四主動區域18之間的絶緣區域24，第三部分26c未覆蓋第二主動區域14和第六主動區域22，第一部分26a和第三部分26c結構上不相連。另外，第一閘極線26為一連續結構。
一第二閘極線28覆蓋第二主動區域14、第一主動區域12和第三主動區域16，第二閘極線28分為一第四部分28a、一第五部分28b和一第六部分28c，第四部分28a和第六部分28c皆和第一主動區域12垂直，第五部分28b和第一主動區域12平行，第四部分28a連續地覆蓋第一主動區域12、第二主動區域18、第三主動區域16以及絶緣區域24，第六部分28c覆蓋第三主動區域16以及在第一主動區域12和第三主動區域16之間的絶緣區域24，但第六部分28c未覆蓋第一主動區域12和第二主動區域14，第五部分28b覆蓋在第一主動區域12和第三主動區域16之間的絶緣區域24，並且第五部分28b的兩端各自接觸第四部分28a和第六部分28c，另外第四部分28a和第六部分28c結構上不相連，第二閘極線28為一連續結構。
一第三閘極線30覆蓋第六主動區域22以及絶緣區域24，一第四閘極 線32覆蓋第六主動區域22以及絶緣區域24，一第五閘極線34覆蓋第五主動區域20以及絶緣區域24，一第六閘極線36覆蓋第五主動區域20以及絶緣區域24。
一第一下拉電晶體PD21和一第二下拉電晶體PD22設置於第三主動區域16，詳細來說重疊第三主動區域16的第六部分28c係作為第一下拉電晶體PD21的閘極，重疊第三主動區域16的第四部分28a係作為第二下拉電晶體PD22的閘極；一第三下拉電晶體PD11和一第四下拉電晶體PD12設置於第四主動區域18，重疊第四主動區域的第一部分26a係作為第四下拉電晶體PD12的閘極，重疊第四主動區域的第三部分26c係作為第三下拉電晶體PD11的閘極；一第一上拉電晶體PU1設置於第一主動區域12，重疊第一主動區域12的第一部分26a係作為第一上拉電晶體PU1的閘極；一第二上拉電晶體PU2設置於第二主動區域14，重疊第二主動區域14的第四部分28a係作為第二上拉電晶體PU2的閘極。一第一路過閘極電晶體(passing gate transistor)PG1和一第二路過閘極電晶體PG2設置於第六主動區域22，重疊第六主動區域22的第三閘極線30係作為第一路過閘極電晶體PG1的閘極；重疊第六主動區域22的第四閘極線32係作為第二路過閘極電晶體PG2的閘極。一第三路過閘極電晶體PG3和一第四路過閘極電晶體PG4設置於第五主動區域20，重疊第五主動區域20的第五閘極線34係作為第三路過閘極電晶體PG3的閘極；重疊第五主動區域20的第六閘極線36係作為第四路過閘極電晶體PG4的閘極。
基底10劃分為一P型電晶體區A和二個N型電晶體區B，第一上拉電晶體PU1和第二上拉電晶體PU2皆在P型電晶體區A，而其餘的電晶體如第一下拉電晶體PD21、第二下拉電晶體PD22、第三下拉電晶體PD11、第四下拉電晶體PD12、第一路過閘極電晶體PG1、第二路過閘極電晶體PG2、第三路過閘極電晶體PG3和第四路過閘極電晶體PG4皆是在N型電晶體區B。請同時參考第1圖和第2圖，由於第二部分26b位在N型電晶體區B，所以第一閘極線26的第二部分26b 之結構會和所有在N型電晶體區B的閘極之結構相同，例如，第二部分26b的結構會和第四下拉電晶體PD12的閘極的結構相同；而第五部分28b也是在N型電晶體區B，因此第五部分28b的結構的情況會和第二部分26b一樣，也就是說，第五部分28b的結構會和所有在N型電晶體區B的閘極的結構相同，所以第五部分28b的結構請參考第二部分26b的側視圖。如第2圖所示，在N型電晶體區B的第四下拉電晶體PD12的閘極130(以虛線標示閘極130的範圍)和第二部分26b(以虛線標示第二部分26b的範圍)包含有一閘極介電層132、一N型功函數層134和一金屬閘極138，而在P型電晶體區A的第一上拉電晶體PU1的閘極140(以虛線標示閘極140的範圍)包含有閘極介電層132、N型功函數層134、一P型功函數層136和金屬閘極138，也就是說在P型電晶體區A的閘極相較在N型電晶體區B內的閘極多了一層P型功函數層136。
第3圖為根據本發明之第二較佳實施例所繪示靜態隨機處理記憶體200的結構，第4圖為沿第3圖中的切線J-J’所繪示的側視圖，其中位置和功能相同的元件，將延用第一較佳實施例中的元件標號。第二較佳實施例和第一較佳實施例不同的地方在於第二較佳實施例中的第二部分26b和第五部分28b是在P型電晶體區C，而在第一實施例中，第二部分26b和第五部分28b是在N型電晶體區B，第二較佳實施例中的其餘元件都和第一較佳實施例中相同。如第3圖和第4圖所示，第二部分26b在P型電晶體區C，而第一下拉電晶體PD21、第二下拉電晶體PD22、第三下拉電晶體PD11、第四下拉電晶體PD12、第一路過閘極電晶體PG1、第二路過閘極電晶體PG2、第三路過閘極電晶體PG3和第四路過閘極電晶體PG4皆是在N型電晶體區D。第二部分26b的結構和第一上拉電晶體PU1的閘極140(以虛線標示)之結構相同。由第一較佳實施例和第二較佳實施例可知，第二部分26b和第五部分28b的結構可以視產品需求選擇性地設置N在型電晶體區或P型電晶體區，藉由調整第二部分26b和第五部分28b的中是否含有P型功函數層 136，可以微調第一上拉電晶體PU1和第二上拉電晶體PU2的起始電壓。
第5圖繪示的是第一較佳實施例和第二較佳實施例中的靜態隨機處理記憶體之等效電路圖。如第5圖所示，第一路過閘極電晶體PG1的汲極電連結位元線BL11，第一路過閘極電晶體PG1的源極電連結第三下拉電晶體PD11的汲極，第一路過閘極電晶體PG1的閘極電連結字元線WL1，第三下拉電晶體PD11的源極電連結一源極電壓Vss，第二路過閘極電晶體PG2的汲極電連結字元線WL2，第二路過閘極電晶體PG2的源極電連結第四下拉電晶體PD12的汲極，第二路過閘極電晶體PG2的閘極電連結字元線WL2，第三下拉電晶體PD11的源極電連結源極電壓Vss，第三路過閘極電晶體PG3的汲極電連結位元線BL12，第三路過閘極電晶體PG3的源極電連結第一下拉電晶體PD21的汲極，第三路過閘極電晶體PG3的閘極電連結字元線WL1，第一下拉電晶體PD21的源極電連結源極電壓Vss，第四路過閘極電晶體PG4的汲極電連結位元線BL22，第四路過閘極電晶體PG4的源極電連結第三下拉電晶體PD11的汲極，第四路過閘極電晶體PG4的閘極電連結字元線WL2，第二下拉電晶體PD22的源極電連結源極電壓Vss。
第一上拉電晶體PU1的汲極、第三下拉電晶體PD11的汲極和第四下拉電晶體PD12的汲極彼此電連結並且電連結一節點N1，第三下拉電晶體PD11的閘極、第四下拉電晶體PD12的的閘極和第一上拉電晶體的閘極彼此電連結並且電連結節點N2，第二上拉電晶體PU2的汲極、第一下拉電晶體PD21的汲極和第二下拉電晶體PD22的汲極彼此電連結並且電連結節點N2，第一下拉電晶體PD21的閘極、第二下拉電晶體PD22的閘極和第二上拉電晶體PU2的閘極彼此電連結並且電連結節點N1，第一上拉電晶體PU1的源極和第二上拉電晶體PU2的源極電連結汲極電壓Vdd。此外第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD21、第二下拉電晶體PD22、第三下拉電晶體PD11和第四下拉電晶體PD12組成二個交叉耦合反相器，第一過路閘極PG1和第三過路閘極PG3作為等 交叉耦合反相器的第一端口，第二過路閘極PG2和第四過路閘極PG4作為交叉耦合反相器的第二端口。
第6圖為根據本發明之第三較佳實施例所繪示靜態隨機處理記憶體的結構，其中具有相同功能的元件將給予相同的標號。如第6圖所示，一種十電晶體靜態隨機處理記憶體的結構300，包含一基底50，一第五主動區域60、一第三主動區域56、一第一主動區域52、一第二主動區域54、一第四主動區域58和一第六主動區域62由左至右依序排列設置於基底50上，其中第一主動區域52、第二主動區域54、第三主動區域56、第四主動區域58、第五主動區域60和第六主動區域62彼此平行，第一主動區域52、第二主動區域54、第三主動區域56、第四主動區域58在結構上彼此不相連。一第七主動區域64的兩端分別接觸第三主動區域56和第五主動區域60，第七主動區域64和第五主動區域60垂直，第三主動區域56、第五主動區域60和第七主動區域64構成一H形。一第八主動區域66的兩端分別接觸第四主動區域58和第六主動區域62，第八主動區域66和第六主動區域62垂直，第八主動區域66、第四主動區域58和第六主動區域62共同構成另一H形。第一主動區域52、第二主動區域54、第三主動區域56、第四主動區域58、第五主動區域60、第六主動區域62和第七主動區域64和第八主動區域66之間設置有一絶緣區域68。
一第一閘極線70連續地覆蓋第一主動區域52、第二主動區域54、第四主動區域58和絶緣區域68，一第二閘極線72覆蓋第四主動區域58，其中第二閘極線72和第一閘極線70平行，但第二閘極線72未覆蓋第六主動區域62和第二主動區域54。一第三閘極線74連續地覆蓋第一主動區域52、第二主動區域54、第三主動區域56和絶緣區域68，一第四閘極線76覆蓋第三主動區域56，其中第四閘極線76和第三閘極線74平行，但第四閘極線76未覆蓋第一主動區域52和第五主動區域60，一第一金屬導線86電連接第一閘極線70和第二閘極線72，由俯 視方向觀之第一金屬導線86和第八主動區域66垂直，並且部分的第一金屬導線86和第八主動區域66重疊，一第二金屬導線88電連接該第三閘極線74和該第四閘極線76，其中第二金屬導線88和第七主動區域64垂直。
一第一下拉電晶體PD21和一第二下拉電晶體PD22設置於第三主動區域56，詳細來說重疊第三主動區域56的第四閘極線76係作為第一下拉電晶體PD21的閘極，重疊第三主動區域56的第三閘極線74係作為第二下拉電晶體P22的閘極；一第三下拉電晶體PD11和一第四下拉電晶體PD12設置於第四主動區域58，重疊第四主動區域58的第一閘極線70係作為第四下拉電晶體PD12的閘極，重疊第四主動區域58的第二閘極線72係作為第三下拉電晶體PD11的閘極；一第一上拉電晶體PU1設置於第一主動區域52，重疊第一主動區域52的第一閘極線70係作為第一上拉電晶體PU1的閘極；一第二上拉電晶體PU2設置於第二主動區域54，重疊第二主動區域54的第三閘極線74係作為第二上拉電晶體PU2的閘極。一第一路過閘極電晶體PG1和一第二路過閘極電晶體PG2設置於第六主動區域62，重疊第六主動區域62的第七閘極線82係作為第一路過閘極電晶體PG1的閘極；重疊第六主動區域62的第八閘極線84係作為第二路過閘極電晶體PG2的閘極。一第三路過閘極電晶體PG3和一第四路過閘極電晶體PG4設置於第五主動區域60，重疊第五主動區域的第五閘極線78係作為第三路過閘極電晶體PG3的閘極；重疊第五主動區域60的第六閘極線80係作為第四路過閘極電晶體PG4的閘極。此外，在第6圖中以虛線構成的框線標示金屬導線。
此外，第三較佳實施例和第一較佳實施例的等效電路圖相同，請參閱第5圖，在此不再贅述。
第一較佳實施例和第三較佳實施例的差異在於第三較佳實施例使用第一金屬導線86取代第一較佳實施例中的第一閘極線26的第二部分26b，用第二金屬導線88取代第一較佳實施例中的第二閘極線28的第五部分28b。此外如第1 圖所示，第一較佳實施例的第一下拉電晶體PD21的汲極和第二下拉電晶體PD22的汲極係藉由金屬導線(以虛線構成的框線標示)和第三路過閘極電晶體PG3的源極以及第四路過閘極電晶體PG4的源極電連結。如第6圖所示，在第三較佳實施例中，第一下拉電晶體PD21的汲極和第二下拉電晶體PD22的汲極係藉由第七主動區域64和第三路過閘極電晶體PG3的源極以及第四路過閘極電晶體PG4的源極電連結，相同地第一較佳實施例的第三下拉電晶體PD11的汲極和第四下拉電晶體PD12的汲極係藉由金屬導線和第一路過閘極電晶體PG1的源極以及第二路過閘極電晶體PG2的源極電連結。但在第三較佳實施例中，第三下拉電晶體PD11的汲極和第四下拉電晶體PD12的汲極係藉由第八主動區域66和第一路過閘極電晶體PG1的源極以及第二路過閘極電晶體PG2的源極電連結。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
12:第一主動區域
14:第二主動區域
16:第三主動區域
18:第四主動區域
20:第五主動區域
22:第六主動區域
24:絶緣區域
26:第一閘極線
26a:第一部分
26b:第二部分
26c:第三部分
28:第二閘極線
28a:第四部分
28b:第五部分
28c:第六部分
30:第三閘極線
32:第四閘極線
34:第五閘極線
36:第六閘極線
100:靜態隨機處理記憶體的結構
A:P型電晶體區
B:N型電晶體區
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PG1:第一路過閘極電晶體
PG2:第二路過閘極電晶體
PG3:第三路過閘極電晶體
PG4:第四路過閘極電晶體
PD11:第三下拉電晶體
PD12:第四下拉電晶體
PD21:第一下拉電晶體
PD22:第二下拉電晶體

Claims (8)

  1. 一種靜態隨機處理記憶體的結構，包含：一基底；一第五主動區域、一第三主動區域、一第一主動區域、一第二主動區域、一第四主動區域和一第六主動區域由左至右依序排列設置於該基底上，其中該第一主動區域、該第二主動區域、該第三主動區域、該第四主動區域、該第五主動區域和該第六主動區域彼此平行；一第七主動區域接觸該第三主動區域和該第五主動區域，該第七主動區域和該第五主動區域垂直；一第八主動區域接觸該第四主動區域和該第六主動區域，該第八主動區域和該第六主動區域垂直；一第一閘極線覆蓋該第一主動區域、該第二主動區域和該第四主動區域；一第二閘極線覆蓋該第四主動區域，其中該第二閘極線和該第一閘極線平行；一第三閘極線覆蓋該第一主動區域、該第二主動區域和該第三主動區域；一第四閘極線覆蓋該第三主動區域，其中該第四閘極線和該第三閘極線平行；一第一金屬導線電連接該第一閘極線和該第二閘極線，其中該第一金屬導線和該第八主動區域垂直；以及一第二金屬導線電連接該第三閘極線和該第四閘極線，其中該第二金屬導線和該第七主動區域垂直。
  2. 如請求項1所述之靜態隨機處理記憶體的結構，其中該第一主動區域、該第二主動區域、該第三主動區域、該第四主動區域在結構上彼此不相連。
  3. 如請求項1所述之靜態隨機處理記憶體的結構，另包含：一第三閘極線和一第六閘極線覆蓋該第五主動區域，其中該第三閘極線和該第六閘極線皆和該第五主動區域垂直；以及一第七閘極線和一第八閘極線覆蓋該第六主動區域，其中該第七閘極線和該第八閘極線皆和該第六主動區域垂直。
  4. 如請求項3所述之靜態隨機處理記憶體的結構，其中：一第一下拉電晶體和一第二下拉電晶體設置於該第三主動區域；一第三下拉電晶體和一第四下拉電晶體設置於該第四主動區域；一第一上拉電晶體設置於該第一主動區域；以及一第二上拉電晶體設置於該第二主動區域。
  5. 如請求項4所述之靜態隨機處理記憶體的結構，其中：一第一路過閘極電晶體和一第二路過閘極電晶體設置於該第六主動區域；以及一第三路過閘極電晶體和一第四路過閘極電晶體設置於該第五主動區域。
  6. 如請求項5所述之靜態隨機處理記憶體的結構，其中該第一上拉電晶體、該第二上拉電晶體、該第一下拉電晶體、該第二下拉電晶體、該第三下拉電晶體和該第四下拉電晶體組成二個交叉耦合反相器。
  7. 如請求項6所述之靜態隨機處理記憶體的結構，其中該第一過路閘極和該第三過路閘極作為該等交叉耦合反相器的第一端口，該第二過路閘極和該第四過路閘極作為該等交叉耦合反相器的第二端口。
  8. 如請求項1所述之靜態隨機處理記憶體的結構，其中由俯視方向觀之，部分之該第一金屬導線和該第八主動區域重疊，部分之該第二金屬導線和該第七主動區域重疊。
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