JP3433738B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体装
置、および、これを備えるメモリシステム、電子機器に
関する。

【０００２】

【背景技術】半導体記憶装置の一種であるＳＲＡＭは、
リフレッシュ動作が不要なのでシステムを簡単にできる
ことや低消費電力であるという特徴を有する。このた
め、ＳＲＡＭは、例えば、携帯電話のような電子機器の
メモリに好適に使用される。

【０００３】

【発明が解決しようとする課題】本発明の目的は、素子
形成領域を形成し易い、半導体装置を提供することにあ
る。

【０００４】本発明の他の目的は、本発明の半導体装置
を含むメモリシステムおよび電子機器を提供することに
ある。

【０００５】

【課題を解決するための手段】（半導体装置）本発明の
半導体装置は、第１負荷トランジスタと、第２負荷トラ
ンジスタと、第１駆動トランジスタと、第２駆動トラン
ジスタと、第１転送トランジスタと、第２転送トランジ
スタとを含むメモリセルを備える半導体装置であって、
第１方向に沿って伸びる第１導電型ウエル領域と、前記
第１導電型ウエル領域の上において、前記第１方向に沿
って伸びるワード線と、前記第１導電型ウエル領域にお
いて設けられた、第１素子形成領域とを有し、前記第１
素子形成領域は、第１活性領域と、第２活性領域と、第
３活性領域と、第４活性領域と、第５活性領域とを含
み、前記第３活性領域、前記第４活性領域および前記第
５活性領域は、前記第１活性領域と前記第２活性領域と
の間において設けられ、前記第１活性領域および前記第
２活性領域は、それぞれ、前記第３活性領域、前記第４
活性領域および前記第５活性領域と連続している。

【０００６】本発明においては、前記第１活性領域およ
び前記第２活性領域は、それぞれ、前記第３活性領域、
前記第４活性領域および前記第５活性領域と連続してい
る。このため、第１素子形成領域において、各活性領域
が孤立していない。その結果、第１素子形成領域を形成
するためのパターニングを容易に行うことができる。し
たがって、本発明によれば、容易に第１素子形成領域を
形成することができる。

【０００７】本発明の半導体装置は、たとえば、少なく
とも次のいずれかの態様をとることができる。

【０００８】（ａ）前記第１活性領域および前記第２活
性領域は、前記第１方向に沿って伸び、前記第３活性領
域、前記第４活性領域および前記第５活性領域は、第２
方向に沿って伸びている態様。

【０００９】（ｂ）前記第３活性領域、前記第４活性領
域および前記第５活性領域は、第１方向に順次配列され
た態様。

【００１０】（ｃ）前記第１素子形成領域において、前
記第１導電型ウエル領域のためのウエルコンタクト領域
が形成されている態様。本発明は、第１導電型ウエル領
域のためのウエルコンタクト領域を形成する際に、特に
有用である。

【００１１】（ｄ）前記第１素子形成領域は、第１メモ
リセル、第２メモリセル、第３メモリセルおよび第４メ
モリセルに属している態様。

【００１２】この態様（ｄ）の場合、前記第１活性領域
には、前記第１メモリセルにおける第１駆動トランジス
タと、前記第２メモリセルにおける第２駆動トランジス
タとが形成され、前記第２活性領域には、前記第３メモ
リセルにおける第２駆動トランジスタと、前記第４メモ
リセルにおける第１駆動トランジスタとが形成され、前
記第３活性領域には、前記第２メモリセルにおける第２
転送トランジスタと、前記第３メモリセルにおける第２
転送トランジスタとが形成され、前記第５活性領域に
は、前記第１メモリセルにおける第１転送トランジスタ
と、前記第４メモリセルにおける第１転送トランジスタ
とが形成されるようにすることができる。

【００１３】また、この態様（ｄ）の場合、前記第１素
子形成領域において、前記第１導電型ウエル領域のため
のウエルコンタクト領域が形成され、前記ウエルコンタ
クト領域は、前記第４活性領域において形成されている
ことができる。

【００１４】また、ウエルコンタクト領域が第４活性領
域に形成されている場合には、前記第４活性領域におい
て、第１メモリセルおよび第２メモリセルにおける駆動
トランジスタの第１ソースと、第３メモリセルおよび第
４メモリセルにおける駆動トランジスタの第２ソースと
が設けられ、前記ウエルコンタクト領域は、前記第１ソ
ースと、前記第２ソースとの間に設けられていることが
できる。

【００１５】前記ウエルコンタクト領域、前記第１ソー
スおよび前記第２ソースは、Ｖｓｓ配線に電気的に接続
されていることができる。この場合、ウエルコンタクト
領域がＶｓｓ配線に電気的に接続されているため、ｐウ
エルのウエル電位をＶｓｓに固定することができ、ラッ
チアップの発生を抑えることができる。

【００１６】（ｅ）前記ワード線は、前記第１素子形成
領域と交差するように形成されている態様。

【００１７】（ｆ）前記半導体装置は、前記第１負荷ト
ランジスタのゲート電極と、前記第１駆動トランジスタ
のゲート電極とを含む、第１ゲート−ゲート電極層と、
前記第２負荷トランジスタのゲート電極と、前記第２駆
動トランジスタのゲート電極とを含む、第２ゲート−ゲ
ート電極層と、前記第１負荷トランジスタのドレイン
と、前記第１駆動トランジスタのドレインとを電気的に
接続する接続層の一部を構成する、第１ドレイン−ドレ
イン配線層と、前記第２負荷トランジスタのドレイン
と、前記第２駆動トランジスタのドレインとを電気的に
接続する接続層の一部を構成する、第２ドレイン−ドレ
イン配線層と、前記第１ゲート−ゲート電極層と、前記
第２ドレイン−ドレイン配線層とを電気的に接続する接
続層の一部を構成する、第１ドレイン−ゲート配線層
と、前記第２ゲート−ゲート電極層と、前記第１ドレイ
ン−ドレイン配線層とを電気的に接続する接続層の一部
を構成する、第２ドレイン−ゲート配線層と、を含み、
前記第１ドレイン−ゲート配線層と、前記第２ドレイン
−ゲート配線層とは、それぞれ異なる層に位置している
態様。

【００１８】（メモリシステム）本発明のメモリシステ
ムは、本発明の半導体装置を含む。

【００１９】（電子機器）本発明の電子機器は、本発明
の半導体装置を含む。

【００２０】

【発明の実施の形態】以下、本発明に係る実施の形態に
ついて図面を参照しながら説明する。なお、本発明に係
る半導体装置を、ＳＲＡＭに適用した例について説明す
る。

【００２１】［１］ＳＲＡＭの等価回路 以下、ＳＲＡＭの等価回路について説明する。図１は、
本実施の形態にかかるＳＲＡＭの等価回路図である。

【００２２】本実施の形態にかかるＳＲＡＭは、６個の
ＭＯＳ電界効果トランジスタにより、一つのメモリセル
が構成されるタイプである。つまり、ｎチャネル型の駆
動トランジスタＱ３とｐチャネル型の負荷トランジスタ
Ｑ５とで、一つのＣＭＯＳインバータが構成されてい
る。また、ｎチャネル型の駆動トランジスタＱ４とｐチ
ャネル型の負荷トランジスタＱ６とで、一つのＣＭＯＳ
インバータが構成されている。この二つのＣＭＯＳイン
バータをクロスカップルすることにより、フリップフロ
ップが構成される。そして、このフリップフロップと、
ｎチャネル型の転送トランジスタＱ１、Ｑ２とにより、
一つのメモリセルが構成される。

【００２３】［２］ＳＲＡＭのメモリセルアレイの構造 以下、図２〜図１４を参照して、ＳＲＡＭのメモリセル
アレイの構造について説明する。まず、各図面を簡単に
説明する。図２〜図１１には、４つのメモリセルＭＣ１
〜ＭＣ４が示されている。なお、本実施の形態では、４
つのメモリセルで繰り返し単位を構成している場合にお
けるメモリセルアレイの例を示す。

【００２４】図２は、本実施の形態に係るＳＲＡＭのメ
モリセルアレイのフィールドを模式的に示す平面図であ
る。図３は、本実施の形態に係るＳＲＡＭのメモリセル
アレイの第１層導電層を模式的に示す平面図である。図
４は、本実施の形態に係るＳＲＡＭのメモリセルアレイ
の第２層導電層を模式的に示す平面図である。図５は、
本実施の形態に係るＳＲＡＭのメモリセルアレイの第３
層導電層を模式的に示す平面図である。図６は、本実施
の形態に係るＳＲＡＭのメモリセルアレイの第４層導電
層を模式的に示す平面図である。図７は、本実施の形態
に係るＳＲＡＭのメモリセルアレイのフィールドおよび
第１層導電層を模式的に示す平面図である。図８は、本
実施の形態に係るＳＲＡＭのメモリセルアレイのフィー
ルドおよび第２層導電層を模式的に示す平面図である。
図９は、本実施の形態に係るＳＲＡＭのメモリセルアレ
イの第１層導電層および第２層導電層を模式的に示す平
面図である。図１０は、本実施の形態に係るＳＲＡＭの
メモリセルアレイの第２層導電層および第３層導電層を
模式的に示す平面図である。図１１は、本実施の形態に
係るＳＲＡＭのメモリセルアレイの第３層導電層および
第４層導電層を模式的に示す平面図である。図１２は、
図２〜図１１のＡ−Ａ線に沿った断面を模式的に示す断
面図である。図１３は、図２〜図１１のＢ−Ｂ線に沿っ
た断面を模式的に示す断面図である。図１４は、図２〜
図１１のＣ−Ｃ線に沿った断面を模式的に示す断面図で
ある。

【００２５】ＳＲＡＭは、フィールドに形成された素子
形成領域と、第１層導電層と、第２層導電層と、第３層
導電層と、第４層導電層とを含んで構成されている。以
下、フィールドおよび第１〜第４層導電層の各構成につ
いて、具体的に説明する。

【００２６】（１）フィールド 図２を参照して、フィールドの構成について説明する。

【００２７】シリコン基板２００には、ｎウエル領域Ｗ
１０と、ｐウエル領域Ｗ２０とが形成されている。ｎウ
エル領域Ｗ１０およびｐウエル領域Ｗ２０は、それぞ
れ、Ｘ方向に沿って伸びるように形成されている。

【００２８】ｐウエル領域Ｗ２０には、複数の第１素子
形成領域４０が形成されている。複数の第１の素子形成
領域４０は、所定の間隔を置いて、Ｘ方向に順次形成さ
れている。また、各第１の素子形成領域４０は、Ｘ方向
に伸びるメモリセルの境界線Ｂ１０およびＹ方向に伸び
るメモリセルの境界線Ｂ２０のそれぞれと、交差するよ
うに形成されている。このため、各第１素子形成領域４
０は、４つのメモリセルに属するように形成されてい
る。第１素子形成領域４０は、素子分離領域（たとえば
トレンチ素子分離領域，ＬＯＣＯＳ素子分離領域）２１
０によって画定されている。

【００２９】ｎウエル領域Ｗ１０には、複数の第２素子
形成領域５０が形成されている。複数の第２素子形成領
域５０は、所定の間隔を置いて、Ｘ方向に順次形成され
ている。また、各第２の素子形成領域５０は、Ｙ方向に
伸びるメモリセルの境界線Ｂ２０と交差するように形成
されている。第２素子形成領域５０は、素子分離領域２
１０によって画定されている。

【００３０】第１および第２メモリセルＭＣ１，ＭＣ２
における第１および第２素子形成領域４０，５０と、第
３および第４メモリセルＭＣ３，ＭＣ４における第１お
よび第２素子形成領域４０，５０とは、対称関係にあ
る。

【００３１】第１および第４メモリセルＭＣ１，ＭＣ４
における第１および第２素子形成領域４０，５０と、第
２および第３メモリセルＭＣ２，ＭＣ３における第１お
よび第２素子形成領域４０，５０とは、対称関係にあ
る。

【００３２】このように、第１〜第４メモリセルＭＣ１
〜ＭＣ４によって、レイアウト上の繰り返し単位が表さ
れている。

【００３３】また、各メモリセルＭＣにおける左半分の
第１および第２素子形成領域４０，５０と、そのメモリ
セルＭＣにおける右半分の第１および第２素子形成領域
４０，５０とは、対称関係にある。

【００３４】以下、具体的に、第１素子形成領域４０お
よび第２素子形成領域５０を説明する。

【００３５】１）第１素子形成領域 第１素子形成領域４０について説明する。

【００３６】各第１素子形成領域４０は、図１５に示す
ように、Ｘ方向に沿って伸びる第１活性領域４０ａおよ
び第２活性領域４０ｂと、Ｙ方向に沿って伸びる第３活
性領域４０ｃ、第４活性領域４０ｄおよび第５活性領域
４０ｅとから構成されている。

【００３７】第３活性領域４０ｃ、第４活性領域４０ｄ
および第５活性領域４０ｅは、Ｘ方向に順次配列されて
いる。第４活性領域４０ｄは、Ｙ方向に沿って伸びるメ
モリセルの境界線Ｂ２０を跨ぐように形成されている。

【００３８】第１活性領域４０ａは、第３活性領域４０
ｃ、第４活性領域４０ｄおよび第５活性領域４０ｅの一
方の端部に連続している。また、第２活性領域４０ｂ
は、第３活性領域４０ｃ、第４活性領域４０ｄおよび第
５活性領域４０ｅの他方の端部に連続している。

【００３９】以下、中央の第１素子形成領域４２と、左
側の第１素子形成領域４４と、右側の第１素子形成領域
４６とに項を分けて、より具体的に第１素子形成領域４
０を説明する。

【００４０】中央の第１素子形成領域 まず、図２、図１４および図１５を参照して、中央の第
１素子形成領域４２を説明する。なお、図１５は、中央
の第１素子形成領域４２を拡大した平面図である。

【００４１】中央の第１素子形成領域４２は、第１メモ
リセルＭＣ１と、第２メモリセルＭＣ２と、第３メモリ
セルＭＣ３と、第４メモリセルＭＣ４とに属するように
形成されている。

【００４２】第１および第２メモリセルＭＣ１，ＭＣ２
における第１素子形成領域４２は、第３および第４メモ
リセルＭＣ３，ＭＣ４における第１素子形成領域４２
と、Ｘ方向に伸びる境界線Ｂ１０に関して、対称関係に
ある。

【００４３】また、第１および第４メモリセルＭＣ１，
ＭＣ４における第１素子形成領域４２は、第２および第
３メモリセルＭＣ２，ＭＣ３における第１素子形成領域
４２と、Ｙ方向に伸びる境界線Ｂ２０に関して、対称関
係にある。

【００４４】第１活性領域４０ａには、第１メモリセル
ＭＣ１における第１駆動トランジスタＱ３と、第２メモ
リセルＭＣ２における第２駆動トランジスタＱ４とが形
成されている。第２活性領域４０ｂには、第３メモリセ
ルＭＣ３における第２駆動トランジスタＱ４と、第４メ
モリセルＭＣ４における第１駆動トランジスタＱ３とが
形成されている。第３活性領域４０ｃには、第２メモリ
セルＭＣ２における第２転送トランジスタＱ２と、第３
メモリセルＭＣ３における第２転送トランジスタＱ２と
が形成されている。第５活性領域４０ｅには、第１メモ
リセルＭＣ１における第１転送トランジスタＱ１と、第
４メモリセルＭＣ４における第１転送トランジスタＱ１
とが形成されている。

【００４５】第１素子形成領域４２には、第１のｎ⁺型
不純物層１ａと、第２のｎ⁺型不純物層２ａと、第３の
ｎ⁺型不純物層３ａと、第４のｎ⁺型不純物層４ａと、第
５のｎ ⁺型不純物層５ａと、第６のｎ⁺型不純物層６ａ
と、第７のｎ⁺型不純物層７ａと、第８のｎ⁺型不純物層
８ａと、第１のｐ⁺型不純物層１ｂとが形成されてい
る。

【００４６】第１のｎ⁺型不純物層１ａは、第１活性領
域４０ａの一部および第４活性領域４０ｄの一部におい
て形成されている。また、第１のｎ⁺型不純物層１ａ
は、Ｙ方向に伸びる境界線Ｂ２０を跨ぐように形成され
ている。第１のｎ⁺型不純物層１ａは、第１および第２
メモリセルＭＣ１，ＭＣ２によって共用され、第１およ
び第２メモリセルＭＣ１，ＭＣ２における駆動トランジ
スタＱ３，Ｑ４のソースとして機能する。

【００４７】第２のｎ⁺型不純物層２ａは、第２活性領
域４０ｂの一部および第４活性領域４０ｄの一部におい
て形成されている。また、第２のｎ⁺型不純物層２ａ
は、Ｙ方向に伸びる境界線Ｂ２０を跨ぐように形成され
ている。第２のｎ⁺型不純物層２ａは、第３および第４
メモリセルＭＣ３，ＭＣ４によって共用され、第３およ
び第４メモリセルＭＣ３，ＭＣ４における駆動トランジ
スタＱ４，Ｑ３のソースとして機能する。

【００４８】第３のｎ⁺型不純物層３ａは、第１活性領
域４０ａの一部および第３活性領域４０ｃの一部におい
て形成されている。第３のｎ⁺型不純物層３ａは、第２
メモリセルＭＣ２における第２転送トランジスタＱ２の
ソースまたはドレイン、および第２メモリセルＭＣ２に
おける第２駆動トランジスタＱ４のドレインとして機能
する。

【００４９】第４のｎ⁺型不純物層４ａは、第２活性領
域４０ｂの一部および第３活性領域４０ｃの一部におい
て形成されている。第４のｎ⁺型不純物層４ａは、第３
メモリセルＭＣ３における第２転送トランジスタＱ２の
ソースまたはドレイン、および第３メモリセルＭＣ３に
おける第２駆動トランジスタＱ４のドレインとして機能
する。

【００５０】第５のｎ⁺型不純物層５ａは、第１活性領
域４０ａの一部および第５活性領域４０ｅの一部におい
て形成されている。第５のｎ⁺型不純物層５ａは、第１
メモリセルＭＣ１における第１転送トランジスタＱ１の
ソースまたはドレイン、および第１メモリセルＭＣ１に
おける第１駆動トランジスタＱ３のドレインとして機能
する。

【００５１】第６のｎ⁺型不純物層６ａは、第２活性領
域４０ｂの一部および第５活性領域４０ｅの一部におい
て形成されている。第６のｎ⁺型不純物層６ａは、第４
メモリセルＭＣ４における第１転送トランジスタＱ１の
ソースまたはドレイン、および第４メモリセルＭＣ４に
おける第１駆動トランジスタＱ３のドレインとして機能
する。

【００５２】第７のｎ⁺型不純物層７ａは、第３の活性
領域４０ｃの一部において形成されている。また、第７
のｎ⁺型不純物層７ａは、第３のｎ⁺型不純物層３ａと第
４のｎ⁺型不純物層４ａとの間において形成されてい
る。第７のｎ⁺型不純物層７ａは、第２および第３メモ
リセルＭＣ２，ＭＣ３によって共用され、第２および第
３メモリセルＭＣ２，ＭＣ３における転送トランジスタ
Ｑ２のソースまたはドレインとして機能する。

【００５３】第８のｎ⁺型不純物層８ａは、第５の活性
領域４０ｅの一部において形成されている。また、第８
のｎ⁺型不純物層８ａは、第５のｎ⁺型不純物層５ａと第
６のｎ⁺型不純物層６ａとの間において形成されてい
る。第８のｎ⁺型不純物層８ａは、第１および第４メモ
リセルＭＣ１，ＭＣ４によって共用され、第１および第
４メモリセルＭＣ１，ＭＣ４における転送トランジスタ
Ｑ１のソースまたはドレインとして機能する。

【００５４】第１のｐ⁺型不純物層１ｂは、第４の活性
領域４０ｄの一部において形成されている。第１のｐ⁺
型不純物層１ｂは、第１のｎ⁺型不純物層１ａと第２の
ｎ⁺型不純物層２ａとの間において形成されている。第
１のｐ⁺型不純物層１ａは、第１〜第４メモリセルＭＣ
１〜ＭＣ４に属するように形成されている。第１のｐ⁺
型不純物層１ｂは、ｐウエルのウエルコンタクト領域と
して機能する。

【００５５】左側の第１素子形成領域 以下、図２を参照して、左側の第１素子形成領域４４を
説明する。

【００５６】左側の第１素子形成領域４４のうち、第２
および第３メモリセルＭＣ２，ＭＣ３における部分は、
中央の第１素子形成領域４２のうち、第１および第４メ
モリセルＭＣ１，ＭＣ４における部分に、レイアウトお
よび機能の面で対応している。このため、同一の機能を
有する部分には同一の符号を付し、その部分の説明を省
略する。

【００５７】右側の第１素子形成領域 以下、図２を参照して、右側の第１素子形成領域４６を
説明する。

【００５８】右側の第１素子形成領域４６のうち、第１
および第４メモリセルＭＣ１，ＭＣ４における部分は、
中央の第１素子形成領域４２のうち、第２および第３メ
モリセルＭＣ２，ＭＣ３における部分に、レイアウトお
よび機能の面で対応している。このため、同一の機能を
有する部分には同一の符号を付し、その部分の説明を省
略する。

【００５９】２）第２素子形成領域 以下、図２を参照して、第２素子形成領域を説明する。

【００６０】各第２素子形成領域５０は、Ｘ方向に沿っ
て伸びる第６活性領域５０ａと、Ｙ方向に沿って伸びる
第７活性領域５０ｂとを有する。第６活性領域５０ａ
は、第７活性領域５０ｂの端部に連続するように形成さ
れている。

【００６１】第１および第２メモリセルＭＣ１，ＭＣ２
における第２素子形成領域５０（５１，５２，５３）
と、第３および第４メモリセルＭＣ３，ＭＣ４における
第２素子形成領域５０（５４，５５，５６）とに項を分
けて、第２素子形成領域５０を具体的に説明する。

【００６２】第１および第２メモリセルにおける第２
素子形成領域 第１および第２メモリセルＭＣ１，ＭＣ２における第２
素子形成領域５０について説明する。なお、第１および
第２メモリセルＭＣ１，ＭＣ２における第２素子形成領
域５０を、中央の第２素子形成領域５１と、左側の第２
素子形成領域５２と、右側の第２素子形成領域５３とに
項を分けて、説明する。

【００６３】（ａ）中央の第２素子形成領域 中央の第２素子形成領域５１は、第１メモリセルＭＣ１
と、第２メモリセルＭＣ２とに属するように形成されて
いる。

【００６４】第６活性領域５０ａには、第１メモリセル
ＭＣ１における第１負荷トランジスタＱ５と、第２メモ
リセルＭＣ２における第２負荷トランジスタＱ６とが形
成されている。

【００６５】第２素子形成領域５１には、第２のｐ⁺型
不純物層２ｂと、第３のｐ⁺型不純物層３ｂと、第４の
ｐ⁺型不純物層４ｂとが形成されている。

【００６６】第２のｐ⁺型不純物層２ｂは、第６活性領
域５０ａの一部と、第７活性領域５０ｂとにおいて形成
されている。第２のｐ⁺型不純物層２ｂは、第１および
第２メモリセルＭＣ１，ＭＣ２によって共用され、第１
および第２メモリセルＭＣ１，ＭＣ２における負荷トラ
ンジスタＱ５，Ｑ６のソースとして機能する。

【００６７】第３のｐ⁺型不純物層３ｂは、第２メモリ
セルＭＣ２における第６活性領域５０ａにおいて形成さ
れている。第３のｐ⁺型不純物層３ｂは、第２メモリセ
ルＭＣ２における第２負荷トランジスタＱ６のドレイン
として機能する。

【００６８】第４のｐ⁺型不純物層４ｂは、第１メモリ
セルＭＣ１における第６活性領域５０ａにおいて形成さ
れている。第４のｐ⁺型不純物層４ｂは、第１メモリセ
ルＭＣ１における第１負荷トランジスタＱ５のドレイン
として機能する。

【００６９】（ｂ）左側の第２素子形成領域 次に、第１および第２メモリセルＭＣ１，ＭＣ２におけ
る左側の第２素子形成領域５２を説明する。

【００７０】第２メモリセルＭＣ２における左側の第２
素子形成領域５２は、第１メモリセルＭＣ１における中
央の第２素子形成領域５１に、レイアウトおよび機能の
面で対応している。このため、同一の機能を有する部分
には同一の符号を付し、その部分の詳細な説明を省略す
る。

【００７１】（ｃ）右側の第２素子形成領域 次に、第１および第２メモリセルＭＣ１，ＭＣ２におけ
る右側の第２素子形成領域５３を説明する。

【００７２】第１メモリセルＭＣ１における右側の第２
素子形成領域５３は、第２メモリセルＭＣ２における中
央の第２素子形成領域５１に、レイアウトおよび機能の
面で対応している。このため、同一の機能を有する部分
には同一の符号を付し、その部分の詳細な説明を省略す
る。

【００７３】第３および第４メモリセルにおける第２
素子形成領域 第３および第４メモリセルＭＣ３，ＭＣ４における第２
素子形成領域５０について説明する。

【００７４】第３および第４メモリセルＭＣ３，ＭＣ４
における第２素子形成領域５０（５４，５５，５６）
は、第１および第２メモリセルＭＣ１，ＭＣ２における
第２素子形成領域５０と、レイアウトおよび機能の面で
対応している。具体的には、第３および第４メモリセル
ＭＣ３，ＭＣ４における中央の第２素子形成領域５４
は、第１および第２メモリセルＭＣ１，ＭＣ２における
中央の第２素子形成領域５１と、レイアウトおよび機能
の面で対応している。また、第３および第４メモリセル
ＭＣ３，ＭＣ４における左側の第２素子形成領域５５
は、第１および第２メモリセルＭＣ１，ＭＣ２における
左側の第２素子形成領域５２と、レイアウトおよび機能
の面で対応している。また、第３および第４メモリセル
ＭＣ３，ＭＣ４における右側の第２素子形成領域５６
は、第１および第２メモリセルＭＣ１，ＭＣ２における
右側の第２素子形成領域５３と、レイアウトおよび機能
の面で対応している。このため、同一の機能を有する部
分には同一の符号を付し、その部分の詳細な説明を省略
する。

【００７５】（２）第１層導電層 以下、図３および図７を参照しながら、第１層導電層に
ついて説明する。

【００７６】第１層導電層は、シリコン基板の上に形成
され、第１ゲート−ゲート電極層６０と、第２ゲート−
ゲート電極層６２と、第１ゲート−ドレイン配線層７０
と、副ワード線（第１および第２副ワード線６４，６
６）と、を有する。

【００７７】第１ゲート−ゲート電極層６０、第２ゲー
ト−ゲート電極層６２および第１ゲート−ドレイン接続
層７０は、各メモリセルＭＣ１〜４ごとに形成されてい
る。第１ゲート−ゲート電極層６０および第２ゲート−
ゲート電極層６２は、Ｙ方向に沿って伸びるように形成
されている。第１ゲート−ドレイン配線層７０は、Ｘ方
向に沿って伸びるように形成されている。

【００７８】第１および第２副ワード線６４，６６は、
Ｘ方向に沿って伸びるように形成されている。第１副ワ
ード線６４は、第１メモリセルＭＣ１および第２メモリ
セルＭＣ２と交差するように設けられている。第２副ワ
ード線６６は、第３メモリセルＭＣ３および第４メモリ
セルＭＣ４と交差するように設けられている。

【００７９】以下、第１層導電層の各構成要素につい
て、具体的に説明する。

【００８０】１）副ワード線 以下、副ワード線について具体的に説明する。

【００８１】図７に示すように、第１副ワード線６４お
よび第２副ワード線６６は、それぞれ、第１素子形成領
域４０と交差するように形成されている。第１副ワード
線６４は、第１および第２メモリセルＭＣ１，ＭＣ２に
おける転送トランジスタＱ１，Ｑ２のゲート電極として
機能する。第２副ワード線６６は、第３および第４メモ
リセルＭＣ３，ＭＣ４における転送トランジスタＱ１，
Ｑ２のゲート電極として機能する。

【００８２】第１副ワード線６４と、第１素子形成領域
４０において形成された不純物層との位置関係を、図７
を参照して説明する。

【００８３】第１副ワード線６４は、第３のｎ⁺型不純
物層３ａと第７のｎ⁺型不純物層７ａとの間、第１のｎ⁺
型不純物層１ａと第１のｐ⁺型不純物層１ｂとの間、第
５のｎ ⁺型不純物層５ａと第８のｎ⁺型不純物層８ａとの
間を通るように形成されている。

【００８４】第２副ワード線６６は、第４のｎ⁺型不純
物層４ａと第７のｎ⁺型不純物層７ａとの間、第２のｎ⁺
型不純物層２ａと第１のｐ⁺型不純物層１ｂとの間、第
６のｎ ⁺型不純物層６ａと第８のｎ⁺型不純物層８ａとの
間を通るように形成されている。

【００８５】２）ゲート−ゲート電極層 以下、ゲート−ゲート電極層６０，６２を説明する。

【００８６】図７に示すように、各メモリセルＭＣ１〜
ＭＣ４には、第１ゲート−ゲート電極層６０および第２
ゲート−ゲート電極層６２が形成されている。

【００８７】第１ゲート−ゲート電極層６０は、負荷ト
ランジスタＱ５および駆動トランジスタＱ３のゲート電
極として機能する。第２ゲート−ゲート電極層６２は、
負荷トランジスタＱ６および駆動トランジスタＱ４のゲ
ート電極として機能する。

【００８８】各メモリセルＭＣ１〜ＭＣ４において、第
１ゲート−ゲート電極層６０は、第１素子形成領域４０
および第２素子形成領域５０と交差するように形成され
ている。具体的には、第１ゲート−ゲート電極層６０
は、第１負荷トランジスタＱ５のソース（第２のｐ⁺型
不純物層２ｂ）と、第１負荷トランジスタＱ５のドレイ
ン（第４のｐ⁺型不純物層４ｂ）との間を通るように形
成されている。また、第１ゲート−ゲート電極層６０
は、第１駆動トランジスタＱ３のソース（第１のｎ ⁺型
不純物層１ａ）と、第１駆動トランジスタＱ３のドレイ
ン（第５のｎ⁺型不純物層５ａ）との間を通るように形
成されている。

【００８９】各メモリセルＭＣ１〜ＭＣ４において、第
２ゲート−ゲート電極層６２は、第１素子形成領域４０
および第２素子形成領域５０と交差するように形成され
ている。具体的には、第２ゲート−ゲート電極層６２
は、第２負荷トランジスタＱ６のソース（第２のｐ⁺型
不純物層２ｂ）と、第２負荷トランジスタＱ６のドレイ
ン（第３のｐ⁺型不純物層３ｂ）との間を通るように形
成されている。また、第２ゲート−ゲート電極層６２
は、第２駆動トランジスタＱ４のソース（第１のｎ ⁺型
不純物層１ａ）と、第２駆動トランジスタＱ４のドレイ
ン（第３のｎ⁺型不純物層３ａ）との間を通るように形
成されている。

【００９０】３）第１ゲート−ドレイン配線層 各メモリセルＭＣ１〜ＭＣ４において、第１ゲート−ド
レイン配線層７０は、図７に示すように、第１ゲート−
ゲート電極層６０の側部から、第２ゲート−ゲート電極
層６２に向かってＸ方向に沿って伸びるように形成され
ている。また、第１ゲート−ドレイン配線層７０は、第
１の素子形成領域４０と第２の素子形成領域５０との間
において形成されている。

【００９１】４）第１層導電層等の断面構造 以下、図１２〜図１４を参照しながら、第１層導電層の
断面構造を説明する。

【００９２】第１層導電層は、たとえば、ポリシリコン
層およびシリサイド層が順次積層されて構成されること
ができる。

【００９３】また、第１層導電層の上には、層間絶縁層
１３０が形成されている。層間絶縁層１３０は、必要に
応じて、化学的機械的研磨法により、平坦化処理がなさ
れて構成されることができる。

【００９４】（３）第２層導電層 以下、図４、図８、図９、図１２〜図１４を参照しなが
ら、第２層導電層について説明する。

【００９５】第２層導電層は、図４に示すように、第１
ドレイン−ドレイン配線層８０と、第２ドレイン−ドレ
イン配線層８２と、第２ドレイン−ゲート配線層の下部
層７２ａと、第１ＢＬコンタクトパッド層１１０ａと、
第１／ＢＬコンタクトパッド層１１２ａと、第１Ｖｓｓ
コンタクトパッド層１１４ａと、Ｖｄｄコンタクトパッ
ド層１１６とを有する。第２層導電層は、層間絶縁層１
３０の上において形成されている（図１２〜図１４参
照）。

【００９６】第１ドレイン−ドレイン配線層８０と、第
２ドレイン−ドレイン配線層８２と、第２ドレイン−ゲ
ート配線層の下部層７２ａと、第１ＢＬコンタクトパッ
ド層１１０ａと、第１／ＢＬコンタクトパッド層１１２
ａと、第１Ｖｓｓコンタクトパッド層１１４ａと、Ｖｄ
ｄコンタクトパッド層１１６とは、Ｙ方向に沿って伸び
るように形成されている。

【００９７】第１ドレイン−ドレイン配線層８０と、第
２ドレイン−ドレイン配線層８２と、第２ドレイン−ゲ
ート配線層の下部層７２ａとは、各メモリセルＭＣ１〜
ＭＣ４ごとに形成されている。各メモリセルＭＣ１〜Ｍ
Ｃ４において、第１ドレイン−ドレイン配線層８０と、
第２ドレイン−ドレイン配線層８２と、第２ドレイン−
ゲート配線層の下部層７２ａとは、Ｘ方向に順次配列さ
れて形成されている。

【００９８】以下、第２層導電層の各構成要素につい
て、具体的に説明する。

【００９９】１）第１ドレイン−ドレイン配線層 第１ドレイン−ドレイン配線層８０は、図８に示すよう
に、第１負荷トランジスタＱ５のドレイン（第４のｐ⁺
型不純物層４ｂ）の上方から、第１駆動トランジスタＱ
３のドレイン（第５のｎ⁺型不純物層５ａ）の上方まで
伸びるように形成されている。第１ドレイン−ドレイン
配線層８０は、一方の端部において、コンタクト部１２
０を介して、第１負荷トランジスタＱ５のドレイン（第
４のｐ⁺型不純物層４ｂ）と電気的に接続されている。
以下、不純物層と、第２層導電層とを電気的に接続する
コンタクト部１２０を、「フィールド・第２層−コンタ
クト部」という。第１ドレイン−ドレイン配線層８０
は、他方の端部において、フィールド・第２層−コンタ
クト部１２０を介して、第１駆動トランジスタＱ３のド
レイン（第５のｎ⁺型不純物層５ａ）と電気的に接続さ
れている。

【０１００】２）第２ドレイン−ドレイン配線層 第２ドレイン−ドレイン配線層８２は、図８に示すよう
に、第２負荷トランジスタＱ６のドレイン（第３のｐ⁺
型不純物層３ｂ）の上方から、第２駆動トランジスタＱ
４のドレイン（第３のｎ⁺型不純物層３ａ）の上方まで
伸びるように形成されている。

【０１０１】第２ドレイン−ドレイン配線層８２は、一
方の端部において、フィールド・第２層−コンタクト部
１２０を介して、第２負荷トランジスタＱ６のドレイン
（第３のｐ⁺型不純物層３ｂ）と電気的に接続されてい
る。第２ドレイン−ドレイン配線層８２は、他方の端部
において、フィールド・第２層−コンタクト部１２０を
介して、第２駆動トランジスタＱ４のドレイン（第３の
ｎ⁺型不純物層３ａ）と電気的に接続されている。

【０１０２】各メモリセルＭＣ１〜ＭＣ４において、第
２ドレイン−ドレイン配線層８２は、図９に示すよう
に、平面的にみて、第１層導電層の第１ドレイン−ゲー
ト配線層７０と重なる部分を有する。第２ドレイン−ド
レイン配線層８２は、コンタクト部１２２を介して、第
１ドレイン−ゲート配線層７０と電気的に接続されてい
る。以下、第１層導電層と第２層導電層とを電気的に接
続するためのコンタクト部１２２を「第１層・第２層−
コンタクト部」という。これにより、第１層導電層の第
１ゲート−ゲート電極層６０と、第２ドレイン−ドレイ
ン配線層８２とは、第１ゲート−ドレイン配線層７０お
よび第１層・第２層−コンタクト部１２２を介して電気
的に接続される。

【０１０３】３）第２ドレイン−ゲート配線層の下部層 各メモリセルＭＣ１〜ＭＣ４において、第２ドレイン−
ゲート配線層の下部層７２ａは、図９に示すように、平
面的にみて、第２ゲート−ゲート電極層６２と重なる部
分を有する。第２ドレイン−ゲート配線層の下部層７２
ａは、第１層・第２層−コンタクト部１２２を介して、
第２ゲート−ゲート電極層６２と電気的に接続されてい
る。

【０１０４】４）第１Ｖｓｓコンタクトパッド層 第１Ｖｓｓコンタクトパッド層１１４ａは、図８および
図１４に示すように、第１素子形成領域４０の第４活性
領域４０ｄの上方において形成されている。第１Ｖｓｓ
コンタクトパッド層１１４ａは、４つのメモリセルに属
するように形成されている。第１Ｖｓｓコンタクトパッ
ド層１１４ａは、フィールド・第２層−コンタクト部１
２０を介して、第１のｎ⁺型不純物層１ａ、第１のｐ⁺型
不純物層１ｂおよび第２のｎ⁺型不純物層２ａのそれぞ
れと電気的に接続されている。

【０１０５】５）第１ＢＬコンタクトパッド層 第１ＢＬコンタクトパッド層１１０ａは、図８に示すよ
うに、第１素子形成領域４０の第５活性領域４０ｅの上
方において形成されている。また、第１ＢＬコンタクト
パッド層１１０ａは、Ｘ方向に伸びる境界線Ｂ１０を跨
ぐように形成されている。すなわち、第１ＢＬコンタク
トパッド層１１０ａは、Ｙ方向で隣り合う２つのメモリ
セルによって共用されている。第１ＢＬコンタクトパッ
ド層１１０ａは、フィールド・第２層−コンタクト部１
２０を介して、第１転送トランジスタＱ１のソースまた
はドレイン（第８のｎ⁺型不純物層８ａ）と、電気的に
接続されている。

【０１０６】６）第１／ＢＬコンタクトパッド層 第１／ＢＬコンタクトパッド層１１２ａは、図８に示す
ように、第３活性領域４０ｃの上方において形成されて
いる。第１／ＢＬコンタクトパッド層１１２ａは、Ｘ方
向に伸びる境界線Ｂ１０を跨ぐように形成されている。
すなわち、第１／ＢＬコンタクトパッド層１１２ａは、
Ｙ方向で隣り合う２つのメモリセルによって共用されて
いる。第１／ＢＬコンタクトパッド層１１２ａは、フィ
ールド・第２層−コンタクト部１２０を介して、第２転
送トランジスタＱ２のソースまたはドレイン（第７のｎ
⁺型不純物層７ａ）と電気的に接続されている。

【０１０７】７）Ｖｄｄコンタクトパッド層 Ｖｄｄコンタクトパッド層１１６は、図８に示すよう
に、第２素子形成領域５０の第７活性領域５０ｂの上方
において形成されている。Ｖｄｄコンタクトパッド層１
１６は、Ｙ方向に伸びる境界線Ｂ２０を跨ぐように形成
されている。すなわち、Ｖｄｄコンタクトパッド層１１
６は、Ｘ方向で隣り合うメモリセルによって共用されて
いる。Ｖｄｄコンタクトパッド層１１６は、フィールド
・第２層−コンタクト部１２０を介して、負荷トランジ
スタＱ５，Ｑ６のソース（第２のｐ ⁺型不純物層２ｂ）
と電気的に接続されている。

【０１０８】８）第２層導電層等の断面構造 次に、第２層導電層の断面構造について、図１２〜図１
４を用いて説明する。第２層導電層は、例えば、高融点
金属の窒化物層のみからなることができる。第２層導電
層の厚さは、たとえば１００〜２００ｎｍ、好ましくは
１４０〜１６０ｎｍである。高融点金属の窒化物層は、
例えば、窒化チタンからなることができる。第２層導電
層が高融点金属の窒化物層からなることにより、第２層
導電層の厚さを小さくすることができ、微細加工がし易
い。したがって、セル面積の低減を図ることができる。

【０１０９】また、第２層導電層は、次のいずれかの態
様であってもよい。１）高融点金属からなる金属層上
に、高融点金属の窒化物層を形成した構造を有していて
もよい。この場合、高融点金属からなる金属層は、下敷
きとなり、例えば、チタン層からなることができる。高
融点金属の窒化物層の材料としては、窒化チタンを挙げ
ることができる。２）第２層導電層の構成は、高融点金
属の金属層のみから構成されてもよい。

【０１１０】次に、フィールド・第２層−コンタクト部
１２０の断面構造について、図１２〜図１４を用いて説
明する。フィールド・第２層−コンタクト部１２０は、
層間絶縁層１３０に形成されたスルーホール１３０ａを
充填するように形成されている。フィールド・第２層−
コンタクト部１２０は、バリア層１２０ａと、バリア層
１２０ａの上に形成されたプラグ１２０ｂとを含む。プ
ラグ１２０ｂの材料としては、チタン、タングステンを
挙げることができる。バリア層１２０ａとしては、高融
点金属からなる金属層と、その金属層の上に形成された
高融点金属の窒化物層とからなることが好ましい。高融
点金属からなる金属層の材質としては、たとえばチタン
を挙げることができる。高融点金属の窒化物層の材質と
しては、たとえば窒化チタンを挙げることができる。

【０１１１】次に、第１層・第２層−コンタクト部１２
２の断面構造について、図１２および図１３を用いて説
明する。第１層・第２層−コンタクト部１２２は、層間
絶縁層１３０に形成されたスルーホール１３０ｂを充填
するように形成されている。第１層・第２層−コンタク
ト部１２２は、フィールド・第２層−コンタクト部１２
０において述べた構成と同様の構成をとることができ
る。

【０１１２】第２層導電層の上には、層間絶縁層１３２
が形成されている。層間絶縁層１３２は、たとえば化学
的機械的研磨法により、平坦化処理がなされて構成され
ることができる。

【０１１３】（４）第３層導電層 以下、図５、図１０および図１２〜図１４を参照して、
第３層導電層について説明する。

【０１１４】第３層導電層は、図５に示すように、第２
ゲート−ドレイン配線層の上層部７２ｂと、主ワード線
９０と、Ｖｄｄ線９２と、第２ＢＬコンタクトパッド層
１１０ｂと、第２／ＢＬコンタクトパッド層１１２ｂ
と、第２Ｖｓｓコンタクトパッド層１１４ｂとを有す
る。第３層導電層は、層間絶縁層１３２の上において形
成されている（図１２〜図１４参照）。

【０１１５】第２ゲート−ドレイン配線層の上層部７２
ｂと、主ワード線９０と、Ｖｄｄ配線９２とは、Ｘ方向
に沿って伸びるように形成されている。第２ＢＬコンタ
クトパッド層１１０ｂと、第２／ＢＬコンタクトパッド
層１１２ｂと、第２Ｖｓｓコンタクトパッド層１１４ｂ
とは、Ｙ方向に沿って伸びるように形成されている。

【０１１６】以下、第３層導電層の各構成要素につい
て、具体的に説明する。

【０１１７】１）第２ゲート−ドレイン配線層の上層部 第２ゲート−ドレイン配線層の上層部７２ｂは、図５に
示すように、各メモリセルにおいて形成されている。第
２ゲート−ドレイン配線層の上層部７２ｂは、図１０に
示すように、第２層導電層の第２ドレイン−ドレイン配
線層８２と交差するように形成されている。具体的に
は、第２ゲート−ドレイン配線層の上層部７２ｂは、第
１ドレイン−ドレイン配線層８０の端部の上方から、第
２ゲート−ドレイン配線層の下層部７２ａの端部の上方
まで形成されている。

【０１１８】第２ゲート−ドレイン配線層の上層部７２
ｂの一方の端部は、コンタクト部１２４を介して、第１
ドレイン−ドレイン配線層８０の端部と電気的に接続さ
れている。以下、第２層導電層と第３層導電層とを電気
的に接続するためのコンタクト部１２４を「第２層・第
３層−コンタクト部」という。また、第２ゲート−ドレ
イン配線層の上層部７２ｂの他方の端部は、第２層・第
３層−コンタクト部１２４を介して、第２ゲート−ドレ
イン配線層の下層部７２ａの端部と電気的に接続されて
いる。

【０１１９】これにより、図１に示すように、第２層導
電層の第１ドレイン−ドレイン配線層８０と、第１層導
電層の第２ゲート−ゲート電極層６２とは、第２層・第
３層−コンタクト部１２４、第２ゲート−ドレイン配線
層の上層部７２ｂ、第２層・第３層−コンタクト部１２
４、第２ゲート−ドレイン配線層の下層部７２ａ、およ
び、第１層・第２層−コンタクト部１２２を介して、電
気的に接続されている。

【０１２０】２）Ｖｄｄ配線 Ｖｄｄ配線９２は、図１０に示すように、Ｖｄｄコンタ
クトパッド層１１６の上方を通るように形成されてい
る。Ｖｄｄ配線９２は、Ｙ方向で隣り合う２つのメモリ
セルによって共用されている。Ｖｄｄ配線９２は、第２
層・第３層−コンタクト部１２４を介して、Ｖｄｄコン
タクトパッド層１１６と電気的に接続されている。

【０１２１】３）第２ＢＬコンタクトパッド層 第２ＢＬコンタクトパッド層１１０ｂは、図１０に示す
ように、第１ＢＬコンタクトパッド層１１０ａの上方に
位置している。第２ＢＬコンタクトパッド層１１０ｂ
は、第２層・第３層−コンタクト部１２４を介して、第
１ＢＬコンタクトパッド層１１０ａと電気的に接続され
ている。

【０１２２】４）第２／ＢＬコンタクトパッド層 第２／ＢＬコンタクトパッド層１１２ｂは、図１０に示
すように、第１／ＢＬコンタクトパッド層１１２ａの上
方に位置している。第２／ＢＬコンタクトパッド層１１
２ｂは、第２層・第３層−コンタクト部１２４を介し
て、第１／ＢＬコンタクトパッド層１１２ａと電気的に
接続されている。

【０１２３】５）第２Ｖｓｓコンタクトパッド層 第２Ｖｓｓコンタクトパッド層１１４ｂは、図１０に示
すように、第１Ｖｓｓコンタクトパッド層１１４ａの上
方に位置している。第２Ｖｓｓコンタクトパッド層１１
４ｂは、第２層・第３層−コンタクト部１２４を介し
て、第１Ｖｓｓコンタクトパッド層１１４ａと電気的に
接続されている。

【０１２４】６）第３層導電層等の断面構造 次に、第３層導電層の断面構造について、図１２〜図１
４を用いて説明する。

【０１２５】第３層導電層は、たとえば、下から順に、
高融点金属の窒化物層、金属層、高融点金属の窒化物層
が積層された構造を有する。高融点金属の窒化物層の材
質としては、たとえば窒化チタンを挙げることができ
る。金属層の材質としては、たとえば、アルミニウム、
銅、またはこれらの合金を挙げることができる。

【０１２６】次に、第２層・第３層−コンタクト部１２
４の断面構造について、図１２〜図１４を用いて説明す
る。第２層・第３層−コンタクト部１２４は、層間絶縁
層１３２に形成されたスルーホール１３２ａを充填する
ように形成されている。第２層・第３層−コンタクト部
１２４は、フィールド・第２層−コンタクト部１２０に
おいて述べた構成と同様の構成をとることができる。

【０１２７】第３層導電層を覆うように、層間絶縁層１
３４が形成されている。層間絶縁層１３４は、たとえば
化学的機械的研磨法により、平坦化処理がなされて構成
されることができる。

【０１２８】（５）第４層導電層 以下、図６、図１１〜図１４を参照して、第４層導電層
について説明する。

【０１２９】第４層導電層は、図６に示すように、ビッ
ト線１００と、／ビット線１０２と、Ｖｓｓ配線１０４
とを有する。第４層導電層は、層間絶縁層１３４の上に
おいて形成されている（図１２〜図１４参照）。ビット
線１００、／ビット線１０２およびＶｓｓ配線１０４
は、Ｙ方向に沿って伸びるように形成されている。

【０１３０】以下、第４層導電層の各構成要素につい
て、具体的に説明する。

【０１３１】１）ビット線 ビット線１００は、図１１に示すように、第２ＢＬコン
タクトパッド層１１０ｂの上方を通るように形成されて
いる。ビット線１００は、コンタクト部１２６を介し
て、第２ＢＬコンタクトパッド層１１０ｂと電気的に接
続されている。以下、第３層導電層と第４層導電層とを
電気的に接続するためのコンタクト部１２６を「第３層
・第４層−コンタクト部」という。

【０１３２】２）／ビット線 ／ビット線１０２は、第２／ＢＬコンタクトパッド層１
１２ｂの上方を通るように形成されている。／ビット線
１０２は、第３層・第４層−コンタクト部１２６を介し
て、第２／ＢＬコンタクトパッド層１１２ｂと電気的に
接続されている。

【０１３３】３）Ｖｓｓ配線 Ｖｓｓ配線１０４は、第２Ｖｓｓコンタクトパッド層１
１４ｂの上方を通るように形成されている。Ｖｓｓ配線
１０４は、Ｘ方向で隣り合う２つのメモリセルによって
共用されている。Ｖｓｓ配線１０４は、第３層・第４層
−コンタクト部１２６を介して、第２Ｖｓｓコンタクト
パッド層１１４ｂと電気的に接続されている。

【０１３４】４）第４層導電層等の断面構造 第４層導電層の断面構造は、第３層導電層で述べた構成
と同様の構成をとることができる。

【０１３５】第３層・第４層−コンタクト部１２６は、
図１２〜図１４に示すように、層間絶縁層１３４に形成
されたスルーホール１３４ａを充填するように形成され
ている。第３層・第４層−コンタクト部１２６は、フィ
ールド・第２層−コンタクト部１２０において述べた構
成と同様の構成をとることができる。

【０１３６】図１２〜図１４において図示していない
が、第４層導電層の上に、パシベーション層が形成され
ることができる。

【０１３７】［３］作用効果 以下、本実施の形態の半導体装置の作用効果を説明す
る。

【０１３８】（１）図１８に示すように、駆動トランジ
スタＱ３，４および転送トランジスタＱ１，Ｑ２のため
の素子形成領域３４０と、ｐウエルコンタクト領域のた
めの素子形成領域３５０と、を分離して形成することが
考えられる。すなわち、ｐウエルコンタクト領域のため
の素子形成領域３５０を孤立して形成することが考えら
れる。しかし、ｐウエルコンタクト領域のための素子形
成領域３５０を孤立して形成した場合、近接効果によ
り、ｐウエルコンタクト領域のための素子形成領域３５
０の形成の際のパターニングが難しい。具体的には、ｐ
ウエルコンタクト領域のための素子形成領域３５０は、
平面形状に関して丸みを帯びてしまう。したがって、ｐ
ウエルコンタクト領域のための素子形成領域３５０を孤
立して形成した場合、ｐウエルコンタクト領域のための
素子形成領域３５０を所望の形状に形成することが難し
い。その結果、ｐウエルにおける素子形成領域を形成す
るのが難しい。

【０１３９】しかし、本実施の形態によれば、ｐウエル
コンタクト領域は第４活性領域４０ｄに形成されてい
る。また、第４活性領域４０ｄは、第１活性領域４０ａ
および第２活性領域４０ｂと連続している。すなわち、
ｐウエルコンタクト領域のための素子形成領域が孤立し
ていない。したがって、本実施の形態によれば、ｐウエ
ルにおける第１素子形成領域４０のパターニングが容易
となり、第１素子形成領域４０を所望の形状に形成する
ことが容易となる。

【０１４０】（２）本実施の形態においては、ｐウエル
コンタクト領域として機能するｐ⁺型不純物層１ｂは、
図１４に示すように、フィールド・第１層−コンタクト
導電部１２０、第１Ｖｓｓコンタクトパッド層１１４
ａ、第２層・第３層−コンタクト導電部１２４、第２Ｖ
ｓｓコンタクトパッド層１１４ｂおよび第３層・第４層
−コンタクト導電部１２６を介して、Ｖｓｓ線１０４と
電気的に接続されている。これにより、ｐウエル領域Ｗ
２０のウエル電位をＶｓｓに固定することができる。そ
の結果、ラッチアップが生じるのを抑えることができ
る。

【０１４１】（３）また、本実施の形態においては、各
メモリセルにおいて、ｐウエルコンタクト領域（第１の
ｐ⁺型不純物層１ｂ）が形成されている。このため、所
定数のビット単位ごとに、ラッチアップを抑えるための
ｐウエル電位供給領域を形成する必要がない。その結
果、メモリチップの面積の低減を図ることができる。

【０１４２】（４）第１ドレイン−ゲート配線層と、第
２ドレイン−ゲート配線層とを、同一の導電層に位置し
て形成することが考えられる。この場合、第１および第
２ドレイン−ゲート配線層が形成された導電層のパター
ン密度の大きさから、セル面積を小さくするのが難し
い。

【０１４３】しかし、本実施の形態においては、第１ド
レイン−ゲート配線層７０は、第１層導電層に位置して
いる。また、第２ドレイン−ゲート配線層は、第２ドレ
イン−ゲート配線層の下層部７２ａと、第２ドレイン−
ゲート配線層の上層部７２ｂとに分けられて構成されて
いる。第２ドレイン−ゲート配線層の下層部７２ａは第
２層導電層に位置し、第２ドレイン−ゲート配線層の上
層部７２ｂは第３層導電層に位置している。このため、
第１ドレイン−ゲート配線層と、第２ドレイン−ゲート
配線層とは、それぞれ異なる層に形成されている。した
がって、第１ドレイン−ゲート配線層と、第２ドレイン
−ゲート配線層とが同じ層に形成されていないため、配
線層のパターン密度を小さくすることができる。その結
果、本実施の形態に係るメモリセルによれば、セル面積
を小さくすることができる。

【０１４４】［４］ＳＲＡＭの電子機器への応用例 本実施の形態にかかるＳＲＡＭは、例えば、携帯機器の
ような電子機器に応用することができる。図１６は、携
帯電話機のシステムの一部のブロック図である。ＣＰＵ
５４０、ＳＲＡＭ５５０、ＤＲＡＭ５６０はバスライン
により、相互に接続されている。さらに、ＣＰＵ５４０
は、バスラインにより、キーボード５１０およびＬＣＤ
ドライバ５２０と接続されている。ＬＣＤドライバ５２
０は、バスラインにより、液晶表示部５３０と接続され
ている。ＣＰＵ５４０、ＳＲＡＭ５５０およびＤＲＡＭ
５６０でメモリシステムを構成している。

【０１４５】図１７は、図１６に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【０１４６】［５］変形例 上記の第１素子形成領域は、上述したＳＲＡＭに限定さ
れず、ｐウエルが伸びる方向と副ワード線が伸びる方向
とが同一であるＳＲＡＭに適用することができる。

【０１４７】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。

【図面の簡単な説明】

【図１】実施の形態にかかるＳＲＡＭの等価回路図であ
る。

【図２】実施の形態に係るＳＲＡＭのメモリセルアレイ
のフィールドを模式的に示す平面図である。

【図３】実施の形態に係るＳＲＡＭのメモリセルアレイ
の第１層導電層を模式的に示す平面図である。

【図４】実施の形態に係るＳＲＡＭのメモリセルアレイ
の第２層導電層を模式的に示す平面図である。

【図５】実施の形態に係るＳＲＡＭのメモリセルアレイ
の第３層導電層を模式的に示す平面図である。

【図６】実施の形態に係るＳＲＡＭのメモリセルアレイ
の第４層導電層を模式的に示す平面図である。

【図７】実施の形態に係るＳＲＡＭのメモリセルアレイ
のフィールドおよび第１層導電層を模式的に示す平面図
である。

【図８】実施の形態に係るＳＲＡＭのメモリセルアレイ
のフィールドおよび第２層導電層を模式的に示す平面図
である。

【図９】実施の形態に係るＳＲＡＭのメモリセルアレイ
の第１層導電層および第２層導電層を模式的に示す平面
図である。

【図１０】実施の形態に係るＳＲＡＭのメモリセルアレ
イの第２層導電層および第３層導電層を模式的に示す平
面図である。

【図１１】実施の形態に係るＳＲＡＭのメモリセルアレ
イの第３層導電層および第４層導電層を模式的に示す平
面図である。

【図１２】図２〜図６のＡ−Ａ線に沿った断面を模式的
に示す断面図である。

【図１３】図２〜図６のＢ−Ｂ線に沿った断面を模式的
に示す断面図である。

【図１４】図２〜図６のＣ−Ｃ線に沿った断面を模式的
に示す断面図である。

【図１５】第１素子形成領域を拡大した平面図である。

【図１６】実施の形態にかかるＳＲＡＭを備えた、携帯
電話機のシステムの一部のブロック図である。

【図１７】図１５に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【図１８】比較例における素子形成領域の平面を模式的
に示す平面図である。

【符号の説明】

１ａ 第１のｎ⁺型不純物層 ２ａ 第２のｎ⁺型不純物層 ３ａ 第３のｎ⁺型不純物層 ４ａ 第４のｎ⁺型不純物層 ５ａ 第５のｎ⁺型不純物層 ６ａ 第６のｎ⁺型不純物層 ７ａ 第７のｎ⁺型不純物層 ８ａ 第８のｎ⁺型不純物層 １ｂ 第１のｐ⁺型不純物層 ２ｂ 第２のｐ⁺型不純物層 ３ｂ 第３のｐ⁺型不純物層 ４ｂ 第４のｐ⁺型不純物層 ３０ シリコン基板 ３２ 素子分離領域 ４０ 第１素子形成領域 ４２ 中央の第１素子形成領域 ４４ 左側の第１素子形成領域 ４６ 右側の第１素子形成領域 ４０ａ 第１活性領域 ４０ｂ 第２活性領域 ４０ｃ 第３活性領域 ４０ｄ 第４活性領域 ４０ｅ 第５活性領域 ５０ 第２素子形成領域 ５０ａ 第６活性領域 ５０ｂ 第７活性領域 ５１ 中央の第２素子形成領域 ５２ 左側の第２素子形成領域 ５３ 右側の第２素子形成領域 ５４ 中央の第２素子形成領域 ５５ 左側の第２素子形成領域 ５６ 右側の第２素子形成領域 ６０ 第１ゲート−ゲート電極層 ６２ 第２ゲート−ゲート電極層 ６４ 第１副ワード線 ６６ 第２副ワード線 ７２ａ 第２ゲート−ドレイン配線層の下層部 ７２ｂ 第２ゲート−ドレイン配線層の上層部 ８０ 第１ドレイン−ドレイン配線層 ８２ 第２ドレイン−ドレイン配線層 ９０ 主ワード線 ９２ Ｖｄｄ配線 １００ ビット線 １０２ ／ビット線 １０４ Ｖｓｓ配線 １１０ａ 第１ＢＬコンタクトパッド層 １１０ｂ 第２ＢＬコンタクトパッド層 １１２ａ 第１／ＢＬコンタクトパッド層 １１２ｂ 第２／ＢＬコンタクトパッド層 １１４ａ 第１Ｖｓｓコンタクトパッド層 １１４ｂ 第２Ｖｓｓコンタクトパッド層 １１６ Ｖｄｄコンタクトパッド層 １２０ フィールド・第２層−コンタクト部 １２２ 第１層・第２層−コンタクト部 １２４ 第２層・第３層−コンタクト部 １２６ 第３層・第４層−コンタクト部 １３０ 層間絶縁層 １３０ａ スルーホール １３２ 層間絶縁層 １３２ａ スルーホール １３４ 層間絶縁層 １３４ａ スルーホール ２００ シリコン基板 ２１０ 素子分離領域 Ｂ１０ Ｘ方向に伸びる境界線 Ｂ２０ Ｙ方向に伸びる境界線 Ｑ１ 第１転送トランジスタ Ｑ２ 第２転送トランジスタ Ｑ３ 第１駆動トランジスタ Ｑ４ 第２駆動トランジスタ Ｑ５ 第１負荷トランジスタ Ｑ６ 第２負荷トランジスタ Ｗ１０ ｎウエル Ｗ２０ ｐウエル

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/11 H01L 21/8244

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 第１負荷トランジスタと、第２負荷トラ
   ンジスタと、第１駆動トランジスタと、第２駆動トラン
   ジスタと、第１転送トランジスタと、第２転送トランジ
   スタとを含むメモリセルを備える半導体装置であって、 第１方向に沿って伸びる第１導電型ウエル領域と、 前記第１導電型ウエル領域の上において、前記第１方向
   に沿って伸びるワード線と、 前記第１導電型ウエル領域において設けられた、第１素
   子形成領域とを有し、 前記第１素子形成領域は、第１活性領域と、第２活性領
   域と、第３活性領域と、第４活性領域と、第５活性領域
   とを含み、 前記第３活性領域、前記第４活性領域および前記第５活
   性領域は、前記第１活性領域と前記第２活性領域との間
   において設けられ、 前記第１活性領域および前記第２活性領域は、それぞ
   れ、前記第３活性領域、前記第４活性領域および前記第
   ５活性領域と連続している、半導体装置。
2. 【請求項２】 請求項１において、 前記第１活性領域および前記第２活性領域は、前記第１
   方向に沿って伸び、 前記第３活性領域、前記第４活性領域および前記第５活
   性領域は、第２方向に沿って伸びる、半導体装置。
3. 【請求項３】 請求項１または２において、 前記第３活性領域、前記第４活性領域および前記第５活
   性領域は、第１方向に順次配列された、半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記第１素子形成領域において、前記第１導電型ウエル
   領域のためのウエルコンタクト領域が形成されている、
   半導体装置。
5. 【請求項５】 請求項１〜３のいずれかにおいて、 前記第１素子形成領域は、第１メモリセル、第２メモリ
   セル、第３メモリセルおよび第４メモリセルに属してい
   る、半導体装置。
6. 【請求項６】 請求項５において、 前記第１活性領域には、前記第１メモリセルにおける第
   １駆動トランジスタと、前記第２メモリセルにおける第
   ２駆動トランジスタとが形成され、 前記第２活性領域には、前記第３メモリセルにおける第
   ２駆動トランジスタと、前記第４メモリセルにおける第
   １駆動トランジスタとが形成され、 前記第３活性領域には、前記第２メモリセルにおける第
   ２転送トランジスタと、前記第３メモリセルにおける第
   ２転送トランジスタとが形成され、 前記第５活性領域には、前記第１メモリセルにおける第
   １転送トランジスタと、前記第４メモリセルにおける第
   １転送トランジスタとが形成されている、半導体装置。
7. 【請求項７】 請求項５または６において、 前記第１素子形成領域において、前記第１導電型ウエル
   領域のためのウエルコンタクト領域が形成され、 前記ウエルコンタクト領域は、前記第４活性領域におい
   て形成されている、半導体装置。
8. 【請求項８】 請求項７において、 前記第４活性領域において、第１メモリセルおよび第２
   メモリセルにおける駆動トランジスタの第１ソースと、
   第３メモリセルおよび第４メモリセルにおける駆動トラ
   ンジスタの第２ソースとが設けられ、 前記ウエルコンタクト領域は、前記第１ソースと、前記
   第２ソースとの間に設けられている、半導体装置。
9. 【請求項９】 請求項８において、 前記ウエルコンタクト領域、前記第１ソースおよび前記
   第２ソースは、Ｖｓｓ配線に電気的に接続されている、
   半導体装置。
10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記ワード線は、前記第１素子形成領域と交差するよう
    に形成されている、半導体装置。
11. 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記半導体装置は、 前記第１負荷トランジスタのゲート電極と、前記第１駆
    動トランジスタのゲート電極とを含む、第１ゲート−ゲ
    ート電極層と、 前記第２負荷トランジスタのゲート電極と、前記第２駆
    動トランジスタのゲート電極とを含む、第２ゲート−ゲ
    ート電極層と、 前記第１負荷トランジスタのドレインと、前記第１駆動
    トランジスタのドレインとを電気的に接続する接続層の
    一部を構成する、第１ドレイン−ドレイン配線層と、 前記第２負荷トランジスタのドレインと、前記第２駆動
    トランジスタのドレインとを電気的に接続する接続層の
    一部を構成する、第２ドレイン−ドレイン配線層と、 前記第１ゲート−ゲート電極層と、前記第２ドレイン−
    ドレイン配線層とを電気的に接続する接続層の一部を構
    成する、第１ドレイン−ゲート配線層と、 前記第２ゲート−ゲート電極層と、前記第１ドレイン−
    ドレイン配線層とを電気的に接続する接続層の一部を構
    成する、第２ドレイン−ゲート配線層と、を含み、 前記第１ドレイン−ゲート配線層と、前記第２ドレイン
    −ゲート配線層とは、それぞれ異なる層に位置してい
    る、半導体装置。
12. 【請求項１２】 請求項１〜１１のいずれかに記載の前
    記半導体装置を含む、メモリシステム。
13. 【請求項１３】 請求項１〜１１のいずれかに記載の前
    記半導体装置を含む、電子機器。