JP4029260B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、SRAM(static random access memory)のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【0002】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるSRAMは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、SRAMは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【0003】
本発明の目的は、歩留まりを向上させることが可能な半導体装置、および、これを備えるメモリシステム、電子機器を提供することである。
【0004】
【課題を解決するための手段】
(1)本発明にかかる半導体装置は、
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、
(a)第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、
(b)第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、
(c)第2方向に延びており、かつ、前記第1および第2活性領域の上層である第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、
(d)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、
(e)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、
(f)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、
(g)前記第1層導電層の上層に位置し、かつ、前記第1転送トランジスタと接続する、ビット線と、
(h)前記ビット線と同じ層に位置し、かつ、前記第2転送トランジスタと接続する、/ビット線と、
(i)前記ビット線および前記/ビット線と異なる導電層に位置し、かつ、前記第1および第2駆動トランジスタのソースと接続する、接地線と、
を備える。
【0005】
ここで、「活性領域」とは、素子分離領域によって画定された素子形成領域をいい、具体的には、不純物拡散層が形成される領域と、ゲート電極の下のチャネルが形成される領域とを含む。
【0006】
本発明によれば、ビット線および/ビット線(以下、ビット線対と表現する場合がある)が配置される層に接地線を配置しないので、ビット線対のデザインルールに余裕が生じる。よって、本発明によれば、半導体装置の歩留まりを向上させることが可能となる。また、ビット線対と接地線とが同一の層にあると、ビット線と接地線や、/ビット線と接地線がショートする可能性がある。このショートにより、ビット線対が不良となる。本発明によれば、ビット線対が不良になりにくくなるので、この点からも、半導体装置の歩留まりを向上させることが可能となる。なお、接地線とは、例えば、VSS配線である。
【0007】
(2)本発明にかかる半導体装置は、以下のようにすることができる。
【0008】
前記接地線は、前記ビット線および前記/ビット線より下層の導電層に配置されている。
【0009】
本発明によれば、ビット線対が配置される層に、接地線と第1、第2駆動トランジスタのソースとを接続するために用いられる導電層を配置することが不要となり、ビット線対のデザインルールに余裕が生じる。
【0010】
(3)本発明にかかる半導体装置は、以下のようにすることができる。
【0011】
前記ビット線および前記/ビット線が配置される層において、導電層は、前記ビット線および前記/ビット線のみである。
【0012】
本発明によれば、ビット線対のデザインルールに余裕が生じる。
【0013】
(4)本発明にかかる半導体装置は、以下のようにすることができる。
【0014】
前記ビット線および前記/ビット線は、第1方向に延びるパターンを有し、
前記接地線は、第2方向に延びるパターンを有し、かつ、その幅は、前記ビット線および前記/ビット線の幅よりも大きい。
【0015】
本発明によれば、接地線の幅を比較的大きくしているので、接地線に比較的大きな電流が流れても、接地線にエレクトロマイグレーションが発生するのを防ぐことが可能となる。よって、本発明によれば、半導体装置の信頼性を向上させることが可能となる。
【0016】
(5)本発明にかかる半導体装置は、以下のようにすることができる。
【0017】
前記メモリセルを含む複数のメモリセルを備え、
前記複数のメモリセルは、前記第1および第2ワード線により選択され、かつ、前記接地線に接続されている。
【0018】
あるワード線が選択されたとき、そのワード線により選択されるメモリセルから接地線に電流が流れる。本発明は、第1および第2ワード線により選択される、複数のメモリセルが同一の接地線に接続されているので、この接地線に流れる電流は、一個のメモリセルから接地線に流れる電流×第1および第2ワード線により選択されるメモリセルの個数、となる。このように、接地線には比較的大きな電流が流れる。本発明によれば、接地線の幅をビット線や/ビット線の幅よりも大きくすることにより、接地線の幅を比較的大きくしているので、接地線にエレクトロマイグレーションが発生するのを防ぐことが可能となる。
【0019】
(6)本発明にかかる半導体装置は、以下のようにすることができる。
【0020】
(j)第2方向に延びており、かつ、前記第1層導電層の上層である第2層導電層に位置し、かつ、前記第1負荷トランジスタのドレインと前記第1駆動トランジスタのドレインとを接続する、第1ドレイン-ドレイン接続層と、
(k)第2方向に延びており、かつ、前記第2層導電層に位置し、かつ、前記第2負荷トランジスタのドレインと前記第2駆動トランジスタのドレインとを接続する、第2ドレイン-ドレイン接続層と、
(l)前記第2層導電層の上層である第3層導電層に位置し、かつ、前記第1ドレイン-ドレイン接続層と前記第2ゲート-ゲート電極層とを接続する、第1ドレイン-ゲート接続層と、
(m)前記第3層導電層に位置し、かつ、前記第2ドレイン-ドレイン接続層と前記第1ゲート-ゲート電極層とを接続する、第2ドレイン-ゲート接続層と、
を備える。
【0021】
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタに所定の接続をすることにより、フリップフロップが構成される。本発明によれば、三層の導電層(ゲート-ゲート電極層、ドレイン-ドレイン接続層、ドレイン-ゲート接続層)を用いて、フリップフロップが構成される。
このため、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化(例えば、ほぼ直線状のパターン)することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、2.5μm2以下の微細な半導体装置にすることができる。
【0022】
(7)本発明にかかる半導体装置は、以下のようにすることができる。
【0023】
(n)第1方向に延びるパターンを有し、かつ、前記第2層導電層に位置し、かつ、前記第1および第2負荷トランジスタのソースと接続する、電源線と、
(o)第2方向に延びるパターンを有し、かつ、前記第2層導電層に位置し、かつ、前記第1および第2駆動トランジスタのソースと接続する、接地線用局所配線層と、
(p)前記第2層導電層に位置し、かつ、前記第1転送トランジスタと接続する、ビット線用コンタクトパッド層と、
(q)前記第2層導電層に位置し、かつ、前記第2転送トランジスタと接続する、/ビット線用コンタクトパッド層と、
(r)第2方向に延びるパターンを有し、かつ、前記3層導電層の上層である第4層導電層に位置する、主ワード線と、
(s)第2方向に延びるパターンを有し、かつ、前記第4層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
(t)第2方向に延びるパターンを有し、かつ、前記第4層導電層に位置し、かつ、前記/ビット線用コンタクトパッド層と接続する、/ビット線用局所配線層と、
を備え、
前記接地線は、前記第4層導電層に位置し、かつ、前記接地線用局所配線層と接続し、
前記ビット線は、前記第4層導電層の上層である第5層導電層に位置し、かつ、前記ビット線用局所配線層と接続し、
前記/ビット線は、前記第5層導電層に位置し、かつ、前記/ビット線用局所配線層と接続する。
【0024】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、/ビット線をバランスよく配置することができる。接地線用局所配線層は、第1および第2駆動トランジスタのソースと接地線との接続に用いられる。ビット線用コンタクトパッド層およびビット線用局所配線層は、ビット線と第1転送トランジスタとの接続に用いられる。/ビット線用コンタクトパッド層および/ビット線用局所配線層は、/ビット線と第2転送トランジスタとの接続に用いられる。なお、電源線とは、例えば、VDD配線である。また、主ワード線を設ける場合、上記のワード線は副ワード線となる。
【0025】
(8)本発明にかかる半導体装置は、以下のようにすることができる。
【0026】
前記第1および第2活性領域、前記第1および第2ゲート-ゲート電極層、前記第1および第2ワード線は、ほぼ直線状のパターンを有する。
【0027】
これらによりバルク層が構成される。本発明によれば、これらがほぼ直線状のパターン、つまり単純なパターンを有するので、バルク層の微細化を図れる。
【0028】
(9)本発明にかかる半導体装置は、以下のようにすることができる。
【0029】
前記メモリセルのサイズが、2.5μm2以下である。
【0030】
(10)本発明にかかるメモリシステムは、上記(1)〜(9)のいずれかに記載の前記半導体装置を備える。
【0031】
(11)本発明にかかる電子機器は、上記(1)〜(9)のいずれかに記載の前記半導体装置を備える。
【0032】
【発明の実施の形態】
本発明の一実施形態について説明する。本実施形態は、本発明にかかる半導体装置を、SRAMに適用したものである。まず、本実施形態にかかるSRAMの構造の概略を説明し、それから構造の詳細を説明する。
【0033】
[SRAMの構造の概略]
図1は、本実施形態にかかるSRAMの等価回路図である。本実施形態にかかるSRAMは、6個のMOS電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、nチャネル型の駆動トランジスタQ3とpチャネル型の負荷トランジスタQ5とで、一つのCMOSインバータが構成されている。また、nチャネル型の駆動トランジスタQ4とpチャネル型の負荷トランジスタQ6とで、一つのCMOSインバータが構成されている。この二つのCMOSインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、nチャネル型の転送トランジスタQ1、Q2とにより、一つのメモリセルが構成される。
【0034】
本実施形態にかかるSRAMのメモリセルは、図2〜図7に示すように、フィールドの上方に5層の導電層を有する構造をしている。以下、図1を参照しながら、図2〜図7について簡単に説明する。なお、これらの図中の記号Rは、一つのメモリセルの形成領域を示している。
【0035】
図2は、フィールドを示す平面図であり、Y方向にほぼ直線状に延びるパターンを有する活性領域11、13を含む。図3は、第1層導電層を示す平面図であり、X方向に延びかつI字型をしたパターンを有するゲート-ゲート電極層21a、21b、X方向にほぼ直線状に延びるパターンを有する副ワード線(SWL)23a、23bを含む。ゲート-ゲート電極層21aは、駆動トランジスタQ3および負荷トランジスタQ5のゲート電極を含み、ゲート-ゲート電極層21bは、駆動トランジスタQ4および負荷トランジスタQ6のゲート電極を含み、副ワード線23aは、転送トランジスタQ1のゲート電極を含み、副ワード線23bは、転送トランジスタQ2のゲート電極を含む。図4は、第2層導電層を示す平面図であり、X方向に延びかつI字型をしたパターンを有するドレイン-ドレイン接続層31a、L字型のパターンを有するドレイン-ドレイン接続層31b、Y方向にほぼ直線状に延びるパターンを有するVDD配線33等を含む。図5は、第3層導電層を示す平面図であり、L字型のパターンを有するドレイン-ゲート接続層41a、コ字型のパターンを有するドレイン-ゲート接続層41bを含む。図6は、第4層導電層を示す平面図であり、X方向にほぼ直線状に延びるパターンを有するBL局所配線層51a、/BL局所配線層51b、主ワード線53、VSS配線55を含む。図7は、第5層導電層を示す平面図であり、Y方向にほぼ直線状に延びるパターンを有するビット線61a、/ビット線61bを含む。
【0036】
[SRAMの構造の詳細]
本実施形態にかかるSRAMの構造の詳細を、下層から順に、図2〜図15を用いて説明する。図8はフィールドおよび第1層導電層を示す平面図であり、図9はフィールド、第1層導電層および第2層導電層を示す平面図であり、図10は第2層導電層および第3層導電層を示す平面図であり、図11は第1層導電層および第3層導電層を示す平面図であり、図12は第2層導電層および第4層導電層を示す平面図であり、図13は第4層導電層および第5層導電層を示す平面図であり、図14は図2〜図13のA1−A2線に沿った断面図であり、図15は図2〜図13のB1−B2線に沿った断面図である。
【0037】
{フィールド、第1層導電層}
まず、フィールドについて説明する。図2に示すように、フィールドは、活性領域11、13および素子分離領域19を有する。活性領域11、13は、シリコン基板の表面に形成されている。
【0038】
活性領域11は、Y方向にほぼ直線状に延びるパターンを有する。活性領域11は、メモリセルの形成領域Rに対して図2中の上下に位置する他のメモリセルの形成領域に延びている。活性領域11は、駆動トランジスタQ3、Q4が形成される領域11aと転送トランジスタQ1、Q2が形成される領域11bとを含む。領域11aの幅は、例えば、0.22〜0.33μmであり、領域11bの幅は、例えば、0.16〜0.20μmである。
【0039】
活性領域13は、Y方向にほぼ直線状に延びるパターンを有し、活性領域11と間隔を設けて形成されている。活性領域13の両端は、メモリセルの形成領域R内で延びが止まっている。活性領域13には、負荷トランジスタQ5、Q6が形成される。活性領域13の幅は、例えば、0.16〜0.20μmである。
【0040】
活性領域11と活性領域13とは、素子分離領域19(深さ、例えば、0.35〜0.45μm)により、互いに分離されている。素子分離領域19としては、例えば、STI(shallow trench isolation)がある。なお、メモリセルの形成領域RのX方向の長さは、例えば、1.0〜1.4μmであり、Y方向の長さは、例えば、1.6〜2.0μmである。
【0041】
図2に示すフィールドのA1−A2断面、B1−B2断面は、それぞれ、図14、図15に示すとおりである。これらの断面には、シリコン基板中に形成されたpウェル12、nウェル14等が表れている。
【0042】
次に、フィールドの上層に位置する第1層導電層について、図3、図8を用いて説明する。一組のゲート-ゲート電極層21a、21bが、互いに平行に、一つのメモリセルの形成領域Rに配置されている。ゲート-ゲート電極層21a、21bは、活性領域11、13と平面的に見て交差している。ゲート-ゲート電極層21aは、駆動トランジスタQ3および負荷トランジスタQ5のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層21bは、駆動トランジスタQ4および負荷トランジスタQ6のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタQ3、Q4のゲート長は、例えば、0.12〜0.15μmである。負荷トランジスタQ5、Q6のゲート長は、例えば、0.14〜0.17μmである。
【0043】
副ワード線(SWL)23a、23bは、活性領域13と平面的に見て離れて位置し、かつ、活性領域11と平面的に見て交差して位置する。副ワード線23aと副ワード線23bとの間にゲート-ゲート電極層21a、21bが位置している。副ワード線23aは、転送トランジスタQ1のゲート電極となり、副ワード線23bは、転送トランジスタQ2のゲート電極となる。転送トランジスタQ1、Q2のゲート長は、例えば、0.14〜0.17μmである。
【0044】
ゲート-ゲート電極層21a、21bおよび副ワード線23a、23bは、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【0045】
図3、図8に示す第1層導電層のA1−A2断面、B1−B2断面は、それぞれ、図14、図15に示すとおりである。これらの断面には、副ワード線23aやゲート-ゲート電極層21aが表れている。
【0046】
次に、活性領域11に形成される、n+型不純物領域15a、15b、15c、15d、15eについて、図8を用いて説明する。平面的に見て副ワード線23aを挟むように、n+型不純物領域15aとn+型不純物領域15bとが位置し、ゲート-ゲート電極層21aを挟むように、n+型不純物領域15bとn+型不純物領域15cとが位置し、ゲート-ゲート電極層21bを挟むように、n+型不純物領域15cとn+型不純物領域15dとが位置し、副ワード線23bを挟むように、n+型不純物領域15dとn+型不純物領域15eとが位置している。
【0047】
n+型不純物領域15aは、転送トランジスタQ1のソースまたはドレインとなる。n+型不純物領域15bは、転送トランジスタQ1のソースまたはドレイン、駆動トランジスタQ3のドレインとなる。n+型不純物領域15cは、駆動トランジスタQ3、Q4の共通のソースとなる。n+型不純物領域15dは、駆動トランジスタQ4のドレイン、転送トランジスタQ2のソースまたはドレインとなる。n+型不純物領域15eは、転送トランジスタQ2のソースまたはドレインとなる。
【0048】
次に、活性領域13に形成される、p+型不純物領域17a、17b、17cについて、図8を用いて説明する。平面的に見てゲート-ゲート電極層21aを挟むように、p+型不純物領域17aとp+型不純物領域17bとが位置し、ゲート-ゲート電極層21bを挟むように、p+型不純物領域17bとp+型不純物領域17cとが位置している。p+型不純物領域17aは、負荷トランジスタQ5のドレインとなり、p+型不純物領域17cは、負荷トランジスタQ6のドレインとなり、p+型不純物領域17bは、負荷トランジスタQ5、Q6の共通のソースとなる。図14に示すように、この断面には、n+型不純物領域15a、15b、p+型不純物領域17aが表れている。
【0049】
図14および図15に示すように、フィールドおよび第1層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層71が形成されている。層間絶縁層71は、CMPにより平坦化の処理がなされている。
【0050】
{第2層導電層}
第2層導電層について、図4、図9を用いて説明する。第2層導電層は、第1層導電層の上層に位置する。第2層導電層は、ドレイン-ドレイン接続層31a、31b、VDD配線33、ビット線コンタクトパッド層35a、/ビット線コンタクトパッド層35b、接地線用局所配線層37を含む。第2層導電層は、第2層導電層とフィールドとを接続する導電部であるコンタクト導電部73(以下、フィールド・第2層-コンタクト導電部73という)を介して、フィールドのn+型不純物領域やp+型不純物領域と接続される。
【0051】
ドレイン-ドレイン接続層31aとドレイン-ドレイン接続層31bと間に、平面的に見て、ゲート-ゲート電極層21a、21bが位置するように、ドレイン-ドレイン接続層31a、31bが位置している。ドレイン-ドレイン接続層31aは、n+型不純物領域15b(ドレイン)およびp+型不純物領域17a(ドレイン)の上方に位置している。I字型のドレイン-ドレイン接続層31aは、その第1端部31a1において、フィールド・第2層-コンタクト導電部73を介して、n+型不純物領域15b(ドレイン)と接続され、その第2端部31a2において、フィールド・第2層-コンタクト導電部73を介して、p+型不純物領域17a(ドレイン)と接続されている。ドレイン-ドレイン接続層31bは、n+型不純物領域15d(ドレイン)およびp+型不純物領域17c(ドレイン)の上方に位置している。L字型のドレイン-ドレイン接続層31bは、その第1端部31b1において、フィールド・第2層-コンタクト導電部73を介して、n+型不純物領域15d(ドレイン)と接続され、その角部31b3において、フィールド・第2層-コンタクト導電部73を介して、p+型不純物領域17c(ドレイン)と接続されている。ドレイン-ドレイン接続層31a、31bの幅は、例えば、0.16〜0.20μmである。
【0052】
VDD配線33の幅は、例えば、0.16〜0.20μmである。VDD配線33の凸部33aは、X方向に延び、かつ、p+型不純物領域17b(ソース)の上方に位置している。凸部33aは、フィールド・第2層-コンタクト導電部73を介して、p+型不純物領域17bと接続されている。
【0053】
接地線用局所配線層37は、n+型不純物領域15c(ソース)の上方に位置している。接地線用局所配線層37は、フィールド・第2層-コンタクト導電部73を介して、n+型不純物領域15cと接続されている。接地線用局所配線層37は、VSS配線55(図6)と、駆動トランジスタQ3、Q4のソースとなるn+型不純物領域15cとを接続するための配線層として機能する。接地線用局所配線層37は、形成領域Rのメモリセル、および、形成領域Rに対して、図9中の右隣に位置するメモリセルにおいて共用される。
【0054】
ビット線コンタクトパッド層35aは、n+型不純物領域15aの上方に位置している。ビット線コンタクトパッド層35aは、フィールド・第2層-コンタクト導電部73を介して、n+型不純物領域15aと接続されている。ビット線コンタクトパッド層35aは、ビット線61a(図7)と、転送トランジスタQ1のソースおよびドレインとなるn+型不純物領域15aとを接続するためのパッド層として機能する。ビット線コンタクトパッド層35aは、形成領域Rのメモリセル、および、形成領域Rに対して、図9中の上に位置するメモリセルにおいて共用される。
【0055】
/ビット線コンタクトパッド層35bは、n+型不純物領域15eの上方に位置している。/ビット線コンタクトパッド層35bは、フィールド・第2層-コンタクト導電部73を介して、n+型不純物領域15eと接続されている。/ビット線コンタクトパッド層35bは、/ビット線61b(図7)と、転送トランジスタQ2のソースおよびドレインとなるn+型不純物領域15eとを接続するためのパッド層として機能する。/ビット線コンタクトパッド層35bは、形成領域Rのメモリセル、および、形成領域Rに対して、図9中の下に位置するメモリセルにおいて共用される。
【0056】
次に、第2層導電層の断面構造について、図14を用いて説明する。第2層導電層は、例えば、高融点金属の窒化物層のみからなることができる。第2層導電層の厚さは、たとえば100〜200nmである。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。また、第2層導電層は、次のいずれかの態様であってもよい。1)高融点金属からなる金属層30上に、高融点金属の窒化物層32を形成した構造を有していてもよい。この場合、高融点金属からなる金属層30は、下敷きとなり、例えば、チタン層がある。高融点金属の金属層の材料としては、チタン、タングステンを挙げることができる。2)第2層導電層は、高融点金属の金属層のみから構成されてもよい。
【0057】
次に、フィールド・第2層-コンタクト導電部73の断面構造について、図14を用いて説明する。層間絶縁層71には、フィールドにあるn+型不純物領域やp+型不純物領域を露出する複数のスルーホール75が形成されている。これらのスルーホール75に、フィールド・第2層-コンタクト導電部73が埋め込まれている。フィールド・第2層-コンタクト導電部73は、スルーホール75に埋め込まれたプラグ77と、スルーホール75の底面上および側面上に位置するバリア層79と、を含む。プラグ77の材料としては、例えば、タングステンがある。バリア層79は、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材料としては、たとえばチタンが挙げられる。高融点金属の窒化物層の材料としては、例えば、チタンナイトライドがある。スルーホール75の上端部の径は、例えば、0.18〜0.22μmであり、下端部の径は、例えば、0.14〜0.18μmである。
【0058】
図14、図15に示すように、第2層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層81が形成されている。層間絶縁層81は、CMPにより平坦化の処理がなされている。
【0059】
{第3層導電層}
第3層導電層について、図5、図10、図11を用いて説明する。第3層導電層は、第2層導電層の上層に位置する。第3層導電層は、ドレイン-ゲート接続層41a、41bを含む。ドレイン-ゲート接続層41a、41bの幅は、例えば、0.16〜0.20μmである。
【0060】
ドレイン-ゲート接続層41aは、L字型のパターンを有し、その第1端部41a1がドレイン-ドレイン接続層31aの第1端部31a1の上方に位置している(図10)。ドレイン-ゲート接続層41aの第1端部41a1は、第3層導電層と第2層導電層とを接続する導電部であるコンタクト導電部83(以下、第2層・第3層-コンタクト導電部83という)を介して、ドレイン-ドレイン接続層31aの第1端部31a1と接続されている(図10)。ドレイン-ゲート接続層41aの第2端部41a2がゲート-ゲート電極層21bの中央部の上方に位置している(図11)。ドレイン-ゲート接続層41aの第2端部41a2は、第3層導電層と第1層導電層とを接続する導電部であるコンタクト導電部93(以下、第1層・第3層-コンタクト導電部93という)を介して、ゲート-ゲート電極層21bの中央部と接続されている(図11)。
【0061】
ドレイン-ゲート接続層41bは、コ字型をし、その第1端部41b1がドレイン-ドレイン接続層31bの第2端部31b2の上方に位置している(図10)。ドレイン-ゲート接続層41bの第1端部41b1は、第2層・第3層-コンタクト導電部83を介して、ドレイン-ドレイン接続層31bの第2端部31b2と接続されている(図10)。ドレイン-ゲート接続層41bの第2端部41b2がゲート-ゲート電極層21aの中央部の上方に位置している(図11)。ドレイン-ゲート接続層41bの第2端部41b2は、第1層・第3層-コンタクト導電部93を介して、ゲート-ゲート電極層21aの中央部と接続されている(図11)。
【0062】
次に、第3層導電層の断面構造について、図14、図15を用いて説明する。第3層導電層は、第2層導電層で述べた構造と同様の構造をとることができる。
【0063】
次に、第2層・第3層-コンタクト導電部83の断面構造について、図14を用いて説明する。層間絶縁層81を貫通するスルーホール85には、第2層・第3層-コンタクト導電部83が埋め込まれている。第2層・第3層-コンタクト導電部83は、フィールド・第2層-コンタクト導電部73で述べた構造と同様の構造をとることができる。
【0064】
次に、第1層・第3層-コンタクト導電部93の断面構造について、図15を用いて説明する。第1層・第3層-コンタクト導電部93は、二つの層間絶縁層71、81を貫通するスルーホール95に埋め込まれている。この断面において、第1層・第3層-コンタクト導電部93は、ゲート-ゲート電極層21aと接続されている。第1層・第3層-コンタクト導電部93は、フィールド・第2層-コンタクト導電部73で述べた構造と同様の構造をとることができる。スルーホール95の上端部の径は、例えば、0.18〜0.22μmであり、下端部の径は、例えば、0.14〜0.18μmである。
【0065】
図14、図15に示すように、第3層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層101が形成されている。層間絶縁層101は、CMPにより平坦化の処理がなされている。
【0066】
{第4層導電層}
第4層導電層について、図6、図12を用いて説明する。第4層導電層は、第3層導電層の上層に位置する。第4層導電層は、X方向にほぼ直線状に延びるパターンを有するビット線用局所配線層51a、/ビット線用局所配線層51b、主ワード線53、VSS配線55を含む。ビット線用局所配線層51aと、/ビット線用局所配線層51bとの間に、主ワード線53、VSS配線55が位置している。
【0067】
VSS配線55は、接地線用局所配線層37の上方に位置し、第4層導電層と第2層導電層とを接続する導電部であるコンタクト導電部113(以下、第2層・第4層-コンタクト導電部113という)を介して、接地線用局所配線層37と接続されている(図12)。VSS配線55の幅は、例えば、0.4〜1.0μmである。
【0068】
主ワード線53は、ドレイン-ドレイン接続層31aの上方に位置する。主ワード線53によって、副ワード線23a、23b(図8)が活性化および非活性化される。主ワード線53の幅は、例えば、0.18〜0.24μmである。なお、本実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【0069】
ビット線用局所配線層51aは、ビット線コンタクトパッド層35aの上方に位置する。ビット線用局所配線層51aは、ビット線61a(図7)と、転送トランジスタQ1のソースおよびドレインとなるn+型不純物領域15a(図8)とを接続するための配線層として機能する。ビット線用局所配線層51aの一方の端部51a1は、第2層・第4層-コンタクト導電部113を介して、ビット線コンタクトパッド層35aと接続されている。ビット線用局所配線層51aは、形成領域Rのメモリセル、および、形成領域Rに対して、図12中の上に位置するメモリセルにおいて共用される。ビット線用局所配線層51aの幅は、例えば、0.2〜0.4μmである。
【0070】
/ビット線用局所配線層51bは、/ビット線コンタクトパッド層35bの上方に位置する。/ビット線用局所配線層51bは、ビット線61b(図7)と、転送トランジスタQ2のソースおよびドレインとなるn+型不純物領域15e(図8)とを接続するための配線層として機能する。/ビット線用局所配線層51bの第1端部51b1は、第2層・第4層-コンタクト導電部113を介して、/ビット線コンタクトパッド層35bと接続されている。/ビット線用局所配線層51bは、形成領域Rのメモリセル、および、形成領域Rに対して、図12中の下に位置するメモリセルにおいて共用される。/ビット線用局所配線層51bの幅は、例えば、0.2〜0.4μmである。
【0071】
次に、第4層導電層の断面構造について、図14を用いて説明する。第4層導電層は、例えば、下から順に、高融点金属の窒化物層52、金属層54、高融点金属の窒化物層56が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層52としては、例えば、チタンナイトライド層がある。金属層54としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層56としては、例えば、チタンナイトライド層がある。また、第4層導電層は、次のいずれかの態様であってもよい。1)高融点金属の窒化物層のみから構成される態様。2)金属層のみから構成される態様。
【0072】
第4層導電層上には、シリコン酸化層からなるハードマスク層59が形成されている。ハードマスク層59をマスクとして、第4層導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第4層導電層のパターンニングをするのが困難だからである。
【0073】
次に、第2層・第4層-コンタクト導電部113の断面構造について、図14を用いて説明する。第2層・第4層-コンタクト導電部113は、二つの層間絶縁層81、101を貫通するスルーホール115に埋め込まれている。この断面において、第2層・第4層-コンタクト導電部113は、ビット線コンタクトパッド層35aとビット線用局所配線層51aとを接続している。第2層・第4層-コンタクト導電部113は、フィールド・第2層-コンタクト導電部73で述べた構造と同様の構造をとることができる。スルーホール115の上端部の径は、例えば、0.18〜0.24μmであり、下端部の径は、例えば、0.14〜0.18μmである。
【0074】
図14、図15に示すように、第4層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層121が形成されている。層間絶縁層121は、CMPにより平坦化の処理がなされている。
【0075】
{第5層導電層}
第5層導電層について、図7、図13を用いて説明する。第5層導電層は、第4層導電層の上層に位置する。第5層導電層は、Y方向にほぼ直線状に延びるパターンを有するビット線61a、/ビット線61bを含む。/ビット線61bには、ビット線61aに流れる信号と相補の信号が流れる。ビット線61a、/ビット線61bの幅は、例えば、0.20〜0.26μmである。
【0076】
ビット線61aは、第5層導電層と第4層導電層とを接続する導電部であるコンタクト導電部133(以下、第4層・第5層-コンタクト導電部133という)を介して、ビット線用局所配線層51aの一方の端部51a1と接続される。/ビット線61bは、第4層・第5層-コンタクト導電部133を介して、/ビット線用局所配線層51bの第2端部51b2と接続されている。
【0077】
次に、第5層導電層の断面構造について、図14、図15を用いて説明する。第5層導電層は、第4層導電層で述べた構造と同様の構造をとることができる。第5層導電層上には、シリコン酸化層からなるハードマスク層69が形成されている。ハードマスク層69の形成理由は、ハードマスク層59と同じである。
【0078】
以上が本実施形態にかかるSRAMの構造の詳細である。
【0079】
[本実施形態にかかるSRAMの主な効果]
本実施形態の主な効果は次の四つである。
【0080】
(効果1)
本実施形態によれば、ビット線61aおよび/ビット線61b(以下、ビット線対と表現する場合がある)のデザインルールに余裕が生じる。以下、詳細に説明する。図13に示すように、第5層導電層には、ビット線61aおよび/ビット線61bが配置されている。第5層導電層に、接地線であるVSS配線55を配置すると、その分だけ、ビット線対のデザインルールが厳しくなる。本実施形態によれば、VSS配線55はビット線対と異なる層に配置されるので、ビット線対のデザインルールに余裕が生じる。
【0081】
また、VSS配線55はビット線対の下層に配置されるので、VSS配線55と駆動トランジスタQ3、Q4のソースとを接続するために用いられる導電層(例えば、接地線用局所配線層37)を第5層導電層に配置することが不要となり、ビット線対のデザインルールに余裕が生じる。
【0082】
以上により、本実施形態によれば、第5層導電層には、ビット線61aおよび/ビット線61bのみが配置されるので、デザインルールに余裕が生じ、これにより、半導体装置の歩留まりを向上させることができる。
【0083】
(効果2)
本実施形態によれば、ビット線対が不良になりにくくなる。以下、これを説明する。ビット線対は様々な原因により不良となり、これが半導体装置の歩留まりを低下させる原因となる。ビット線対と接地線であるVSS配線とが同一の層にあると、ビット線とVSS配線や、/ビット線とVSS配線がショートする可能性がある。この結果、これらのビット線対が不良となる。本実施形態によれば、ビット線61aおよび/ビット線61bとVSS配線55とが異なる層にあるので、ビット線対が不良になりにくくなり、半導体装置の歩留まりを向上させることができる。
【0084】
(効果3)
本実施形態によれば、接地線であるVSS配線55にエレクトロマイグレーションが発生するのを防ぐことが可能となる。以下、詳細に説明する。図16は、本実施形態にかかるメモリセルを含むメモリセルアレイの一部を示す図である。あるワード線が選択されたとき、そのワード線により選択されるメモリセルからVSS配線に電流(例えば、約100μm)が流れる。本実施形態では、副ワード線(SWL)23a、23bにより選択されるメモリセルMCは同一のVSS配線55に接続されている。このため、副ワード線23a、23bが選択されると、この副ワード線23a、23bにより選択されるメモリセルMCからVSS配線55に電流が流れる。つまり、VSS配線55に流れる電流は、一個のメモリセルMCからVSS配線55に流れる電流×副ワード線23a、23bにより選択されるメモリセルの個数、となる。このように、VSS配線55には比較的大きな電流が流れる。本実施形態によれば、VSS配線55の幅をビット線61aや/ビット線61bの幅よりも大きくすることにより、VSS配線55の幅を比較的大きくしている。よって、VSS配線55に比較的大きな電流が流れても、VSS配線55にエレクトロマイグレーションが発生するのを防ぐことが可能となる。よって、本実施形態によれば、半導体装置の信頼性を向上させることが可能となる。
【0085】
(効果4)
本実施形態によれば、SRAMのメモリセルの小型化を図ることができる。以下、詳細に説明する。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子(ゲート電極)を他方のインバータの出力端子(ドレイン)に接続し、かつ他方のインバータの入力端子(ゲート電極)を一方のインバータの出力端子(ドレイン)に接続することにより、構成される。つまり、フリップフロップは、第1のインバータと第2のインバータをクロスカップル接続したものである。二層の導電層を用いてフリップフロップを構成する場合、例えば、インバータのドレイン同士を接続するドレイン-ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン-ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【0086】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン(例えば、T字型やh字型のような分岐部を有するパターン)や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、T字型のパターンとしては、例えば、特開平10−41409号公報の図1に開示されている。h字型のパターンとしては、例えば、M.Ishida,et.al.,IEDM Tech.Digest(1998)、第203頁の図4(b)に開示されている。渦巻き状のパターンとしては、例えば、M.Ishida,et.al.,IEDM Tech.Digest(1998)、第203頁の図3(b)に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【0087】
本実施形態によれば、図3、図4、図5に示すように、CMOSインバータのゲートとなるゲート-ゲート電極層(21a、21b)、CMOSインバータのドレイン同士を接続するドレイン-ドレイン接続層(31a、31b)、一方のCMOSインバータのゲートと他方のCMOSインバータのドレインとを接続するドレイン-ゲート接続層(41a、41b)を、それぞれ、異なる層に形成している。このように、本実施形態では、三層の導電層を用いてフリップフロップを構成するので、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化できる。例えば、I字型のパターンのような、端部が二つのほぼ直線状のパターンや、L字型、コ字型のパターンのような、端部が二つで、ほぼ直線状の要素が組み合わされたパターンにすることができる。以上のように、本実施形態によれば、各層のパターンを単純化できるので、例えば、0.12μm世代において、メモリセルサイズが、2.5μm2以下の微細なSRAMにすることができる。
【0088】
[SRAMの電子機器への応用例]
本実施形態にかかるSRAMは、例えば、携帯機器のような電子機器に応用することができる。図17は、携帯電話機のシステムの一部のブロック図である。CPU、SRAM、DRAMはバスラインにより、相互に接続されている。さらに、CPUは、バスラインにより、キーボードおよびLCDドライバと接続されている。LCDドライバは、バスラインにより、液晶表示部と接続されている。CPU、SRAMおよびDRAMでメモリシステムを構成している。
【0089】
図18は、図17に示す携帯電話機のシステムを備える携帯電話機600の斜視図である。携帯電話機600は、キーボード612、液晶表示部614、受話部616およびアンテナ部618を含む本体部610と、送話部622を含む蓋部620と、を備える。
【図面の簡単な説明】
【図1】本実施形態にかかるSRAMの等価回路図である。
【図2】本実施形態にかかるSRAMのメモリセルアレイのフィールドを示す平面図である。
【図3】本実施形態にかかるSRAMのメモリセルアレイの第1層導電層を示す平面図である。
【図4】本実施形態にかかるSRAMのメモリセルアレイの第2層導電層を示す平面図である。
【図5】本実施形態にかかるSRAMのメモリセルアレイの第3層導電層を示す平面図である。
【図6】本実施形態にかかるSRAMのメモリセルアレイの第4層導電層を示す平面図である。
【図7】本実施形態にかかるSRAMのメモリセルアレイの第5層導電層を示す平面図である。
【図8】本実施形態にかかるSRAMのメモリセルアレイのフィールドおよび第1層導電層を示す平面図である。
【図9】本実施形態にかかるSRAMのメモリセルアレイのフィールド、第1層導電層および第2層導電層を示す平面図である。
【図10】本実施形態にかかるSRAMのメモリセルアレイの第2層導電層および第3層導電層を示す平面図である。
【図11】本実施形態にかかるSRAMのメモリセルアレイの第1層導電層および第3層導電層を示す平面図である。
【図12】本実施形態にかかるSRAMのメモリセルアレイの第2層導電層および第4層導電層を示す平面図である。
【図13】本実施形態にかかるSRAMのメモリセルアレイの第4層導電層および第5層導電層を示す平面図である。
【図14】図2〜図13のA1−A2線に沿った断面図である。
【図15】図2〜図13のB1−B2線に沿った断面図である。
【図16】本実施形態にかかるメモリセルを含むメモリセルアレイの一部を示す図である。
【図17】本実施形態にかかるSRAMを備えた、携帯電話機のシステムの一部のブロック図である。
【図18】図17に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
11 活性領域
11a 領域
11b 領域
12 pウェル
13 活性領域
14 nウェル
15a、15b、15c、15d、15e n+型不純物領域
17a、17b、17c p+型不純物領域
19 素子分離領域
21a、21b ゲート-ゲート電極層
23a、23b 副ワード線
30 高融点金属からなる金属層
31a、31b ドレイン-ドレイン接続層
31a1、31b1 第1端部
31a2、31b2 第2端部
31b3 角部
32 高融点金属の窒化物層
33 VDD配線
33a 凸部
35a ビット線用コンタクトパッド層
35b /ビット線用コンタクトパッド層
37 接地線用局所配線層
40 高融点金属からなる金属層
41a、41b ドレイン-ゲート接続層
41a1、41b1 第1端部
41a2、41b2 第2端部
42 高融点金属の窒化物層
51a ビット線用局所配線層
51a1 一方の端部
51b /ビット線用局所配線層
51b1 第1端部
51b2 第2端部
52 高融点金属の窒化物層
53 主ワード線
54 金属層
55 VSS配線
56 高融点金属の窒化物層
59 ハードマスク
61a ビット線
61b /ビット線
62 高融点金属の窒化物層
64 金属層
66 高融点金属の窒化物層
69 ハードマスク
71 層間絶縁層
73 フィールド・第2層-コンタクト導電部
75 スルーホール
77 プラグ
79 高融点金属の窒化物層
81 層間絶縁層
83 第2層・第3層-コンタクト導電部
85 スルーホール
87 プラグ
89 高融点金属の窒化物層
93 第1層・第3層-コンタクト導電部
95 スルーホール
97 プラグ
99 高融点金属の窒化物層
101 層間絶縁層
113 第2層・第4層-コンタクト導電部
115 スルーホール
117 プラグ
119 高融点金属の窒化物層
121 層間絶縁層
133 第4層・第5層-コンタクト導電部
R 一つのメモリセルの形成領域
Claims (9)
- 第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、
(a)第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、
(b)第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、
(c)第2方向に延びており、かつ、前記第1および第2活性領域の上層である第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、
(d)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、
(e)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、
(f)第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、
(g)前記第1層導電層の上層に位置し、かつ、前記第1転送トランジスタと接続する、ビット線と、
(h)前記ビット線と同じ層に位置し、かつ、前記第2転送トランジスタと接続する、/ビット線と、
(i)前記ビット線および前記/ビット線と異なる導電層に位置し、かつ、前記第1および第2駆動トランジスタのソースと接続する、接地線と、
(j)第2方向に延びており、かつ、前記第1層導電層の上層である第2層導電層に位置し、かつ、前記第1負荷トランジスタのドレインと前記第1駆動トランジスタのドレインとを接続する、第1ドレイン - ドレイン接続層と、
(k)第2方向に延びており、かつ、前記第2層導電層に位置し、かつ、前記第2負荷トランジスタのドレインと前記第2駆動トランジスタのドレインとを接続する、第2ドレイン - ドレイン接続層と、
(l)前記第2層導電層の上層である第3層導電層に位置し、かつ、前記第1ドレイン - ドレイン接続層と前記第2ゲート - ゲート電極層とを接続する、第1ドレイン - ゲート接続層と、
(m)前記第3層導電層に位置し、かつ、前記第2ドレイン - ドレイン接続層と前記第1ゲート - ゲート電極層とを接続する、第2ドレイン - ゲート接続層と、
(n)第1方向に延びるパターンを有し、かつ、前記第2層導電層に位置し、かつ、前記第1および第2負荷トランジスタのソースと接続する、電源線と、
(o)第2方向に延びるパターンを有し、かつ、前記第2層導電層に位置し、かつ、前記第1および第2駆動トランジスタのソースと接続する、接地線用局所配線層と、
(p)前記第2層導電層に位置し、かつ、前記第1転送トランジスタと接続する、ビット線用コンタクトパッド層と、
(q)前記第2層導電層に位置し、かつ、前記第2転送トランジスタと接続する、/ビット線用コンタクトパッド層と、
(r)第2方向に延びるパターンを有し、かつ、前記第3層導電層の上層である第4層導電層に位置する、主ワード線と、
(s)第2方向に延びるパターンを有し、かつ、前記第4層導電層に位置し、かつ、前 記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
(t)第2方向に延びるパターンを有し、かつ、前記第4層導電層に位置し、かつ、前記/ビット線用コンタクトパッド層と接続する、/ビット線用局所配線層と、を備え、
前記接地線は、前記第4層導電層に位置し、かつ、前記接地線用局所配線層と接続し、
前記ビット線は、前記第4層導電層の上層である第5層導電層に位置し、かつ、前記ビット線用局所配線層と接続し、
前記/ビット線は、前記第5層導電層に位置し、かつ、前記/ビット線用局所配線層と接続する、半導体装置。 - 請求項1において、
前記接地線は、前記ビット線および前記/ビット線より下層の導電層に配置されている、半導体装置。 - 請求項1または2において、
前記ビット線および前記/ビット線が配置される層において、導電層は、前記ビット線および前記/ビット線のみである、半導体装置。 - 請求項1〜3のいずれかにおいて、
前記ビット線および前記/ビット線は、第1方向に延びるパターンを有し、
前記接地線は、第2方向に延びるパターンを有し、かつ、その幅は、前記ビット線および前記/ビット線の幅よりも大きい、半導体装置。 - 請求項4において、
前記メモリセルを含む複数のメモリセルを備え、
前記複数のメモリセルは、前記第1および第2ワード線により選択され、かつ、前記接地線に接続されている、半導体装置。 - 請求項1〜5のいずれかにおいて、
前記第1および第2活性領域、前記第1および第2ゲート-ゲート電極層、前記第1および第2ワード線は、ほぼ直線状のパターンを有する、半導体装置。 - 請求項1〜6のいずれかにおいて、
前記メモリセルのサイズが、2.5μm2以下である、半導体装置。 - 請求項1〜7のいずれかに記載の前記半導体装置を備える、メモリシステム。
- 請求項1〜7のいずれかに記載の前記半導体装置を備える、電子機器。
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