JP4009810B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体記憶装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような携帯機器のメモリに好適に使用される。ＳＲＡＭが搭載される携帯機器には、小型化の要請があり、このためには、ＳＲＡＭのメモリセルサイズを縮小しなければならない。
【０００３】
本発明の目的は、メモリセルサイズを小型化することが可能な半導体記憶装置を提供することである。
【０００４】
【課題を解決するための手段】
本発明は、第１駆動トランジスタ、第２駆動トランジスタ、第１負荷トランジスタ、第２負荷トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備えた半導体記憶装置であって、前記メモリセルは、第１ゲート電極層、第２ゲート電極層、第１ドレイン−ドレイン接続層、第２ドレイン−ドレイン接続層、第１ドレイン−ゲート接続層、第２ドレイン−ゲート接続層、第１コンタクト導電部、第２コンタクト導電部、第１層間絶縁層および第２層間絶縁層を備え、前記第１ゲート電極層は、前記第１駆動トランジスタのゲート電極と前記第１負荷トランジスタのゲート電極とを含み、前記第２ゲート電極層は、前記第２駆動トランジスタのゲート電極と前記第２負荷トランジスタのゲート電極とを含み、前記第１層間絶縁層は、前記第１ゲート電極層および前記第２ゲート電極層を覆うように位置し、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層は、前記第１層間絶縁層上に位置し、平面的には、前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート電極層および前記第２ゲート電極層が位置し、前記第１ドレイン−ドレイン接続層は、前記第１駆動トランジスタのドレイン領域と前記第１負荷トランジスタのドレイン領域との接続に用いられ、前記第２ドレイン−ドレイン接続層は、前記第２駆動トランジスタのドレイン領域と前記第２負荷トランジスタのドレイン領域との接続に用いられ、前記第２層間絶縁層は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層を覆うように位置し、前記第１ドレイン−ゲート接続層および前記第２ドレイン−ゲート接続層は、前記第２層間絶縁層上に位置し、前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート電極層との接続に用いられ、前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート電極層との接続に用いられ、前記第１コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第１孔部に位置し、前記第２コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第２孔部に位置し、前記第１ドレイン−ゲート接続層と前記第２ゲート電極層との接続は、前記第１コンタクト導電部を介してなされ、前記第２ドレイン−ゲート接続層と前記第１ゲート電極層との接続は、前記第２コンタクト導電部を介してなされる、ことを特徴とする。
【０００５】
本発明によれば、第１層間絶縁層と第２層間絶縁層との間にコンタクトパッド層を形成することなく、第１ドレイン−ゲート接続層と第２ゲート電極層との接続、および第２ドレイン−ゲート接続層と第１ゲート電極層との接続を行っている。このため、第１ドレイン−ドレイン接続層と第２ドレイン−ドレイン接続層との間隔を狭くしても、第１および第２コンタクト導電部を形成できるので、メモリセルサイズの小型化が可能となる。
【０００６】
また、本発明は、インバータのゲートとなるゲート電極層と、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、一方のインバータのゲートと他方のインバータのドレインとを接続するドレイン−ゲート接続層と、を備えている。本発明の半導体記憶装置は、三層（ゲート電極層、ドレイン−ドレイン接続層、ドレイン−ゲート接続層）を用いて、フリップフロップが形成される。このため、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、４．５μｍ2以下の微細な半導体記憶装置にすることができる。
【０００７】
また、本発明によれば、平面的には、第１ドレイン−ドレイン接続層と第２ドレイン−ドレイン接続層との間に、第１および第２ゲート電極層が位置している。このため、駆動トランジスタのソースコンタクト層をメモリセル中央部に配置することができる。さらに、ドレイン−ドレイン接続層と同じ層にあり、ソースコンタクト層が接続される配線をメモリセル中央部に配置することができる。これにより、第１および第２ドレイン−ゲート接続層形成の自由度が増すので、この点からも、メモリセルサイズの小型化に有利となる。なお、ソースコンタクト層とは、駆動トランジスタのソース領域と配線層との接続に用いられる導電層である。
【０００８】
本発明は、前記第１孔部および前記第２孔部のアスペクト比は、それぞれ、５以下である、ことを特徴とする。第１および第２孔部のアスペクト比が５以下だと、これらの孔部にコンタクト導電部を容易に埋め込むことができる。
【０００９】
本発明は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層の厚みは、それぞれ、１００〜１７０ｎｍである、ことを特徴とする。第１および第２ドレイン−ドレイン接続層の厚みが１００ｎｍ以上だと、第１および第２ドレイン−ドレイン接続層の電気抵抗を好ましい値にできるからである。第１および第２ドレイン−ドレイン接続層の厚みが１７０ｎｍ以下だと、第２層間絶縁層の厚みが大きくなりすぎないので、第１および第２孔部のアスペクト比を５以下にすることができる。なお、第１および第２ドレイン−ドレイン接続層が、チタンナイトライドのような高融点金属の窒化物層を含むと、第１および第２ドレイン−ドレイン接続層の厚みを１７０ｎｍ以下にすることが可能となる。
【００１０】
本発明は、前記第１ゲート電極層、前記第２ゲート電極層、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層は、それぞれ、直線状のパターンをし、かつ、これらは、互いに平行に配置されている、ことを特徴とする。本発明によれば、パターンが単純なので、微細なメモリセルサイズの半導体記憶装置にすることができる。
【００１１】
本発明は、第３コンタクト導電部、第４コンタクト導電部、第１コンタクトパッド層および第２コンタクトパッド層を備え、前記第１コンタクトパッド層および前記第２コンタクトパッド層は、それぞれ、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層と同じ層に位置し、前記第３コンタクト導電部および前記第４コンタクト導電部は、それぞれ、前記第１層間絶縁層に形成された孔部に位置し、前記第１転送トランジスタのソース／ドレイン領域と前記第１コンタクトパッド層との接続は、前記第３コンタクト導電部を介してなされ、前記第２転送トランジスタのソース／ドレイン領域と前記第２コンタクトパッド層との接続は、前記第４コンタクト導電部を介してなされる、ことを特徴とする。
【００１２】
本発明は、第１コンタクトパッド層を備えるので、第１転送トランジスタのソース／ドレイン領域と上層配線（例えば、ビット線）との接続の確実性を高めることができる。また、本発明は、第２コンタクトパッド層を備えるので、第２転送トランジスタのソース／ドレイン領域と上層配線（例えば、ビット線）との接続の確実性を高めることができる。なお、コンタクトパッド層とは、層間絶縁層の孔部に形成されたコンタクト導電部と、その上に位置する層間絶縁層の孔部に形成されたコンタクト導電部と、の接続に用いられる導電層である。
【００１３】
本発明は、前記第１駆動トランジスタおよび前記第２駆動トランジスタは、ｎ型であり、前記第１負荷トランジスタおよび前記第２負荷トランジスタは、ｐ型であり、前記第１転送トランジスタおよび前記第２転送トランジスタは、ｎ型であり、第１層導電層、第２層導電層、第３層導電層および第４層導電層を備え、前記第１層導電層には、前記第１ゲート電極層、前記第２ゲート電極層、および副ワード線が位置し、前記第２層導電層には、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層、電源線、第１コンタクトパッド層、第２コンタクトパッド層、および第３コンタクトパッド層が位置し、前記第３層導電層には、前記第１ドレイン−ゲート接続層、前記第２ドレイン−ゲート接続層、主ワード線、第４コンタクトパッド層、第５コンタクトパッド層、および第６コンタクトパッド層が位置し、前記第４層導電層には、第１ビット線、第２ビット線、および接地線が位置し、前記副ワード線は、第１方向に延び、前記電源線は、前記負荷トランジスタのソース領域と接続され、前記第１コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第２コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第３コンタクトパッド層は、前記駆動トランジスタのソース領域を、前記接地線と接続させるのに用いられ、前記主ワード線は、第１方向に延び、前記第４コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第５コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第６コンタクトパッド層は、前記駆動トランジスタのソース領域を、前記接地線と接続させるのに用いられ、前記第１ビット線および前記第２ビット線は、第１方向と直角に交わる第２方向に延びる、ことを特徴とする。
【００１４】
本発明によれば、半導体記憶装置に要求される様々な性能（例えば、小型化、信頼性、安定性、スピード）を、バランスよく高めることが可能となる。
【００１５】
【発明の実施の形態】
本発明にかかる半導体記憶装置の一実施形態について説明する。本実施形態は、本発明にかかる半導体記憶装置を、ＳＲＡＭに適用したものである。まず、本実施形態の構造の概略を説明し、それから構造の詳細を説明し、最後に本実施形態の主な効果を説明する。
【００１６】
［本実施形態の構造の概略］
本実施形態の半導体記憶装置は、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。本実施形態の構造の概略を、メモリセルのフリップフロップを構成する部分の構造と、メモリセルの構造と、に分けて説明する。
【００１７】
｛メモリセルのフリップフロップを構成する部分の構造｝
図１は、本実施形態のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。図１の理解を容易にするため、まず、第１層導電層、第２層導電層、第３層導電層について個別に説明する。
【００１８】
第１層導電層は、図３に示すように、ゲート電極層２１ａ、２１ｂおよび副ワード線２３が配置されている。第２層導電層は、図５に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層導電層は、図８に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図３に示す構造上に、図５に示す構造が位置し、図５に示す構造上に、図８に示す構造が位置している。これを一つの図で表したのが図１である。
【００１９】
図１には、フリップフロップを構成する部分が表れている。これを、領域Ａに着目して説明する。領域Ａは、一つのメモリセルが形成される領域である。他の図面の領域Ａもこの意味である。
【００２０】
領域Ａには、６個のＭＯＳ電界効果トランジスタ、つまり、ｎチャネル型の転送トランジスタＱ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4およびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成されている。駆動トランジスタＱ3と負荷トランジスタＱ5とで、一つのＣＭＯＳインバータが構成されている。また、駆動トランジスタＱ4と負荷トランジスタＱ6とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。領域Ａにある６個のＭＯＳ電界効果トランジスタで構成される回路を、等価回路で示すと図１６のようになる。
【００２１】
再び図１を参照して、ゲート電極層２１ａ、およびゲート電極層２１ｂは、それぞれ、直線状のパターンをしている。ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。また、ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。
【００２２】
駆動トランジスタＱ3のドレイン領域と負荷トランジスタＱ5のドレイン領域とは、ドレイン−ドレイン接続層３１ａにより接続される。また、駆動トランジスタＱ4のドレイン領域と負荷トランジスタＱ6のドレイン領域とは、ドレイン−ドレイン接続層３１ｂにより接続される。ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、それぞれ、直線状のパターンを有する。
【００２３】
駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極（ゲート電極層２１ａ）とドレイン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続層４１ｂにより接続されている。また、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極（ゲート電極層２１ｂ）とドレイン−ドレイン接続層３１ａとは、ドレイン−ゲート接続層４１ａにより接続されている。ドレイン−ゲート接続層４１ａおよびドレイン−ゲート接続層４１ｂは、それぞれ、Ｌ字状のパターンをしている。Ｌ字状のパターンの第１の辺と第２の辺とで形成される角度は、ほぼ９０度である。ドレイン−ゲート接続層４１ａの第１の辺は、ドレイン−ゲート接続層４１ｂの第１の辺と対向している。ドレイン−ゲート接続層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂの第２の辺と対向している。ドレイン−ゲート接続層４１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称である。
【００２４】
ゲート電極層２１ａ、ゲート電極層２１ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、互いに平行に配置されている。そして、平面的に見ると、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間に、ゲート電極層２１ａ、２１ｂが位置している。
【００２５】
｛メモリセルの構造｝
次に、本実施形態のメモリセルの構造を説明する。本実施形態のメモリセルは、フィールド上に、第１層導電層、第２層導電層、第３層導電層、第４層導電層を、層間絶縁層を介して、順に重ねた構造をしている。フィールドは、図２に示すように、活性領域１１、１３、１５、１７と素子分離領域１９とが位置する領域である。第４層導電層は、図１０に示すように、ビット線５１等が位置する層である。本実施形態のメモリセルは、図２に示すフィールド上に、前述した図１に示す第１層導電層、第２層導電層、第３層導電層が位置し、そして、この上に、図１０に示す第４層導電層が位置する構造をしている。
【００２６】
［本実施形態の構造の詳細］
本実施形態の構造の詳細を、下層から順に、図２〜図１５を用いて説明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を示すのが図１５である。
【００２７】
｛フィールド、第１層導電層｝
図１１は、フィールドおよび第１層導電層を示す平面図である。まず、フィールドについて、図２、図１４および図１５を用いて説明する。図２は、フィールドを示す平面図である。フィールドは、活性領域１１、１３、１５、１７および素子分離領域１９を有する。活性領域１１、１３、１５、１７は、シリコン基板の表面に形成されている。
【００２８】
活性領域１１は、ほぼ口の字型をしている。複数の活性領域１１が、図２中、ｘ軸方向に並んでいる。活性領域１１には、図１に示す転送トランジスタＱ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
【００２９】
活性領域１３は、ほぼエの字型をしている。複数の活性領域１３が、図２中、ｘ軸方向に並んでいる。活性領域１３には、図１に示す負荷トランジスタＱ5、Ｑ6が形成される。
【００３０】
活性領域１５は、例えば、ｘ方向に並ぶ３２メモリセル毎に一つが形成される。活性領域１５には、ｎウェルのウェルコンタクト領域が形成される。よって、３２メモリセル分に対応するｎウェルが、このウェルコンタクト領域を介して、ＶDD配線（電源線）と接続される。
【００３１】
活性領域１７は、ｙ方向に並ぶ２メモリセル毎に一つが形成される。活性領域１７には、ｐウェルのウェルコンタクト領域が形成される。よって、２メモリセル分に対応するｐウェルが、このウェルコンタクト領域を介して、ＶSS配線（接地線）と接続される。
【００３２】
活性領域１１、１３、１５、１７は、それぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）により、他の活性領域から分離されている。素子分離領域１９としては、例えば、ＳＴＩ（shallow trench isolation）がある。
【００３３】
図２に示すフィールドのＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、活性領域１１、１３や素子分離領域１９が表れている。
【００３４】
次に、フィールド上に位置する第１層導電層について、図３、図１１、図１４および図１５を用いて説明する。図３は、第１層導電層を示す平面図であり、第１層導電層には、複数のゲート電極層２１ａ、２１ｂおよび複数の副ワード線２３が配置されている。ゲート電極層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００３５】
ゲート電極層２１ａ、２１ｂは、それぞれ、図３中、ｙ軸方向に延びた直線状のパターンを有する。一組のゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセル領域に配置される。ゲート電極層２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長は、例えば、０．２０μｍである。
【００３６】
副ワード線２３は、直線状のパターンを有し、図３中、ｘ軸方向に延びている。副ワード線２３は、駆動トランジスタ側に位置している。副ワード線２３は、上層に位置する主ワード線によって活性化／非活性化される。副ワード線２３は、転送トランジスタのゲート電極となる。転送トランジスタのゲート長は、例えば、０．２４μｍである。
【００３７】
図３に示す第１層導電層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３やゲート電極層２１ｂが表れている。
【００３８】
次に、活性領域に形成されるソース／ドレイン領域等について説明する。図１１に示すように、活性領域１１には、ｎ+型ソース／ドレイン領域１１ａが形成される。ソース／ドレイン領域とは、ソースおよびドレインのうち、少なくとも一方の機能を果たす領域という意味である。活性領域１５には、ｎ+型ウェルコンタクト領域１５ａが形成される。活性領域１７には、ｐ+型ウェルコンタクト領域１７ａが形成される。
【００３９】
フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図１１中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層６５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層６５には、ｎ+型ソース／ドレイン領域１１ａ等を露出する複数のコンタクトホール６３が形成されている。これらのコンタクトホール６３には、コンタクト導電部６１が埋め込まれている。
【００４０】
コンタクト導電部６１は、コンタクトホール６３に埋め込まれたプラグ６０と、コンタクトホール６３の底面上および側面上に位置する高融点金属の窒化物層６２と、を含む。プラグ６０の材料としては、例えば、タングステンがある。高融点金属の窒化物層６２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層６２は、主にバリア層として機能する。コンタクトホール６３の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００４１】
コンタクト導電部６１の平面パターンを図で示すと、図４のとおりである。図１１に示すように、コンタクト導電部６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続されている。
【００４２】
｛第２層導電層｝
第２層導電層は、図１１に示す構造上に位置する。第２層導電層は、図５に示すように、複数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、複数のＢＬ（ビット線、ビット線／）コンタクトパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が配置されている。これらは、例えば、高融点金属からなる金属層（厚さ例えば、８．５ｎｍ）上に、高融点金属の窒化物層（厚さ例えば、１３５ｎｍ）を形成した構造を有する。高融点金属からなる金属層は、下敷きとなり、例えば、チタン層がある。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。まず、ドレイン−ドレイン接続層３１ａ、３１ｂの構造を説明する。
【００４３】
ドレイン−ドレイン接続層３１ａ、３１ｂは、それぞれ、図５中、ｙ軸方向に延びた直線状のパターンを有する。ドレイン−ドレイン接続層３１ａの本体部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレイン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１ｂ２の幅より小さい。本体部３１ａ３、３１ｂ３の幅の値は、設計ルール上の最小値である。一組のドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメモリセル領域に配置される。
【００４４】
ＶSS局所配線３７は、端部および、図５中、ｙ軸方向に延びた本体部を有する。ＶSS局所配線３７の端部の幅は、ＶSS局所配線３７の本体部の幅より大きい。ＶSS局所配線３７は、ドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間に位置する。そして、この位置から、ＶSS局所配線３７は、図５中、下に位置するメモリセルのドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間にまで延びている。ＶSS局所配線３７は、二つのメモリセルにつき、一つが配置される。
【００４５】
ＢＬコンタクトパッド層３５ａは、ビット線とｎ+型ソース／ドレイン領域１１ａ（図１１参照）とを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。
【００４６】
ＢＬコンタクトパッド層３５ａは、一メモリセルのドレイン−ドレイン接続層３１ａと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ａとの間に位置する。同様に、ＢＬコンタクトパッド層３５ｂは、一メモリセルのドレイン−ドレイン接続層３１ｂと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタクトパッド層３５ａ、３５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００４７】
ＶDD配線３３は、図５中、ｘ軸方向に延びた直線状のパターンを有する。ＶDD配線３３は、ｎ+型ウェルコンタクト領域１５ａ（図１１参照）と立体的に交差するように延びている。ＶDD配線３３は、ｎ+型ウェルコンタクト領域１５ａの上方に、分岐部３３ａ、３３ｂを有する。
【００４８】
図５に示す第２層導電層に位置するドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、図１１に示すコンタクト導電部６１と接続されている。この接続を、図５ではコンタクト部６１ｍで表す。
【００４９】
図５に示す第２層導電層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが表れている。第２層導電層は、先程説明したように、高融点金属からなる金属層３０と、高融点金属からなる金属層３０上に位置する高融点金属の窒化物層３２と、を備える。
【００５０】
第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図５中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。図１４に示すように、層間絶縁層７１には、ドレイン−ドレイン接続層３１ｂ等を露出する複数のスルーホール７９が形成されている。スルーホール７９には、コンタクト導電部７５が埋め込まれている。また、図１５に示すように、層間絶縁層７１、６５には、ゲート電極層２１ｂを露出するスルーホール７７が形成されている。スルーホール７７には、コンタクト導電部７３が埋め込まれている。コンタクト導電部７３、７５と第２層導電層との平面的関係を図示したのが図１２である。
【００５１】
コンタクト導電部７３について説明する。コンタクト導電部７３の平面パターンは、図６に示すとおりである。コンタクト導電部７３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接続されている。コンタクト導電部７３の断面を、図１５を用いて説明する。コンタクト導電部７３は、二つの層間絶縁層６５、７１を貫通するスルーホール７７に埋め込まれている。この断面において、コンタクト導電部７３は、ゲート電極層２１ｂと接続されている。コンタクト導電部７３は、スルーホール７７に埋め込まれたプラグ７０と、スルーホール７７の底面上および側面上に位置する高融点金属の窒化物層７２と、を含む。プラグ７０の材料としては、例えば、タングステンがある。高融点金属の窒化物層７２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層７２は、主にバリア層として機能する。スルーホール７７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５２】
コンタクト導電部７５について説明する。コンタクト導電部７５の平面パターンは、図７に示すとおりである。コンタクト導電部７５は、図１２に示すように、ドレイン−ドレイン接続層３１ａの端部３１ａ１、ドレイン−ドレイン接続層３１ｂの端部３１ｂ２、ＶDD配線３３の分岐部３３ａ、３３ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７に接続されている。コンタクト導電部７５の断面を、図１４を用いて説明する。コンタクト導電部７５は、層間絶縁層７１を貫通するスルーホール７９に埋め込まれている。この断面において、コンタクト導電部７５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されている。コンタクト導電部７５は、コンタクト導電部６１、７３と同様な構成をしている。スルーホール７９の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５３】
｛第３層導電層｝
第３層導電層は、図１２に示す構造上に位置する。第３層導電層は、図８に示すように、複数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード線４３、複数のＢＬコンタクトパッド層４５ａ、４５ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコンタクトパッド層４９が配置されている。
【００５４】
ドレイン−ゲート接続層４１ａは、本体部４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。本体部４１ａ３は、図８中、ｘ軸方向に延びている部分である。端部４１ａ１は、ドレイン−ゲート接続層４１ｂ側に曲がっている部分である。同様に、ドレイン−ゲート接続層４１ｂは、本体部４１ｂ３と二つの端部４１ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８中、ｘ軸方向に延びている部分である。端部４１ｂ１は、ドレイン−ゲート接続層４１ａ側に曲がっている部分である。一組のドレイン−ゲート接続層４１ａ、４１ｂが、一つのメモリセル領域に配置される。
【００５５】
ＢＬコンタクトパッド層４５ａは、ビット線とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層４５ｂは、ビット線／とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００５６】
ＶSSコンタクトパッド層４７は、図８中、ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクトパッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬコンタクトパッド層４５ｂとの間に位置する。ＶSSコンタクトパッド層４７は、二つのメモリセルにつき、一つが配置される。
【００５７】
主ワード線４３は、図８中、ｘ軸方向に、直線状に延びている。主ワード線４３は、図５に示すＶDD配線３３の上方に位置する。ＶDDコンタクトパッド層４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３ｂの上方に位置する。なお、本実施形態では、ワード線を副ワード線２３（図３参照）と主ワード線４３（図８参照）からなる構造としているが、主ワード線を設けない構造でもよい。
【００５８】
ドレイン−ゲート接続層４１ａの端部４１ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１は、それぞれ、図１２に示すコンタクト導電部７３と接続されている。この接続を、図８ではコンタクト部７３ｍで表す。また、ドレイン−ゲート接続層４１ａの端部４１ａ２、ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッド層４７、ＶDDコンタクトパッド層４９は、図１２に示すコンタクト導電部７５と接続されている。この接続を、図８ではコンタクト部７５ｍで表す。
【００５９】
図８に示す第３層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。この断面には、ドレイン−ゲート接続層４１ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード線４３が表れている。これらを含む第３層導電層は、例えば、下から順に、高融点金属の窒化物層４２、金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層４２としては、例えば、チタンナイトライド層がある。金属層４４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属からなる金属層４６としては、例えば、チタン層がある。高融点金属の窒化物層４８としては、例えば、チタンナイトライド層がある。
【００６０】
第３層導電層上には、シリコン酸化層からなるハードマスク層４０が形成されている。ハードマスク層４０をマスクとして、第３層の導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第３層導電層のパターンニングをするのが困難だからである。
【００６１】
第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層が形成されている。図１４および図１５に示すように、この層間絶縁層８５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層８５には、ＢＬコンタクトパッド層４５ａ等が露出するスルーホール８３が形成されている。スルーホール８３には、コンタクト導電部８１が埋め込まれている。これを図示した平面図が図１３である。コンタクト導電部８１は、図１３に示すように、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッド層４７、ＶDDコンタクトパッド層４９に接続されている。コンタクト導電部８１の平面パターンは、図９に示すとおりである。コンタクト導電部８１は、コンタクト導電部６１、７３、７５と同様な構成をしている。スルーホール８３の上端部の径は、例えば、０．３６μｍであり、下端部の径は、例えば、０．２８μｍである。
【００６２】
｛第４層導電層｝
第４層導電層は、図１３に示す構造上に位置する。第４層導電層は、図１０に示すように、複数のビット線５１、複数のビット線／５３、複数のＶSS配線５５、ＶDD配線５７が配置されている。これらは、図１０中、ｙ軸方向に、直線状に延びている。ＶSS配線５５は、ビット線５１とビット線／５３との間であって、メモリセル中央にに配置されている。ＶDD配線５７は、ｘ方向に並ぶ、例えば、３２メモリセル毎に一本が配置されている。これらは、それぞれ、図１３に示すコンタクト導電部８１と接続されている。この接続を、図１０ではコンタクト部８１ｍで表す。ビット線５１等は、例えば、下から順に、チタンナイトライド層、アルミニウム−銅合金層、チタンナイトライド層が積層された構造を有する。
【００６３】
図１０に示す第４層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ビット線／５３が表れている。ビット線／５３には、ビット線５１に流れる信号と相補の信号が流れる。以上が本実施形態の構造の詳細である。
【００６４】
なお、図１〜図１３に示されているパターンは、設計パターンである。これらのパターンは角部を有する。しかし、実際に半導体基板上に形成されるパターンは、光の近接効果により、角部を規定する線が曲線になっている。
【００６５】
［本実施形態の主な効果］
本実施形態の主な効果を説明する。
【００６６】
｛１｝本実施形態では、ＳＲＡＭの小型化を図ることができる。以下、この理由をドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続関係（図１）を用いて説明するが、ドレイン−ゲート接続層４１ｂとゲート電極層２１ａとの接続関係についても同じことが言える。
【００６７】
ドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続に、図１４に示すようなコンタクト導電部６１、コンタクトパッド層３５ｂおよびコンタクト導電部７５からなる接続構造を用いるとする。コンタクトパッド層３５ｂの平面積は、コンタクト導電部６１、７５の平面積より大きいので、その分だけ、図１２に示すドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間隔が大きくなる。
【００６８】
本実施形態によれば、図１５に示すように、層間絶縁層６５と層間絶縁層７１との間にコンタクトパッド層を形成することなく、ドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続を行っている。このため、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間隔を狭くできるので、メモリセルサイズの小型化が可能となる。
【００６９】
なお、図１５に示すように、コンタクト導電部７３として、プラグ７０を用いているが、スルーホールに形成でき、上層導電層と下層導電層とを電気的に接続できるものであれば、コンタクト導電部７３として用いることができる。例えば、層間絶縁層にスルーホールを形成し、スルーホール内および層間絶縁層上に、上層導電層となる導電層を形成し、導電層をパターンニングして上層導電層とする。この場合、スルーホールの上記導電層がコンタクト導電部７３となる。また、本実施形態において、コンタクト導電部７３は、高融点金属の窒化物層７２を含む構造としているが、プラグ７０のみの構造でもよい。これらのことは、コンタクト導電部６１、７５、８１についても当てはまる。
【００７０】
｛２｝本実施形態によれば、次の点からもＳＲＡＭの小型化を図ることができる。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。フリップフロップを二層で作製する場合、例えば、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン−ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００７１】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０１頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００７２】
本実施形態によれば、図１に示すように、ＣＭＯＳインバータのゲートとなるゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン−ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。したがって、フリップフロップを形成するのに、三層が用いられることになる。よって、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状に）することができる。このように、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１８μｍ世代において、メモリセルサイズが、４．５μｍ2以下の微細なＳＲＡＭにすることができる。
【００７３】
｛３｝本実施形態によれば、スルーホール（例えば、図１５に示すスルーホール７７）にコンタクト導電部７３を容易に埋め込むことができる。一般に、スルーホールのアスペクト比が５以下であると、スルーホールに導電層を容易に埋め込むことができる。本実施形態によれば、コンタクト導電部７３が埋め込まれるスルーホール（例えば、図１５に示すスルーホール７７）の深さは０．７５μｍであり、下端部の径は０．２４μｍであるので、上記スルーホールのアスペクト比が３．１３となる。このように、本実施形態によれば、上記スルーホールのアスペクト比が５以下なので、上記スルーホールにコンタクト導電部７３を容易に埋め込むことができる。
【００７４】
そして、本実施形態によれば、図１４に示す第２層導電層（例えば、ドレイン−ドレイン接続層３１ｂ）として、高融点金属の窒化物層３２を用いている。このため、上記スルーホール（例えば、図１５に示すスルーホール７７）のアスペクト比を５以下にすることができる。すなわち、図１５に示すように、スルーホール７７は、二つの層間絶縁層（層間絶縁層６５、７１）を貫通して形成されているので、その深さは大きくなる。本実施形態は、図１４に示す第２層導電層として、高融点金属の窒化物層３２を用いている。高融点金属の窒化物層は、アルミニウム層の場合と比べて、厚さを小さくできる。このため、本実施形態によれば、第２層導電層のない領域における層間絶縁層７１（図１５）の厚みを小さくすることができる。したがって、その分だけ、スルーホール７７の深さを小さくできるので、スルーホール７７のアスペクト比を５以下にすることができるのである。
【００７５】
なお、本実施形態において、第２層導電層は、図１４に示すように、高融点金属からなる金属層３０と高融点金属の窒化物層３２とを積層した構成をしていが、第２層導電層の構成を高融点金属の窒化物層３２のみにしてもよい。
【図面の簡単な説明】
【図１】本実施形態のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。
【図２】本実施形態のメモリセルアレイの一部におけるフィールドを示す平面図である。
【図３】本実施形態のメモリセルアレイの一部における第１層導電層を示す平面図である。
【図４】本実施形態のメモリセルアレイの一部におけるコンタクト導電部６１を示す平面図である。
【図５】本実施形態のメモリセルアレイの一部における第２層導電層を示す平面図である。
【図６】本実施形態のメモリセルアレイの一部におけるコンタクト導電部７３を示す平面図である。
【図７】本実施形態のメモリセルアレイの一部におけるコンタクト導電部７５を示す平面図である。
【図８】本実施形態のメモリセルアレイの一部における第３層導電層を示す平面図である。
【図９】本実施形態のメモリセルアレイの一部におけるコンタクト導電部８１を示す平面図である。
【図１０】本実施形態のメモリセルアレイの一部における第４層導電層を示す平面図である。
【図１１】本実施形態おける、フィールド、第１層導電層、コンタクト導電部６１を示す平面図である。
【図１２】本実施形態おける、第２層導電層、コンタクト導電部７３、７５を示す平面図である。
【図１３】本実施形態おける、第３層導電層、コンタクト導電部８１を示す平面図である。
【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断面図である。
【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断面図である。
【図１６】本実施形態におけるＳＲＡＭの等価回路図である。
【符号の説明】
１１、１３、１５、１７ 活性領域
１１ａ ｎ+型ソース／ドレイン領域
１３ａ ｐ+型ソース／ドレイン領域
１５ａ ｎ+型ウェルコンタクト領域
１７ａ ｐ+型ウェルコンタクト領域
１９ 素子分離領域
２１ａ、２１ｂ ゲート電極層
２３ 副ワード線
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン−ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ａ３、３１ｂ３ 本体部
３２ 高融点金属の窒化物層
３３ ＶDD配線
３３ａ、３３ｂ 分岐部
３５ａ、３５ｂ ＢＬコンタクトパッド層
３７ ＶSS局所配線
４０ ハードマスク層
４１ａ、４１ｂ ドレイン−ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４１ａ３、４１ｂ３ 本体部
４３ 主ワード線
４２ 高融点金属の窒化物層
４４ 金属層
４５ａ、４５ｂ ＢＬコンタクトパッド層
４６ 高融点金属からなる金属層
４７ ＶSSコンタクトパッド層
４８ 高融点金属の窒化物層
４９ ＶDDコンタクトパッド層
５１ ビット線
５３ ビット線／
５５ ＶSS配線
５７ ＶDD配線
６０ プラグ
６１ コンタクト導電部
６１ｍ コンタクト部
６２ 高融点金属の窒化物層
６３ コンタクトホール
６５ 層間絶縁層
７０ プラグ
７１ 層間絶縁層
７２ 高融点金属の窒化物層
７３ コンタクト導電部
７３ｍ コンタクト部
７５ コンタクト導電部
７５ｍ コンタクト部
７７、７９ スルーホール
８１ コンタクト導電部
８１ｍ コンタクト部
８３ スルーホール
８５ 層間絶縁層
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体記憶装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような携帯機器のメモリに好適に使用される。ＳＲＡＭが搭載される携帯機器には、小型化の要請があり、このためには、ＳＲＡＭのメモリセルサイズを縮小しなければならない。
【０００３】
本発明の目的は、メモリセルサイズを小型化することが可能な半導体記憶装置を提供することである。
【０００４】
【課題を解決するための手段】
本発明は、第１駆動トランジスタ、第２駆動トランジスタ、第１負荷トランジスタ、第２負荷トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備えた半導体記憶装置であって、前記メモリセルは、第１ゲート電極層、第２ゲート電極層、第１ドレイン−ドレイン接続層、第２ドレイン−ドレイン接続層、第１ドレイン−ゲート接続層、第２ドレイン−ゲート接続層、第１コンタクト導電部、第２コンタクト導電部、第１層間絶縁層および第２層間絶縁層を備え、前記第１ゲート電極層は、前記第１駆動トランジスタのゲート電極と前記第１負荷トランジスタのゲート電極とを含み、前記第２ゲート電極層は、前記第２駆動トランジスタのゲート電極と前記第２負荷トランジスタのゲート電極とを含み、前記第１層間絶縁層は、前記第１ゲート電極層および前記第２ゲート電極層を覆うように位置し、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層は、前記第１層間絶縁層上に位置し、平面的には、前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート電極層および前記第２ゲート電極層が位置し、前記第１ドレイン−ドレイン接続層は、前記第１駆動トランジスタのドレイン領域と前記第１負荷トランジスタのドレイン領域との接続に用いられ、前記第２ドレイン−ドレイン接続層は、前記第２駆動トランジスタのドレイン領域と前記第２負荷トランジスタのドレイン領域との接続に用いられ、前記第２層間絶縁層は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層を覆うように位置し、前記第１ドレイン−ゲート接続層および前記第２ドレイン−ゲート接続層は、前記第２層間絶縁層上に位置し、前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート電極層との接続に用いられ、前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート電極層との接続に用いられ、前記第１コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第１孔部に位置し、前記第２コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第２孔部に位置し、前記第１ドレイン−ゲート接続層と前記第２ゲート電極層との接続は、前記第１コンタクト導電部を介してなされ、前記第２ドレイン−ゲート接続層と前記第１ゲート電極層との接続は、前記第２コンタクト導電部を介してなされる、ことを特徴とする。
【０００５】
本発明によれば、第１層間絶縁層と第２層間絶縁層との間にコンタクトパッド層を形成することなく、第１ドレイン−ゲート接続層と第２ゲート電極層との接続、および第２ドレイン−ゲート接続層と第１ゲート電極層との接続を行っている。このため、第１ドレイン−ドレイン接続層と第２ドレイン−ドレイン接続層との間隔を狭くしても、第１および第２コンタクト導電部を形成できるので、メモリセルサイズの小型化が可能となる。
【０００６】
また、本発明は、インバータのゲートとなるゲート電極層と、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、一方のインバータのゲートと他方のインバータのドレインとを接続するドレイン−ゲート接続層と、を備えている。本発明の半導体記憶装置は、三層（ゲート電極層、ドレイン−ドレイン接続層、ドレイン−ゲート接続層）を用いて、フリップフロップが形成される。このため、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、４．５μｍ2以下の微細な半導体記憶装置にすることができる。
【０００７】
また、本発明によれば、平面的には、第１ドレイン−ドレイン接続層と第２ドレイン−ドレイン接続層との間に、第１および第２ゲート電極層が位置している。このため、駆動トランジスタのソースコンタクト層をメモリセル中央部に配置することができる。さらに、ドレイン−ドレイン接続層と同じ層にあり、ソースコンタクト層が接続される配線をメモリセル中央部に配置することができる。これにより、第１および第２ドレイン−ゲート接続層形成の自由度が増すので、この点からも、メモリセルサイズの小型化に有利となる。なお、ソースコンタクト層とは、駆動トランジスタのソース領域と配線層との接続に用いられる導電層である。
【０００８】
本発明は、前記第１孔部および前記第２孔部のアスペクト比は、それぞれ、５以下である、ことを特徴とする。第１および第２孔部のアスペクト比が５以下だと、これらの孔部にコンタクト導電部を容易に埋め込むことができる。
【０００９】
本発明は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層の厚みは、それぞれ、１００〜１７０ｎｍである、ことを特徴とする。第１および第２ドレイン−ドレイン接続層の厚みが１００ｎｍ以上だと、第１および第２ドレイン−ドレイン接続層の電気抵抗を好ましい値にできるからである。第１および第２ドレイン−ドレイン接続層の厚みが１７０ｎｍ以下だと、第２層間絶縁層の厚みが大きくなりすぎないので、第１および第２孔部のアスペクト比を５以下にすることができる。なお、第１および第２ドレイン−ドレイン接続層が、チタンナイトライドのような高融点金属の窒化物層を含むと、第１および第２ドレイン−ドレイン接続層の厚みを１７０ｎｍ以下にすることが可能となる。
【００１０】
本発明は、前記第１ゲート電極層、前記第２ゲート電極層、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層は、それぞれ、直線状のパターンをし、かつ、これらは、互いに平行に配置されている、ことを特徴とする。本発明によれば、パターンが単純なので、微細なメモリセルサイズの半導体記憶装置にすることができる。
【００１１】
本発明は、第３コンタクト導電部、第４コンタクト導電部、第１コンタクトパッド層および第２コンタクトパッド層を備え、前記第１コンタクトパッド層および前記第２コンタクトパッド層は、それぞれ、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層と同じ層に位置し、前記第３コンタクト導電部および前記第４コンタクト導電部は、それぞれ、前記第１層間絶縁層に形成された孔部に位置し、前記第１転送トランジスタのソース／ドレイン領域と前記第１コンタクトパッド層との接続は、前記第３コンタクト導電部を介してなされ、前記第２転送トランジスタのソース／ドレイン領域と前記第２コンタクトパッド層との接続は、前記第４コンタクト導電部を介してなされる、ことを特徴とする。
【００１２】
本発明は、第１コンタクトパッド層を備えるので、第１転送トランジスタのソース／ドレイン領域と上層配線（例えば、ビット線）との接続の確実性を高めることができる。また、本発明は、第２コンタクトパッド層を備えるので、第２転送トランジスタのソース／ドレイン領域と上層配線（例えば、ビット線）との接続の確実性を高めることができる。なお、コンタクトパッド層とは、層間絶縁層の孔部に形成されたコンタクト導電部と、その上に位置する層間絶縁層の孔部に形成されたコンタクト導電部と、の接続に用いられる導電層である。
【００１３】
本発明は、前記第１駆動トランジスタおよび前記第２駆動トランジスタは、ｎ型であり、前記第１負荷トランジスタおよび前記第２負荷トランジスタは、ｐ型であり、前記第１転送トランジスタおよび前記第２転送トランジスタは、ｎ型であり、第１層導電層、第２層導電層、第３層導電層および第４層導電層を備え、前記第１層導電層には、前記第１ゲート電極層、前記第２ゲート電極層、および副ワード線が位置し、前記第２層導電層には、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層、電源線、第１コンタクトパッド層、第２コンタクトパッド層、および第３コンタクトパッド層が位置し、前記第３層導電層には、前記第１ドレイン−ゲート接続層、前記第２ドレイン−ゲート接続層、主ワード線、第４コンタクトパッド層、第５コンタクトパッド層、および第６コンタクトパッド層が位置し、前記第４層導電層には、第１ビット線、第２ビット線、および接地線が位置し、前記副ワード線は、第１方向に延び、前記電源線は、前記負荷トランジスタのソース領域と接続され、前記第１コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第２コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第３コンタクトパッド層は、前記駆動トランジスタのソース領域を、前記接地線と接続させるのに用いられ、前記主ワード線は、第１方向に延び、前記第４コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第５コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタのソース／ドレイン領域との接続に用いられ、前記第６コンタクトパッド層は、前記駆動トランジスタのソース領域を、前記接地線と接続させるのに用いられ、前記第１ビット線および前記第２ビット線は、第１方向と直角に交わる第２方向に延びる、ことを特徴とする。
【００１４】
本発明によれば、半導体記憶装置に要求される様々な性能（例えば、小型化、信頼性、安定性、スピード）を、バランスよく高めることが可能となる。
【００１５】
【発明の実施の形態】
本発明にかかる半導体記憶装置の一実施形態について説明する。本実施形態は、本発明にかかる半導体記憶装置を、ＳＲＡＭに適用したものである。まず、本実施形態の構造の概略を説明し、それから構造の詳細を説明し、最後に本実施形態の主な効果を説明する。
【００１６】
［本実施形態の構造の概略］
本実施形態の半導体記憶装置は、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。本実施形態の構造の概略を、メモリセルのフリップフロップを構成する部分の構造と、メモリセルの構造と、に分けて説明する。
【００１７】
｛メモリセルのフリップフロップを構成する部分の構造｝
図１は、本実施形態のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。図１の理解を容易にするため、まず、第１層導電層、第２層導電層、第３層導電層について個別に説明する。
【００１８】
第１層導電層は、図３に示すように、ゲート電極層２１ａ、２１ｂおよび副ワード線２３が配置されている。第２層導電層は、図５に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層導電層は、図８に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図３に示す構造上に、図５に示す構造が位置し、図５に示す構造上に、図８に示す構造が位置している。これを一つの図で表したのが図１である。
【００１９】
図１には、フリップフロップを構成する部分が表れている。これを、領域Ａに着目して説明する。領域Ａは、一つのメモリセルが形成される領域である。他の図面の領域Ａもこの意味である。
【００２０】
領域Ａには、６個のＭＯＳ電界効果トランジスタ、つまり、ｎチャネル型の転送トランジスタＱ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4およびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成されている。駆動トランジスタＱ3と負荷トランジスタＱ5とで、一つのＣＭＯＳインバータが構成されている。また、駆動トランジスタＱ4と負荷トランジスタＱ6とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。領域Ａにある６個のＭＯＳ電界効果トランジスタで構成される回路を、等価回路で示すと図１６のようになる。
【００２１】
再び図１を参照して、ゲート電極層２１ａ、およびゲート電極層２１ｂは、それぞれ、直線状のパターンをしている。ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。また、ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。
【００２２】
駆動トランジスタＱ3のドレイン領域と負荷トランジスタＱ5のドレイン領域とは、ドレイン−ドレイン接続層３１ａにより接続される。また、駆動トランジスタＱ4のドレイン領域と負荷トランジスタＱ6のドレイン領域とは、ドレイン−ドレイン接続層３１ｂにより接続される。ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、それぞれ、直線状のパターンを有する。
【００２３】
駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極（ゲート電極層２１ａ）とドレイン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続層４１ｂにより接続されている。また、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極（ゲート電極層２１ｂ）とドレイン−ドレイン接続層３１ａとは、ドレイン−ゲート接続層４１ａにより接続されている。ドレイン−ゲート接続層４１ａおよびドレイン−ゲート接続層４１ｂは、それぞれ、Ｌ字状のパターンをしている。Ｌ字状のパターンの第１の辺と第２の辺とで形成される角度は、ほぼ９０度である。ドレイン−ゲート接続層４１ａの第１の辺は、ドレイン−ゲート接続層４１ｂの第１の辺と対向している。ドレイン−ゲート接続層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂの第２の辺と対向している。ドレイン−ゲート接続層４１ａとドレイン−ゲート接続層４１ｂとは、ほぼ点対称である。
【００２４】
ゲート電極層２１ａ、ゲート電極層２１ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−ドレイン接続層３１ｂは、互いに平行に配置されている。そして、平面的に見ると、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間に、ゲート電極層２１ａ、２１ｂが位置している。
【００２５】
｛メモリセルの構造｝
次に、本実施形態のメモリセルの構造を説明する。本実施形態のメモリセルは、フィールド上に、第１層導電層、第２層導電層、第３層導電層、第４層導電層を、層間絶縁層を介して、順に重ねた構造をしている。フィールドは、図２に示すように、活性領域１１、１３、１５、１７と素子分離領域１９とが位置する領域である。第４層導電層は、図１０に示すように、ビット線５１等が位置する層である。本実施形態のメモリセルは、図２に示すフィールド上に、前述した図１に示す第１層導電層、第２層導電層、第３層導電層が位置し、そして、この上に、図１０に示す第４層導電層が位置する構造をしている。
【００２６】
［本実施形態の構造の詳細］
本実施形態の構造の詳細を、下層から順に、図２〜図１５を用いて説明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を示すのが図１５である。
【００２７】
｛フィールド、第１層導電層｝
図１１は、フィールドおよび第１層導電層を示す平面図である。まず、フィールドについて、図２、図１４および図１５を用いて説明する。図２は、フィールドを示す平面図である。フィールドは、活性領域１１、１３、１５、１７および素子分離領域１９を有する。活性領域１１、１３、１５、１７は、シリコン基板の表面に形成されている。
【００２８】
活性領域１１は、ほぼ口の字型をしている。複数の活性領域１１が、図２中、ｘ軸方向に並んでいる。活性領域１１には、図１に示す転送トランジスタＱ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
【００２９】
活性領域１３は、ほぼエの字型をしている。複数の活性領域１３が、図２中、ｘ軸方向に並んでいる。活性領域１３には、図１に示す負荷トランジスタＱ5、Ｑ6が形成される。
【００３０】
活性領域１５は、例えば、ｘ方向に並ぶ３２メモリセル毎に一つが形成される。活性領域１５には、ｎウェルのウェルコンタクト領域が形成される。よって、３２メモリセル分に対応するｎウェルが、このウェルコンタクト領域を介して、ＶDD配線（電源線）と接続される。
【００３１】
活性領域１７は、ｙ方向に並ぶ２メモリセル毎に一つが形成される。活性領域１７には、ｐウェルのウェルコンタクト領域が形成される。よって、２メモリセル分に対応するｐウェルが、このウェルコンタクト領域を介して、ＶSS配線（接地線）と接続される。
【００３２】
活性領域１１、１３、１５、１７は、それぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）により、他の活性領域から分離されている。素子分離領域１９としては、例えば、ＳＴＩ（shallow trench isolation）がある。
【００３３】
図２に示すフィールドのＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、活性領域１１、１３や素子分離領域１９が表れている。
【００３４】
次に、フィールド上に位置する第１層導電層について、図３、図１１、図１４および図１５を用いて説明する。図３は、第１層導電層を示す平面図であり、第１層導電層には、複数のゲート電極層２１ａ、２１ｂおよび複数の副ワード線２３が配置されている。ゲート電極層２１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００３５】
ゲート電極層２１ａ、２１ｂは、それぞれ、図３中、ｙ軸方向に延びた直線状のパターンを有する。一組のゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセル領域に配置される。ゲート電極層２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長は、例えば、０．２０μｍである。
【００３６】
副ワード線２３は、直線状のパターンを有し、図３中、ｘ軸方向に延びている。副ワード線２３は、駆動トランジスタ側に位置している。副ワード線２３は、上層に位置する主ワード線によって活性化／非活性化される。副ワード線２３は、転送トランジスタのゲート電極となる。転送トランジスタのゲート長は、例えば、０．２４μｍである。
【００３７】
図３に示す第１層導電層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３やゲート電極層２１ｂが表れている。
【００３８】
次に、活性領域に形成されるソース／ドレイン領域等について説明する。図１１に示すように、活性領域１１には、ｎ+型ソース／ドレイン領域１１ａが形成される。ソース／ドレイン領域とは、ソースおよびドレインのうち、少なくとも一方の機能を果たす領域という意味である。活性領域１５には、ｎ+型ウェルコンタクト領域１５ａが形成される。活性領域１７には、ｐ+型ウェルコンタクト領域１７ａが形成される。
【００３９】
フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図１１中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層６５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層６５には、ｎ+型ソース／ドレイン領域１１ａ等を露出する複数のコンタクトホール６３が形成されている。これらのコンタクトホール６３には、コンタクト導電部６１が埋め込まれている。
【００４０】
コンタクト導電部６１は、コンタクトホール６３に埋め込まれたプラグ６０と、コンタクトホール６３の底面上および側面上に位置する高融点金属の窒化物層６２と、を含む。プラグ６０の材料としては、例えば、タングステンがある。高融点金属の窒化物層６２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層６２は、主にバリア層として機能する。コンタクトホール６３の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００４１】
コンタクト導電部６１の平面パターンを図で示すと、図４のとおりである。図１１に示すように、コンタクト導電部６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続されている。
【００４２】
｛第２層導電層｝
第２層導電層は、図１１に示す構造上に位置する。第２層導電層は、図５に示すように、複数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、複数のＢＬ（ビット線、ビット線／）コンタクトパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が配置されている。これらは、例えば、高融点金属からなる金属層（厚さ例えば、８．５ｎｍ）上に、高融点金属の窒化物層（厚さ例えば、１３５ｎｍ）を形成した構造を有する。高融点金属からなる金属層は、下敷きとなり、例えば、チタン層がある。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。まず、ドレイン−ドレイン接続層３１ａ、３１ｂの構造を説明する。
【００４３】
ドレイン−ドレイン接続層３１ａ、３１ｂは、それぞれ、図５中、ｙ軸方向に延びた直線状のパターンを有する。ドレイン−ドレイン接続層３１ａの本体部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレイン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１ｂ２の幅より小さい。本体部３１ａ３、３１ｂ３の幅の値は、設計ルール上の最小値である。一組のドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメモリセル領域に配置される。
【００４４】
ＶSS局所配線３７は、端部および、図５中、ｙ軸方向に延びた本体部を有する。ＶSS局所配線３７の端部の幅は、ＶSS局所配線３７の本体部の幅より大きい。ＶSS局所配線３７は、ドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間に位置する。そして、この位置から、ＶSS局所配線３７は、図５中、下に位置するメモリセルのドレイン−ドレイン接続層３１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との間にまで延びている。ＶSS局所配線３７は、二つのメモリセルにつき、一つが配置される。
【００４５】
ＢＬコンタクトパッド層３５ａは、ビット線とｎ+型ソース／ドレイン領域１１ａ（図１１参照）とを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。
【００４６】
ＢＬコンタクトパッド層３５ａは、一メモリセルのドレイン−ドレイン接続層３１ａと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ａとの間に位置する。同様に、ＢＬコンタクトパッド層３５ｂは、一メモリセルのドレイン−ドレイン接続層３１ｂと、図５中、その下にあるメモリセルのドレイン−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタクトパッド層３５ａ、３５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００４７】
ＶDD配線３３は、図５中、ｘ軸方向に延びた直線状のパターンを有する。ＶDD配線３３は、ｎ+型ウェルコンタクト領域１５ａ（図１１参照）と立体的に交差するように延びている。ＶDD配線３３は、ｎ+型ウェルコンタクト領域１５ａの上方に、分岐部３３ａ、３３ｂを有する。
【００４８】
図５に示す第２層導電層に位置するドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、図１１に示すコンタクト導電部６１と接続されている。この接続を、図５ではコンタクト部６１ｍで表す。
【００４９】
図５に示す第２層導電層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが表れている。第２層導電層は、先程説明したように、高融点金属からなる金属層３０と、高融点金属からなる金属層３０上に位置する高融点金属の窒化物層３２と、を備える。
【００５０】
第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層（図５中には図示せず）が形成されている。図１４および図１５に示すように、この層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。図１４に示すように、層間絶縁層７１には、ドレイン−ドレイン接続層３１ｂ等を露出する複数のスルーホール７９が形成されている。スルーホール７９には、コンタクト導電部７５が埋め込まれている。また、図１５に示すように、層間絶縁層７１、６５には、ゲート電極層２１ｂを露出するスルーホール７７が形成されている。スルーホール７７には、コンタクト導電部７３が埋め込まれている。コンタクト導電部７３、７５と第２層導電層との平面的関係を図示したのが図１２である。
【００５１】
コンタクト導電部７３について説明する。コンタクト導電部７３の平面パターンは、図６に示すとおりである。コンタクト導電部７３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接続されている。コンタクト導電部７３の断面を、図１５を用いて説明する。コンタクト導電部７３は、二つの層間絶縁層６５、７１を貫通するスルーホール７７に埋め込まれている。この断面において、コンタクト導電部７３は、ゲート電極層２１ｂと接続されている。コンタクト導電部７３は、スルーホール７７に埋め込まれたプラグ７０と、スルーホール７７の底面上および側面上に位置する高融点金属の窒化物層７２と、を含む。プラグ７０の材料としては、例えば、タングステンがある。高融点金属の窒化物層７２の材料としては、例えば、チタンナイトライドがある。高融点金属の窒化物層７２は、主にバリア層として機能する。スルーホール７７の上端部の径は、例えば、０．３２μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５２】
コンタクト導電部７５について説明する。コンタクト導電部７５の平面パターンは、図７に示すとおりである。コンタクト導電部７５は、図１２に示すように、ドレイン−ドレイン接続層３１ａの端部３１ａ１、ドレイン−ドレイン接続層３１ｂの端部３１ｂ２、ＶDD配線３３の分岐部３３ａ、３３ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７に接続されている。コンタクト導電部７５の断面を、図１４を用いて説明する。コンタクト導電部７５は、層間絶縁層７１を貫通するスルーホール７９に埋め込まれている。この断面において、コンタクト導電部７５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されている。コンタクト導電部７５は、コンタクト導電部６１、７３と同様な構成をしている。スルーホール７９の上端部の径は、例えば、０．３０μｍであり、下端部の径は、例えば、０．２４μｍである。
【００５３】
｛第３層導電層｝
第３層導電層は、図１２に示す構造上に位置する。第３層導電層は、図８に示すように、複数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード線４３、複数のＢＬコンタクトパッド層４５ａ、４５ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコンタクトパッド層４９が配置されている。
【００５４】
ドレイン−ゲート接続層４１ａは、本体部４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。本体部４１ａ３は、図８中、ｘ軸方向に延びている部分である。端部４１ａ１は、ドレイン−ゲート接続層４１ｂ側に曲がっている部分である。同様に、ドレイン−ゲート接続層４１ｂは、本体部４１ｂ３と二つの端部４１ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８中、ｘ軸方向に延びている部分である。端部４１ｂ１は、ドレイン−ゲート接続層４１ａ側に曲がっている部分である。一組のドレイン−ゲート接続層４１ａ、４１ｂが、一つのメモリセル領域に配置される。
【００５５】
ＢＬコンタクトパッド層４５ａは、ビット線とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。同様に、ＢＬコンタクトパッド層４５ｂは、ビット線／とｎ+型ソース／ドレイン領域１１ａとを接続するためのパッド層として機能する。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つのメモリセルにつき、それぞれ、一つが配置される。
【００５６】
ＶSSコンタクトパッド層４７は、図８中、ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクトパッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬコンタクトパッド層４５ｂとの間に位置する。ＶSSコンタクトパッド層４７は、二つのメモリセルにつき、一つが配置される。
【００５７】
主ワード線４３は、図８中、ｘ軸方向に、直線状に延びている。主ワード線４３は、図５に示すＶDD配線３３の上方に位置する。ＶDDコンタクトパッド層４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３ｂの上方に位置する。なお、本実施形態では、ワード線を副ワード線２３（図３参照）と主ワード線４３（図８参照）からなる構造としているが、主ワード線を設けない構造でもよい。
【００５８】
ドレイン−ゲート接続層４１ａの端部４１ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１は、それぞれ、図１２に示すコンタクト導電部７３と接続されている。この接続を、図８ではコンタクト部７３ｍで表す。また、ドレイン−ゲート接続層４１ａの端部４１ａ２、ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッド層４７、ＶDDコンタクトパッド層４９は、図１２に示すコンタクト導電部７５と接続されている。この接続を、図８ではコンタクト部７５ｍで表す。
【００５９】
図８に示す第３層のＢ１−Ｂ２断面、Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すとおりである。この断面には、ドレイン−ゲート接続層４１ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード線４３が表れている。これらを含む第３層導電層は、例えば、下から順に、高融点金属の窒化物層４２、金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層４２としては、例えば、チタンナイトライド層がある。金属層４４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属からなる金属層４６としては、例えば、チタン層がある。高融点金属の窒化物層４８としては、例えば、チタンナイトライド層がある。
【００６０】
第３層導電層上には、シリコン酸化層からなるハードマスク層４０が形成されている。ハードマスク層４０をマスクとして、第３層の導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第３層導電層のパターンニングをするのが困難だからである。
【００６１】
第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層が形成されている。図１４および図１５に示すように、この層間絶縁層８５は、ＣＭＰにより平坦化の処理がなされている。層間絶縁層８５には、ＢＬコンタクトパッド層４５ａ等が露出するスルーホール８３が形成されている。スルーホール８３には、コンタクト導電部８１が埋め込まれている。これを図示した平面図が図１３である。コンタクト導電部８１は、図１３に示すように、ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッド層４７、ＶDDコンタクトパッド層４９に接続されている。コンタクト導電部８１の平面パターンは、図９に示すとおりである。コンタクト導電部８１は、コンタクト導電部６１、７３、７５と同様な構成をしている。スルーホール８３の上端部の径は、例えば、０．３６μｍであり、下端部の径は、例えば、０．２８μｍである。
【００６２】
｛第４層導電層｝
第４層導電層は、図１３に示す構造上に位置する。第４層導電層は、図１０に示すように、複数のビット線５１、複数のビット線／５３、複数のＶSS配線５５、ＶDD配線５７が配置されている。これらは、図１０中、ｙ軸方向に、直線状に延びている。ＶSS配線５５は、ビット線５１とビット線／５３との間であって、メモリセル中央にに配置されている。ＶDD配線５７は、ｘ方向に並ぶ、例えば、３２メモリセル毎に一本が配置されている。これらは、それぞれ、図１３に示すコンタクト導電部８１と接続されている。この接続を、図１０ではコンタクト部８１ｍで表す。ビット線５１等は、例えば、下から順に、チタンナイトライド層、アルミニウム−銅合金層、チタンナイトライド層が積層された構造を有する。
【００６３】
図１０に示す第４層のＢ１−Ｂ２断面は、図１４に示すとおりである。この断面には、ビット線／５３が表れている。ビット線／５３には、ビット線５１に流れる信号と相補の信号が流れる。以上が本実施形態の構造の詳細である。
【００６４】
なお、図１〜図１３に示されているパターンは、設計パターンである。これらのパターンは角部を有する。しかし、実際に半導体基板上に形成されるパターンは、光の近接効果により、角部を規定する線が曲線になっている。
【００６５】
［本実施形態の主な効果］
本実施形態の主な効果を説明する。
【００６６】
｛１｝本実施形態では、ＳＲＡＭの小型化を図ることができる。以下、この理由をドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続関係（図１）を用いて説明するが、ドレイン−ゲート接続層４１ｂとゲート電極層２１ａとの接続関係についても同じことが言える。
【００６７】
ドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続に、図１４に示すようなコンタクト導電部６１、コンタクトパッド層３５ｂおよびコンタクト導電部７５からなる接続構造を用いるとする。コンタクトパッド層３５ｂの平面積は、コンタクト導電部６１、７５の平面積より大きいので、その分だけ、図１２に示すドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間隔が大きくなる。
【００６８】
本実施形態によれば、図１５に示すように、層間絶縁層６５と層間絶縁層７１との間にコンタクトパッド層を形成することなく、ドレイン−ゲート接続層４１ａとゲート電極層２１ｂとの接続を行っている。このため、ドレイン−ドレイン接続層３１ａとドレイン−ドレイン接続層３１ｂとの間隔を狭くできるので、メモリセルサイズの小型化が可能となる。
【００６９】
なお、図１５に示すように、コンタクト導電部７３として、プラグ７０を用いているが、スルーホールに形成でき、上層導電層と下層導電層とを電気的に接続できるものであれば、コンタクト導電部７３として用いることができる。例えば、層間絶縁層にスルーホールを形成し、スルーホール内および層間絶縁層上に、上層導電層となる導電層を形成し、導電層をパターンニングして上層導電層とする。この場合、スルーホールの上記導電層がコンタクト導電部７３となる。また、本実施形態において、コンタクト導電部７３は、高融点金属の窒化物層７２を含む構造としているが、プラグ７０のみの構造でもよい。これらのことは、コンタクト導電部６１、７５、８１についても当てはまる。
【００７０】
｛２｝本実施形態によれば、次の点からもＳＲＡＭの小型化を図ることができる。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。フリップフロップを二層で作製する場合、例えば、インバータのドレイン同士を接続するドレイン−ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン−ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００７１】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０１頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００７２】
本実施形態によれば、図１に示すように、ＣＭＯＳインバータのゲートとなるゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン−ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。したがって、フリップフロップを形成するのに、三層が用いられることになる。よって、二層を用いてフリップフロップを形成する場合に比べて、各層のパターンを単純化（例えば、直線状に）することができる。このように、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１８μｍ世代において、メモリセルサイズが、４．５μｍ2以下の微細なＳＲＡＭにすることができる。
【００７３】
｛３｝本実施形態によれば、スルーホール（例えば、図１５に示すスルーホール７７）にコンタクト導電部７３を容易に埋め込むことができる。一般に、スルーホールのアスペクト比が５以下であると、スルーホールに導電層を容易に埋め込むことができる。本実施形態によれば、コンタクト導電部７３が埋め込まれるスルーホール（例えば、図１５に示すスルーホール７７）の深さは０．７５μｍであり、下端部の径は０．２４μｍであるので、上記スルーホールのアスペクト比が３．１３となる。このように、本実施形態によれば、上記スルーホールのアスペクト比が５以下なので、上記スルーホールにコンタクト導電部７３を容易に埋め込むことができる。
【００７４】
そして、本実施形態によれば、図１４に示す第２層導電層（例えば、ドレイン−ドレイン接続層３１ｂ）として、高融点金属の窒化物層３２を用いている。このため、上記スルーホール（例えば、図１５に示すスルーホール７７）のアスペクト比を５以下にすることができる。すなわち、図１５に示すように、スルーホール７７は、二つの層間絶縁層（層間絶縁層６５、７１）を貫通して形成されているので、その深さは大きくなる。本実施形態は、図１４に示す第２層導電層として、高融点金属の窒化物層３２を用いている。高融点金属の窒化物層は、アルミニウム層の場合と比べて、厚さを小さくできる。このため、本実施形態によれば、第２層導電層のない領域における層間絶縁層７１（図１５）の厚みを小さくすることができる。したがって、その分だけ、スルーホール７７の深さを小さくできるので、スルーホール７７のアスペクト比を５以下にすることができるのである。
【００７５】
なお、本実施形態において、第２層導電層は、図１４に示すように、高融点金属からなる金属層３０と高融点金属の窒化物層３２とを積層した構成をしていが、第２層導電層の構成を高融点金属の窒化物層３２のみにしてもよい。
【図面の簡単な説明】
【図１】本実施形態のメモリセルアレイの一部における第１層導電層、第２層導電層および第３層導電層を示す平面図である。
【図２】本実施形態のメモリセルアレイの一部におけるフィールドを示す平面図である。
【図３】本実施形態のメモリセルアレイの一部における第１層導電層を示す平面図である。
【図４】本実施形態のメモリセルアレイの一部におけるコンタクト導電部６１を示す平面図である。
【図５】本実施形態のメモリセルアレイの一部における第２層導電層を示す平面図である。
【図６】本実施形態のメモリセルアレイの一部におけるコンタクト導電部７３を示す平面図である。
【図７】本実施形態のメモリセルアレイの一部におけるコンタクト導電部７５を示す平面図である。
【図８】本実施形態のメモリセルアレイの一部における第３層導電層を示す平面図である。
【図９】本実施形態のメモリセルアレイの一部におけるコンタクト導電部８１を示す平面図である。
【図１０】本実施形態のメモリセルアレイの一部における第４層導電層を示す平面図である。
【図１１】本実施形態おける、フィールド、第１層導電層、コンタクト導電部６１を示す平面図である。
【図１２】本実施形態おける、第２層導電層、コンタクト導電部７３、７５を示す平面図である。
【図１３】本実施形態おける、第３層導電層、コンタクト導電部８１を示す平面図である。
【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断面図である。
【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断面図である。
【図１６】本実施形態におけるＳＲＡＭの等価回路図である。
【符号の説明】
１１、１３、１５、１７ 活性領域
１１ａ ｎ+型ソース／ドレイン領域
１３ａ ｐ+型ソース／ドレイン領域
１５ａ ｎ+型ウェルコンタクト領域
１７ａ ｐ+型ウェルコンタクト領域
１９ 素子分離領域
２１ａ、２１ｂ ゲート電極層
２３ 副ワード線
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン−ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ａ３、３１ｂ３ 本体部
３２ 高融点金属の窒化物層
３３ ＶDD配線
３３ａ、３３ｂ 分岐部
３５ａ、３５ｂ ＢＬコンタクトパッド層
３７ ＶSS局所配線
４０ ハードマスク層
４１ａ、４１ｂ ドレイン−ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４１ａ３、４１ｂ３ 本体部
４３ 主ワード線
４２ 高融点金属の窒化物層
４４ 金属層
４５ａ、４５ｂ ＢＬコンタクトパッド層
４６ 高融点金属からなる金属層
４７ ＶSSコンタクトパッド層
４８ 高融点金属の窒化物層
４９ ＶDDコンタクトパッド層
５１ ビット線
５３ ビット線／
５５ ＶSS配線
５７ ＶDD配線
６０ プラグ
６１ コンタクト導電部
６１ｍ コンタクト部
６２ 高融点金属の窒化物層
６３ コンタクトホール
６５ 層間絶縁層
７０ プラグ
７１ 層間絶縁層
７２ 高融点金属の窒化物層
７３ コンタクト導電部
７３ｍ コンタクト部
７５ コンタクト導電部
７５ｍ コンタクト部
７７、７９ スルーホール
８１ コンタクト導電部
８１ｍ コンタクト部
８３ スルーホール
８５ 層間絶縁層
Claims (8)
- 第１駆動トランジスタＱ３、第２駆動トランジスタＱ４、第１負荷トランジスタＱ５、第２負荷トランジスタＱ６、第１転送トランジスタＱ１および第２転送トランジスタＱ２を含むメモリセルを備えた半導体記憶装置であって、
前記メモリセルは、第１ゲート電極層、第２ゲート電極層、第１ドレイン−ドレイン接続層、第２ドレイン−ドレイン接続層、第１ドレイン−ゲート接続層、第２ドレイン−ゲート接続層、第１コンタクト導電部、第２コンタクト導電部、第３コンタクト導電部、第４コンタクト導電部、第１層間絶縁層、第２層間絶縁層、第１コンタクトパッド層および第２コンタクトパッド層を備え、
前記第１ゲート電極層は、前記第１駆動トランジスタＱ３のゲート電極と前記第１負荷トランジスタＱ５のゲート電極とを含むことにより、前記第１駆動トランジスタＱ３のゲート電極と前記第１負荷トランジスタＱ５のゲート電極とを接続し、
前記第２ゲート電極層は、前記第２駆動トランジスタＱ４のゲート電極と前記第２負荷トランジスタＱ６のゲート電極とを含むことにより、前記第２駆動トランジスタＱ４のゲート電極と前記第２負荷トランジスタＱ６のゲート電極とを接続し、
前記第１層間絶縁層は、前記第１ゲート電極層および前記第２ゲート電極層を覆うように位置し、
前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層は、前記第１層間絶縁層上に位置し、
平面的には、前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート電極層および前記第２ゲート電極層が位置し、
前記第１ドレイン−ドレイン接続層は、前記第１駆動トランジスタＱ３のドレイン領域と前記第１負荷トランジスタＱ５のドレイン領域との接続に用いられ、
前記第２ドレイン−ドレイン接続層は、前記第２駆動トランジスタＱ４のドレイン領域と前記第２負荷トランジスタＱ６のドレイン領域との接続に用いられ、
前記第２層間絶縁層は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層を覆うように位置し、
前記第１ドレイン−ゲート接続層および前記第２ドレイン−ゲート接続層は、前記第２層間絶縁層上に位置し、
前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート電極層との接続に用いられ、
前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート電極層との接続に用いられ、
前記第１コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第１孔部に位置し、
前記第２コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第２孔部に位置し、
前記第１ドレイン−ゲート接続層と前記第２ゲート電極層との接続は、前記第１コンタクト導電部を介してなされ、
前記第２ドレイン−ゲート接続層と前記第１ゲート電極層との接続は、前記第２コンタクト導電部を介してなされ、
前記第１コンタクトパッド層および前記第２コンタクトパッド層は、それぞれ、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層と同じ層に位置し、
前記第３コンタクト導電部および前記第４コンタクト導電部は、それぞれ、前記第１層間絶縁層に形成された孔部に位置し、
前記第１転送トランジスタＱ １ のソース／ドレイン領域と前記第１コンタクトパッド層との接続は、前記第３コンタクト導電部を介してなされ、
前記第２転送トランジスタＱ ２ のソース／ドレイン領域と前記第２コンタクトパッド層との接続は、前記第４コンタクト導電部を介してなされる、半導体記憶装置。 - 請求項１において、
前記第１孔部および前記第２孔部のアスペクト比は、それぞれ、５以下である、半導体記憶装置。 - 請求項１または２において、
前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層の厚みは、それぞれ、１００〜１７０ｎｍである、半導体記憶装置。 - 請求項１〜３のいずれかにおいて、
前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層は、高融点金属の窒化物層を含む、半導体記憶装置。 - 請求項１〜４のいずれかにおいて、
前記第１ゲート電極層、前記第２ゲート電極層、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層は、それぞれ、直線状のパターンをし、かつ、
これらは、互いに平行に配置されている、半導体記憶装置。 - 請求項１〜５のいずれかにおいて、
前記メモリセルの平面積が、４．５μｍ２以下である、半導体記憶装置。 - 第１駆動トランジスタＱ ３ 、第２駆動トランジスタＱ ４ 、第１負荷トランジスタＱ ５ 、第２負荷トランジスタＱ ６ 、第１転送トランジスタＱ １ および第２転送トランジスタＱ ２ を含むメモリセルを備えた半導体記憶装置であって、
前記メモリセルは、第１ゲート電極層、第２ゲート電極層、第１ドレイン−ドレイン接続層、第２ドレイン−ドレイン接続層、第１ドレイン−ゲート接続層、第２ドレイン−ゲート接続層、第１コンタクト導電部、第２コンタクト導電部、第１層間絶縁層、および第２層間絶縁層を備え、
前記第１ゲート電極層は、前記第１駆動トランジスタＱ ３ のゲート電極と前記第１負荷トランジスタＱ ５ のゲート電極とを含むことにより、前記第１駆動トランジスタＱ ３ のゲート電極と前記第１負荷トランジスタＱ ５ のゲート電極とを接続し、
前記第２ゲート電極層は、前記第２駆動トランジスタＱ ４ のゲート電極と前記第２負荷トランジスタＱ ６ のゲート電極とを含むことにより、前記第２駆動トランジスタＱ ４ のゲート電極と前記第２負荷トランジスタＱ ６ のゲート電極とを接続し、
前記第１層間絶縁層は、前記第１ゲート電極層および前記第２ゲート電極層を覆うように位置し、
前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層は、前記第１層間絶縁層上に位置し、
平面的には、前記第１ドレイン−ドレイン接続層と前記第２ドレイン−ドレイン接続層との間に、前記第１ゲート電極層および前記第２ゲート電極層が位置し、
前記第１ドレイン−ドレイン接続層は、前記第１駆動トランジスタＱ ３ のドレイン領域と前記第１負荷トランジスタＱ ５ のドレイン領域との接続に用いられ、
前記第２ドレイン−ドレイン接続層は、前記第２駆動トランジスタＱ ４ のドレイン領域と前記第２負荷トランジスタＱ ６ のドレイン領域との接続に用いられ、
前記第２層間絶縁層は、前記第１ドレイン−ドレイン接続層および前記第２ドレイン−ドレイン接続層を覆うように位置し、
前記第１ドレイン−ゲート接続層および前記第２ドレイン−ゲート接続層は、前記第２層間絶縁層上に位置し、
前記第１ドレイン−ゲート接続層は、前記第１ドレイン−ドレイン接続層と前記第２ゲート電極層との接続に用いられ、
前記第２ドレイン−ゲート接続層は、前記第２ドレイン−ドレイン接続層と前記第１ゲート電極層との接続に用いられ、
前記第１コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第１孔部に位置し、
前記第２コンタクト導電部は、前記第１層間絶縁層から前記第２層間絶縁層にわたって形成された第２孔部に位置し、
前記第１ドレイン−ゲート接続層と前記第２ゲート電極層との接続は、前記第１コンタクト導電部を介してなされ、
前記第２ドレイン−ゲート接続層と前記第１ゲート電極層との接続は、前記第２コンタクト導電部を介してなされ、
前記第１駆動トランジスタＱ３および前記第２駆動トランジスタＱ４は、ｎ型であり、
前記第１負荷トランジスタＱ５および前記第２負荷トランジスタＱ６は、ｐ型であり、
前記第１転送トランジスタＱ１および前記第２転送トランジスタＱ２は、ｎ型であり、
第１層導電層、第２層導電層、第３層導電層および第４層導電層を備え、
前記第１層導電層には、前記第１ゲート電極層、前記第２ゲート電極層、および副ワード線が位置し、
前記第２層導電層には、前記第１ドレイン−ドレイン接続層、前記第２ドレイン−ドレイン接続層、電源線、第１コンタクトパッド層、第２コンタクトパッド層、および第３コンタクトパッド層が位置し、
前記第３層導電層には、前記第１ドレイン−ゲート接続層、前記第２ドレイン−ゲート接続層、主ワード線、第４コンタクトパッド層、第５コンタクトパッド層、および第６コンタクトパッド層が位置し、
前記第４層導電層には、第１ビット線、第２ビット線、および接地線が位置し、
前記副ワード線は、第１方向に延び、
前記電源線は、前記負荷トランジスタＱ ５ 、Ｑ ６ のソース領域と接続され、
前記第１コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタＱ１のソース／ドレイン領域との接続に用いられ、
前記第２コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタＱ２のソース／ドレイン領域との接続に用いられ、
前記第３コンタクトパッド層は、前記駆動トランジスタＱ３、Ｑ４のソース領域を、前記接地線と接続させるのに用いられ、
前記主ワード線は、第１方向に延び、
前記第４コンタクトパッド層は、前記第１ビット線と前記第１転送トランジスタＱ１のソース／ドレイン領域との接続に用いられ、
前記第５コンタクトパッド層は、前記第２ビット線と前記第２転送トランジスタＱ２のソース／ドレイン領域との接続に用いられ、
前記第６コンタクトパッド層は、前記駆動トランジスタＱ３、Ｑ４のソース領域を、前記接地線と接続させるのに用いられ、
前記第１ビット線および前記第２ビット線は、第１方向と直角に交わる第２方向に延びる、半導体記憶装置。 - 請求項７において、
前記メモリセルの平面積が、４．５μｍ２以下である、半導体記憶装置。
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