JP2014157965A - 半導体装置 - Google Patents

Abstract

【課題】ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合に、ＲＯＭの歩留りの向上を図ること。
【解決手段】行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備えた半導体装置は、カラム方向に隣り合う第１ないし第３のメモリセルのうちの中央の第２のメモリセルに第１のビット値が記録されるとともに、両端の第１のメモリセルおよび第３のメモリセルに第２のビット値が記録される場合に、第２のメモリセルとビット線とを接続する第１のビアおよび第２のビアを備える。
【選択図】図３

Description

本発明は、半導体装置に関し、例えばＲＯＭ（Read Only Memory）を備えた半導体装置に関する。

近年の半導体製品の高機能化に伴い、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic RAM）等のランダムアクセスメモリに搭載されるメモリ容量が増加するとともに(例えば、１００Ｍビット以上)、これらのメモリ上で実行されるプログラムも複雑化してきている。これに伴い、メモリにロードされるプログラムの規模も大きくなり、プログラムの格納先であるＲＯＭ（Read Only Memory）の容量も年々増大している。

ＲＯＭの容量の増大に伴い、ＲＯＭの歩留りの低下を防ぐことが重要となってきている。例えば、特許文献１には、コンタクトプログラム方式を採用したマスクＲＯＭにおいて、歩留り低下を防ぐ技術が記載されている。コンタクトプログラム方式とは、ＲＯＭのメモリセルを構成するトランジスタとビット線を接続するビアプラグ（以下、単に「ビア（via）」という。）を配置するか否かに応じてＲＯＭデータをプログラムする方式をいう。

特許文献１に記載された半導体集積回路装置は、メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部(１層メタル)とビア(１−２層間プラグ)を経てビット線(２層メタル)に接続される方式に基づくマスクＲＯＭを有する。マスクＲＯＭにおいて、同一ビット線に接続される複数のビア(１−２層間プラグ)がビット線方向に連続して隣り合う場合、隣り合うビアをビット線方向の１層メタル配線層で共通に接続することによって、ビアを冗長化(すなわち、リダンダンシ化)する。これにより、一方のビアが断線しても、他方のビアにより配線の接続を維持することができ、歩留まりを向上させることが可能となる。

特開２００６−２３７４５４号公報

以下の分析は、本発明者によってなされたものである。

ＲＯＭに記録されたデジタルデータ（０ないし１）を表すために、ＲＯＭセル（「メモリセル」ともいう。）を構成するトランジスタとビット線を接続するか否かを、ビアの有無によって切り替えるマスクＲＯＭにおいては、ビアの形成不良によりチップの歩留まりが低下するおそれがある。

近年のデバイスの超微細加工化(特に、４０ｎｍ以降の微細化プロセス)に伴い、ビアの形成不良による歩留まりの低下量は増大の一途を辿っている。チップに搭載されたＲＯＭの歩留まりは、以下のように予測することができる。

いま、ビアの形成不良の発生率をＰとし、ＲＯＭの容量をｎビットとすると、歩留りＢは次式（１）のように表される。

Ｂ＝（１−Ｐ）^ｎ （１）

図１５は、ＲＯＭの容量とビアの形成不良による歩留り低下との関係を示す式（１）を図示したものである。ここでは、一例として、ビアの形成不良の発生率Ｐを１０ｐｐｂ（parts per billion）とした。式（１）ないし図１５を参照すると、ＲＯＭの容量ｎが２．５Ｍビットのとき、ビアの形成不良により歩留まりＢは９７．４％に低下する。ＲＯＭの容量ｎが５Ｍビットまで増大すると、ビアの形成不良に起因して歩留まりＢは９４．９％にまで低下する。

パッケージに実装される部品点数の削減ないし消費電力の削減の観点から、現在、複数のＬＳＩチップを統合して１チップ化することが主流となっており、１チップあたりのＲＡＭ搭載容量は１００Ｍビットを越えようとしている。これに伴い、ＲＯＭの搭載容量も５Ｍビットを超えると予想されている。このとき、歩留まりの低下は上述のように５％以上となり、製造コストの増大を招くおそれがある。

特許文献１に記載された半導体集積回路装置においては、ＲＯＭセル（メモリセル）のデータがカラム方向に「００」、「１１」のように連続する場合、１層メタルをビアに共通接続することにより歩留まりを改善することができる。しかし、ＲＯＭセルのデータがカラム方向に「０１０１０１…」のように不連続となる場合、隣り合うビア同士を１層メタルにより共通に接続することはできない。すなわち、特許文献１に記載された技術によると、カラム方向のデータが連続していない箇所においては、歩留まりの向上を図ることができない。特許文献１に記載された技術によると、ＲＯＭセルのデータの並び（データパターン）に応じて、歩留まりの向上の度合いが左右され、カラム方向のデータの並びが「０１０１０１…」となるようなワーストケースでは、歩留まりを全く改善することができない。

そこで、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合においても、ＲＯＭの歩留りを向上させることが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。

一実施の形態によれば、半導体装置は、
行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備えた半導体装置であって、
カラム方向に隣り合う第１ないし第３のメモリセルのうちの中央の第２のメモリセルに第１のビット値が記録されるとともに、両端の第１のメモリセルおよび第３のメモリセルに第２のビット値が記録される場合に、
前記第２のメモリセルとビット線とを接続する第１のビアおよび第２のビアを備える。

他の実施の形態によれば、半導体装置は、
行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備えた半導体装置であって、
カラム方向に隣り合う２つのメモリセルの少なくとも一方に第１の値が記録される場合に、
前記２つのメモリセルのうちの前記第１の値が記録されたメモリセルの各々とビット線とを接続する第１のビアと、
前記２つのメモリセルのセル境界上に配置され、前記２つのメモリセルのうちの前記第１の値が記録されたメモリセルの各々とビット線とを接続する第２のビアとを、備える。

前記一実施の形態に係る半導体装置および前記他の実施の形態に係る半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合に、ＲＯＭの歩留りの向上を図ることができる。

実施形態に係る半導体装置に設けられたＲＯＭの構成を一例として示すブロック図である。 第１の実施形態に係る半導体装置の構成を一例として示す平面図である。 第１の実施形態に係る半導体装置の構成を一例として示す断面図である。 第１の実施形態に係る半導体装置の構成を一例として示す回路図である。 第２の実施形態に係る半導体装置の構成を一例として示す平面図である。 第２の実施形態に係る半導体装置の構成を一例として示す断面図である。 第２の実施形態に係る半導体装置の構成を一例として示す回路図である。 第３の実施形態に係る半導体装置の構成を一例として示す平面図である。 第３の実施形態に係る半導体装置の構成を一例として示す断面図である。 第３の実施形態に係る半導体装置の構成を一例として示す回路図である。 第４の実施形態に係る半導体装置の構成を一例として示す平面図である。 第４の実施形態に係る半導体装置の構成を一例として示す断面図である。 第５の実施形態に係る半導体装置の構成を一例として示す平面図である。 第５の実施形態に係る半導体装置の構成を一例として示す断面図である。 ＲＯＭの容量とビアの形成不良により歩留り低下との関係を例示する図である。

はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

特許文献１に記載された半導体集積回路装置においては、カラム方向のデータの並びが「０１０」となるような箇所において歩留まりを改善することができない。そこで、発明者は、ＲＯＭが保持するデータがカラム方向に連続していない箇所においても、２個以上のビアを介してメモリセルとビット線とを接続する方法について検討した。また、メモリセルの面積を増加させることなくビアを冗長化するために、ビアを追加的に配置するのに好適なレイアウトについても鋭意検討した。以下、図面を参照しつつ、説明する。

図２および図３（ａ）は、本発明に係る半導体装置が有するＲＯＭの構成を一例として示す平面図および断面図（Ａ−Ａ’断面図）である。図２および図３（ａ）を参照すると、半導体装置は、行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備える。また、半導体装置は、カラム方向（図２の縦方向、図３（ａ）の横方向）に隣り合う第１ないし第３のメモリセル（ｍ３２〜ｍ３４）のうちの中央の第２のメモリセル（ｍ３３）に第１のビット値（例えば、「１」）が記録されるとともに、両端の第１のメモリセル（ｍ３２）および第３のメモリセル（ｍ３４）に第２のビット値（例えば、「０」）が記録される場合に、第２のメモリセル（ｍ３３）とビット線（ＢＬ３）とを接続する第１のビア（Ｖ３４）および第２のビア（Ｖ３３）を備える。

かかる半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合においても、ＲＯＭの歩留りの向上を図ることができる。

図３（ａ）を参照すると、第１のビア（Ｖ３４）は第２のメモリセル（ｍ３３）上に配置され、第２のビア（Ｖ３３）は第１のメモリセル（ｍ３２）と第２のメモリセル（ｍ３３）とのセル境界上に配置されていることが好ましい。

このとき、冗長化のために追加的に配置されたビア（Ｖ３３）によって、メモリセルの面積が増加することを防ぐことが可能となる。

図３（ａ）を参照すると、半導体装置は、第２のメモリセル（ｍ３３）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第１のメモリセル（ｍ３２）側に配置された拡散層に接続された第１のコンタクト（Ｃ３３）と、第１の金属層（Ｌ１）に配置された第１の金属部材（Ｍ３３）であって第１のコンタクト（Ｃ３３）と第１のビア（Ｖ３４）および第２のビア（Ｖ３３）とを接続する第１の金属部材（Ｍ３３）と、を備えていてもよい。また、ビット線（ＢＬ３）は第２の金属層（Ｌ２）に配置されていてもよい。ここで、第１の金属部材（Ｍ３３）は、第１のコンタクト（Ｃ３３）と上記セル境界（ｍ３２、ｍ３３の境界）に跨って配置されていることが好ましい。

第１のコンタクト（Ｃ３３）とセル境界に跨って第１の金属部材（Ｍ３３）を配置するとともに、セル境界に配置されたビア（Ｖ３３）によって第２のメモリセル（ｍ３３）とビット線（ＢＬ３）とを接続することによって、冗長化のために追加的に配置されたビア（Ｖ３３）によって、メモリセルの面積が増加することを防ぐことが可能となる。

図５および図６（ａ）は、本発明に係る半導体装置が有するＲＯＭの構成を一例として示す平面図および断面図（Ａ−Ａ’断面図）である。図６（ａ）を参照すると、半導体装置は、第１のメモリセル（ｍ３２）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第２のメモリセル（ｍ３３）側の拡散層に接続された第２のコンタクト（Ｃ３２）を備え、第１の金属層（Ｌ１）において、第２のコンタクト（Ｃ３２）上には金属部材が配置されないようにしてもよい。

このとき、セル境界に配置されたビア（Ｖ３３）と第１のコンタクト（Ｃ３３）とを接続する第１の金属部材（Ｍ３３）を、第１のメモリセル（ｍ３２）と第２のメモリセル（ｍ３３）のセル境界に容易に引き出すことが可能となる。

図８および図９（ａ）は、本発明に係る半導体装置が有するＲＯＭの構成を一例として示す平面図および断面図（Ａ−Ａ’断面図）である。図９（ａ）を参照すると、半導体装置は、第１のメモリセル（ｍ３２）を構成するトランジスタに含まれるドレイン拡散層およびソース拡散層のうちの第２のメモリセル（ｍ３３）側の拡散層および他方の拡散層にそれぞれ接続された第２のコンタクト（Ｃ３２）および第３のコンタクト（Ｃ３ａ）と、第１の金属層（Ｌ１）に配置され、第２のコンタクト（Ｃ３２）に接続された第２の金属部材（Ｍ３２）とを備えていてもよい。また、第３のコンタクト（Ｃ３ａ）は所定の電圧（例えば、接地電圧）が供給される電源線（接地線ＶＳＳａ）に接続され、第２の金属部材（Ｍ３２）は電源線（ＶＳＳａ）に接続されていてもよい。

第１の金属部材（Ｍ３３）をセル境界（ｍ３２、ｍ３３の境界）に引き出したことにより第１のメモリセル（ｍ３２）の第２のコンタクト（Ｃ３２）に接続された第２の金属部材（Ｍ３２）の面積が小さくなってしまう場合（図３（ａ）参照）、第２の金属部材（Ｍ３２）を引き延ばして電源線（ＶＳＳａ）に接続することで、孤立メタルの最小面積ルール違反のようなデザインルール違反を回避することが可能となる。

図１１および図１２（ａ）は、本発明に係る半導体装置が有するＲＯＭの構成を一例として示す平面図および断面図（Ａ−Ａ’断面図）である。図１２（ａ）を参照すると、第１のビア（Ｖ３４）は、第２のメモリセル（ｍ３３）上に配置され、第２のビア（Ｖ３３）は、第１のメモリセル（ｍ３２）上に配置されていてもよい。また、半導体装置は、第２のメモリセル（ｍ３３）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第１のメモリセル（ｍ３２）側に配置された拡散層に接続された第１のコンタクト（Ｃ３３）と、第１の金属層（Ｌ１）に配置された第１の金属部材（Ｍ３３）であって第１のコンタクト（Ｃ３３）と第１のビア（Ｖ３４）および第２のビア（Ｖ３３）とを接続する第１の金属部材（Ｍ３３）と、を備えていてもよい。さらに、ビット線（ＢＬ３）は、第２の金属層（Ｌ２）に配置されていてもよい。また、第１の金属部材（Ｍ３３）は、第１のコンタクト（Ｃ３３）と第１のメモリセル（ｍ３２）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第２のメモリセル（ｍ３３）側に配置された拡散層に跨って配置されていることが好ましい。

かかる半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合においても、ＲＯＭの歩留りの向上を図ることができる。また、冗長化のために追加的に配置されたビア（Ｖ３３）によって、メモリセルの面積が増加することを防ぐことも可能となる。

図１３および図１４は、本発明に係る半導体装置が有するＲＯＭの構成を一例として示す平面図および断面図（Ａ−Ａ’断面図）である。図１３および図１４を参照すると、第１のビア（Ｖ３４）および第２のビア（Ｖ３３）は、第２のメモリセル（ｍ３３）上に配置されていてもよい。ここで、第１のビア（Ｖ３４）および第２のビア（Ｖ３３）は、図１３および図１４に示すようにロウ方向（図１３の横方向、図１４の紙面奥行方向）に並ぶようにして第２のメモリセル（ｍ３３）上に配置されていてもよい。一方、第１のビア（Ｖ３４）および第２のビア（Ｖ３３）は、カラム方向（図１３の縦方向、図１４の横方向）に並ぶようにして第２のメモリセル（ｍ３３）上に配置されていてもよい。

第１のビア（Ｖ３４）と第２のビア（Ｖ３３）との距離を十分にとるために、図３（ａ）、図６（ａ）、図９（ａ）に示した例においては第２のビア（Ｖ３３）を第１のメモリセル（ｍ３２）と第２のメモリセル（ｍ３３）のセル境界に配置した。また、図１２（ａ）に示した例においては第２のビア（Ｖ３３）を第１のメモリセル（ｍ３２）上に配置した。しかし、レイアウト上問題がない場合、図１３および図１４に示すように、第１のビア（Ｖ３４）および第２のビア（Ｖ３３）の両方を第２のメモリセル（ｍ３３）上に配置してもよい。この場合においても、メモリセルの面積を増加させることなく、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含むときのＲＯＭの歩留りを向上させることが可能となる。

図２および図３を参照すると、半導体装置は、行列状に配置されたメモリセルを有するＲＯＭを備える。また、半導体装置は、カラム方向に隣り合う２つのメモリセル（図３（ａ）のｍ３２、ｍ３３、または、図３（ｂ）のｍ４２、ｍ４３）の少なくとも一方に第１の値（例えば、「１」）が記録される場合に、２つのメモリセルのうちの第１の値が記録されたメモリセル（ｍ３３、または、ｍ４２、ｍ４３）の各々とビット線（図３（ａ）のＢＬ３または図３（ｂ）のＢＬ４）とを接続する第１のビア（Ｖ３４、Ｖ４３）と、２つのメモリセルのセル境界上に配置され、２つのメモリセルのうちの第１の値が記録されたメモリセル（ｍ３３、または、ｍ４２、ｍ４３）の各々とビット線（ＢＬ３またはＢＬ４）とを接続する第２のビア（Ｖ３３またはＶ４４）と、を備える。

かかる半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続していない箇所を含む場合（図３（ａ））においても、カラム方向に連続する場合（図３（ｂ））においても、ＲＯＭの歩留りの向上を図ることができる。また、冗長化のためのビア（Ｖ３３、Ｖ４４）をセル境界に配置することで、メモリセルの面積が増加することを防ぐことも可能となる。

図３（ａ）、図６（ａ）、図９（ａ）を参照すると、半導体装置は、上記２つのメモリセルのうちの第１のメモリセル（ｍ３２）に第２の値（例えば、「０」）が記録されるとともに、第２のメモリセル（ｍ３３）に第１の値（例えば、「１」）が記録される場合に、第２のメモリセル（ｍ３３）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第１のメモリセル（ｍ３２）側に配置された拡散層に接続された第１のコンタクト（Ｃ３３）と、第１の金属層（Ｌ１）に配置された第１の金属部材（Ｍ３３）であって第１のコンタクト（Ｃ３３）と第１のビア（Ｖ３４）および第２のビア（Ｖ３３）とを接続する第１の金属部材（Ｍ３３）と、を備えていてもよい。また、第１のビア（Ｖ３４）は第２のメモリセル（ｍ３３）上に配置され、ビット線（ＢＬ３）は第２の金属層（Ｌ２）に配置されていてもよい。さらに、第１の金属部材（Ｍ３３）は、第１のコンタクト（Ｃ３３）と上記セル境界（ｍ３２、ｍ３３の境界）に跨って配置されていることが好ましい。

第１のコンタクト（Ｃ３３）とセル境界に跨って第１の金属部材（Ｍ３３）を配置するとともに、セル境界（ｍ３２、ｍ３３の境界）に配置されたビア（Ｖ３３）によって第２のメモリセル（ｍ３３）とビット線（ＢＬ３）とを接続することによって、冗長化のために追加的に配置されたビア（Ｖ３３）によって、メモリセルの面積が増加することを防ぐことが可能となる。

図６（ａ）を参照すると、半導体装置は、第１のメモリセル（ｍ３２）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第２のメモリセル（ｍ３２）側の拡散層に接続された第２のコンタクト（Ｃ３２）を備え、第１の金属層（Ｌ１）において、第２のコンタクト（Ｃ３２）上には金属部材が配置されないようにしてもよい。

このとき、セル境界に配置されたビア（Ｖ３３）と第１のコンタクト（Ｃ３３）とを接続する第１の金属部材（Ｍ３３）を、第１のメモリセル（ｍ３２）と第２のメモリセル（ｍ３３）のセル境界に容易に引き出すことが可能となる。

図９（ａ）を参照すると、半導体装置は、第１のメモリセル（ｍ３２）を構成するトランジスタに含まれるドレイン拡散層およびソース拡散層のうちの第２のメモリセル（ｍ３３）側の拡散層および他方の拡散層にそれぞれ接続された第２のコンタクト（Ｃ３２）および第３のコンタクト（Ｃ３ａ）と、第１の金属層（Ｌ１）に配置され、第２のコンタクト（Ｃ３２）に接続された第２の金属部材（Ｍ３２）と、を備えていてもよい。また、第３のコンタクト（Ｃ３ａ）は所定の電圧（例えば、接地電圧）が供給される電源線（接地線ＶＳＳａ）に接続され、第２の金属部材（Ｍ３２）は電源線（ＶＳＳａ）に接続されていてもよい。

第２のコンタクト（Ｃ３２）上の金属部材（Ｍ３２）を引き延ばして接地線（ＶＳＳａ）に接続することで、孤立メタルの最小面積ルール違反を回避することが可能となる。

図３（ｂ）、図６（ｂ）、図９（ｂ）を参照すると、半導体装置は、上記２つのメモリセルのうちの第１のメモリセル（ｍ４２）に第１の値（例えば、「１」）が記録されるとともに、第２のメモリセル（ｍ４３）に第１の値（例えば、「１」）が記録される場合に、第１のメモリセル（ｍ４２）および第２のメモリセル（ｍ４３）とビット線（ＢＬ４）とを接続する第３のビア（Ｖ４５）を備え、第１のビア（Ｖ４３）は第１のメモリセル（ｍ４２）上に配置され、第３のビア（Ｖ４５）は第２のメモリセル（ｍ４３）上に配置されていてもよい。

また、図３（ｂ）、図６（ｂ）、図９（ｂ）を参照すると、半導体装置は、第１のメモリセル（ｍ４２）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第２のメモリセル（ｍ４３）側に配置された拡散層に接続された第１のコンタクト（Ｃ４２）と、第２のメモリセル（ｍ４３）を構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの第１のメモリセル（ｍ４２）側に配置された拡散層に接続された第２のコンタクト（Ｃ４３）と、第１の金属層（Ｌ１）に配置された金属部材（Ｍ４２）であって第１のコンタクト（Ｃ４２）および第２のコンタクト（Ｃ４３）と、第１のビア（Ｖ４３）、第２のビア（Ｖ４４）および第３のビア（Ｖ４５）とを接続する金属部材（Ｍ４２）とを備えていてもよい。また、ビット線（ＢＬ４）は、第２の金属層（Ｌ２）に配置されていてもよい。ここで、金属部材（Ｍ４２）は、第１のコンタクト（Ｃ４２）と第２のコンタクト（Ｃ４３）に跨って配置されていることが好ましい。

図３（ｂ）、図６（ｂ）、図９（ｂ）に示した半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続する場合（図３（ｂ））において、ＲＯＭの歩留りの向上を図ることができる。また、冗長化のためのビア（Ｖ４４）をセル境界に配置することで、メモリセルの面積が増加することを防ぐことも可能となる。

（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置に設けられたＲＯＭ（Read Only Memory）の構成を一例として示すブロック図である。図１を参照すると、ＲＯＭは、ＲＯＭセルアレイ１０、コントロールブロック１１、ワードデコーダ／ワード線ドライバ１２、カラムセレクタ／プリチャージブロック１３、および、センスアンプ１４を備える。

ＲＯＭセルアレイ１０には、メモリセルが行列状に配置されている。メモリセルｍｐｑ（ｐ、ｑ＝１、２、…）はトランジスタを備え、ビット線ＢＬｐ（ｐ＝１、２、…）とワード線ＷＬｑ（ｑ＝１、２、…）が交差する箇所に配置されている。

メモリセルｍｐｑに含まれるトランジスタは、ゲート端子がワード線ＷＬｑに接続され、ソース端子が接地電位に接続されている。メモリセルｍｐｑは、記録された値に応じて、ＯＮセルとＯＦＦセルとに分類される。メモリセルｍｐｑがＯＮセルである場合、メモリセルｍｐｑに含まれるトランジスタのドレイン端子はビット線ＢＬａに接続されている。一方、メモリセルｍｐｑがＯＦＦセルである場合、メモリセルｍｐｑに含まれるトランジスタのドレイン端子はビット線ＢＬａに対して非接続とされている。

ここでは、ビット線と接続されたメモリセル（ＯＮセル）にはデータ「１」が記録され、それ以外のメモリセル（ＯＦＦセル）にはデータ「０」が記録されているとする。なお、ＯＮセルおよびＯＦＦセルに記録されたデータの定義は、これと逆であってもよい。

コントロールブロック１１は、クロック信号およびアドレスを受信し、受信したアドレスをワードデコーダ／ワード線ドライバ１２、および、カラムセレクタ／プリチャージブロック１３に送出する。ワードデコーダ／ワード線ドライバ１２は、アドレスに該当するメモリセルが位置するワード線を選択し、選択したワード線を駆動する。カラムセレクタ／プリチャージブロック１３は、アドレスに該当するメモリセルが位置するビット線を選択し、選択したビット線をデータの読み出し前にプリチャージする。センスアンプ１４は、ワードデコーダ／ワード線ドライバ１２によって選択されたワード線とカラムセレクタ／プリチャージブロック１３により選択されたビット線の交点に設けられたメモリセルからの出力電圧と、所定の基準電圧とを比較して２値データを出力する。

メモリセルｍｐｑがＯＮセルである場合、メモリセルｍｐｑ内のトランジスタのドレイン端子がビット線ＢＬａに接続されていることから、上記のプリチャージ動作によりセルが充電される。一方、メモリセルｍｐｑがＯＦＦセルである場合、メモリセルｍｐｑ内のトランジスタのドレイン端子がビット線ＢＬａに非接続とされていることから、上記のプリチャージ動作によってセルの充電が行われない。したがって、センスアンプ１４からの出力データに基づいて、メモリセルｍｐｑがＯＮセルかＯＦＦセルかを判別することができる。これにより、メモリセルｍｐｑに記録されたデータが「１」であるか、または、「０」であるかを読み出すことが可能となる。

図２は、本実施形態に係る半導体装置に設けられたＲＯＭの構成を示す平面図である。図２を参照すると、ＲＯＭは、ワード線方向およびビット線方向に行列状に配置された複数のメモリセルｍ１１〜ｍ４４を有する。メモリセルｍｐｑ（ｐ、ｑ＝１、…、４）は、ビット線ＢＬｐ（ｐ＝１、…、４）とワード線ＷＬｑ（ｑ＝１、…、４）との交点に配置されている。

図３（ａ）は、図２のＡ−Ａ’断面である。図３（ａ）において、ビット線方向に並んだメモリセルｍ３１〜ｍ３４には、それぞれ、データ「１」、「０」、「１」、「０」が記録されている。

図３（ａ）を参照すると、メモリセルｍ３１に含まれるトランジスタとメモリセルｍ３２に含まれるトランジスタは、ソース拡散層を共有しており、ソース拡散層はコンタクトＣ３ａを経由して第１金属層Ｌ１に配置された接地線ＶＳＳａに接続されている。データ「１」が記録されたメモリセルｍ３１に含まれるトランジスタは、ゲート端子がワード線ＷＬ１に接続され、ドレイン拡散層がコンタクトＣ３１、第１金属層Ｌ１に配置された金属部材Ｍ３１、および、ビアＶ３１、Ｖ３２を介して第２金属層Ｌ２に配置されたビット線ＢＬ３に接続されている。一方、データ「０」が記録されたメモリセルｍ３２を構成するトランジスタは、ゲート端子がワード線ＷＬ２に接続され、ドレイン拡散層がコンタクトＣ３２を介して第１金属層Ｌ１に配置された金属部材Ｍ３２に接続され、ビット線ＢＬ３には非接続とされている。

また、メモリセルｍ３３に含まれるトランジスタとメモリセルｍ３４に含まれるトランジスタは、ソース拡散層を共有しており、ソース拡散層はコンタクトＣ３ｂを経由して第１金属層Ｌ１に配置された接地線ＶＳＳｂに接続されている。データ「１」が記録されたメモリセルｍ３３に含まれるトランジスタは、ゲート端子がワード線ＷＬ３に接続され、ドレイン拡散層がコンタクトＣ３３、第１金属層Ｌ１に配置された金属部材Ｍ３３、および、ビアＶ３３、Ｖ３４を介してビット線ＢＬ３に接続されている。一方、データ「０」が記録されたメモリセルｍ３４を構成するトランジスタは、ゲート端子がワード線ＷＬ４に接続され、ドレイン拡散層がコンタクトＣ３４を介して第１金属層Ｌ１に配置された金属部材Ｍ３４に接続され、ビット線ＢＬ３には非接続とされている。

ビアＶ３２はメモリセルｍ３１上に配置され、ビアＶ３１はメモリセルｍ３１とメモリセルｍ３１に隣接するメモリセル（非図示）とのセル境界上に配置されている。金属部材Ｍ３１は、コンタクトＣ３１とセル境界に跨るようにして第１金属層Ｌ１に配置されている。さらに、ビアＶ３４はメモリセルｍ３３上に配置され、ビアＶ３３はメモリセルｍ３２とメモリセルｍ３３とのセル境界上に配置されている。金属部材Ｍ３３は、コンタクトＣ３３とメモリセルｍ３２、ｍ３３のセル境界に跨るようにして第１金属層Ｌ１に配置されている。

図３（ｂ）は、図２のＢ−Ｂ’断面である。図３（ｂ）において、ビット線方向に並んだメモリセルｍ４１〜ｍ４４には、それぞれ、データ「１」、「１」、「１」、「０」が記録されている。

図３（ｂ）を参照すると、メモリセルｍ４１に含まれるトランジスタとメモリセルｍ４２に含まれるトランジスタは、ソース拡散層を共有しており、ソース拡散層はコンタクトＣ４ａを経由して第１金属層Ｌ１に配置された接地線ＶＳＳａに接続されている。データ「１」が記録されたメモリセルｍ４１に含まれるトランジスタは、ゲート端子がワード線ＷＬ１に接続され、ドレイン拡散層がコンタクトＣ４１、第１金属層Ｌ１に配置された金属部材Ｍ４１、および、ビアＶ４１、Ｖ４２を介して第２金属層Ｌ２に配置されたビット線ＢＬ４に接続されている。一方、データ「１」が記録されたメモリセルｍ４２を構成するトランジスタは、ゲート端子がワード線ＷＬ２に接続され、ドレイン拡散層がコンタクトＣ４２、第１金属層Ｌ１に配置された金属部材Ｍ４２、および、ビアＶ４３、Ｖ４４、Ｖ４５を介してビット線ＢＬ４に接続されている。また、ビアＶ４２はメモリセルｍ４１上に配置され、ビアＶ４１はメモリセルｍ４１とメモリセルｍ４１に隣接するメモリセル（非図示）とのセル境界上に配置されている。金属部材Ｍ４１は、コンタクトＣ４１とセル境界に跨るようにして第１金属層Ｌ１に配置されている。

また、メモリセルｍ４３に含まれるトランジスタとメモリセルｍ４４に含まれるトランジスタは、ソース拡散層を共有しており、ソース拡散層はコンタクトＣ４ｂを経由して第１金属層Ｌ１に配置された接地線ＶＳＳｂに接続されている。データ「１」が記録されたメモリセルｍ４３に含まれるトランジスタは、ゲート端子がワード線ＷＬ３に接続され、ドレイン拡散層がコンタクトＣ３３、第１金属層Ｌ１に配置された金属部材Ｍ４２、および、ビアＶ４３、Ｖ４４、Ｖ４５を介してビット線ＢＬ４に接続されている。一方、データ「０」が記録されたメモリセルｍ４４を構成するトランジスタは、ゲート端子がワード線ＷＬ４に接続され、ドレイン拡散層がコンタクトＣ３４を介して第１金属層Ｌ１に配置された金属部材Ｍ４３に接続され、ビット線ＢＬ３には非接続とされている。

ビアＶ４２はメモリセルｍ４１上に配置され、ビアＶ４１はメモリセルｍ４１とメモリセルｍ４１に隣接するメモリセル（非図示）とのセル境界上に配置されている。金属部材Ｍ４１は、コンタクトＣ４１とセル境界に跨るようにして第１金属層Ｌ１に配置されている。さらに、ビアＶ４３はメモリセルｍ４２上に配置され、ビアＶ４４はメモリセルｍ４２とメモリセルｍ４３とのセル境界上に配置され、ビアＶ４５はメモリセルｍ４３上に配置されている。金属部材Ｍ４２は、コンタクトＣ４２とコンタクトＣ４３に跨るようにして第１金属層Ｌ１に配置されている。

図４は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す回路図である。図４を参照しつつ、本実施形態の半導体装置が有するＲＯＭのメモリセルからのデータ読み出し動作について説明する。

まず、カラム方向（ビット線方向）に連続するメモリセルに記録されたデータの並びが「０、１、０」となる箇所に着目する。図４においては、メモリセルｍ３２〜ｍ３４はデータ「０、１、０」を保持している。

図４を参照すると、データ「１」が記録されたメモリセルｍ３３に含まれるトランジスタは、ゲート端子がワード線ＷＬ３に接続され、ソース端子が接地線ＶＳＳｂに接続され、ドレイン端子が２個のビアＶ３３、Ｖ３４を経由してビット線ＢＬ３に接続されている。このとき、ビット線ＢＬ３のプリチャージによってメモリセルｍ３３に蓄積された電荷はビアＶ３３、Ｖ３４の両方を経由してビット線ＢＬ３に流れる。したがって、ビアＶ３３、Ｖ４４の一方が欠落した場合または断線した場合においても、他方のビアを経由してメモリセルのデータを読み出すことが可能となる。

したがって、本実施形態に係る半導体装置によると、カラム方向（ビット線方向）に連続する３つのメモリセルに記録されたデータの並びが「０、１、０」である場合（例えば、図４のメモリセルｍ３２、ｍ３３、ｍ３４）においても、データ「１」が記録されたメモリセルからのデータを複数のビアを経由して読み出すことができる。すなわち、本実施形態の半導体装置によると、メモリセルが保持するデータがカラム方向に連続していない箇所においても、ＲＯＭの歩留りの向上させることができる。

次に、カラム方向に連続するメモリセルに記録されたデータの並びが「１、１」となる箇所に着目する。図４においては、メモリセルｍ４２、ｍ４３はデータ「１、１」を保持している。

図４を参照すると、データ「１」が記録されたメモリセルｍ４２に含まれるトランジスタは、ゲート端子がワード線ＷＬ２に接続され、ソース端子が接地線ＶＳＳａに接続され、ドレイン端子が３個のビアＶ４３、Ｖ４４、Ｖ４５を経由してビット線ＢＬ４に接続されている。このとき、ビット線ＢＬ４のプリチャージによってメモリセルｍ４２に蓄積された電荷はビアＶ４３、Ｖ４４、Ｖ４５を経由してビット線ＢＬ４に流れる。したがって、ビアＶ４３、Ｖ４４、Ｖ４５のうちの１個または２個が欠落した場合または断線した場合においても、残りのビアを経由してメモリセルｍ４２のデータを読み出すことができる。なお、データ「１」が記録されたメモリセルｍ４２のデータも、ビアＶ４３、Ｖ４４、Ｖ４５のうちの１つまたは２つが欠落した場合または断線した場合においても、同様に読み出すことができる。

したがって、本実施形態に係る半導体装置によると、カラム方向（ビット線方向）に連続する２つのメモリセルに記録されたデータの並びが「１、１」である場合（例えば、図４のメモリセルｍ４２、ｍ４３）においても、データ「１」が記録されたメモリセルからのデータを複数のビアを経由して読み出すことができる。すなわち、本実施形態の半導体装置によると、メモリセルが保持するデータがカラム方向に連続する箇所においても、ＲＯＭの歩留りの向上させることができる。

以上より、本実施形態の半導体装置によると、ＲＯＭが保持するデータがカラム方向に連続していない箇所においても、カラム方向に連続する箇所においても、ＲＯＭの歩留りの向上を図ることができる。

本実施形態の半導体装置によると、メモリセルアレイのＲＯＭセルを構成するトランジスタのドレイン側コンタクトが１層メタルとビア(１−２層間接続ビア)を経てビット線(２層メタル)に接続される方式のマスクＲＯＭにおいて、ビアがビット線に接続されるメモリセルでは、カラム方向に隣り合うセルデータとの組合せに応じて、１つのセルにおいて、最低２個以上のビアがビット線と接続される冗長構成を採用することが可能となる。このとき、ＲＯＭに記録されたデータの０/１の並びに依存することなく、歩留りの向上を図ることができる。

本実施形態に係る半導体装置によると、カラム方向のデータの並びに依存することなく、データ「１」が記録されたメモリセルとビット線とを２本以上のビアによって接続することが可能となる。このとき、仮に一方のビアホールが欠落しても、もう片方のビアホールを経由して、正常にデータを読み出すことが可能となる。したがって、ビアホール形成不良の発生率をＰとし、ＲＯＭの容量をｎビットとすると、歩留りを（１−Ｐ^２）^ｎ以上とすることができる。すなわち、本実施形態の半導体装置によると、特許文献１に記載された半導体集積回路装置と比較して大幅に歩留りを改善することができる。

また、本実施形態の半導体装置では、冗長化のためのビアＶ３３、Ｖ４４をセル境界に配置することで、メモリセルの面積の増加を防ぐことも可能となる。具体的には、コンタクトＣ３３とセル境界に跨って金属部材Ｍ３３を配置するとともに、セル境界に配置されたビアＶ３３によってメモリセルｍ３３ビット線ＢＬ３とを接続することによって、ビアＶ３３の追加に起因するメモリセルの面積増加を防ぐことが可能となる。同様に、コンタクトＣ４２、Ｃ４３に跨って金属部材Ｍ４２を配置するとともに、セル境界に配置されたＶ４４によってメモリセルｍ４２、ｍ４３とビット線ＢＬ４とを接続することによって、ビアＶ４４の追加に起因するメモリセルの面積増加を防ぐことが可能となる。さらに、本実施形態の半導体装置では、冗長化のためのビアＶ３３、Ｖ４４をセル境界に配置することによって、ビアＶ３４とＶ３３との距離、ならびに、ビアＶ４３およびＶ４５とビアＶ４４との距離を離間して配置することも可能となる。

（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。図５は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す平面図である。図６（ａ）および図６（ｂ）は、それぞれ、本実施形態に係る半導体装置が有するＲＯＭの構成を示す断面図（図５のＡ−Ａ’断面、Ｂ−Ｂ’断面）である。また、図７は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す回路図である。

図６（ａ）を参照すると、本実施形態においては、図３（ａ）に示した第１の実施形態に係る半導体装置とは異なり、メモリセルｍ３２に含まれるトランジスタのドレイン拡散層に接続されたコンタクトＣ３２上の第１金属層Ｌ１には、金属部材が配置されない。

コンタクトＣ３３とメモリセルｍ３２、ｍ３３のセル境界に跨って配置された金属部材Ｍ３３のセル境界側へのはみ出しがデザインルール上困難である場合には、図６（ａ）に示すように、ビアが接続されないメモリセルｍ３２のコンタクトＣ３２には１層メタルを配置せず、コンタクトをオープンにする。かかる構成によると、セル境界に配置されたビアＶ３３とコンタクトＣ３３を接続する金属部材Ｍ３３を、メモリセルｍ３２、ｍ３３のセル境界側に容易に引き出すことが可能となる。

なお、本実施形態の半導体装置が有するＲＯＭのメモリセルからのデータ読み出し動作は、第１の実施形態に係る半導体装置と同様である。したがって、本実施形態の半導体装置によると、第１の実施形態の半導体装置と同様に、ＲＯＭが保持するデータがカラム方向に連続していない箇所においても、カラム方向に連続する箇所においても、ＲＯＭの歩留りの向上を図ることができる。また、本実施形態の半導体装置によると、第１の実施形態に係る半導体装置と同様に、冗長化のためのビアＶ３３、Ｖ４４をセル境界に配置することで、メモリセルの面積の増加を防ぐこともできる。

（実施形態３）
第３の実施形態に係る半導体装置について、図面を参照して説明する。図８は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す平面図である。図９（ａ）および図９（ｂ）は、それぞれ、本実施形態に係る半導体装置が有するＲＯＭの構成を示す断面図（図８のＡ−Ａ’断面、Ｂ−Ｂ’断面）である。また、図１０は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す回路図である。

図９（ａ）を参照すると、本実施形態の半導体装置では、図３（ａ）に示した第１の実施形態の半導体装置とは異なり、メモリセルｍ３２に含まれるトランジスタのドレイン拡散層に接続されたコンタクトＣ３２上の第１金属層Ｌ１に配置された金属部材Ｍ３２が、接地線ＶＳＳａに接続されている。

図３（ａ）に示した第１の実施形態の半導体装置によると、第１金属層Ｌ１の金属部材Ｍ３３をメモリセルｍ３２、ｍ３３のセル境界に引き出したことにより、メモリセルｍ３２のコンタクトＣ３２に接続された金属部材Ｍ３２の面積が小さくなってしまい、孤立メタルの最小面積ルール違反のようなデザインルール違反を引き起こすおそれがある。このような場合に、金属部材Ｍ３２を引き延ばして接地線ＶＳＳａに接続することで、デザインルール違反を回避することが可能となる。

本実施形態によると、ビアが配置されないメモリセルｍ３２の金属部材Ｍ３２がデザインルール上の最小面積ルールに違背するおそれがある場合に、金属部材Ｍ３２をメモリセルｍ３２のソース拡散層に接続されたコンタクトＣ３ａ上の接地線ＶＳＳａと接続してしまうことで、孤立メタルの最小面積ルール違反を回避することが可能となる。また、メモリセルｍ３２はデータ「０」を保持することから、金属部材Ｍ３２と接地線ＶＳＳａとを接続しても、読み出し動作には全く影響がない。

なお、本実施形態の半導体装置が有するＲＯＭのメモリセルからのデータ読み出し動作は、第１の実施形態に係る半導体装置と同様である。したがって、本実施形態の半導体装置によると、第１の実施形態の半導体装置と同様に、ＲＯＭが保持するデータがカラム方向に連続していない箇所においても、カラム方向に連続する箇所においても、ＲＯＭの歩留りの向上を図ることができる。また、本実施形態の半導体装置によると、第１の実施形態に係る半導体装置と同様に、冗長化のためのビアＶ３３、Ｖ４４をセル境界に配置することで、メモリセルの面積の増加を防ぐこともできる。

（実施形態４）
第４の実施形態に係る半導体装置について、図面を参照して説明する。図１１は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す平面図である。図１２（ａ）および図１２（ｂ）は、それぞれ、本実施形態に係る半導体装置が有するＲＯＭの構成を示す断面図（図１１のＡ−Ａ’断面、Ｂ−Ｂ’断面）である。

図１２（ａ）を参照すると、本実施形態の半導体装置では、図３（ａ）に示した第１の実施形態の半導体装置とは異なり、メモリセルｍ３２に含まれるトランジスタのドレイン拡散層にはコンタクトが接続されていない。また、第１金属層Ｌ１に配置された金属部材Ｍ３２は、メモリセルｍ３３のドレイン拡散層に接続されたコンタクトＣ３３とメモリセルｍ３２のドレイン拡散層とに跨るように配置されている。さらに、冗長化のためのビアＶ３３は、メモリセルｍ３２、ｍ３３のセル境界ではなく、メモリセルｍ３２のドレイン拡散層上に配置されている。

図１２（ａ）のメモリセルｍ３２、ｍ３３のようにカラム方向に連続するメモリセルに記録されたデータが「０、１」のように異なる場合には、冗長化のためのビアＶ３３をセル境界に配置する代わりに、「０」が記録されたメモリセルｍ３２に配置してもよい。かかる構成によると、第１の実施形態の半導体装置と同様に、ＲＯＭが保持するデータがカラム方向に連続していない箇所において、ＲＯＭの歩留りの向上を図ることができる。また、本実施形態においても、第１の実施形態に係る半導体装置と同様に、冗長化のためのビアＶ３３を配置したことに起因するメモリセルの面積の増加を防ぐことができる。

図１２（ｂ）を参照すると、本実施形態の半導体装置では、図３（ｂ）に示した第１の実施形態の半導体装置とは異なり、メモリセルｍ４２、ｍ４２のセル境界に冗長化のためのビアＶ４４が配置されない。

図１２（ｂ）のメモリセルｍ４２、ｍ４３のようにカラム方向に連続するメモリセルに記録されたデータが「１、１」のように連続する場合、冗長化のためのビアＶ４４（図３（ｂ）参照）をビア境界に配置しないようにしてもよい。このような構成を採用した場合であっても、メモリセルｍ４２およびｍ４３のそれぞれの読み出し時において、少なくとも２個のビアＶ４３、Ｖ４５を経由した読み出しが可能となる。すなわち、本実施形態によると、第１の実施形態の半導体装置と同様に、ＲＯＭが保持するデータがカラム方向に連続する箇所においても、ＲＯＭの歩留りの向上を図ることができる。また、本実施形態によると、冗長化のためのビアＶ４４が不要であり、メモリセルの面積が増加することはない。

（実施形態５）
第５の実施形態に係る半導体装置について、図面を参照して説明する。図１３は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す平面図である。図１４は、本実施形態に係る半導体装置が有するＲＯＭの構成を示す断面図（図１３のＡ−Ａ’断面）である。

第１の実施形態に係る半導体装置（図３（ａ）参照）では、データ「１」が記録されたメモリセルｍ３３とビット線ＢＬ３とは、カラム方向（ビット線方向）に並ぶようにして配置されたビアＶ３４およびＶ３３を介して接続されている。一方、図１３、図１４を参照すると、本実施形態に係る半導体装置では、第１の実施形態の半導体装置とは異なり、ビアＶ３４、Ｖ３３がロウ方向（ワード線方向）に並ぶようにしてメモリセルｍ３３上に配置されている。

第１の実施形態に係る半導体装置（図３（ａ））においては、ビアＶ３４、Ｖ３３間の間隔を十分に確保すべく、ビアＶ３３をメモリセルｍ３２、ｍ３３のセル境界に配置した。しかしながら、レイアウト上問題がない場合、図１３、図１４に示すように、ビアＶ３４およびビアＶ３３の双方をメモリセルｍ３３上に配置してもよい。

かかる半導体装置によると、ビアＶ３４、Ｖ３３の一方が欠落ないし断線しても、他方のビアを経由してメモリセルｍ３３に記録されたデータを正常に読み出すことが可能となる。よって、本実施形態の構成を採用した場合も、第１の実施形態の半導体装置と同様に、ＲＯＭが保持するデータがカラム方向に連続していない箇所においても、カラム方向に連続する箇所においても、ＲＯＭの歩留りの向上を図ることができる。また、第１の実施形態に係る半導体装置と同様に、冗長化のために追加されたビアＶ３４によって、メモリセルの面積が増加することもない。

なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１０ ＲＯＭセルアレイ
１１ コントロールブロック
１２ ワードデコーダ／ワード線ドライバ
１３ カラムセレクタ／プリチャージブロック
１４ センスアンプ
ＢＬ１〜ＢＬ４、ＢＬｐ ビット線
Ｃ３１〜Ｃ３４、Ｃ４１〜Ｃ４４ コンタクト
Ｌ１ 第１金属層
Ｌ２ 第２金属層
ｍ１１〜ｍ４４、ｍｐｑ メモリセル（ＲＯＭセル）
Ｍ３１〜Ｍ３４、Ｍ４１〜Ｍ４４ 金属部材
Ｖ３１〜Ｖ３５、Ｖ４１〜Ｖ４５ ビア
ＶＳＳａ、ＶＳＳｂ 接地線
ＷＬ１〜ＷＬ４、ＷＬｑ ワード線

Claims (19)

1. 行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備えた半導体装置であって、
   カラム方向に隣り合う第１ないし第３のメモリセルのうちの中央の第２のメモリセルに第１のビット値が記録されるとともに、両端の第１のメモリセルおよび第３のメモリセルに第２のビット値が記録される場合に、
   前記第２のメモリセルとビット線とを接続する第１のビアおよび第２のビアを備える、半導体装置。
2. 前記第１のビアは、前記第２のメモリセル上に配置され、
   前記第２のビアは、前記第１のメモリセルと前記第２のメモリセルとのセル境界上に配置されている、請求項１に記載の半導体装置。
3. 前記第２のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第１のメモリセル側に配置された拡散層に接続された第１のコンタクトと、
   第１の金属層に配置された第１の金属部材であって前記第１のコンタクトと前記第１のビアおよび前記第２のビアとを接続する前記第１の金属部材と、を備え、
   前記ビット線は、第２の金属層に配置されている、請求項２に記載の半導体装置。
4. 前記第１の金属部材は、前記第１のコンタクトと前記セル境界に跨って配置されている、請求項３に記載の半導体装置。
5. 前記第１のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第２のメモリセル側の拡散層に接続された第２のコンタクトを備え、
   前記第１の金属層において、前記第２のコンタクト上には金属部材が配置されていない、請求項４に記載の半導体装置。
6. 前記第１のメモリセルを構成するトランジスタに含まれるドレイン拡散層およびソース拡散層のうちの前記第２のメモリセル側の拡散層および他方の拡散層にそれぞれ接続された第２のコンタクトおよび第３のコンタクトと、
   前記第１の金属層に配置され、前記第２のコンタクトに接続された第２の金属部材と、を備え、
   前記第３のコンタクトは、所定の電圧が供給された電源線に接続され、
   前記第２の金属部材は、前記電源線に接続されている、請求項４に記載の半導体装置。
7. 前記第１のビアは、前記第２のメモリセル上に配置され、
   前記第２のビアは、前記第１のメモリセル上に配置されている、請求項１に記載の半導体装置。
8. 前記第２のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第１のメモリセル側に配置された拡散層に接続された第１のコンタクトと、
   第１の金属層に配置された第１の金属部材であって前記第１のコンタクトと前記第１のビアおよび前記第２のビアとを接続する前記第１の金属部材と、を備え、
   前記ビット線は、第２の金属層に配置されている、請求項７に記載の半導体装置。
9. 前記第１の金属部材は、前記第１のコンタクトと前記第１のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第２のメモリセル側に配置された拡散層に跨って配置されている、請求項８に記載の半導体装置。
10. 前記第１のビアおよび前記第２のビアは、前記第２のメモリセル上に配置されている、請求項１に記載の半導体装置。
11. 前記第１のビアおよび前記第２のビアは、ロウ方向またはカラム方向に並んで配置されている、請求項１０に記載の半導体装置。
12. 行列状に配置されたメモリセルを有するＲＯＭ（Read Only Memory）を備えた半導体装置であって、
    カラム方向に隣り合う２つのメモリセルの少なくとも一方に第１の値が記録される場合に、
    前記２つのメモリセルのうちの前記第１の値が記録されたメモリセルの各々とビット線とを接続する第１のビアと、
    前記２つのメモリセルのセル境界上に配置され、前記２つのメモリセルのうちの前記第１の値が記録されたメモリセルの各々とビット線とを接続する第２のビアと、を備える、半導体装置。
13. 前記２つのメモリセルのうちの第１のメモリセルに第２の値が記録されるとともに、第２のメモリセルに前記第１の値が記録される場合に、
    前記第２のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第１のメモリセル側に配置された拡散層に接続された第１のコンタクトと、
    第１の金属層に配置された第１の金属部材であって前記第１のコンタクトと前記第１のビアおよび前記第２のビアとを接続する前記第１の金属部材と、を備え、
    前記第１のビアは、前記第２のメモリセル上に配置され、
    前記ビット線は、第２の金属層に配置されている、請求項１２に記載の半導体装置。
14. 前記第１の金属部材は、前記第１のコンタクトと前記セル境界に跨って配置されている、請求項１３に記載の半導体装置。
15. 前記第１のメモリセルを構成するトランジスタに含まれるドレイン拡散層およびソース拡散層のうちの前記第２のメモリセル側の拡散層に接続された第２のコンタクトを備え、
    前記第１の金属層において、前記第２のコンタクト上には金属部材が配置されていない、請求項１４に記載の半導体装置。
16. 前記第１のメモリセルを構成するトランジスタに含まれるドレイン拡散層およびソース拡散層のうちの前記第２のメモリセル側の拡散層および他方の拡散層にそれぞれ接続された第２のコンタクトおよび第３のコンタクトと、
    前記第１の金属層に配置され、前記第２のコンタクトに接続された第２の金属部材と、を備え、
    前記第３のコンタクトは、所定の電圧が供給された電源線に接続され、
    前記第２の金属部材は、前記電源線に接続されている、請求項１４に記載の半導体装置。
17. 前記２つのメモリセルのうちの第１のメモリセルに前記第１の値が記録されるとともに、第２のメモリセルに前記第１の値が記録される場合に、
    前記第１のメモリセルおよび前記第２のメモリセルと前記ビット線とを接続する第３のビアを備え、
    前記第１のビアは、前記第１のメモリセル上に配置され、
    前記第３のビアは、前記第２のメモリセル上に配置されている、請求項１２に記載の半導体装置。
18. 前記第１のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第２のメモリセル側に配置された拡散層に接続された第１のコンタクトと、
    前記第２のメモリセルを構成するトランジスタに含まれるソース拡散層およびドレイン拡散層のうちの前記第１のメモリセル側に配置された拡散層に接続された第２のコンタクトと、
    第１の金属層に配置された金属部材であって前記第１のコンタクトおよび前記第２のコンタクトと前記第１のビア、前記第２のビアおよび前記第３のビアとを接続する前記金属部材と、を備え、
    前記ビット線は、第２の金属層に配置されている、請求項１７に記載の半導体装置。
19. 前記金属部材は、前記第１のコンタクトと前記第２のコンタクトに跨って配置されている、請求項１８に記載の半導体装置。

Images