JP3345282B2

JP3345282B2 - 半導体集積回路装置の設計方法

Info

Publication number: JP3345282B2
Application number: JP30153896A
Authority: JP
Inventors: 隆夫渡部; 田中　　均; 一正柳沢; 良藤田; 一重鮎川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1996-06-10
Filing date: 1996-11-13
Publication date: 2002-11-18
Anticipated expiration: 2016-11-13
Also published as: JPH1065124A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを集積した
半導体集積回路装置に係わり、特に複数のデータ入出力
線（I/O線）のようなデータ伝送線をもつメモリと、論
理回路とを同一の半導体チップ上に集積した半導体集積
回路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】近年、LSI（大規模集積回路）の高集積
化が進み、1cm角程度の半導体チップ上に大容量のメモ
リと大規模な論理回路や演算回路を集積することが可能
となりつつある。このようなチップでは、メモリのI/O
線の本数を数百本以上とすることにより、メモリと論理
回路や演算回路の間のデータ転送速度を１Ｇバイト／秒
以上と非常に高速にすることができる。このため、メモ
リとの間で高速のデータ転送が必要な画像処理用途など
で期待を集めることができる。

【０００３】上記用途に適用可能な第一の従来技術とし
ては、例えば、Toshio Sunaga, etal., "DRAM Macros f
or ASIC Chips," IEEE JOURNAL OF SOLID-STATE CIRCUI
T,VOL. 30, NO. 9, SEPTEMBER 1995に記載されたDRAM(D
ynamic Random Access Memory)マクロの例がある。上記
文献には、0.8μm CMOS技術で製造した９本のI/O線を
持つ２８８ｋビット（３２ｋ×９ビット）の容量のDRAM
マクロと論理を組み合わせたLSIチップと、0.5μm CMOS
技術で製造した１８本のI/O線を持つ１.２５Mビット
（６４ｋ×１８ビット）の容量のDRAMマクロと論理を組
み合わせたLSIチップとが開示されている。

【０００４】関連する第二の従来技術として、多数のプ
ロセッサおよびメモリを相互結合する並列計算システム
を同一の半導体チップ上に集積する方式が米国特許5371
896に示されている。この第二の従来技術では、複数の
メモリと複数のプロセッサとが同一の半導体チップ上に
集積され、両者の間がクロスバスイッチからなるネット
ワークで結合される。この第二の従来技術は、必要に応
じてSIMD(Single Instruction Multi Data Stream)動作
とMIMD(Multi Instruction Multi Data Stream)動作切
り換えて行うことができることが特徴である。SIMD動作
時には、複数のメモリのうち１つがインストラクション
メモリとして使われ、残りのメモリがデータメモリとし
て使われる。プロセッサには、インストラクションメモ
リからの命令が共通に与えられる。MIMD動作時には、SI
MD動作時にデータメモリとして使われたメモリの一部が
インストラクションメモリとして使われることにより、
個々のプロセッサに、別々のインストラクションメモリ
からの命令が与えられる。個々のメモリとプロセッサと
の間のデータ転送経路は、上記クロスバネットワークに
より様々に切り換えることができる。

【０００５】

【発明が解決しようとする課題】メモリを集積した半導
体集積回路装置は上記のほかにも種々考案されている
が、上記第一の従来技術のようにDRAM(Dynamic Random
Access Memory)など高集積のメモリと論理回路とを同一
の半導体チップに集積することが可能になりはじめてお
り、画像処理などの分野で注目を集めている。

【０００６】このような半導体集積回路装置には、２つ
の課題が生じてくることが本願発明者達によって明らか
にされた。

【０００７】第一の課題は設計方式に関するものであ
る。従来の個別チツプとしての高集積メモリ、特にDRAM
では、仕様が標準化されているので一旦作ると比較的製
品寿命が長かった。このため、迅速な設計を行うための
設計方式は余り重要視されない。しかし、上記のような
DRAMなど高集積のメモリと論理回路とを同一の半導体チ
ツプに集積する半導体集積回路装置は、それが適用され
る特定の応用に合った特定の仕様ごとにそれが必要とな
ることが多いために、一般にユーザのような要求者から
の要求を受けてから後に、要求仕様に合わせて半導体メ
ーカが作り始められることとなる。そのために迅速な設
計のできることが必要とされる。言い換えると、チップ
の設計着手からチップの完成までの時間(Time to Custo
mers)の短縮が要求される。加えて、必要となるメモリ
容量や演算回路の種類は用途によって異なり多種多様で
ある。このような期間及び多様性についての要求を満た
すには、設計方式から改革する必要がある。

【０００８】第二の課題は同一の半導体チップに集積す
るDRAMなどの高集積メモリと論理回路との結合回路に関
する。DRAMなどの高集積メモリと論理回路とを同一の半
導体チップに集積する場合には、それを単に集積しただ
けでは個別チップに対して大きなメリットが生じにく
い。コストと要求性能を考慮すると、1cm角程度の半導
体チップ上に大容量のメモリと大規模な演算回路等の論
理回路とを集積し、両者の間の結合線の本数を数百本以
上確保できるようにしておき、データ転送速度を例えば
１GigaByte/sec以上のような高速度にできることが望ま
しい。すなわち、メモリと論理回路とを結合する結合回
路として、高速かつ高集積でメモリと論理回路（演算回
路）との間のデータ転送経路を様々に切り換えるように
できることが望ましい。

【０００９】上記第一の従来技術は、必要に応じてDRAM
マクロの数を増減することにより、メモリ容量を可変に
することをができるので、上記第一の課題にある程度応
えることができる。しかし、上記第一の従来技術では、
DRAMマクロの数に比例してI/O線の本数が変化してしま
うので、I/O線の本数とメモリ容量を自由に設定できな
いという問題をもつ。また比較的小容量のDRAMマクロの
それぞれの中に読み出し書込み動作に必要なすべての周
辺回路を設けるので多数のDRAMマクロを配置すると回路
のオーバーヘッドが大きくなるという別の問題ももつ。
これらの問題を、より明らかにするため、次に画像処理
用のLSIを構成する場合を検討することとする。簡単の
ため、DRAMマクロの記憶容量を２５６Ｋビット、I/O線
数を８本、LSIで必要なI/O線の総数を５１２本とする
と、DRAMマクロは６４個必要になる。このときのメモリ
の総記憶容量は１６Ｍビットになる。

【００１０】画像処理の分野で２次元のデータを処理す
る場合、例えば、ぼやけた画像を復元する場合や、文字
や特定のパターンを認識する場合は、上に述べたほどの
メモリ容量を必要としないときであっても、高速性は要
求とされる。この場合、速度だけを考慮するなら第一の
従来技術のDRAMマクロを多数配置して並列動作させれば
よいが、それではメモリの記憶容量が大きくなり過ぎチ
ップサイズが大きくなってしまう。一方、３次元データ
を処理するような場合は、多量のデータを高速に処理す
る必要がある。この場合には、上記のようにDRAMマクロ
を多数並列動作させることで対応できる。しかし、家庭
用か工業用かといった用途の違いやデータの種類によっ
てはさらに多くのI/O線を必要としたり、さらに多くの
記憶容量を必要としたりする場合がある。

【００１１】以上のように、同じ画像処理の分野でも必
要なデータ転送速度やメモリの記憶容量がチップの用途
やデータの種類によって様々なので、第一の従来技術の
ように、容量が一定のDRAMマクロを用意しただけでは、
種々の問題が生じる。

【００１２】一方、上記第二の従来技術は、メモリとプ
ロセッサとの結合回路に関するもので、個々のメモリと
プロセッサとの間のデータ転送経路をクロスバスイッチ
によって様々に切り換えることができる。しかし、第二
の従来技術によれば、クロスバスイッチを用いるので、
結合線の数が増加するとスイッチの個数が膨大となりハ
ードウエアの規模が増大し、遅延も増大してしまう、と
いう第二の課題に基づく課題が生ずる。上記第二の従来
技術のように独立した複数のメモリと複数のプロセッサ
との間のデータ転送経路を切り換える場合には一般にメ
モリやプロセッサの数も少ないので従来の並列計算機で
使われていた方式をそのまま同じチップ上に実現するの
も可能である。しかしながら数百本以上ものメモリのI/
O線群と演算回路等の論理回路とのI/O線群の間の対応を
切り換える場合には、集積度と動作速度の要求がきびし
く、従来の方式をそのまま利用するのは困難である。

【００１３】従って、本発明の一つの目的は、発明が解
決しようとする第一の課題に向けられ、必要となるメモ
リ容量や演算回路の種類に応じた半導体装置を迅速に設
計する手段を与えることである。すなわち、種々の目的
に応じたLSIチップを短期間で設計するための方式およ
びそれによる製品群を与えことである。

【００１４】本発明の他の目的は、小容量から大容量ま
で自由に記憶容量を可変にでき、かつオーバーヘッドが
少ないメモリマクロを実現することならびにASIC(Appli
cation Specific Integrated Circuit)設計に適したメ
モリマクロ実現することにある。

【００１５】本発明の他の目的は、第二の課題の課題に
向けられ、メモリと論理回路とを結合する結合回路とし
て、高速かつ高集積でメモリと論理回路（演算回路）と
の間のデータ転送経路を様々に切り換えることが可能な
ものを実現する手段を与えることにある。

【００１６】本発明の前記並びにその他の課題と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】なお、メモリコアあるいはメモリマクロ
は、情報を記憶するためのメモリセルを多数含むメモリ
セルアレイとそのメモリセルアレイのデータを読み出し
たりメモリセルアレイにデータを書き込んだりするため
の周辺回路を含んだ回路ブロックからなるものをいう。
本明細書ではメモリコアとメモリマクロとの両方の語句
が使われているが同じものである。

【００１８】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、メモリコア(MR)と、メモリコア(MR)
のデータ伝送線(I/O線、MIOi)のピッチに合わせて設定
された結合回路(TG)用のモジュールのレイアウトパター
ンとをあらかじめ作ってデータベース(DB)に記憶させ、
論理回路を合成するための論理ライブラリ(LL)も作成
し、データベース(DB)に記憶させておく。データベース
(DB)には、それらのレイアウトパターンや仕様、特性な
ど設計に必要なデータを記憶させる。上記結合回路(TG)
用のモジュールは、スイッチ群(SWG)とバッファ群(TGBU
Fi)とからなり、それらを組合せて結合回路(TG)を構成
できるようにされる。スイッチ群(SWG)は、入力された
データをその中でその順番を入れ替えることができるよ
うに複数のスイッチ群(SWG)から構成される。このよう
な複数のスイッチ群(SWG)の設定によって、少ない段数
のスイッチ(SW)を転送パターン（転送経路）に合わせた
所望の転送パターンとなるようにスイッチ制御すること
ができるようになり、高速に転送パターンを切り替える
ことができることとなる。結合回路(TG)用のモジュール
は、上述のようにメモリコア(MR)のデータ伝送線(MIOi)
のピッチに合わせた構成にされるので、レイアウトパタ
ーンの変更を要することなくメモリコア(MR)のデータ伝
送線(MIOi)にそのまま結合できる。

【００１９】上記のように本発明によれば、メモリコア
(MR)、結合回路(TG)用モジュール、論理ライブラリ(LL)
のレイアウトパターンがデータベース(DB)にあらかじめ
登録されており、なおかつメモリコア(MR)と結合回路(T
G)用モジュールとの配線ピッチがそろえられることとさ
れ、そのまま結合して使うことができる。したがって、
ユーザからの仕様のような達成すべき仕様が明らかにな
ってからのLSIチップの設計を短期間に終わらせること
ができる。すなわち、必要な記憶容量のメモリコア(MR)
と仕様に合った転送回路(TG)を作るためのモジュールと
をデータベース(DB)から取り出して組合せ、さらに論理
部分は、論理合成用のCAD(Computer Aided Design)ツー
ルを用いて論理ライブラリ(LL)から所望の論理回路を合
成すればよい。それらの間の配線は、配置配線CADツー
ルにより高速にできる。したがって、メモリと論理回路
とを集積したチップが短期間にできる。

【００２０】さらに、上記の結合回路(TG)では、メモリ
コア(MR)と論理回路(LC)とで転送されるデータが通過す
るのは活性化されるスイッチ群(SWG)のみであるために
高速なデータ転送が実現できる。さらに、転送パターン
数に合わせて段数を増減するため転送パターンが少ない
場合には無駄な占有面積がない。

【００２１】更に上記において様々な記憶容量のメモリ
を短期間に構成するために、メモリマクロ(MMACRO)をア
ンプ(AMP)、メモリセルアレーを含むバンク(BANK)、電
源(PS)等の機能モジュールの組み合わせで構成する。す
なわち、メモリセルアレーを含むバンク(BANK)のモジュ
ールの中にビット線方向に伸びる多数のデータ伝送線(G
BL,/GBL)を配置し、それらが各モジュールを隣接して配
置するだけで接続される構成する。さらに上記アンプ(A
MP)モジュール内にそれらをバイト単位で活性化、非活
性化できるような回路を設ける。

【００２２】複数のバンク（BANK）を有するメモリ（MM
ACRO）において、各バンクの指定アドレスを複数（Ri、
Ci）設ける。これによって、１つのバンクの活性化コマ
ンド（CR、AC、Ri）と他のバンクの読み出し又は書き込
みコマンド（CC、RW、Ci）とが同一サイクルで入力可能
になり、異なるバンクにまたがる読み出し又は書き込み
が１サイクルごとに連続して行える。

【００２３】

【発明の実施の形態】以下では、本発明のうちまず、全
体の設計方法とメモリコアMRと論理回路LCとの結合回路
である転送回路TGについての実施例を説明し、最後にメ
モリコアMRの具体例であるメモリマクロMMACROに関する
実施例を説明する。

【００２４】[メモリコアを用いたシステムLSIの設計方
法]図１には、本発明に係るメモリコアを内蔵したシス
テムLSI設計方法の概念が示されている。

【００２５】図１の左に示されるのは、コア回路、論理
ライブラリのレイアウトパターンや特性を登録したデー
タベース用記憶装置DBである。データベース用記憶装置
DBは、多数のデータ伝送線をもち互いに記憶容量の異な
る複数のメモリコアMRと、メモリコアMRのデータ伝送線
(I/O線)のピッチに合わせて設定された転送回路（結合
回路）TG用のモジュール群と、論理回路LCを合成するた
めの基本ゲートからなる論理ライブラリLLと、レイアウ
トパターンや仕様及び特性など設計に必要なデータがあ
らかじめ記憶される。

【００２６】ここで、転送回路TG用のモジュールは、ス
イッチ群SWGとバッファ群TGBUFiからなり、スイッチ群S
WGとバッファ群TGBUFiとを組合せて転送回路TGを合成で
きる。詳しくは後述するが、複数のスイッチ群SGWを接
続することにより様々な転送パターンを持つ転送回路TG
を合成することができる。これらのモジュールは、メモ
リコアMRのデータ伝送線(I/O線)のピッチに合わせて作
られているので、レイアウトパターンを変更することな
くメモリコアMRのデータ伝送線(I/O線)にそのまま結合
できる。

【００２７】LSIチップの仕様が与えられるとデータベ
ース用記憶装置DBから必要なデータを設計用ワークステ
ーションWSに転送しながら設計を行なう。メモリコアMR
と転送回路TG用モジュールの配線ピッチがそろっている
ため、これらはそのまま結合して使うことができる。す
なわち、必要な記憶容量のメモリコアMRと仕様に合った
転送回路TGを作るためのモジュールをデータベースDBか
ら取り出して組合せればよい。論理部分は、論理合成用
のCADツールを用いることにより、論理ライブラリLLか
ら所望の論理回路LCを容易に合成できる。最後にチップ
のフロアプランに合わせてそれらを配置し、その間の配
線を、配置配線CADツールにより行なえばチップのレイ
アウトデータが完成する。このようにして、メモリコア
MRを内蔵したシステムLSIの製品群を短期間に設計でき
る。

【００２８】なお、ここでは論理ライブラリLLを用いて
論理を合成する例を示したが、場合によってはチップの
一部をゲートアレイにして論理を合成してもよい。その
場合は、メモリコアMRが共通で論理が異なるチップを容
易に製造できるという利点がある。

【００２９】図１の右下に上述のような設計によって得
られるチップの例が２つ示されている。半導体チップLS
I-Aは、それぞれ図の左側に配置されたメモリコアMR
と、図の右側に配置された論理回路LCとの間に転送回路
TGを配置し、メモリコアMRと論理回路LCとを転送回路TG
によって結合するようにした４つのブロックA,B,C,Dを
設け、その中心にチップ全体を制御する制御回路CCを配
置したものである。これに対し、半導体チップLSI-B
は、メモリコアMRと論理回路LCを転送回路TGで結合した
ブロックA,Bを２つ並べて、中心にチップ全体を制御す
る制御回路CCを配置したものである。

【００３０】本発明では、もちろん一つのメモリコアMR
を用いるチップも実現できるが、図示の例のように複数
のブロックを集積するチップも容易に設計できる。その
場合、各ブロックのメモリコアMR、論理回路LCを異なる
ものとしてもよいし、同一の構成にしてもよい。前者
は、異なる処理を同一のチップで並列に行なうものに適
しており、後者は、同一の処理を並列に行なうものに適
している。特に後者は、グラフィックス、自然画像処
理、ニューラルネットワークなど並列動作が可能な処理
を行なうものに適している。

【００３１】半導体チップLSI-A,LSI-Bのどちらもメモ
リコアMRとデータの授受を行なう論理回路LCをメモリコ
アMRに近接配置することとなるため配線遅延の影響が少
なく高速のデータ転送が実現できる。また、制御回路CC
から各ブロックへの距離が半導体チップLSI-Bでは等し
く、半導体チップLSI-Aでも差が少ないので、制御信号
のスキューが小さくできるという利点がある。

【００３２】半導体チップLSI-Bでは、論理回路LCを制
御回路CCに近接配置するが、メモリコアMRの制御信号の
配線を短くして配線遅延を少なくする必要がある場合に
は、ブロックを制御回路CCに対して反転させメモリコア
MRを制御回路CCに近接して配置してもよい。なお、半導
体チップLSI-Aにおいて制御回路CCからの距離がブロッ
クAとBおよびDとCで異なることが問題となる場合も考え
られる。その場合には、半導体チップLSI-Bのような配
置を行なって制御回路CCの左右にブロックを２つずつ配
置すればよい。

【００３３】ブロックの形状が横に長い場合には、その
ようにするとチップの短辺と長辺の差が大きくなりすぎ
る場合がある。そのような場合には、図１に示される半
導体チップLSI-Aの配置のまま、制御信号の入力端子を
ブロックの片側の面に集中させ、ブロックAとBおよびD
とCを反転して配置することにより、ブロック同士が隣
接する面に制御信号の入力端子が来るようにできる。こ
れにより制御信号のスキューを減少することができる。
以下では、図１に示される転送回路TGについて詳しく説
明する。

【００３４】[多重I/Oメモリコア内蔵LSI]図２には、本
発明に係る多重I/Oのメモリ内蔵LSIの例が示される。図
２に示される半導体チップSICは、複数のI/O線MIOiをも
つメモリコアMRと、複数のI/O線LIOiをもつ論理回路LC
と、メモリコアMRと論理回路LCの間のデータの転送パタ
ーンを制御する転送回路TG等とを単一の単結晶シリコン
等からなる半導体基板に集積したものである。

【００３５】論理回路LCの内容は論理ライブラリLLを用
いて目的に応じたものを合成すればよい。ここでは、画
像あるいはグラフィックスに適する例とされる。メモリ
コアMRは、画素データを記憶するものとされ、論理回路
LCは、メモリコアMRに記憶された画素に対して演算を行
なう演算器群ARGとメモリコアMRの内容を画面に表示す
るために一定の速度で読み出すための表示用バッファDB
RならびにそれらとメモリコアMRを制御するための制御
回路LCCから構成される。

【００３６】メモリコアMRは、複数のデータ線DLと複数
のワード線WLならびにそれらの交点に形成されたメモリ
セルMCを有する。メモリセルMCは、１トランジスタ・１
キャパシタのDRAMセル, ４又は６トランジスタのSRAM(S
tatic Random Access Memory)セル,１トランジスタの不
揮発性のフラッシュメモリセルなどを用いることができ
る。なお、メモリコアMRとして上で述べたような書き込
みと読み出しのできるいわゆるRAM型ないしはリードラ
イト型を考えるけれども、読みだし専用のいわゆるROM
型のものを使用する場合にも本発明は有効である。メモ
リコアMRへのデータの書込み読み出しは、読出し書込み
回路RWCにより制御され、周辺回路PERによって選択され
た、複数のメモリセルMCに複数のI/O線MIOiから並列に
データを読み書きすることができる。周辺回路PERに
は、論理回路LCからのメモリコア制御信号MRC、制御信
号CTL及びアドレス信号DATA等のバスが接続されてい
る。メモリコアMRは、論理回路LCの基準信号であるクロ
ック信号と同期して制御信号、アドレス信号、I/O信号
を入力したり、出力したりする。

【００３７】論理回路LCは、メモリコアMRから転送回路
TGを通じて読み出されるデータや半導体チップSIC外部
からのデータに対して演算を行う。その結果を再び転送
回路TGを通じてメモリコアMRへ書き込んだり、半導体チ
ップSIC外部へ出力する。

【００３８】転送回路TGは、多段のスイッチ群SWGより
構成され、制御信号TGCiによるスイッチ群SWGのスイッ
チ制御によってメモリコアMRの複数のI/O線MIOiと論理
回路LCの複数のI/O線LIOiとの間の接続関係（以下、転
送パターンという。）を切り換えることができる。

【００３９】転送回路TGは、双方向もしくは両方向にデ
ータ転送が可能な構成、すなわちメモリコアMRからのデ
ータ信号を論理回路LCへ供給し、逆に論理回路LCからの
データ信号をメモリコアMRに供給できるようにそれが構
成される。

【００４０】図３には、転送パターンの例としてP0から
P7まで８つのパターンを実現する場合が示される。この
例は、2のn乗本のI/O線MIOiとLIOiに対して、その1/4
(２の(n−2)乗)を単位としたMIO0,1,2,3とLIO0,1,2,3の
対応を切り換えるものである。すなわち、ｉは０から３
の場合である。このように、転送単位が2のn乗本である
必要はなく、また全ての転送単位が等しくなくとも本発
明を適用できることはもちろんである。矢印の向きはデ
ータの流れを示しており転送パターンP1はメモリへのデ
ータの書込みのみに使用し、残りのパターン(P0,P2〜P
7)は読み出し、書込み両方に使う。

【００４１】転送パターンP0は、そのままデータの入れ
替えなしに転送するパターンである。転送パターンP1
は、(LIO0,1)に入力するデータを(MIO0,1), (MIO2,3)に
伝達してメモリへ書き込むためのものである。この例は
他のパターンとは異なり、メモリコアMRの異なるI/O線
が導通する。すなわち、I/O線LIO0がI/O線MIO0及びMIO2
と結合され、 I/O線LIO1がI/O線MIO1及びMIO3と結合さ
れる。このため、読出し時には異なるデータが衝突する
場合があるので書込み時にのみ使用する。このパターン
は後述するようにメモリの内容を高速に初期化するなど
に有効である。

【００４２】転送パターンP2およびP3はそれぞれ(LIO0,
1)と(MIO0,1)、(LIO0,1)と (MIO2,3)との間に転送経路
を形成するものである。転送パターンP4からP7はそれぞ
れ(LIO1)と(MIO0)、(LIO1)と(MIO1)、(LIO1)と(MIO2)、
(LIO1)と (MIO3)との間に転送経路を形成するものであ
る。

【００４３】８つの転送パターン(P0〜P7)は、制御信号
TGCiにより自由に切り換えることができる。それぞれの
転送パターンは、転送回路TG内のひとつのスイッチ群SW
Gをオンすることにより実現できる。たとえば、転送パ
ターンP0は、図２に示されるスイッチ群SWG#0をオンす
ることにより実現できる。転送回路TGの具体的な構成は
後述する。

【００４４】本実施例では、メモリコアMR、転送回路T
G、論理回路LCを同一の半導体チップ上に形成するので
数十本から数百本のI/O線を容易に配線することが可能
である。

【００４５】次に、図２に示される多重I/Oメモリコア
内蔵LSIの動作を説明する。

【００４６】まず、読出し動作を説明する。メモリコア
MR内の周辺回路PERにより一本のワード線WLを選択する
と、そのワード線WL上のメモリセルMC群からデータ線DL
にデータが読み出され、読出し書込み回路RWCを通じて
複数のI/O線MIOiに並列にデータが読み出される。制御
信号TGCiにより、転送回路TG内のスイッチ群SWGのうち
一つが活性化されるとメモリコアMRの複数のI/O線MIOi
と論理回路LCの複数のI/O線LIOiの間の転送パターンが
確定しI/O線MIOiからI/O線LIOiにデータが転送され、論
理回路LCに入力される。

【００４７】書込み動作もデータの流れが逆になる以外
は同様である。すなわち、論理回路LCから複数のI/O線L
IOiに出力されたデータは、制御信号TGCiにより確定し
た転送パターンにしたがってI/O線LIOiからI/O線MIOiに
転送され、メモリアレイMRでの読出し書込み回路RWCを
通じてデータ線DLに伝達され、さらに選択されたワード
線WL上のメモリセルMCに並列に書き込まれる。

【００４８】読出しあるいは書込みを連続に行ったり、
交互に行ったりする際には、サイクル毎に選択するワー
ド線WLや転送パターンを切り換えて動作させることがで
きる。したがって、論理回路LCの要求に応じてサイクル
毎に異なるアドレスに対応するメモリセルMCに並列に読
出し書込みを行うことができる。

【００４９】本実施例によれば、メモリコアMRと論理回
路LCとの間のデータの授受は、一段のスイッチ群SWGを
通じて行われるため、非常に高速なデータ転送が実現で
きる。また、I/O線MIOiとLIOiが同一方向に走るように
メモリコアMRと論理回路LCを配置するため、メモリコア
MRと論理回路LCの間に転送回路TGを配置することができ
る。転送回路TGのスイッチ群SWGの段数は転送パターン
に応じて決まるため転送パターン数が少ない場合には転
送回路のデータ線方向の寸法（図２の横方向）を小さく
することが可能である。したがって、図２に示されるよ
うにメモリコアMRのワード線WL方向の寸法（図２の縦方
向）に収まるように転送回路TGと論理回路LCをレイアウ
トすると余分な面積をとることなく全体の面積を小さく
することができる。

【００５０】なお、周辺回路PERは、上記のようにワー
ド線WLを選択するXデコーダのみを含んでもよいし、デ
ータ線の一部を選んでI/O線MIOiに接続するYデコーダを
含んでもよい。本実施例によればI/O線MIOiは多数設け
ることができるので、通常、Yデコーダは、例えば1024
本のデータ線のうち128本を選ぶような簡単なものでよ
い。

【００５１】[転送回路の第１の具体例]次に転送回路TG
の具体的な回路例を図４を使って説明する。図４には、
図２に示される転送パターンを実現する転送回路TGの回
路例実施が示される。

【００５２】図４において、MIO0, MIO1, MIO2, MIO3は
メモリコアMRのI/O線であり、LIO0,LIO1, LIO2, LIO3は
論理回路LCのI/O線である。また、SWG0, SWG1, .., SWG
7はスイッチ群であり、TGBUF0, TGBUF1, TGBUF2, TGBUF
3はバッファ回路である。

【００５３】TGC0, TGC1,.., TGC7はそれぞれスイッチ
群SWG0, SWG1, .., SWG7をオンオフするスイッチ制御信
号である。スイッチ群SWGにおけるスイッチSWは後で詳
しく説明する図９のような例示のトランジスタから構成
される。各スイッチSWのスイッチ状態とスイッチ制御信
号TGCｉのレベルとの関係は、スイッチSWを構成する回
路をどうするかによって決めることができるので固定的
に考えなくて良い。しかし、ここではスイッチSWはその
制御入力に加えられる制御信号TGCiが高電位ならオンと
なり、逆に低電位ならオフするものとする。これに応じ
てたとえば制御信号TGC3が高電位とされ、他の制御信号
が低電位とされているなら、スイッチ群SWG3内の矢印で
示した２つのスイッチSWがオンとされ、同じスイッチ群
の他のスイッチSW及び他のスイッチ群のスイッチSWがオ
フとされる。それ故に、制御信号TGC3のみが高電位にさ
れたときには、図３のP3の転送パターンが形成され、メ
モリコアMRのI/O線MIO2, MIO3と論理回路LCのI/O線LIO
0, LIO1との間に転送経路ができる。その他の転送パタ
ーンも同様にして制御信号TGCiのうちの一つを高電位と
すれば実現できる。

【００５４】バッファ回路TGBUF0, TGBUF1, TGBUF2, TG
BUF3は、I/O線MIOi及びI/O線LIOiに存在する寄生容量に
よる影響によって信号が遅延してしまうのを避けるよう
に作用する。バッファ回路TGBUFiの構成例は次の図５に
例示される。そこで次に図５を用いてバッファ回路TGBU
Fiの構成、動作を説明する。

【００５５】バッファ回路TGBUFiは、メモリコアMRの読
み出し書き込み動作に合わせてデータの流れを切り替え
る両方向のバッファであるとともに、転送パターンが形
成されたときに使用しない論理回路LCのI/O線LIOiの電
位をラッチする働きを持つ回路とされている。

【００５６】前に説明の図３に示される例では転送パタ
ーンP0を除いていずれも論理回路LCのI/O線LIOiの一部
は使用されない。使用されないI/O線LIOiの電位が確定
しないでいわゆるフローティング状態になると電荷のリ
ークにより中間電位となる可能性がある。その場合、そ
のI/O線LIOiのフローテイング中間電位を受ける論理回
路LC側の図示しないCMOS(Cmplement Metal Oxide Semic
onductor)トランジスタに貫通電流のような過剰な電流
が定常的に流れてしまう。それを避けるために論理回路
LCのI/O線LIOiのうち使用しないものはその電位を所定
電位に強制ないしはクランプする。

【００５７】すなわち、論理回路LCは、イネーブル信号
LIOEi（図５参照）を受けるようにされ、そのイネーブ
ル信号LIOEiによってその動作が制御されるようにされ
る。

【００５８】図示の回路構成により、例えばバッファ回
路TGBUFiの制御入力であるイネーブル信号LIOEiを低電
位とすると図５に図示される論理構成から明らかなよう
に信号TGWi, TGRiが低レベル、信号TGWBi, TGRBiが高レ
ベルとなりクロックドインバータ回路RINV,WINVがオフ
する。これとともに信号LIOPRiは高レベルとなり、信号
LIOPRiをそのゲートに受けるMOSトランジスタQ1がオン
とされることによって、I/O信号LIOiが低レベルにクラ
ンプされる。

【００５９】これに対して、使用されるべきI/O信号LIO
iについては、イネーブル信号LIOEiを高電位とする。デ
ータ方向の切り替えは以下のように行う。

【００６０】すなわち、メモリコアMRが読み出し動作の
ときには、信号TGRWを低電位とする。するとイネーブル
信号LIOEiが高電位であるときには、読み出し用クロッ
クドインバータRINVのみが活性化されI/O線LIOi'からI/
O線LIOiにデータが転送される。一方、メモリコアMRが
書き込み動作のときには、信号TGRWを高電位とする。す
るとイネーブル信号LIOEiが高電位であるときには、書
き込み用クロックドインバータWINVのみが活性化されI/
O線LIOiからI/O線LIOi'にデータが転送されスイッチSW
を通じてメモリコアMRのI/O線MIOiにデータが転送され
る。

【００６１】以上説明したように図４、図５に示される
実施例を用いれば、転送されるデータが通過するスイッ
チSWの段数は一段なので高速な動作が実現できる。ま
た、スイッチSWの段数は転送パターン数に等しいので、
無駄なレイアウト領域が不要で高集積化が可能である。
さらに、論理回路LCのI/O線LIOiのうち使用しないI/O線
のバッファ回路TGBUFiを停止し、さらに電位がフローテ
ィング状態になることを避けらるので無駄な電力消費が
なく論理回路LCのゲートに過剰な電流が流れることを防
止できる。したがってI/O線の一部を使用しない転送パ
ターンを自由に設定できる。

【００６２】なお、図４では、スイッチ群SWG内のスイ
ッチSWのうち制御信号TGCiが入力されないことにより、
回路動作上からは不必要なものも設けられている。これ
は以下の理由による。

【００６３】すなわち、転送回路TGをなすスイッチ群SW
Gは、図４のようにスイッチSWとそれに対応すべき制御
信号TGCiとの接続、並びにスイッチSWとI/O線MIOiとの
接続に必要な配線及びコンタクト以外は転送パターンに
よらず共通の形状をしている。したがって、スイッチSW
と制御信号TGCiとの接続、並びにスイッチSWとI/O線MIO
iとの接続に必要な配線及びコンタクトをのぞく共通部
分をレイアウトライブラリとして用意しておけば、チッ
プのレイアウト設計が容易となるためである。また、万
一転送パターンを変更を要する場合であってもスイッチ
群SWG内のスイッチSWをライブラリとしてすべて作って
おけば転送パターンの変更に伴って新たに必要となって
くるスイッチSWが有っても、そのスイッチに対応するト
ランジスタをライブラリ内に改めて追加することが不要
となるためである。このときはまた、半導体集積回路製
造のためのホトリソグラフィ用マスクを追加トランジス
タのために修正することが、新たに追加するトランジス
タが無いことにより不要となるので、修正すべきマスク
の枚数を削減できる。とくに本発明のようなメモリ、論
理混載のチップは用途によってメモリ容量や論理の構成
を変える必要のあることを考慮すべきである。このよう
な用途の観点から、何種類かのメモリコアMRと転送回路
TG用の上記スイッチSWG群の基本パターンをライブラリ
として用意しておけば、それらから必要なものを選ん
で、さらに論理部分を論理用基本ライブラリLLを用いて
合成して配置配線を行うことによりLSIチップのマスク
を迅速に設計することができる。

【００６４】なお、I/O線MIOi及びI/O線LIOiに接続され
るスイッチSWを構成するＭＯＳトランジスタのようなト
ランジスタは、そのドレイン接合容量、ソース接合容量
のような接合容量を持つ。かかる接合容量は、一種の寄
生容量であり、回路の動作速度を制限する。そのため、
スイッチSWの数が増えれば増えるほどI/O線MIOi及びI/O
線LIOiの寄生容量が増大することとなり、I/O線MIOi及
びI/O線LIOiを介して伝達されるべき信号の遅延が大き
くなってくる。そこで、スイッチ群SWGの段数が非常に
多くなるようなことによって信号遅延が問題となるよう
な場合には、不要なスイッチSWは省略してもよい。

【００６５】[転送回路の第２の具体例]図６には、図２
の転送回路TGを図４に示されるより少ない７段のスイッ
チ群SWGで実現する転送回路TGの第２の具体例が示され
る。図３の転送パターンに対応する図４の転送回路TGで
は、一つの転送パターンに一つのスイッチ群SWGが対応
していた。しかし、図３の転送パターンP0, P1, P2に
は、メモリコアMRのI/O線のうちMIO0, MIO1と、論理回
路LCのI/O線LIO0, LIO1を接続する共通点がある。ま
た、転送パターン P1とP3には、メモリコアMRのI/O線の
うちMIO2, MIO3と、論理回路LCのI/O線LIO0, LIO1を接
続する共通点がある。これに着目してスイッチ群SWG0を
削除してスイッチ群SWG1とSWG2を変更したのが図６の実
施例である。

【００６６】図７には、図６の構成の転送回路TGで各転
送パターン(P0〜P7)を実現するための制御信号TGCi、TG
RW、LIOEiの設定法が示される。ここで"1"は高電位、"
0"は低電位を示す。なお、転送パターンP1は前述の理由
から書き込み動作しかできないので制御信号TGRWは"1"
にしか設定できない。転送パターンP0, P1を実現するた
めの制御信号TGCiの設定が図４の実施例と異なる。

【００６７】図７のように、転送パターンP0を実現する
ためには、制御信号TGC1とTGC2の二つの制御信号を高電
位にすればよい。制御信号TGC1により、I/O線のうちMIO
2とLIO2、MIO3とLIO3が接続され、制御信号TGC2によ
り、I/O線のうちMIO0とLIO0, LIO1とMIO1が接続され
る。

【００６８】転送パターンP1を実現するためには、TGC2
とTGC3の二つの制御信号を高電位にすればよい。制御信
号TGC2により、I/O線のうちMIO0とLIO0, LIO1とMIO1が
接続され、制御信号TGC3により、I/O線のうちMIO2とLIO
0、MIO3とLIO1が接続される。本実施例では、このよう
にスイッチ群SWGの段数を削減できる。ここで２つのス
イッチ群SWGを活性化して転送パターンP0とP1を実現し
ているが、データが通過するのはスイッチSW一段である
ところが第２の特長である。この点は、従来のオメガネ
ットワークなど複数の段数をデータが通過するものと異
なる。以上のように本実施例によれば、高速性を損なう
ことなくより高速化を達成できる。

【００６９】[転送回路の第３の具体例]図８には、スイ
ッチSWを並列に接続することにより、図６の実施例より
さらにスイッチ群SWGの段数を削減した例が示される。
この例では、スイッチ群SWGを３段に削減できる。制御
信号の設定方法は図７に示される実施例と同じである。
図８に示される例では、各スイッチ群SWGにおいてI/O線
LIOi'の両側にスイッチSWが配置される。

【００７０】図９（ａ）の記号で示される２つのスイッ
チSWの回路構成とレイアウトの例とが図９に示される。
図９（ｂ）に示されるように１つのスイッチSWはｎチャ
ンネルMOSトランジスタ（以下、nMOSと称する）Qn1と、
pチャネルMOSトランジスタ（以下、PMOSと称する）Qp1
とが並列に接続されて構成される。他の１つのスイッチ
SWはnMOS Qn2と、PMOS Qp2とが並列に接続されて構成さ
れる。nMOS Qn1,Qn2のゲートには制御信号TGCi, TGCjを
pMOS Qp1,Qp2のゲートにはその逆相の制御信号TGCiB, T
GCjBが入力される。

【００７１】図９の（ｃ）には、スイッチSWのNMOS部の
レイアウト例が示される。M2は第２配線層、M1は第１配
線層、FGはゲート電極層、Lは拡散層、 CONT1は第１配
線層M1と拡散層Lとのコンタクト、 CONT2は第１配線層M
1と第２配線層M2とのコンタクトである。図９の（ｃ）
に示されるように、最下層が拡散層Lで、ゲート電極層F
G、第１配線層M1、第２配線層M2の順で配置される。本
実施例では２つのスイッチSWを構成するMOS同士の拡散
層LをI/O線LIOi'のところで共通化できるので狭いI/O線
のピッチに収めることができる。なお、ここでは並列に
接続するスイッチSWの数を２つとしたが、I/O線のピッ
チが広い場合には３つ以上のスイッチSWを並列に接続し
てさらに段数の削減を行ってもよいのはもちろんであ
る。

【００７２】[メモリ読出し書込み回路制御信号による
低消費電力化]図４、図６、図８に示される実施例で
は、転送回路TGのバッファ回路TGBUFiをイネーブル信号
でコントロールすることにより無駄な消費電力が削減さ
れるとともに論理回路LCのゲート電位がフローティング
状態になることが防止される。

【００７３】図１０には、さらにメモりコアMRの読出し
書込み回路RWCを転送パターンに応じて制御することに
より、使用しないメモりコアMRのI/O線MIOiを駆動する
ことによる読み出し時の無駄な消費電力を削減し、さら
に書き込み時に使用しないI/O線MIOiからメモリコアMR
に誤ったデータが書き込まれるのを防止する例が示され
る。

【００７４】図３の転送パターンのうちP2からP7は、メ
モリコアMRのI/O線MIOiの一部しか使用しない。そこ
で、図１０では、メモリコアMRの書き込み読み出し回路
RWCを制御する信号を設け、その制御信号によって使用
しないメモリコアMRのI/O線MIOiを受け持つ読出し書込
み回路RWCiを停止する。図１０においてRWC0, RWC1, RW
C2, RWC3は、各々メモりコアMRのI/O線MIO0, MIO1, MIO
2, MIO3用の読出し書込み回路RWCiであり、全体として
メモリコアMRの読出し書込み回路RWCを構成する。ま
た、MIOE0, MIOE1, MIOE2, MIOE3は、各々読出し書込み
回路RWC0, RWC1, RWC3を制御するイネーブル信号であ
る。

【００７５】各々の転送パターンにおいて読出し書込み
回路RWCiを制御するイネーブル信号MIOE0, MIOE1, MIOE
2, MIOE3と論理回路LCのバッファ回路TGBUFiのイネーブ
ル信号LIOEiの設定法が図１１に示される。ここで、イ
ネーブル信号の"1"は高電位で活性状態を示し、"0"は低
電位で停止状態を示す。なお、イネーブル信号MIOE0,MI
OE1, MIOE2, MIOE3をメモリコアMRに隣接した論理回路L
Cから発生する場合、図１１に示されるように転送回路T
Gを貫通して配線するとレイアウトを高密度にできる。

【００７６】本実施例によれば、転送パターンに応じて
メモりコアMRの読出し書込み回路RWCを制御することに
より、使用しないI/O線MIOiを駆動することによる読み
出し時の無駄な消費電力を削減し、さらに書き込み時に
使用しないI/O線MIOiからメモリコアMRに誤ったデータ
が書き込まれるのを防止することができる。

【００７７】[メモリ読出し書込み回路とバッファ制御
信号の共用化]図１０に示される実施例では、読出し書
込み回路RWCを制御するイネーブル信号MIOEiと論理回路
LCのバッファ回路TGBUFiのイネーブル信号LIOEiを独立
にした。すなわち、信号MIOEiとLIOEiとは、図１１に示
されるように転送パターンに合わせてそれぞれ異なる設
定にされる必要がある。しかし、I/O線の数と転送パタ
ーンの数が増えるとイネーブル信号MIOEiとLIOEiとを独
立に設定するのは繁雑である。

【００７８】図１４には、論理回路LCのバッファ回路TG
BUFiのイネーブル信号LIOEi用の転送回路CTGを設けて読
出し書込み回路RWCのイネーブル信号MIOEiをイネーブル
信号LIOEiより自動的に発生するようにした例が示され
る。図１２には、図３のデータの転送パターンが再掲さ
れ。図１３には、図１２のデータ転送パターンに対応す
るバッファ回路TGBUFiの制御信号LIOEiの転送パターン
でが示される。

【００７９】この転送パターンに従ってバッファ回路TG
BUFiの制御信号LIOEiをメモリコアMR側に転送してやれ
ば、その信号をそのままメモリコアMRの読出し書込み回
路RWCのイネーブル信号MIOEiとして使用することができ
る。

【００８０】ここでデータが使用しないI/O線MIOi及びI
/O線LIOiを受け持つ制御信号もメモリコアMRの読出し書
込み回路RWCを停止するために転送する必要があること
に注意しなければならない。すなわち、転送パターンP1
からP7のようにデータは一部のI/O線MIOi及びI/O線LIOi
しか使用しない場合にも、図１３に示されるように制御
信号LIOEiは全て転送される。

【００８１】図１４のバッファ回路TGBUFiの制御信号LI
OEiの転送回路CTGは、データの転送回路TGと同じように
スイッチ群SWGEiからなる。この転送回路CTGによれば転
送パターンに応じて図１５に示されるように、制御信号
ECiを設定することにより図１３に示される転送パター
ンが実現できる。

【００８２】ここで、図１３に示される転送パターンを
見るとP0, P2, P5の形が同じであることがわかる。そこ
で制御信号EC0, EC2, EC5に関するスイッチ群SWGE0は一
つにまとめて制御信号EC0, EC2, EC5のOR論理をとって
入力される。これによりスイッチ群SWGEの段数を削減し
て高集積化を図ることができる。動作原理はこれまで説
明してきたデータの転送回路TGと同じなので省略する。

【００８３】本実施例によれば、図４のようなデータの
転送回路TGに加えてバッファ回路TGBUFiの制御信号LIOE
iの転送回路CTGを設けることにより、読出し書込み回路
RWCのイネーブル信号MIOEiとバッファ回路TGBUFiのイネ
ーブル信号LIOEiをそれぞれ独立に設定する必要がな
い。このため、I/O線の数や転送パターンの数が増えて
もイネーブル信号の設定が繁雑になるのを避けることが
できる。

【００８４】[データの転送単位を細かく設定可能なイ
ネーブル信号]これまでの実施例では、データの転送時
にまとまって転送されるI/O線（図３では２の（n-2)
乗）に対して読出し書込み回路RWCのイネーブル信号MIO
Eiとバッファのイネーブル信号LIOEiを設けていた。し
かし、イネーブル信号の設定を細かくすることによりさ
らに多彩な転送パターンを実現することができる。

【００８５】図１６及び図１７には、データの転送単位
より細かく設定可能なイネーブル信号の例が示される。
この実施例では、図３の転送パターンについてまとまっ
て転送されるI/O線の単位を4Byteとし、イネーブル信号
は、1Byte単位で設定される。これにより、図１６に示
されるように4ByteずつのメモリコアMRのI/O線MIOiと論
理回路LCのI/O線LIOiとの間に図３に示される８種類の
転送パターンが実現できる。イネーブル信号LIOEi-j及
びイネーブル信号MIOEi-jは4ByteのI/O線群LIOi及びMIO
iに対して４本別々に設けられている。すなわち、ｊは
０から３である。例えば、I/O線LIO0についてはLIOE0-
0, LIOE0-1, LIOE0-2, LIOE0-3の４本のイネーブル信号
がある。LIOE0-0はLIO0の1Byte目、 LIOE0-1はLIO0の2B
yte目、 LIOE0-2はLIO0の3Byte目、 LIOE0-3はLIO0の4B
yte目のイネーブル信号である。

【００８６】図１７には、図１６の構成の転送回路TGで
可能となる転送パターンの例とそのためのイネーブル信
号の設定法が示される。イネーブル信号MIOEi-jはイネ
ーブル信号LIOEi-jを転送することにより作ってもよい
し、イネーブル信号LIOEi-jとは独立に設定してもよ
い。図１７の(A)は、転送回路TGで決まる基本転送パタ
ーンをP0とした状態でイネーブル信号LIOEi-j及びイネ
ーブル信号MIOEi-jを全て"1"とした場合である。これ
は、これまでのパターンと同じである。すなわち、I/O
線LIOi及びMIOiの全てが結合される。これに対して、図
１７の(B)のように基本転送パターンをP0としてイネー
ブル信号LIOEi-j及びイネーブル信号MIOEi-jを2Byteづ
つ"0"と"1"とすると別の転送パターンを作ることができ
る。すなわち、各I/O線LIOi及びMIOiはそれぞれ2Byteの
みが結合される。また、図１７の(C)は基本転送パター
ンP3で、図１７の(D)は、P3においてイネーブル信号LIO
Ei-j及びイネーブル信号MIOEi-jの設定を変えたもので
ある。すなわち、I/O線LIO0とMIO2、 LIO1とMIO3はそれ
ぞれ2Byteのみが結合される。

【００８７】ここでは、二つの基本転送パターンについ
てそれぞれ一例のみ示したが、これ以外にもイネーブル
信号を変えることによって基本転送パターンとは異なる
さまざまな転送パターンができる。画像用途などでバイ
ト（Byte）ごとにデータの属性が異なるような場合に
は、特定のバイトだけを転送する必要が有り得るが、そ
のような場合、本実施例が有用である。

【００８８】図１８には、本発明を３次元コンピュータ
グラフィックス（以下3D-CGと記す）の描画処理を行うL
SIでのデータ転送に応用した例が示される。

【００８９】転送回路TGは、図１８の（ａ）においてボ
ックス形状をもって表示されている。転送回路TGは、前
述の例と同様に、メモリコアMRと論理回路LCとの間に設
けられる。転送回路TGの基本転送パターンは、基本的に
は図３と同様であるので、以下の説明では図３の転送パ
ターン符号Pｉを流用する。ここで、RGB-A, RGB-Bは、
画素AおよびBの色を示すデータであり、Z-A, Z-Bは画素
AおよびBの奥行き座標を示すデータで有り、特に制限さ
れないが、各々16bit長である。

【００９０】図１８には、Z比較、アルファブレンド及
び画面クリアの各転送パターンが合わせ示されている。

【００９１】3D-CGでは、Z比較という特別な処理がよく
行われる。これは、よく知られているように新しくメモ
リへ画素の書き込みを行う場合、同じ位置の画素とZ値
を比較して小さければ書き込み、大きければ書き込まな
いという処理である。このような処理を画素Aについて
行う場合、図１８（ｂ）に示されるように、まず、転送
パターンをP5として、メモリコアMRに既に記憶されてい
るZ値Z-Aoldを読み出す。続いて、論理回路LCで新しい
画素のZ値Zinと比較してZinが小さければ、新しい画素
のRGBとZ値の書き込みを行う。ここで、転送パターンを
P2に切り替えれば、RGBとZ値を並列に書き込むことがで
きる。画素Bの場合には転送パターンP7とP3を用いれば
よい。すなわち、この場合、転送パターンP7、P3の使用
によって画素Ｂに対するＺ値及びRGBデータに対し、画
素Aのときの論理回路LC側のI/O線LIOiと同じI/O線が使
用される。なお、RGB値が3ByteでZ値が2Byteなどとビッ
ト数が異なる場合には、転送回路TGの基本転送パターン
を3Byte単位として、Z値を扱う場合には図１６に示され
るようなバイトごとのイネーブル信号を設けてマスクを
かければよい。

【００９２】3D-CGでは、さらにアルファブレンド処理
という透明感を表わす処理がある。これを行うには図１
８の（ｃ）に示されるようにすればよい。アルファブブ
レンド処理は、よく知られているように新しくメモリへ
画素の書き込みを行う場合、同じ位置の画素を読み出
し、その読み出した画素データと新しい画素とを所望の
係数αで重み付けして加算し、求められた画素データを
メモリコアの同じ位置に書き込むいう処理である。この
ような処理を画素Aについて行う場合、図１８（ｃ）に
示されるように、まず、転送パターンをP4として、メモ
リコアMRに既に記憶されているRGB-Aoldを読み出す。続
いて、論理回路LCで新しい画素のRGBinと係数αで重み
付けして加算し、書き込みを行う。転送パターンは、P4
のままでよい。画素Bの場合には、画素Aに対するI/O線
と同じI/O線を介して論理回路LCとのデータの授受を行
うことから転送パターンP6を用いればよい。この場合も
しも論理回路LCに重み付け加算を行う演算回路が一つし
かない場合には、バイトごとのイネーブル信号を設ける
ことによってRとGとBの1Byteづつアルファブレンド処理
を行うことができる。

【００９３】さらに画面クリアという処理も高速にでき
る。この処理では、メモリコアMR内のデータの初期化を
行う。通常RGBについては、最小値か最大値、Z値につい
ては、奥行の最大になる最大値の書き込みを行う。図１
８（ｄ）に示される実施例では、２つの画素分のI/O線
があるので、転送パターンP1を利用すれば、２画素同時
に書き込みが行えるため、高速にクリア処理ができる。
さらに、図１８には示していないが、転送パターンP0と
イネーブル信号を使えば２画素のRGBを同時に読み出す
こともできるので高速の画面表示も行うことができる。
以上述べたように、本発明の転送回路TGを用いれば高速
の3D-CG描画処理を行うことができる。

【００９４】[I/O線の割り付けをバイト毎にする例]こ
れまでは、説明を簡単にするため、転送の単位毎にI/O
線MIOiやLIOiを割り振って図示してきた。実際のレイア
ウトでこのようにすると、特に転送の単位が大きい場合
には多くのI/O線を横切ってデータが伝わるため、配線
遅延や雑音の誘起など悪い影響が出る場合がある。

【００９５】図１９には、I/O線の割り付けをバイト毎
に変更した例が示される。図１９の（ａ）には、転送の
単位が4Byteのときに1Byteづつ入れ子にする方法が示さ
れる。図１９（ｂ）には、図３の転送パターンと等価な
転送パターンが示される。このようにするとデータの移
動が少なくてすむ。たとえば、転送パターンP3では、図
３に示されるようにすると8Byte分のI/O線を横切る必要
があるが、図１９の（ｂ）に示されるように本実施例で
は2Byteで済む。ここではバイト毎に入れ替えたが、ビ
ット毎に入れ替えてもよい。その場合にはさらに移動が
少なくて済む。もちろん、本実施例のようにする場合は
論理回路LCの受け口もそれに合わせて設計する必要があ
るが、配線遅延や雑音の誘起など悪い影響を避け、さら
に配線の増加による面積の増大も低減することができ
る。

【００９６】[スイッチ群SWGの具体的なレイアウトパタ
ーンの例]以下では、図２０から図２６を用いて、実施
例のスイッチ群SWGの具体的な構成を説明する。なお、
図２１から図２６においてメモリコアMRと論理回路LCの
I/O線がそれぞれ４本ずつある例を示すが、本発明は、
これに限定されることなく、それ以外の本数の場合にも
メモリコアMRと論理回路LCのI/O線の数が異なる場合に
も適用できることはこれまで述べた実施例と同様であ
る。実際上は、例えば１２８本のような多数のI/O線が
設けられる。

【００９７】図２０は、半導体チツプの断面図であり、
レイアウト層の関係を示している。特に制限されないが
図示の構造は、いわゆる３層の金属配線をもつCMOS構造
をとるようにされる。３層金属配線構成のCMOS構造それ
自体については本発明と直接関係がないのでその詳細な
説明はしないが、その概略を説明すると以下のようにな
る。

【００９８】すなわち、単結晶シリコンからなるような
半導体基板200の中にp型ウエルPWELとn型ウエル（NWEL
層）とが形成され、かかる半導体基板200の表面に選択
酸化技術によって半導体基板200の表面の活性領域とさ
れるべき表面を除く表面にフィールド絶縁膜202が形成
され、活性領域表面へのゲート絶縁膜204の形成とその
上へのポリシリコンやポリサイドからなるようなゲート
電極層FGの選択的形成と、フィールド絶縁膜202とゲー
ト電極層FGとをイオン注入のマスクとするような不純物
選択注入によるｎ型ドレイン・ソース領域206、ｐ型ド
レイン・ソース領域208の形成によってp型ウエルPWEL内
にnMOSが、n型ウエルNWEL内にpMOSが形成されている。
なお、図２０の断面図は、転送回路TG及び論理回路LC等
のいわゆるロジック部のものである。図示されないが、
メモリコアMR部はP型ウェルPWEL及びn型ウェルNWELの下
部に第２のn型ウェルが形成され、メモリコアMRとロジ
ック部とが分離されるように構成される。

【００９９】半導体基板200の表面には、シリコン酸化
物を主体とするような絶縁体からなる層間絶縁膜の形成
と、選択エッチング技術による層間絶縁膜等へのコンタ
クトホールの形成とアルミニウムAｌからなるような配
線層の形成とのくり返しにより複数の配線層M1、M2、M3
が形成される。

【０１００】なお、図２０には、図面の複雑化を避けて
理解を容易にするために、異なる階層をなす配線層間に
存在すべき層間絶縁膜は図示されていない。

【０１０１】図２０において、M1からM3は、アルミニウ
ム等の金属からなるような配線層で、第３配線層M3が一
番上部にあり、その下に第２配線層M2が、さらに下に第
１配線層 M1がある。また、FGは、MOSトランジスタのゲ
ート電極層である。CONT1, CONT2, CONT3は、これらの
配線層M1、M2、M3やゲート電極層FGあるいは、トランジ
スタの拡散層206、208、ウエルPWEL、NWELなどを電気的
に接続するためのコンタクト層である。コンタクト層CO
NT1は、第１配線層M1をトランジスタの拡散層206、208
やゲート電極層FGあるいはウエルPWEL、NWELと接続する
ためのものである。コンタクト層CONT2は、第１配線層M
1と第２配線層M2を接続する層である。コンタクト層CON
T3は、第２配線層M2と第３配線層M3を接続する層であ
る。上述のコンタクト層は、図面では配線層M1、M2、M3
と異なる層からなるように表示されているけれども、前
述から明らかなように、層間絶縁膜に形成されたコンタ
クトホールに形成された配線層からなる。

【０１０２】図４の実施例でも説明したように、スイッ
チ群SWGにおいて、転送パターンによらない共通部分を
レイアウトライブラリとして用意しておけば、チップの
レイアウト設計が容易となる。図２１は、その共通部分
のレイアウトの実施例を示したものである。なお、図２
１の構成についての理解を容易にするために、図２２に
M1層までのレイアウトを、図２３にM1からM3までのレイ
アウトを示した。また図２４にレイアウトに対応する等
価回路を示した。

【０１０３】図２４に示されるように本実施例ではスイ
ッチSWは、nMOSとpMOSのトランスファゲートから成る２
つのスイッチを接続した４つのトランジスタ群からな
り、各々が、論理回路LCのI/O線(LIO0'からLIO3')であ
る第３配線層M3に接続される。制御信号TGCiやTGCiB用
の第２配線層M2やメモリコアMRのI/O線MIOi用の第３配
線層M3は、転送パターンにより接続する場所が異なるの
で未配線のまま残してある。なお、ウェルPWEL、NWELや
未使用のスイッチSWを構成するトランジスタのゲート電
極を固定するための電源線Vcc、Vssには、第２配線層が
使用される。

【０１０４】本実施例では、制御信号TGCiおよびTGCiB
を構成する第２配線層M2はI/O線LIOi、MIOiと直交され
てレイアウトされる。これにより次のような利点が生ず
る。すなわちスイッチ群SWGのメモリコアMRのI/O線MIOi
用の第３配線層M3は、メモリコアMRのI/O線MIOiへの接
続が容易となるように、メモリコアMRのI/O線MIOiの配
線ピッチに合わせてレイアウトされるのが望ましい。一
方、制御信号の本数は、転送パターンによっては、上記
実施例で示した３本ずつより増加させる必要が生ずる。
本実施例のように制御信号TGCiおよびTGCiBをI/O線LIO
i、MIOiと直交させてレイアウト構成をとる場合、I/O線
LIOi、MIOiのピッチが制御信号線のピッチと無関係とな
るので、制御信号の本数を変えてもスイッチ群SWGのメ
モリコアMRのI/O線MIOi用の第３配線層M3のピッチを変
更する必要がない、という利点を生ずる。

【０１０５】次に、このような共通部分をもちいて転送
回路TGのスイッチ群SWGを構成する方法を説明する。図
２５は、図２１の構成を用いて図８のスイッチ群SWGを
構成する方法を示したものである。図においては、SWG0
の部分のみ示してあるが、他も同様にして構成できる。
わかりやすいように、図２６に図２１の共通部分に対し
て追加した層のレイアウト図を示した。図においては、
制御信号TGCi、TGCiBをスイッチSWを構成するトランジ
スタのゲート電極に伝達するためのコンタクト層CONT2
と、メモリコアMRのI/O線MIOiをスイッチSWを構成する
トランジスタのソース電極またはドレイン電極に伝達す
るための第２配線層M2およびコンタクト層CONT2, CONT3
とが追加されている。このように、図２１の実施例に、
実現したい転送パターンに合わせて多少のレイアウト層
を追加して並べていくだけで様々な転送回路TGが構成で
きる。このように、共通部分をレイアウトライブラリと
して用意しておけば、転送回路TGのレイアウト設計を非
常に容易にできる。

【０１０６】なお、これまではメモリコアMRのI/O線MIO
iのピッチ内に並列に接続された２つのスイッチSWを配
置した例を示してきたが、I/O線MIOiのピッチが広い場
合にはさらに多くのスイッチSWをI/O線MIOiのピッチ内
に配置してスイッチ群SWGの段数の削減を行うことがで
きる。図２７は、I/O線MIOiのピッチ内に４つのスイッ
チを配置することにより図８のスイッチ群SWG0とSWG1を
一段で実現した例である。このように多くのスイッチSW
をI/O線MIOiのピッチ内に配置するとスイッチ群SWGの段
数の削減を行うことができるためI/O線MIOiのピッチが
広い場合には、よりチップサイズを低減することができ
る。なお、I/O線MIOiのピッチ内に多くのスイッチSWを
配置する場合でもレイアウトの共通部分をライブラリに
登録しておけば、転送回路TGのレイアウト設計を非常に
容易にできることはもちろんである。

【０１０７】[転送回路TGの配置を変更した例]これまで
は、図２から明らかなようにメモリコアMRの読出し書込
み回路RWC と論理回路LCの間に転送回路TGを配置する構
成をとってきたが、本発明はこれに限らず、メモリコア
MRの読出し書込み回路RWC の前段に転送回路TGを配置す
る場合にも適用できる。

【０１０８】図２８(A)は、転送回路TGをメモリコアMR
の読出し書込み回路RWC の後段に配置した場合で図２８
(B)は前段に配置した場合を示したものである。

【０１０９】図２８(A)のような構成は、転送回路TGの
構成が複雑で、転送回路TG内の配線容量が大きい場合に
好適な構成として考えることができる。すなわち、この
ように転送回路TG内での配線容量が大きい場合は、メモ
リコアMRから読み出した生の信号によって、転送回路TG
を直接駆動しようとすると遅延時間の増大を招くが、図
２８(A)の構成では、読出し書込み単位回路URWで信号を
増幅し、その増幅信号により転送回路TGを駆動するので
信号遅延の増大を抑制できることとなる。

【０１１０】これに対して、図２８（B）のような構成
は、転送回路TGの構成が単純で、転送回路TG内の配線容
量が小さい場合や、論理回路LCのI/O線LIOiの本数が、
メモリコアMRのI/O線MIOiの本数より少ないような場合
に好適な構成として考えることができる。すなわち(B)
の構成では、配線容量が小さいことにより動作速度の低
下を心配しなくてよく、また論理回路LCのI/O線LIOiの
少ない数に対応して、読出し書込み単位回路URWの数を
減少させることができるからである。

【０１１１】これまで説明してきた転送回路TGは、スイ
ッチ群制御信号TGCiやバッファ群の制御信号LIOEiによ
りその動作やデータの転送パターンが制御されている。
一方、メモリコアMRにも読み出し、書き込みを制御する
制御信号MRCが入力される。転送回路TGに制御信号TGCi
が入力されてから、転送パターンや動作が確定するまで
の時間とメモリコアMRに、制御信号MRCが入力されてか
らデータを読み書きできるまでの時間とは一般に一致し
ない。したがって、図２の制御回路LCCは、その差を考
慮して両者に制御信号TGCi及び制御信号MRCを発生する
必要がある。個々のチップを設計する度に、設計者がこ
のことを考慮して制御回路LCCを設計してもよいが、そ
れが煩わしい場合もある。この場合には、転送回路TGや
メモリコアMRのモジュールとして両者の同期を取るレイ
テンシ調整回路をデータベースに用意しておけばチップ
を設計する際にそれを付加するだけでよいので便利であ
る。たとえば、同時に転送回路TGとメモリコアMRに、制
御信号TGCi及び制御信号MRCが入力され、転送回路TGの
転送パターンが確定してから、メモリコアMRにデータを
読み書きできるまでの時間(レイテンシ（Latency)）を
２クロックとすれば、転送回路TGのモジュールとして制
御信号TGCiを２クロック遅延する調整回路を用意してお
けばよい。このようにすれば、制御回路LCCからは転送
回路TGとメモリコアMRの制御信号を同時に発生しても転
送回路TGの制御信号が２クロック遅延するので両者の同
期を取ることができる。以下の実施例で述べるようにメ
モリコアMR の一実施例であるメモリマクロMMACROのレ
イテンシは読み出しと書き込みで異なる場合もあるがそ
の場合は上記の調整回路の遅延を読み出し書き込み切り
換え信号で切り換えればよい。一般に、クロックに合わ
せて遅延を生成する回路は自体は容易に構成できるので
回路構成の詳細な説明は省略する。

【０１１２】これまでは、転送回路TGを中心に本発明の
実施例を説明してきたが、次にメモリコアMRについての
実施例を詳しく述べる。図１ではデータベース用記憶装
置DBに記憶させるメモリコアMRは、多くのI/O線をもち
かつ記憶容量の異なる複数のものを仮定していた。しか
し、以下で述べるようにメモリコアMRをモジュール化す
ることにより、メモリ、論理混載チップの設計をさらに
柔軟にすることができる。以下では、そのための実施の
形態を説明する。以下の説明では、メモリコアMRの一実
施例であるメモリマクロMMACROを項目ごとに分けて順次
に説明する。

【０１１３】[メモリマクロ]《１．メモリマクロの構成
及びメモリマクロの応用例》図２９にはメモリマクロMM
ACROの構成とメモリマクロMMACROの画像処理LSIへの適
用例が示される。図２９に示される半導体集積回路SIC
は、論理回路ブロックLOGICとメモリマクロMMACROとを
１個の単結晶シリコンの半導体基板上に形成される。か
かる半導体集積回路SICは、特に制限されないが、樹脂
封止（プラスチックパッケージに封止）される。図２９
に示されるモジュールや回路の配置及び配線は半導体チ
ップ上の配置（レイアウト）と概ね対応している。な
お、論理回路ブロックLOGICは、図１のLSI-A又はLSI-B
の論理回路LC、転送回路TG及び制御回路CCに対応する。

【０１１４】《１．１メモリマクロの構成》メモリマ
クロMMACROの特長は、それぞれ機能の異なる複数の種類
のモジュールの組み合わせで構成されていることであ
る。メモリマクロMMACROは、図２９の横方向に並べて配
置された複数のバンクモジュールBANK(BANK-0〜BANK-n)
と、複数のバンクモジュールに対して共通にされたアン
プモジュールAMPと、同様に共通にされた電源モジュー
ルPSの３種類のモジュールから構成される。

【０１１５】バンクモジュールBANKは、図面の縦方向に
並べて配置された複数のサブメモリセルアレイSUBARY
(SUBARY-00〜SUBARY-i7)と、複数のサブメモリセルアレ
イに対して共通にされたバンク制御回路BNKCNT-1と、バ
ンク制御回路BNKCNT-2とからなる。

【０１１６】サブメモリセルアレイSUBARYは、特に制限
されないが、メモリセルとして情報記憶用容量とアドレ
ス選択用MOSトランジスタとからなるいわゆるダイナミ
ック型メモリセルを使用するいわゆるダイナミックメモ
リとされる。サブメモリセルアレイSUBARYは、複数対の
ビット線B、/Bと、複数本のワード線W（図２９では図面
の複雑化を避け理解を容易にするため１本のみが示され
ている。）と、複数のメモリセル（図２９では丸印によ
り表示）と、メモリセルのデータ読み出し前にビット線
の電位を予め所定のレベルにするビット線プリチャージ
回路PCと、メモリセルからの信号を増幅するセンスアン
プSAと、複数対のビット線B、/Bのうちの１対を選択す
るＹ選択回路（YスイッチY-SW）と、選択されたビット
線B、/BをアンプモジュールAMPと接続するグローバルビ
ット線GBL、/GBLとからなる。特に制限されないが、サ
ブメモリセルアレイSUBARYは、バンクモジュールBANK内
のI/O線の分割単位と一対一対応の構成とされる。な
お、複数対のビット線B、/Bと、複数本のワード線Wと、
複数のメモリセルとからなるものを通常はメモリセルア
レイと称することもあり、本願においては必要に応じて
使い分ける。

【０１１７】バンク制御回路BNKCNT-1は、ワード線Wを
選択するＸデコーダ（ローデコーダ）XDとビット線対
B、／Bを選択するＹデコーダ（カラムデコーダ）YDなど
を含む。バンク制御回路BNKCNT-1は、後述のバンクアド
レスや制御信号を受けてビット線プリチャージ、ワード
線選択、センスアンプ起動等の一連のメモリセルの読み
出し動作に必要な信号を自動的に発生する。Ｘデコーダ
XDにより１本のワード線Wが選択され、それと交差する
（ｎ×８×ｉ）対（図２９では図面の大きさの関係で、
ｎ＝２の場合が示されているが、本実施の形態ではｎ＝
８とする。）のビット線B、／Bのうち（８×ｉ）対がさ
らにＹデコーダYDの出力信号であるカラムアドレスセレ
クト信号YSiにより選択される。選択されたビット線対
B、/Bは、かかるビット線B、/Bと平行に配置されるグロ
ーバルビット線GBL、/GBLを通じてアンプモジュールAMP
とデータの授受が行なわれるようにされる。

【０１１８】バンク制御回路BNKCNT-2は、センスアンプ
制御信号があるレベルに到達したことを検出するセンサ
群を含む。

【０１１９】アンプモジュールAMPは、制御信号やアド
レス信号等をクロック信号と同期してバンクモジュール
BANKに供給する主制御回路MAINCNTと、上記バンクモジ
ュール群(BANK-0BANK0n) へのデータの読み書きを制御
するバイト制御回路BYTCNTとで構成される。メモリマク
ロMMACRO外からの（８×ｉ）本データ入出力線DQ(DQ00,
.., DQ07, .., DQi7, .., DQi7)はここを通じてメモリ
セルに入力される。ここで、バイト制御信号BEiは、デ
ータ入出力線DQをバイト単位で開閉する信号である。な
お、データ入出力線DQは、図１のデータ伝送線(I/O線)
及び図２のI/O線MIOi対応する。

【０１２０】電源モジュールPSは、バンクモジュールBA
NKに供給されるワード線駆動回路WDに必要なワード線電
圧VCH（＞電源電圧VCC）を発生するVCH発生回路VCHG、
ビット線プリチャージに必要な電圧HVC（電源電圧VCC／
２）を発生するビット線プリチャージ電圧発生回路HVC
G、アレイ内基板電圧（バックバイアス電圧）VBB（＜電
源電圧VSS（グランド電位））を発生するアレイ内基板
電圧発生回路VBBG等の各種電圧を発生するモジュールで
ある。なお、低消費電流化や素子の信頼性向上のために
動作電圧を外部電圧より低くしたい場合には、電源モジ
ュールPSに降圧回路を組み込めばよい。

【０１２１】バンクモジュールBANKに必要な制御信号及
びアドレス信号は、各バンクモジュールBANKの相互に対
し共通になるようにされ、それらの信号は、バンクモジ
ュールBANKの下辺にビット線方向に一種のバスとして延
長される。従って、これらの制御信号及びアドレス信号
はバンクモジュールBANKに含めることもできる。すなわ
ち、各バンクモジュールBANKは、制御信号及びアドレス
信号を含めて設計上の区別としての同一のセル構造にす
ることができる。

【０１２２】但し、ロー(row)系バンクアドレスRiとカ
ラム(column)系バンクアドレスCiは、それぞれのバンク
モジュールBANKに固有な信号であるため、バンクモジュ
ールBANKの数だけ必要である。従って、ロー系バンクア
ドレスRiとカラム系バンクアドレスCiの配線を含めて各
バンクモジュールBANKを同一のセルにするためには、簡
単な方法としてはロー系バンクアドレスRiとカラム系バ
ンクアドレスCiの配線を図２９のメモリマクロMMACROの
下辺或いは上辺から入力する構成とすればよい。

【０１２３】一方、論理回路ブロックLOGICとのイン
タフェースを容易にするためには、メモリマクロMMACRO
への制御信号、アドレス信号、データ入出力線ＤＱの全
ての信号線を、セルの１辺（図２９では左辺）に集中す
るのがよい。従って、図２９のメモリマクロMMACROの左
辺からロー系バンクアドレスRiとカラム系バンクアドレ
スCiの配線を入力するには、図４４の（ａ）に示される
ように配線をレイアウトすればよい。なお、配線も含め
て同一セルにする必要が無い場合は、図４４の（ｂ）に
示されるように配線をレイアウトすればよい。

【０１２４】また、バンクモジュールBANKとアンプモジ
ュールAMPと電源モジュールPSの各モジュールのセルの
高さ、すなわち図示の縦方向の幅は同一とされ、グロー
バルビット線GBL、/GBL、電源線Vcc、Vss等が同一ピッ
チで配置される。

【０１２５】これによって、バンクモジュールBANKをシ
ステムで必要な記憶容量に合わせてビット線方向に必要
な数だけ並べて、さらに上記のアンプモジュールAMP、
電源モジュールPSの各モジュールをその左右に配置する
だけで、所望のメモリマクロモジュールが完成できる。

【０１２６】本発明の実施の形態のバンクモジュールBA
NKは、特に制限されないが、２５６本のワード線（Xア
ドレスが８本）を持つようにされ、１ワード線に（８×
８×ｉ）対のビット線が交差され、Ｙデコーダで１／８
（Yアドレスが３本）に選択され、（８×ｉ）対のグロ
ーバルビット線にデータが入出力する構成とされる。ｉ
は、例えば１６とされ、これに応じて１個のバンクモジ
ュールBANKは、２５６K（K=1024）ビットの容量で１２
８ビット幅でデータが入出力する構成とされる。すなわ
ち、２５６Kビット単位の大きさで容量が可変なメモリ
マクロモジュールが得られる。

【０１２７】これに応じて、例えば、４個のバンクモジ
ュールによって１Ｍ（M=1048576）ビットのメモリマク
ロが構成され、また８個のバンクモジュールで２Ｍビッ
トのメモリマクロが構成される。つまり、従来の汎用ダ
イナミックRAM(DRAM)の２５６Ｋビット、１Ｍビット、
４Ｍビット、１６Ｍビット等のように４倍ずつ容量が増
加するのではなく、アプリケーションに必要だけの容量
のメモリマクロが構成される。

【０１２８】《１．２メモリマクロの動作モード》メ
モリマクロMMACROの外部信号と動作モードの関係が図３
０に示される。メモリマクロMMACROは、クロック信号CL
Kに同期してデータの入出力、アドレスの入力及び制御
信号の入力が行われる。ここでAiはアドレス信号であ
り、ＸデコーダXDに入力されるＸアドレスAXijとYデコ
ーダYD入力されるＹアドレスAYiを含む。従ってメモリ
マクロMMACROは、従来の汎用DRAMのようなアドレス信号
がＸ系（ロウ系）とＹ系（カラム系）とでマルチプレク
スされるいわゆるアドレスマルチプレクス方式をとるの
ではなくアドレスノンマルチプレクス方式をとる。

【０１２９】バンクモジュルBANKを選択するロー系バン
クアドレスRiとカラム系バンクアドレスCiは、バンクモ
ジュール数が可変とされることに応じて、各々のバンク
モジュールBANKに固有の信号とされる。同一バンクモジ
ュールBANK内におけるロー系、カラム系のコマンド信号
の区別は、それぞれロー系バンクアドレスRiとカラム系
バンクアドレスCiで行なわれる。制御信号としては、C
R、CC、RW、ACの４つがある。DQijは入出力用のI/O信号
である。バイト制御信号BEiは、データ入出力線をバイ
トごとに独立に制御する信号で、これにより並列に読み
書きするデータの量を１バイトから最大ｉバイトまでの
範囲でバイト単位で増減できる。

【０１３０】バンクモジュールBANKの活性(Bank Activ
e)、閉鎖(Bank Close)は、クロック信号CLKの立ち上が
りエッジでCR、ACとアドレス信号Aiを取り込むことによ
り行なわれるう。バンクモジュールBANKは、CR＝"H" (H
igh level)、AC＝"H"で活性、CR＝"H"、AC＝"L"(Low le
vel) で閉鎖となる。このとき、取り込むアドレス信号A
iはロー系のみとされ、かかるロー系バンクアドレスRi
によってバンクモジュールBANKの選択、アドレス信号Ai
でワード線Wの選択が行なわれる。図３０のタイミング
ないしは状態S0は、バンクモジュールBANKの閉鎖状態を
示している。状態S1はバンクモジュールBANKの活性状態
を示している。また、状態S2は読み出し又は書き込み状
態を示している。

【０１３１】なお、図３０に示されるLA2は、バンクモ
ジュールBANKの活性コマンド入力から読み出し又は書き
込みコマンドが入力可能なクロック数を示す。LAは、活
性化されている同一バンクモジュールBANKでXアドレス
を変更してから読み出し又は書き込みコマンドが入力可
能なクロック数を示す。LRは、読み出し又は書き込みコ
マンド入力からバンクモジュールBANKの閉鎖コマンド入
力可能クロック数を示す。

【０１３２】図３０の下部には、カラム系の制御信号と
動作モードに関係するタイミングチャートが示されてい
る。こちらはクロック信号CLKの立ち上がりエッジでC
C、BEi、RWとカラム系アドレス信号(上記アドレス信号A
iの残りとカラム系バンクアドレスCi)を取り込み、読み
出し／書き込みを制御する。本実施の形態において読み
出しコマンドを受けてからデータが出力されるまでのク
ロック数すなわちレイテンシ(Read latency)は２、書き
込みコマンドを受けてから書き込みデータを入力するま
でのレイテンシ(Write latency)は１である。これよ
り、カラム系の制御信号は連続した読み出し、連続した
書き込み、或いは書き込みから読み出し移る際にはノー
オペレーション状態（Nop状態）を経由せずノンウエイ
トで入力できるが、読み出しから書き込みに移る際には
一度Nop状態にする必要がある。なお、レイテンシにつ
いては上記のものが最適である訳では無く、システムの
構成に応じて適当に変更することができる。

【０１３３】これまでは、説明を簡単にするため同一バ
ンクにのみ着目していた。同一バンクでは、バンク活性
化後ある一定時間待って読み出し書き込み動作を行う必
要がある。しかし、複数のバンクに着目すれば、バンク
の活性化と読み出し書き込み動作を同時に行うことがで
きる。たとえば、i番目のバンクに活性化コマンド（C
R、AC、Ri）を投入し、同時に既に活性化されたj番目の
バンクに読み出し書き込みコマンド（CC、Cj）を投入す
ることにより、i番目のバンクの活性化とj番目のバンク
からの読み出し書き込みを同時に行うことができる。こ
れにより論理部のデータ待ち時間が少なくなりより高速
にデータ処理を行うことが可能となる。また、全バンク
を活性化しておき、その後任意のバンクに読み出し書き
込みコマンドを投入することもできる。これにより異な
る複数のバンクにまたがるデータを１サイクルごとに連
続的に出力できるので、より複雑な演算を高速に行うこ
とが可能になる。

【０１３４】上記のように同一メモリマクロMMACRO内の
複数のバンクを用いた動作の一例として、図４５に異な
るバンクのデータを連続して読み出す場合のタイミング
チャートが示される。ここでは、同一のメモリマクロMM
ACROに８つのバンクモジュールBANKがあるとして説明す
るがバンクモジュールBANKの数が８でない場合も同様で
ある。また、ここでは読み出し動作について説明する
が、書き込み動作、あるいは両者が混合した場合につい
てもこれまで説明してきた内容をもとに容易にタイミン
グチャートを構成できる。

【０１３５】図４５においてまず、はじめの８つのサイ
クルで８つのバンク（＃０から＃７）が順番に活性化さ
れるように、バンク活性コマンドが投入される。図４５
でActiveと表示された部分に対応する。すなわち、ロー
系のバンクアドレスRiを切り換えながらコマンド(CR, A
C)とワード線を選択するロー系アドレスAiとが投入され
る。

【０１３６】バンク＃０の活性化からインターバルLA2
以上が経過したサイクルCY0からバンク＃０、＃１、・
・・、＃７の順番に読み出されるように、読み出しコマ
ンドが入力される。図４５でActive+Readと表示された
部分に対応する。すなわち、カラム系のバンクアドレス
Ciを切り換えながらコマンド(CC, RW, BEi)とデータ線
を選択するカラム系アドレスAiが投入される。ここでは
LA2は７クロック以下と仮定したので、サイクルCY0で
は、バンク＃7にバンク活性コマンドが投入されると同
時にバンク＃０に読み出しコマンドが入力可能とされ
る。

【０１３７】つづいて、サイクルCY0からレイテンシ（R
ead Latency）の2サイクルが経過したサイクルCY2から
順番に異なるバンクのデータが1サイクル毎に出力され
る。ここでさらに、サイクルCY1に注目するとバンク＃
１に読み出しコマンドが投入されると同時に、バンク＃
０に再びバンク活性コマンドが投入されて、ロー系アド
レスAiがa1からa2に切り換えられていることがわかる。
このように、一つのバンクに読み出しコマンドが投入さ
れている間に既に読み出しコマンドの投入が終了された
別のバンクのロー系アドレスAiを切り換えることが可能
である。

【０１３８】つづいて、バンク活性コマンド投入からイ
ンターバルLA以上が経過したサイクルCYxでバンク＃０
に読み出しコマンドが入力されるとサイクルCYx+2でバ
ンク＃０のロー系アドレスa2に対応するデータが出力さ
れる。以上のようなバンクの活性化と読み出し動作が同
時に続けて行われることによってロー系とカラム系のア
ドレスやバイト制御信号が切り換えられながら複数のバ
ンクのデータを1サイクル毎に読み出されることが可能
である。このようにバンクの活性化と読み出し動作ある
いは書き込み動作が同時に行われるのは、バンクアドレ
スをロー系とカラム系で多重に持っているためである。
これにより、活性化するバンクアドレスがロー系のバン
クアドレスRiで指定されるのと同時にアクセスするバン
クアドレスがカラム系のバンクアドレスCiで指定される
ことが可能となる。

【０１３９】上記の動作からわかるように本実施例によ
れば、バンクが異なっていれば、異なるロー系アドレス
のデータを間断なくアクセスすることが可能とされる。
したがって、画素情報をメモリマクロMMACROに記憶する
ようにされると矩形や三角形などの画面領域に対する読
み出し、書き込みや画面のクリア（一定値の書き込み）
が高速に行うことが可能とされる。このため、画像の各
種フィルタ処理、動きベクトルの探索、直線や曲線の描
画、あるいはコンピュータグラフィックスにおける描画
処理の高速化に非常に有効である。

【０１４０】《１．３センスアンプとビット線プリチ
ャージ回路》図３１にバンクモジュールBANKの１対のビ
ット線に対応する部分のセンスアンプSAとプリチャージ
回路PCの回路例を示す。Q1、Q2、Q3、Q4、Q7、Q8、Q9及
びQ10はNチャネルMOS(N-MOS)トランジスタである。Q5と
Q6はPチャネルMOS (P-MOS)トランジスタである。本例で
は、メモリセルは、前述のように、１トランジスタ(Q
1)、１キャパシタ(MC)からなるダイナミックメモリセル
からなる。これに伴いビット線プリチャージ回路PCとCM
OSクロスカップル型ダイナミックセンスアンプSAを使用
している。ビット線プリチャージ回路PCは、ビット線プ
リチャージ信号FPCがハイレベルになるとN-MOSトランジ
スタQ2、Q3が導通状態になり、ビット線B、／Bを電圧HV
Cでプリチャージする。また、N-MOSトランジスタQ4も導
通状態になり、ビット線B、／Bはイコライズされる。 C
MOSクロスカップル型ダイナミックセンスアンプSAは、P
チャネルセンスアンプ共通駆動線CSPがハイレベルでNチ
ャネルセンスアンプ共通駆動線CSNがローレベルの場合
動作する。すなわち、P-MOSトランジスタQ5とN-MOSトラ
ンジスタQ7とによってインバータ回路が構成され、P-MO
SトランジスタQ56とN-MOSトランジスタQ8とによってイ
ンバータ回路が構成される。N-MOSトランジスタQ9、Q10
はカラムスイッチを構成し、カラムアドレスセレクト信
号YsiがHにされると、ビット線B、／Bがサブメモリアレ
イの入出力線IO、IOBと接続される。読み出し／書き込
み動作は、通常の汎用DRAMと同じである。

【０１４１】《１．４バンク制御回路》図３２には図
２９に示された実施の形態のバンク制御回路BNKCNT-1の
動作波形が示される。バンク制御回路BNKCNT-1の特長
は、ロー系バンクアドレスRiと制御信号CR, ACを受けて
ビット線プリチャージ、ワード線選択、センスアンプ起
動等の一連のメモリセルの読み出し動作に必要な信号を
自動的に発生することである。すなわち、イベント・ド
リブン型で制御が行われている。以下に動作を説明す
る。

【０１４２】（１）バンクモジュールBANKの閉鎖の場合まず、CR="H"、AC="L"、Ri="H"のバンクモジュールBANK
の閉鎖の場合を考える。CR="H"、AC="L"の状態でクロッ
ク信号CLKが立ち上がると主制御回路MAINCNT内でバンク
閉鎖フラグDCS が立ち上がる。バンク閉鎖フラグDCSは
各バンクモジュールBANKに入力される。このときロー系
バンクアドレスRi="H"としたバンクモジュールBANKの中
でロー系バンク選択信号iRiが立ち上がる。ロー系バン
ク選択信号iRiとバンク閉鎖フラグDCSの論理積はセット
／リセットフリップフロップRS-1のセット端子Sに入力
されているのでロー系バンクアドレスRi="H"となってい
るバンクモジュールBANKのセット／リセットフリップフ
ロップRS-1の出力STiが"H"となる。

【０１４３】一方上記の論理積の結果はもう一つのセッ
ト／リセットフリップフロップRS-2のリセット端子に論
理和回路を通して入力されているので、その出力WLPi
は"L"となる。WLPiが"L"となることによってまずバンク
制御回路BNKCNT-1内のXデコーダXDの出力とYデコーダYD
のゲート信号YGが"L"となり、続いてワードドライバWD
出力（ワード線W）が"L"となりメモリセルをビット線
B、／Bから切り離す。

【０１４４】次にNチャネルセンスアンプ起動信号FSA
が"L"、 Pチャネルセンスアンプ起動信号FSABが"H"とな
りセンスアンプSAは動作を停止する。ここで、ダミーワ
ード線DWLはワード線Wと同じ遅延時間を持つ遅延素子
で、これによりセンスアンプSAをワード線Wのレベルが
十分に低くなってから停止させることができる。これは
センスアンプSAが停止することによりビット線B、／Bの
信号レベルが低下し、メモリセルへの再書き込みレベル
が低下するのを防ぐためである。

【０１４５】続いてバンクモジュールBANK上部のバンク
制御回路BNKCNT-2に設けたレベルセンス回路がＮチャネ
ルセンスアンプ起動信号FSAの"L"を検出して出力REが"
L"になる。この信号はバンクモジュールBANKの下部のバ
ンク制御回路BNKCNT-1内のプリチャージ信号発生回路XP
Cに入力されその出力のビット線プリチャージ信号FPC
が"H"になる。ビット線プリチャージ信号FPCはビット線
B、/Bに設けられたプリチャージ回路PCに入力されビッ
ト線B、/Bはプリチャージ状態になる。ここまでの一連
の状態をS0と名付ける。

【０１４６】（２）状態S0からバンクモジュールBANKが
活性に移る場合次に、状態S0からCR="H"、AC="H"、Ri="H"のバンクモジ
ュールBANKの活性に移る場合を考える。CR="H"、AC="H"
の状態でクロック信号CLKが立ち上がると主制御回路MAI
NCNT内でバンク活性化フラグDCA が立ち上がる。バンク
活性化フラグDCAは各バンクモジュールBANKに入力され
る。このときロー系バンクアドレスRi="H"としたバンク
モジュールBANKの中でロー系バンク選択信号iRiが立ち
上がる。ロー系バンク選択信号iRiとバンク活性化フラ
グDCAの論理積はセット／リセットフリップフロップRS-
1のリセット端子Rに入力されているのでロー系バンクア
ドレスRi="H"となっているバンクモジュールBANKのセッ
ト／リセットフリップフロップRS-1の出力STiが"L"とな
る。

【０１４７】ロー系バンク選択信号iRiとバンク活性化
フラグDCAの論理積は同時にXアドレスラッチ回路XLTに
入力され、その"H"の期間にXアドレスAXijを取込み"L"
でラッチする。STiはプリチャージ信号発生回路XPCに入
力され、その出力のビット線プリチャージ信号FPCを"L"
にする。ビット線プリチャージ信号FPCは、ビット線B、
/Bのプリチャージを解除しながらバンク制御回路BNKCNT
-2内のレベルセンス回路に到達する。このレベルがある
一定値以下になったらその出力PCSENは、"H"になる。こ
の信号PCSENはバンク制御回路BNKCNT-1内のワンショッ
トパルス発生回路ONESHOTによって数ナノ秒の幅の狭い
パルスに変換された後、セット／リセットフリップフロ
ップRS-2のS入力端子に入力される。その結果出力WLPi
は"H"となる。WLPiが"H"となることによってまずXアド
レスAXijで選択されたXデコーダXDの出力が"H"となり、
続いてそれに接続されたワードドライバWD出力（ワード
線W）が"H"となりメモリセルをビット線B、／Bと接続す
る。

【０１４８】次にNチャネルセンスアンプ起動信号FSA
が"H"、 Pチャネルセンスアンプ起動信号FSABが"L"とな
りセンスアンプSAが動作を開始する。ダミーワード線DW
LによりセンスアンプSAをワード線Wのレベルが十分に高
くなりビット線B、／Bに信号が十分に出てから動作させ
ることができる。これはセンスアンプSAが信号が小さい
内に動作し誤動作するのを防ぐためである。続いてバン
クモジュールBANK上部のバンク制御回路BNKCNT-2に設け
たレベルセンス回路がＮチャネルセンスアンプ起動信号
FSAのN-MOSトランジスタ側の共通駆動線の"L"を検出し
て出力REが"H"になる。信号REはバンクモジュールBANK
の下部バンク制御回路BNKCNT-1内の論理積回路でWLPiと
論理積をとられその出力YGが"H"になる。このYGはYデコ
ーダ回路YDを使用可能にする。ここまでの一連の状態を
S1と名付ける。以上の動作の後、バンクモジュールBANK
は読み出し及び書き込みが可能な状態となるが、この状
態をS2と名付ける。

【０１４９】（３）状態S1からバンクモジュールBANKが
活性に移る場合次に、状態S1からCR="H"、AC="H"、Ri="H"のバンクモジ
ュールBANKの活性に移る場合を考える。CR="H"、AC="H"
の状態でクロック信号CLKが立ち上がると主制御回路MAI
NCNT内でバンク活性化フラグDCA が立ち上がる。バンク
活性化フラグDCAは各バンクモジュールBANKに入力され
る。このときロー系バンクアドレスRi="H"としたバンク
モジュールBANKの中でロー系バンク選択信号iRiが立ち
上がる。ロー系バンク選択信号iRiとバンク活性化フラ
グDCAの論理積はセット／リセットフリップフロップRS-
1のリセット端子Rに入力されるが前のサイクルでSTiが
既に"L"となっているのでSTiは変化しない。ロー系バン
ク選択信号iRiとバンク活性化フラグDCAの論理積は同時
にXアドレスラッチ回路XLTに入力され、その"H"の期間
にXアドレスAXijを取込み"L"でラッチする。

【０１５０】また上記論理積回路出力は、論理和回路を
介してRS-2のR端子に入力され、WLPiを"L"にする。WLPi
が"L"になることによって、S0と同様な順番でワード線
W、Ｎチャネルセンスアンプ起動信号FSAの電圧が"L"に
なりREが"L"になる。REが"L"になるとプリチャージ信号
発生回路XPC内のワンショットパルス発生回路ONESHOTか
ら幅十数ナノ秒程度のパルスが出る。このパルスはプリ
チャージ信号発生回路XPCのドライブ回路に入力され、
その幅のままでビット線プリチャージ信号FPCにHが出力
される。この信号は、ビット線B、/Bのプリチャージを
行いながらバンク制御回路BNKCNT-2内のレベルセンス回
路に到達する。このレベルがある一定値以下になったら
その出力PCSENは、"H"になる。この信号はバンク制御回
路BNKCNT-1内のワンショットパルス発生回路ONESHOTで
幅の狭いパルスに変換された後、セット／リセットフリ
ップフロップRS-2のS入力端子に入力される。その結果
出力WLPiは"H"となる。WLPiが"H"となることによってま
ずXアドレスAXijで選択されたXデコーダXDの出力（ワー
ド線W）が"H"となり、続いてそれに接続されたワードド
ライバWD出力が"H"となりメモリセルをビット線B、/Bと
接続する。

【０１５１】次にNチャネルセンスアンプ起動信号FSA
が"H"、 Pチャネルセンスアンプ起動信号FSABが"L"とな
りセンスアンプSAが動作を開始する。この後の動作は上
記のS1と同じである。すなわち、バンクモジュールBANK
上部のバンク制御回路BNKCNT-2に設けたレベルセンス回
路がＮチャネルセンスアンプ起動信号FSAのN-MOSトラン
ジスタ側の共通駆動線の"L"を検出して出力REが"H"にな
る。信号REはバンクモジュールBANKの下部バンク制御回
路BNKCNT-1内の論理積回路でWLPiと論理積をとられその
出力YGが"H"になる。このYGはYデコーダ回路YDを使用可
能にする。以上の動作の後、バンクモジュールBANKは読
み出し及び書き込みが可能な状態S2となる。

【０１５２】《１．５バイト制御回路》次にカラム系
の動作について説明する。図３３にはバイト制御回路BY
TCNTの一例が示される。図２９のアンプモジュールAMP
の中にこのバイト制御回路BYTCNTがｉ個入る。

【０１５３】図３３において、WA-0〜WA-7は書き込み回
路、RA-0〜RA-7は読み出し回路（メインアンプ）であ
る。バイト制御回路BYTCNT内には、このように８個の書
き込み回路WAと読み出し回路RAが配置されている。ここ
で、DQ-i0から入力された書き込みデータは入力バッフ
ァとして機能するインバータI1、I2およびスイッチSW1
を介してグローバルビット線GBL-i0 、/GBL-i0に伝達さ
れる。グローバルビット線GBL-i0 、/GBL-i0は、図２９
に示すように各バンクモジュールBANK内の分割された入
出力線IO、IOBと接続されているのでそこへ伝達され、Y
スイッチY-SWを介してビット線B、／Bへさらにメモリセ
ルへと伝達される。ここで、スイッチSW1は読み出し時
にグローバルビット線GBL-i0 、/GBL-i0をハイ・インピ
ーダンスの状態にするために付いている。すなわち、ス
イッチSW1は読み出し時にグローバルビット線GBL-i0 、
/GBL-i0をインバータI1、I2から切り離す。これはライ
トイネーブル信号WAiにより制御される。

【０１５４】メモリセルから読み出されたデータは、各
バンクモジュールBANK内の入出力線IO、IOBからグロー
バルビット線GBL-i0 、/GBL-i0 、スイッチSW2を通して
MOSトランジスタQA4〜QA8からなるメインアンプへ伝達
される。ここでメインアンプはドレイン入力型のダイナ
ミックアンプでグローバルビット線GBL-i0 、/GBL-0iか
ら信号を読み出す前にその入力ノードはVCCにプリチャ
ージされている。信号が伝達されるとその２つの入力端
子間に電圧差が現れ、メインアンプイネーブル信号MAi
によりメインアンプを活性化し、その差を増幅する。こ
こでスイッチSW2はメインアンプの動作直前までグロー
バルビット線GBL-i 、/GBL-i とメインアンプを接続
し、動作時には切り離す。これはメインアンプの増幅時
に負荷容量を軽くし高速動作を可能とするためである。
スイッチSW2はリードイネーブル信号MAGiにより制御さ
れる。メインアンプで増幅された信号は、次段のNANDゲ
ートN1とN2から成るラッチ回路に入力され、さらにバッ
ファアンプTI1を介して端子DQ-i0に出力される。

【０１５５】出力バッファイネーブル信号DOEiは出力バ
ッファ回路TI1の出力のハイ・インピーダンス、ロー・
インピーダンスを切り替える。書き込み時には出力バッ
ファ回路TI1の出力はハイ・インピーダンスにされる。P
-MOSトランジスタQA1〜QA3はグローバルビット線GBL-i
、/GBL-i のプリチャージ回路、 P-MOSトランジスタQA
9〜QA10はメインアンプのプリチャージ回路を構成して
いる。それぞれグローバルビット線プリチャージ制御信
号IOEQiB、及びメインアンププリチャージ制御信号MAEQ
iBにより制御される。また、上記制御信号、すなわちグ
ローバルビット線プリチャージ制御信号IOEQiB、リード
イネーブル信号MAG1、メインアンプイネーブル信号MA
1、ライトイネーブル信号WAi、メインアンププリチャー
ジ制御信号MAEQiB及び出力バッファイネーブル信号DOEi
はいずれも読み出し／書き込み制御回路ブロックRWCNT
内で外部信号CC、BEi、RW、CLKにより作られる。ここで
読み出し書き込み制御回路ブロックRWCNTはバイト制御
回路BYTCNTごとに設けられている。

【０１５６】図３４には上記カラム系信号のタイミング
チャートが示される。クロック信号CLKの立ち上がり
で、書き込みコマンド(CC="H", RW="L"）及びバイト制
御信号(BEi="H")が入力されると、ライト制御信号WAiは
HとされスイッチSW1は導通状態にされる。また、このと
きグローバルビット線プリチャージ制御信号IOEQiBはH
とされ、グローバルビット線GBL-I0、/GBL-i0はハイイ
ンピーダンス状態にされる。一方、リードイネーブル信
号MAG1、メインアンプイネーブル信号MA1、メインアン
ププリチャージ制御信号MAEQiB及び出力バッファイネー
ブル信号DOEiはLとされ、読み出し回路RAは非活性化さ
れる。その後、ライト制御信号WAi及びグローバルビッ
ト線プリチャージ制御信号IOEQiBはLにされる。

【０１５７】次にクロック信号CLKの立ち上がりで、読
み出しコマンド(CC="H", RW="H"）及びバイト制御信号
(BEi="H")が入力されると、上記で説明した制御信号が
図３４に示されるように切り替わる。すなわち、グロー
バルビット線プリチャージ制御信号IOEQiBはLからHにさ
れ、グローバルビット線GBL-I0、/GBL-i0はプリチャー
ジ状態からハイインピーダンス状態にされる。その後、
リードイネーブル信号MAG1及びメインアンププリチャー
ジ制御信号MAEQiBがLからHにされ、読み出し回路RAがグ
ローバルビット線GBL-I0、/GBL-I0とスイッチSW2を介し
て接続される。読み出しデータをグローバルビット線GB
L-I0、/GBL-I0から読み出し回路RAに読み出した後、リ
ードイネーブル信号MAG1がHからLにされ、読み出し回路
RAがグローバルビット線GBL-I0、/GBL-I0から切り離さ
れる。その後、メインアンプイネーブル信号MA1がHから
Lにされ、読み出したデータがメインアンプで増幅さ
れ、 NAND回路N1とN2から成るラッチ回路にラッチされ
る。最後に、出力バッファイネーブル信号DOEiがLからH
にされ、DOEi="H"の期間にデータが出力バッファ回路TI
1からメモリマクロMMACROの外に読み出される。"Byte d
is."はBEi="L"であり、該DQ-I0〜DQ-i7は非選択のバイ
トであることを示している。

【０１５８】《１．６主制御回路》図３５には主制御
回路MAINCNTの一例が示される。主制御回路MAINCNTで
は、メモリマクロMMACROの外部から入力される制御信号
CR、AC、CC、クロック信号CLK、アドレス信号Aiから、N
AND回路やインバータ、D型フリップフロップ（インバー
タとクロックド・インバータで構成される）等の標準的
な論理回路を組み合わせて、図２９に示されたバンク閉
鎖フラグDCS（図３５ではその反転信号/DCS）、バンク
活性化フラグDCA（図３５ではその反転信号/DCA）、カ
ラムアドレスイネーブル信号YP、ローアドレス信号（Ｘ
アドレス信号）AXij、カラムアドレス信号（Ｙアドレス
信号）AYi等の信号が作られている。

【０１５９】バンク閉鎖フラグ/DCS（図３２ではその反
転信号DCSが示されている）はフリップフロップDFF-1と
論理回路TG1等によって、図３２に示されるようなタイ
ミングで生成される。バンク活性化フラグ/DCA（図３２
ではその反転信号DCAが示されている）は、フリップフ
ロップDFF-2と論理回路TG2等によって、図３２に示され
るようなタイミングで生成される。カラムアドレスイネ
ーブル信号YPは、フリップフロップDFF-3と論理回路TG3
等によって、図３４に示されるタイミングで生成され
る。カラムアドレス内部信号AYiGは、フリップフロップ
DFF-4等によって図３４に示されるタイミングで生成さ
れる。

【０１６０】なお、図２９には、Ｙアドレスラッチ回路
YLTが示されているが、図３５のフリップフロップDFF-4
及び論理回路TG3がＹアドレスラッチ回路YLTに対応す
る。Ｙアドレスラッチ回路YLTはバンク制御回路BNKCNT-
1に含まれても良いし、主制御回路MAINCNTに含まれても
良い。

【０１６１】D1は遅延回路である。フリップフロップDF
F(DFF-1、DFF-2、DFF-3、DFF-4、DFF-5)はクロック信号
CLKの立ち上がりエッジで入力データDをラッチする回路
である。クロック信号CLK1Bは図３６のクロック発生回
路CLKCNTで生成される。論理回路TG4の出力BXiTはＸア
ドレスのバッファされた信号で、BXiBはその反転信号で
ある。Ｘアドレス信号AxijはＸアドレスのバッファされ
た信号BXiT又はその反転信号BXiBを用いてプリデコード
された信号である。図３５に示される論理回路TG1、TG
2、TG3、TG4及びその他の論理回路は簡単な回路であ
り、当業者は容易に理解できるので詳細な説明は省略す
る。

【０１６２】ここで、回路RSTCKTは、後述するバンク制
御回路BNKCNTの電源投入時のリセット信号RSTを発生す
る回路で、電源投入時にワンショットのパルスを発生す
る。この回路RSTCKTの特長は、電源電圧が高速に立ち上
がったときでもインバータIV1の入力端子の電圧が高速
に立ち上がるように電源線とその端子の間にコンデンサ
を設けたことである。以下に動作を説明する。まず電源
電圧VCCが立ち上がるとN-MOSトランジスタQV3のゲー
ト、ドレイン電圧が上昇する。この電圧がN-MOSトラン
ジスタQV3、QV5のしきい電圧以下のときは、 N-MOSトラ
ンジスタQV3、QV5には電流が流れないのでインバータIV
1の入力端子の電圧は電源電圧と同じ電圧で上昇する。
次にN-MOSトランジスタQV3のゲート、ドレイン電圧がそ
のしきい電圧を越えるとN-MOSトランジスタQV3、QV5に
は電流が流れインバータIV1の入力端子の電圧は下が
る。これにより、電源投入時にワンショットパルスを発
生させることができる。ここでインバータIV1の入力端
子の電圧が下がり始めるVCCの値は、大雑把にはQV2とQV
3のしきい電圧で決定されVCC=VT(QV2)+VT(QV3)で表され
る。また、この値はP-MOSトランジスタQV4とN-MOSトラ
ンジスタQV5、 N-MOSトランジスタQV3とP-MOSトランジ
スタQV1、又はN-MOSトランジスタQV3とQV5のW/L比を変
えることでさらに細かく調整できる。ここで、電源線と
その端子の間にコンデンサQV6が接続されているがこれ
は、電源電圧が高速に立ち上がったときにインバータIV
1の入力端子に付く容量によりその電圧の立上りが遅れ
インバータIV1の論理しきい値を越える前にQV5に電流が
流れそのノードがインバータIV1の論理しきい値を越え
なくなる現象を防ぐためである。以上のように本回路に
よれば電源が高速に立ち上がっても低速でも確実にパル
スを発生することが出来る。

【０１６３】《１．７読み出し／書き込み制御回路ブ
ロック》図３６には読み出し／書き込み制御回路ブロッ
クRWCNTの一例が示される。ここでは、主制御回路MAINC
NTと同様、メモリマクロMMACROの外部から入力される制
御信号RW、CC、クロック信号CLK、バイト制御信号BEiか
ら、NAND回路やインバータ、D型フリップフロップ（図
３５のフリップフロップDFFと同一のもの）等の標準的
な論理回路を組み合わせて、図３３に示されるメインア
ンププリチャージ制御信号MAEQiB、ライトイネーブル信
号WAi、メインアンプイネーブル信号MAi、出力バッファ
イネーブル信号DOEi（図３６ではその反転信号DOEi
B）、リードイネーブル信号MAGi（図３６ではその反転
信号MAGiB）等の信号を作っている。

【０１６４】メインアンププリチャージ制御信号MAEQi
B、ライトイネーブル信号WAi、メインアンプイネーブル
信号MAi、出力バッファイネーブル信号DOEi（図３６で
はその反転信号DOEiB）、リードイネーブル信号MAGi
（図３６ではその反転信号MAGiB）は、図３４に示され
るようなタイミングで生成される。D1、D2、D3は遅延回
路である。なお同図下部に示したクロック信号CLK1B、C
LK2B、CLK3Bを生成するクロック発生回路CLKCNTは読み
出し／書き込み制御回路ブロックRWCNTごとに入れても
よいし、主制御回路ブロックMAINCNTに１個だけ入れて
もよい。図３６に示される論理回路も簡単な回路であ
り、当業者は容易に理解できるので詳細な説明は省略す
る。

【０１６５】《１．８メモリセルアレイの他の例》図
３７には、バンクモジュールBＡＮＫ内のメモリセルア
レイMCA部の他の例が示される。ビット線B,/Bとグロー
バルビット線GBL,/GBLは図の横方向に延在される。ま
た、ワード線W、メモリアレイ入出力線IO,IOB及びカラ
ムアドレスセレクト信号YSiは図の縦方向に延在され
る。なお、グローバルビット線は図の左端と右端の○印
を結んだ破線上に配置される。また、センスアンプSA、
ビット線プリチャージ回路PC、メモリアレイ入出力線I
O,IOB及びカラムアドレスセレクト信号YSiはメモリセル
アレイMCAの左右に分けて配置される。従って、Ｙデコ
ーダYDもメモリセルアレイMCAの左右に分けて配置され
る。ワードドライバWD、ＸデコーダXD及びＹデコーダYD
はメモリセルアレイMCAの下側、すなわち図の下辺の近
くに配置される。本例の特徴は、ビット線１対ごとにセ
ンスアンプSA及びビット線プリチャージ回路PCをメモリ
セルアレイMCAの左右に分けて配置したことである。こ
れによってセンスアンプSAのレイアウトピッチが緩和さ
れるのでセンスアンプSAのビット線方向の長さが短くな
り、本発明のように多数のカラムアドレスセレクト信号
YSiをワード線方向に通過させる方式には特に有効にな
る。すなわち、センスアンプSAのビット線方向の長さが
短くなることによりその部分の寄生容量が小さくなり、
メモリセルからの信号をより大きくできる。

【０１６６】《１．９バンク制御回路ブロック》図３
８にはバンク制御回路ブロックBNKCNT-1の一例が示され
る。特に図３７に示されるセンスアンプ交互配置のメモ
リセルアレイに適合している。上記読み出し／書き込み
制御回路ブロックRWCNT同様、メモリマクロMMACROの外
部から入力される制御信号CR、CC、ロー系バンクアドレ
スRi、カラム系バンクアドレスCi及びクロック信号CL
K、並びに主制御回路ブロックMAINCNTで生成された信号
/DCA、/DCS、RST、YPからNAND回路やインバータ、D型フ
リップフロップ等の標準的な論理回路を組み合わせて、
図２９に示されるワード線W(W0、W1、W2、W3)、ビット
線プリチャージ信号FPC(R)、FPC(L)、カラムアドレスセ
レクト信号YSi(YS0、YS1、YS2、YS3、YS4、YS5、YS6、Y
S7)、Ｎチャネルセンスアンプ起動信号FSA(R)、FSA
(L)、Ｐチャネルセンスアンプ起動信号FSAB(R)、FSAB
(L)等の信号を作っている。ここで(R)、(L)はそれぞれ
右側のセンスアンプSAと左側のセンスアンプSAのための
信号である。ワードドライバWDBLKは、図２９に示され
るワードドライバWDに対応する。その他図２９に示され
る回路は図３８で同じ記号を使用している。D1、D5、D1
5は遅延回路である。前述のパワーオンリセット回路の
出力RSTは、WLPi、STi発生回路に入力されパワーオン時
にそれらの出力をそれぞれS0状態と同じ"L"、"H"にす
る。これによりメモリセルアレイは、プリチャージ状態
となり、センスアンプSAが動作することによるパワーオ
ン電流の増加を押さえることができる。なお、図３８に
示される論理回路も簡単な回路であり、当業者は容易に
理解できるので詳細な説明は省略する。

【０１６７】図３８の下部は、バンク制御回路ブロック
BNKCNT-2の一例である。ここで、プリチャージ・レベル
センサPCSはビット線プリチャージ信号FPCのレベルセン
サ、センスアンプ・レベルセンサSASはセンスアンプSA
のN-MOSトランジスタ側の共通駆動線のレベルセンサで
ある。これらはそれぞれ、プリチャージの終了と信号増
幅の終了点を検出するためのものである。すなわち、プ
リチャージ・レベルセンサPCSは、信号PCSENを生成し、
センスアンプ・レベルセンサSASは、信号REを生成す
る。プリチャージ・レベルセンサPCSは、右側のプリチ
ャージPC用と左側のプリチャージPC用の２つがある。ま
た、センスアンプ・レベルセンサSASは、右側のセンス
アンプSA用と左側のセンスアンプSA用の２つがある。本
例の特徴は、入力信号が十分に下がりきる点を検出する
ためにそれらの信号を受けるCMOS論理回路の論理しきい
値をN-MOSトランジスタのしきい電圧付近にまで下げて
いることである。これによりセンスアンプSAやメモリセ
ルのしきい電圧がばらついてもある程度補償できるよう
になる。なお、このレベルセンサとして図２９に示すよ
うな差動アンプを用いてもよい。この場合は、そのセン
スレベルとなる基準電圧VrをN-MOSのしきい電圧よりば
らつき分だけ低く設定しておけば、上記の論理しきい値
方式と同様そのばらつきによる誤動作を防止できる。

【０１６８】《１．１０論理回路ブロック》図２９に
示される論理回路ブロックLOGICは、画像データの演算
処理、画像メモリ（メモリマクロMMACRO）への描画、画
像メモリから表示装置への読み出し等の機能の処理を行
うのに好適な構成にされている。

【０１６９】図示の論理回路ブロックLOGICは、メモリ
マクロMMACROにアドレス信号Ai、ロー系バンクアドレス
Ri、カラム系バンクアドレスCi、データ入出力線DQ-i0
〜DQ-i7、制御信号CC、AC、CR、RW、バイト制御信号BE
i、クロック信号CLK等を供給する。さらに、論理回路ブ
ロックLOGICは、メモリマクロMMACROにリフレッシュ動
作の指示及びリフレッシュアドレスを前記制御線、アド
レス信号等を用いて与える。

【０１７０】また、半導体集積回路SICの外部へのイン
タフェースも論理回路ブロックLOGICが行う。外部には
中央処理装置CPUや表示装置等が接続され、図２９のI/
O、Control signalによって、データやコマンドのやり
取りが行われる。

【０１７１】《２．メモリ・論理混載LSIへの第２の適
用例》図３９には、メモリ・論理混載LSIへのもう一つ
の適用例が示される。本実施例のメモリマクロMMACROは
４つのバンクモジュールBANK0-3、アンプモジュールAMP
及び電源モジュールPSで構成される。２つのメモリマク
ロMMACROは論理回路ブロックLOGIC-1を挟んで配置され
る。また、他の２つのメモリマクロMMACROは論理回路ブ
ロックLOGIC-2を挟んで配置される。データ入出力線DQi
は、各メモリマクロMMACROと論理回路ブロックLOGIC-1
又は論理回路ブロックLOGIC-2との間のデータの授受が
行われる。バイト制御信号BEiは、論理回路ブロックLOG
IC-1又は論理回路ブロックLOGIC-2から各メモリマクロM
MACROに入力される。制御信号CR、CC、AC、RW、アドレ
ス信号Ai、クロック信号CLK、ロー系バンクアドレスRi
及びカラム系バンクアドレスCiは、論理回路ブロックLO
GIC-3から各メモリマクロMMACROに入力される。

【０１７２】本例の特徴は、本発明によるメモリマクロ
MMACROを４個搭載し、メモリマクロMMACROから出力され
るすべてのデータを並列に論理回路ブロックLOGIC-1、L
OGIC-2で処理していることである。これによりデータ転
送および処理速度はメモリマクロMMACRO１個のみの場合
の４倍にできる。また、マクロの数を増やすことにより
さらにデータ処理速度を向上させることができる。ここ
で論理回路ブロックLOGIC-3は論理回路ブロックLOGIC-
1、LOGIC-2での演算結果をチップ外部の素子に取り込み
やすいデータ形式に加工したり、逆にチップ外部からの
データを演算しやすい形式に加工する機能を持つ。この
ように複数個のメモリマクロMMACROからのデータを並列
に処理する方式は、３次元グラフィックスのような多量
のデータを高速に処理する必要がある用途に特に有効で
ある。

【０１７３】また、本例のように同一容量のメモリマク
ロMMACROだけでなく、用途に応じて異なる容量のメモリ
マクロMMACROを用いても良い。例えば、マイクロプロセ
ッサと共に用いる場合、メモリマクロMMACROのバンクモ
ジュールBANKを１〜２個にしてさらにアンプモジュール
AMPを高速タイプに変更して、キャッシュメモリとして
使用することもできる。また、バンクモジュールBANKの
数をもっと増やして低速か中速のアンプモジュールAMP
を組み合わせメインメモリとして使用することもでき
る。ここで、メインアンプを低速か中速にするのはアン
プの占有面積を小さくするためである。このように、本
発明によればメモリマクロはモジュール方式なので自由
にメモリ容量やアンプの能力を変更できる。

【０１７４】《３．メモリ・論理混載LSIへの第３の適
用例》図４０には内部のデータバス幅が小さい場合の適
用例が示される。本実施例のメモリマクロMMACROは４つ
のバンクモジュールBANK0-3、アンプモジュールAMP及び
電源モジュールPSで構成される。２つのメモリマクロMM
ACROは選択回路SELECTORを挟んで配置される。また、他
の２つのメモリマクロMMACROも選択回路SELECTORを挟ん
で配置される。データ入出力線DQiは、各メモリマクロM
MACROと論理回路ブロックLOGICとの間のデータの授受が
行われる。バイト制御信号BEiは、選択回路SELECTORか
ら各メモリマクロMMACROに入力される。制御信号CR、C
C、AC、RW、アドレス信号Ai、クロック信号CLK、ロー系
バンクアドレスRi及びカラム系バンクアドレスCiは、論
理回路ブロックLOGICから各メモリマクロMMACROに入力
される。

【０１７５】同図でデータ入出力線DQiはバイトごとに
共通に結線されている。このため１つのメモリマクロMM
ACROからでる入出力線の数は８本のみである。データの
切り替えは選択回路SELECTORからでるバイト制御信号BE
iで行われる。このような結線を行うことにより、通常
の８〜３２ビットの１チップマイコンの内蔵メモリとし
ても本メモリマクロMMACROを使用することができる。

【０１７６】《４．ＲＯＭバンクモジュール》図４１に
はメモリマクロMMACROのバンクモジュールBANKの一部を
ROM (Read Only Memory)モジュールで置き換えた例が示
される。本実施例のメモリマクロMMACROは４つのRAMの
バンクモジュールBANK0-3、ROMのバンクモジュールROM-
BANK、アンプモジュールAMP及び電源モジュールPSで構
成される。この例の利点は、１チップマイコンの内蔵メ
モリとして用いた場合、ROMとRAMの制御回路（主制御回
路MAINCNTを含むアンプモジュールAMP等）を共通化でき
るのでチップ面積を低減できることである。また、画像
処理プロセッサやDSP(Digital Signal Processor)に内
蔵した場合、例えば積和演算の係数をROMに入れておけ
ばRAMとROMがすぐそばにあるので高速にデータを読み出
し演算することができる。

【０１７７】図４２には本メモリマクロMMACROに適用す
るために適したROMモジュールのメモリアレイRMCAの回
路例が示される。本例の特徴は、グローバルビット線の
数とピッチをRAMモジュール（図２９、図３１、図３７
等に示されバンクモジュールBANK）と合わせるためにRA
Mモジュールと同じサイズのDRAMのメモリセルを一部変
更してROMセルとして使用していることである。DRAM構
成のメモリセルをROMセルとして用いるためには、例え
ばたメモリセルの絶縁膜を形成したあとに書き込むデー
タに合わせてその絶縁膜を除去するマスクを追加すれば
よい。これにより、絶縁膜を除去したセル(同図のMC1)
はメモリセルの共通電極とショート状態になり除去しな
かったセル(同図のMC2)は絶縁性を保つことで情報が書
き込まれたことになる。

【０１７８】ROMモジュールの動作を図４２、４３を用
いて説明する。まずビット線プリチャージ信号FPCを"H"
にすることでN-MOSトランジスタQR3、QR4、QR5、QR7が
オンしビット線Bおよびセンスアンプの入力端子N1、N2
がVCCの電圧になる。次にビット線プリチャージ信号FPC
を"L"にしてワード線（本例ではW1）と転送信号SCを"H"
（VCC以上）にする。そうするとN-MOSトランジスタQR
1、QR6、QR8がオンするからN1のノードはHVCの電圧にま
で下がり、N2のノードは3/4VCCの電圧にまで下がる。こ
の電圧差をPチャネルセンスアンプ共通駆動線CSPを"
H"、Nチャネルセンスアンプ共通駆動線CSNを"L"にする
ことによりセンスアンプ(QR9〜QR12)を動作させ増幅す
る。このままではN-MOSトランジスタQR1を通して電流が
流れ続けるから転送信号SCを"L"にしてN-MOSトランジス
タQR6、QR8をオフする。こうして、N1はVSSの電圧にN2
はVCCの電圧になる。すなわち情報"0"が読み出される。
ここでもし、W1のかわりにW2を立ち上げればN2のノード
は3/4VCCの電圧と変わらないがN1のノードはメモリセル
に電流が流れないためVCCの電圧になり電位関係は先程
と逆転し今度はN1がVCCの電圧、N2がVSSの電圧になる。
すなわち情報"1"が読み出される。ここで、カラムアド
レスセレクト信号YSiを"H"にすれば入出力線IO、IOBを
介してグローバルビット線GBL、/GBLに信号が現れるこ
とになる。なおワード線を"L"にするタイミングは、SC
を"L"にした時点からプリチャージを開始するまでの間
ならどこでもよい。

【０１７９】以上のように本例によれば、RAMと同じメ
モリセルパターンをROMとして使用できるので、グロー
バルビット線の数とピッチをRAMモジュールのそれに簡
単に合わせることができる。なお、ここでは、例として
DRAMセルの絶縁膜を除去する方式について記載したが、
別の方法たとえばメモリセルの蓄積電極を除去するとい
った方法でもよい。また、グローバルビット線のピッチ
さえ他のバンクモジュールBANKと同じにできれば従来の
ROMセルを用いても良い。

【０１８０】ここでは、ROMとは、予め情報をチップ製
造工程で書き込んでしまうプログラム固定のマスクROM
でのことで、電源を切っても記憶情報が保持される不揮
発性メモリである。また、RAMとは、データを随時書き
換え、保持し、読み出すことができるメモリで、電源を
切ると記憶情報が保持できない揮発性メモリである。

【０１８１】以上ここまでは、RAMのメモリセルを図３
１に示されるDRAMセルとして説明してきたが、これはSR
AMセルを用いてもなんら差し支えない。また、この場合
ROMバンクモジュールのROMセルは、そのSRAMセルの一部
を変更して作ればよい。

【０１８２】上記においてROMの変わりに再書込みがで
きるメモリセルからなるモジュールを用いてもいいこと
はもちろんである。例えば強誘電体膜を用いたメモリセ
ルからなるモジュールを用いることができる。強誘電体
膜を用いたメモリセルは、RAMのように再書込みができ
るうえにROMのように電源を切った後も情報が保持され
るので全てのモジュールを強誘電体膜を用いたメモリセ
ルからなるモジュールとすることも可能である。

【０１８３】[シンクロナス構造ダイナミックRAMモジュ
ール]図４６には、メモリマクロMMACROを用いて構成さ
れたDRAMモジュールの一例が示される。前記したよう
に、メモリマクロMMACROのバンクモジュールBANKは２５
６本のワード線（Xアドレスが８本）を持つようにさ
れ、１ワード線に（ｎ×８×ｉ）対のビット線が交差さ
れ、Yデコーダで１／ｎ（Yアドレスが(log n/log 2）
本）に選択され、（８×ｉ）対のグローバルビット線に
データが入出力する構成とされる。一方、DRAMモジュー
ルM25の各バンク（BANK0−9）は、メモリマクロMMACRO
のバンクモジュールBANKのｎ＝１６、ｉ＝８の場合のも
のに対応する。すなわち、 DRAMモジュールM25の各バン
ク（BANKi,i=0−9）は、２５６Ｋビットの記憶容量を有
し、６４対のグローバルビット線にデータが入出力する
構成とされる。また、 DRAMモジュールM25は、１０個の
バンク（BANKi,i=0−9）で構成される。従って、DRAMモ
ジュールM25は４０９６ワード×６４ビット×１０バン
ク構成のシンクロナス構造ダイナミックDRAMモジュール
を構成する。なお、各バンク（BANKi,i=0−9）は完全に
独立に動作可能とされる。DRAMモジュールM25は、アド
レスノンマルチ構成で、ロー・カラム完全分離制御され
る。 DRAMモジュールM25のAMPはメモリマクロMMACROの
アンプモジュールAMPに対応する。

【０１８４】《入出力インタフェース》DRAMモジュール
M25は、ASICに使用されるモジュールである。図４６に
示されるように、他のASICのモジュールとのインターフ
ェース信号としては、クロック信号CLK、８本のロー（R
ow）アドレス信号AX[0:7]、４本のカラム（Column）ア
ドレス信号AY[0:3]、４本のロー・バンク（Row bank）
アドレス信号AR[0:3]、４本のカラム・バンク（Column
bank）アドレス信号AC[0:3]、ロー（Row）コマンド選
択信号CR、バンク（Bank）活性非活性信号BA、カラム
（column）コマンド選択信号CC、読み出し／書き込み制
御信号RW、６４本のデータ入出力信号DQ[0,0:7,7]、デ
ータバイト制御信号BE[0:7]、電源線VDD、接地線VSSが
ある。

【０１８５】クロック信号CLKはメモリマクロMMACROの
クロック信号CLKに対応する。他の信号の入力及び出力
の全てはこの信号に同期して行われる。

【０１８６】ロー・アドレス信号AX[0:7]はメモリマク
ロMMACROのアドレス信号AiのうちXアドレスに対応す
る。バンクBANK内のロー・アドレス（Xアドレス）が入
力される。カラム・アドレス信号AY[0:3]はメモリマク
ロMMACROのアドレス信号AiのうちYアドレスに対応す
る。バンクBANK内のカラム・アドレス（Yアドレス）が
入力される。

【０１８７】ロー・バンク・アドレス信号AR[0:3]はメ
モリマクロMMACROのロー系バンクアドレスRiに対応す
る。ロー・コマンドを受け付けるバンクBANKのアドレス
が入力される。メモリマクロMMACROのロー系バンクアド
レスRiはデコードされず、バンクモジュールBANKを直接
選択している構成である。しかし、ロー・バンク・アド
レス信号AR[0:3]はデコードされて、バンクBANKを選択
する構成とされる。４本のアドレスがあるので、最大１
６バンクまで選択することができる。カラム・バンク・
アドレス信号AC[0:3]はメモリマクロMMACROのカラム系
バンクアドレスCiに対応する。カラム・コマンドを受け
付けるバンクBANKのアドレスが入力される。メモリマク
ロMMACROのカラム系バンクアドレスCiはデコードされ
ず、バンクモジュールBANKを直接選択している構成であ
る。しかし、カラム・バンク・アドレス信号AC[0:3]は
デコードされて、バンクBANKを選択する構成とされる。
４本のアドレスがあるので、最大１６バンクまで選択す
ることができる。

【０１８８】ロー・コマンド選択信号CRはメモリマクロ
MMACROの制御信号CRに対応する。該当サイクルがロー・
コマンド入力であることを示す。

【０１８９】バンク活性非活性信号BAはメモリマクロMM
ACROの制御信号ACに対応する。該当バンクBANKを活性化
するか非活性化するかを指示する。

【０１９０】カラム・コマンド選択信号CCはメモリマク
ロMMACROの制御信号CCに対応する。該当サイクルがカラ
ム・コマンド入力であることを示す。

【０１９１】読み出し／書き込み制御信号RWはメモリマ
クロMMACROの制御信号RWに対応する。読み出しか書き込
みかを指示する。

【０１９２】データ入出力信号DQ[0,0:7,7]はメモリマ
クロMMACROの入出力用のI/O信号DQijに対応する。デー
タの入出力を行う。

【０１９３】データバイト制御信号BE[0:7] はメモリマ
クロMMACRO のバイト制御信号BEiに対応する。各バイト
に対して入出力のマスクを行う。読み出しの場合は、BE
=Lのとき出力はハイインピーダンスにされ、BE=Hのとき
出力はイネーブルにされる。書き込みの場合は、 BE=L
のとき該当するデータの書き込みは行われず、以前のデ
ータが保持される。BE=Hのとき該当するデータの書き込
みが行われる。

【０１９４】電源線VDDはメモリマクロMMACROの電源電
圧VCCに対応する。3.3Vが接続される。接地線VSSはメモ
リマクロMMACRO の電源電圧VSSに対応する。GND（0V）
が接続される。

【０１９５】なお、入出力信号の電圧レベルはいわゆる
CMOSインタフェースレベルである。

【０１９６】《コマンドオペレーション》図４７には、
DRAMモジュールM25に設定されるコマンドの真理値表が
示される。モ1モは入力信号が高レベル（VIH）であること
を示す。モ0モは入力信号が低レベル（VIL）であることを
示す。モXモは入力信号が高レベル（VIH）又は低レベル
（VIL）であることをを示す。モVモは入力信号が有効であ
ることを示す。

【０１９７】ロー・コマンド（Row command（com R））
系は、ロー・コマンド選択信号CR、バンク活性非活性信
号BA、ロー・アドレス信号AX[0:7]及びロー・バンク・
アドレス信号AR[0:3]の組合せでコマンドが設定され
る。ロー・コマンド選択信号CR、バンク活性非活性信号
BA、ロー・アドレス信号AX[0:7]及びロー・バンク・ア
ドレス信号AR[0:3]は、クロック信号CLKの立ち上がりエ
ッジでDRAMモジュールM25内にラッチされる。図４７の
“↑”はクロック信号CLKの立ち上がりエッジでDRAMモ
ジュールM25内にラッチされることを示している。

【０１９８】コマンドNOP （No operation）はCR=0で設
定される。コマンドNOPは実行コマンドではない。ただ
し、内部動作は継続される。

【０１９９】コマンドBA（Row address strobe and ban
k active）はCR=1、BA=1で設定される。コマンドBAはロ
ー・アドレス（AX0−AX7）及びロー・バンク・アドレ
ス（AR0−AR3）が指定され、ロー・バンク・アドレスで
指定されたバンクBANKが活性化（Active）状態になる。
コマンドBAは汎用DRAMチップにおいて、/CAS=Hで/RASの
立ち下がりに相当する。なお、コマンドBAはリフレッシ
ュにも使用される。

【０２００】コマンドBC（Precharge and bank close）
はCR=1、BA=0で設定される。コマンドBCによりロー・バ
ンク・アドレス（AR0−AR3）で指定されたバンクBANKが
プリチャージされ、その後バンク閉鎖状態にされる。

【０２０１】カラム・コマンド（Column command（com
C））系は、カラム・コマンド選択信号CC、データバイ
ト制御信号BE[0:7]、読み出し／書き込み制御信号RW、
カラム・アドレス信号AY[0:3]及びカラム・バンク・ア
ドレス信号AC[0:3]の組合せでコマンドが設定される。
カラム・コマンド選択信号CC、データバイト制御信号BE
[0:7]、読み出し／書き込み制御信号RW、カラム・アド
レス信号AY[0:3]及びカラム・バンク・アドレス信号AC
[0:3]は、クロック信号CLKの立ち上がりエッジでDRAMモ
ジュールM25内にラッチされる。

【０２０２】コマンドNOP （No operation）はCC=0で設
定される。コマンドNOPは実行コマンドではない。ただ
し、内部動作は継続される。

【０２０３】コマンドRD（Column address strobe and
read command）はCC=1、RW=1で設定される。コマンドRD
によりリード動作が始まる。リードアドレスはカラム・
アドレス（AY0−AY3）及びカラム・バンク・アドレス
（AC0−AC3）で指定される。コマンドRDは汎用DRAMチッ
プにおいて、/RAS=L、WE=Hでの/CASの立ち下がりに相当
する。リード終了後出力はハイインピーダンスにされ
る。

【０２０４】コマンドWT（Column address strobe and
write command）はCC=1、RW=0で設定される。コマンドW
Tによりライト動作が始まる。ライトアドレスはカラム
・アドレス（AY0−AY3）及びカラム・バンク・アドレス
（AC0−AC3）で指定される。

【０２０５】データバイト制御信号BE[0:7] は入出力デ
ータのマスク操作をバイト単位で行うようにされる。リ
ード時は、BE=メ1モとすると、出力がローインピーダンス
にされ、データの出力が可能になる。 BE=メ0モとする
と、出力がハイインピーダンスにされ、データの出力が
行われない。ライト時は、BE=メ1モとすることにより、デ
ータの書き込みが行われる。 BE=メ0モとすると、データ
の書き込みが行われず以前のデータが保持される。

【０２０６】図４８には、各種の状態から次に各コマン
ドを実行した場合の動作を表わす機能真理値表が示され
る。バンクBANK#iがバンク活性（Bank active）の状態
でバンクBANK#iに対してコマンドBAが実行されると、プ
リチャージ（Precharge）と新しいロー・アドレスAXに
対するセンス（Sense）が行われた後、バンクBANK#iは
バンク活性状態（Bank active status）にされる。な
お、バンク活性状態とは、カラム・コマンド（com C）
が入力可能な状態をいう。バンクBANK#j（jはiと異な
る）がバンク活性の状態でバンクBANK#iに対してコマン
ドBAが実行されると、バンクBANK#jの状態は継続される
（No operation）。

【０２０７】バンクBANK#iがバンク閉鎖（Bank close）
の状態でバンクBANK#iに対してコマンドBAが実行される
と、新しいRowアドレスAXに対するセンス（Sense）が行
われた後、バンクBANK#iはバンク活性状態（Bank activ
e status）にされる。バンクBANK#j（jはiと異なる）が
バンク閉鎖の状態でバンクBANK#iに対してコマンドBAが
実行されると、バンクBANK#jの状態は継続される（No o
peration）。

【０２０８】バンクBANK#iがバンク活性又はバンク閉鎖
の状態でバンクBANK#iに対してコマンドBCが実行される
と、プリチャージ（Precharge）が行われた後、バンクB
ANK#iはバンク閉鎖状態（Bank close status）にされ
る。バンクBANK#j（jはiと異なる）がバンク活性又はバ
ンク閉鎖の状態でバンクBANK#iに対してコマンドBCが実
行されると、バンクBANK#jの状態は継続される（No ope
ration）。

【０２０９】バンクBANK#iがバンク活性及びバンク閉鎖
以外（not Bank active or not Bank close）の状態で
は、バンクBANK#iに対してコマンドBA又はコマンドBCの
実行は禁止される。バンクBANK#j（jはiと異なる）がバ
ンク活性及びバンク閉鎖以外の状態でバンクBANK#iに対
してコマンドBA又はコマンドBCが実行されると、バンク
BANK#jの状態は継続される（No operation）。

【０２１０】バンクBANK#iがバンク活性の状態でバンク
BANK#iに対してコマンドRDが実行されると、バンクBANK
#iから読み出し（Read）が行われる。バンクBANK#iが非
バンク活性の状態ではバンクBANK#iに対してコマンドRD
の実行は禁止される。バンクBANK#j（jはiと異なる）が
いかなる状態でバンクBANK#iに対してコマンドRDが実行
されても、バンクBANK#jの状態は継続される（No opera
tion）。

【０２１１】バンクBANK#iがバンク活性の状態でバンク
BANK#iに対してコマンドWTが実行されると、バンクBank
#iへの書き込み（Write）が行われる。バンクBANK#iが
バンク活性以外の状態ではバンクBANK#iに対してコマン
ドWTの実行は禁止される。バンクBANK#j（jはiと異な
る）がいかなる状態でバンクBANK#iに対してコマンドWT
が実行されても、バンクBANK#jの状態は継続される（No
operation）。

【０２１２】図４９には、コマンド入力に対するバンク
の状態遷移図が示される。バンクの状態には、スタンバ
イ（Stand by）状態S0、プリチャージ（Precharge）状
態S1P、センス（Sense）状態S1S、バンク活性（Bank ac
tive）状態S2、出力無しリード（Read without outpu
t）状態S2RP、リード（Read）状態S2R、パイプライン出
力（Pipeline output only）状態S1RS、パイプライン出
力（Pipeline output only）状態S2RS及びライト（Writ
e）状態S2Wがある。コマンドBA、BC、RD、WT、NOPの入
力によってバンクの状態が遷移される。図４９におい
て、コマンド名が記入されていない矢印は所定の時間経
過後（time out）にバンクの状態が遷移される。

【０２１３】《リード／ライト動作》（１）バンク活性リード又はライト動作前にコマンドBAにより該当バンク
BANK及びロー・アドレスの活性化を行う。ロー・バンク
・アドレス（AR0−AR3）により活性バンクBANKが指定さ
れ、ロー・アドレス（AX0−AX7）でワード線が活性化さ
れる。

【０２１４】RASダウンモード（コマンドBAが入る前の
状態がバンク活性）の場合、コマンドBAからコマンドRD
又はコマンドWTの間はLAの間隔が必要である。図４９に
示されるように、バンク活性状態S2からプリチャージ状
態S1P及びセンス状態S1Sを経由してバンク活性状態S2に
される。

【０２１５】高速アクセスモード（コマンドBAが入る前
の状態がバンク閉鎖）の場合、コマンドBAからコマンド
RD又はコマンドWTの間はLA2の間隔が必要である。図４
９に示されるように、スタンバイ状態S0からセンス状態
S1Sを経由してバンク活性状態S2にされる。

【０２１６】（２）リード動作図５０には、 RASダウンモードのページ・リード動作の
タイミング図が示される。コマンドBA（Bank active（w
ith Precharge））が入力され、間隔LA後のコマンドRD
の入力によりリード動作が開始される。図５０では、コ
マンドRDが連続して入力されて、データが連続して読み
出される例が示される。図５０では、LAは５クロックサ
イクルの例が示されているが、最小レイテンシについて
は後述される。アドレスは、カラム・バンク・アドレス
（AC0−AC3）の状態により活性バンクが指定され、カラ
ム・アドレス（AY0−AY3）によりカラム選択信号が指定
される。図５０には、カラム・アドレス（AY0−AY3）の
#1、#2に対応するデータの1、2が読み出される様子が示
される。データを出力した後は、データ入出力DQはハイ
インピーダンスにされる。図５０に示されるリード動作
の状態は、図４９に示されるように、バンク活性状態S2
からプリチャージ状態S1P及びセンス状態S1Sを経由して
バンク活性状態S2にされる。コマンドRDの入力後、出力
無しリード状態S2RP及びリード状態S2Rを経由してパイ
プライン出力状態S2RSにされる。コマンドBA入力後、プ
リチャージ状態S1Pにされる。

【０２１７】図５１には、高速アクセスモードのリー
ド動作のタイミング図が示される。コマンドBA（Bank a
ctive）が入力され、間隔LA2後のコマンドRDの入力によ
りリード動作が開始される。図５１では、LA2は３クロ
ックサイクルの例が示されているが、最小レイテンシに
ついては後述される。アドレスは、カラム・バンク・ア
ドレス（AC0−AC3）の状態により活性バンクが指定さ
れ、カラム・アドレス（AY0−AY3）によりカラム選択信
号が指定される。図５１には、カラム・アドレス（AY0
−AY3）の#1、#2に対応するデータの1、2が読み出され
る様子が示される。データを出力した後は、データ入出
力DQはハイインピーダンスにされる。図５１に示される
リード動作の状態は、図４９に示されるように、スタン
バイ状態S0からセンス状態S1Sを経由してバンク活性状
態S2にされる。コマンドRDの入力後、出力無しリード状
態S2RP及びリード状態S2Rを経由してパイプライン出力
状態S2RSにされる。コマンドBCの入力後、プリチャージ
状態S1Pを経由してスタンバイ状態S0にされる。間隔LP
後、コマンドBAを入力すると、センス状態S1Sにされ
る。

【０２１８】（３）ライト動作図５２には、 RASダウンモードのページ・ライト動作の
タイミング図が示される。コマンドBA（Bank active（w
ith Precharge））が入力され、間隔LA後のコマンドWT
の入力によりライト動作が開始される。図５２では、LA
は５クロックサイクルの例が示されているが、最小レイ
テンシについては後述される。アドレスは、カラム・バ
ンク・アドレス（AC0−AC3）の状態により活性バンクが
指定され、カラム・アドレス（AY0−AY3）によりカラム
選択信号が指定される。図５２には、カラム・アドレス
（AY0−AY3）の#1、#2に対応するデータの1、2が読み出
される様子が示される。データ入出のレイテンシは１サ
イクルである。図５２に示されるライト動作の状態は、
図４９に示されるように、バンク活性状態S2からプリチ
ャージ状態S1P及びセンス状態S1Sを経由してバンク活性
状態S2にされる。コマンドWTの入力後、ライト状態S2W
にされる。コマンドNOPの入力後、バンク活性状態S2に
される。

【０２１９】図５３には、高速アクセスモードのペー
ジ・ライト動作のタイミング図が示される。コマンドBA
（Bank active）が入力され、間隔LA2後のコマンドWTの
入力によりライト動作が開始される。図５３では、LA2
は３クロックサイクルの例が示されているが、最小レイ
テンシについては後述される。アドレスは、カラム・バ
ンクアドレス（AC0−AC3）の状態により活性バンクが指
定され、カラム・アドレス（AY0−AY3）によりカラム選
択信号が指定される。図５３には、カラム・アドレス
（AY0−AY3）の#1、#2に対応するデータの1、2が読み出
される様子が示される。データ入力のレイテンシは１サ
イクルである。図５３に示されるライト動作の状態は、
図４９に示されるように、スタンバイ状態S0からセンス
状態S1Sを経由してバンク活性状態S2にされる。コマン
ドWTの入力後、ライト状態S2Wにされる。コマンドNOPの
入力後、バンク活性状態にされる。コマンドBCの入力
後、プリチャージ状態S1Pを経由してスタンバイ状態S0
にされる。間隔LP後、コマンドBAを入力すると、センス
状態S1Sにされる。

【０２２０】《コマンドレイテンシ》（１）コマンドRD・コマンドRDレイテンシ（LRR）同一バンク、同一ロー・アドレスの場合、図５４に示さ
れるように、コマンドRDが連続実行されると毎サイクル
読み出しが可能とされる。すなわち、コマンドRDとコマ
ンドRDとの間の最小間隔LRRは１サイクルとされる。図
４９に示されるバンク活性状態S2から出力無しリード状
態S2RPを経由してリード状態S2Rに遷移されるためであ
る。しかし、同一バンク、異なるロー・アドレスに対し
連続してコマンドRDが実行されることはできない。後の
コマンドRDが入力される前に、新たなコマンドBAが実行
され、或いはコマンドBCとコマンドBAとが実行され、改
めてコマンドRDが実行される必要がある。

【０２２１】他バンクのアドレスをアクセスする場合、
図５５に示されるように、複数のバンクがバンク活性状
態であれば、バンク活性のバンクに対しコマンドRDを毎
サイクル連続実行が可能とされる。

【０２２２】（２）コマンドWT・コマンドWTレイテンシ
（LWW）同一バンク、同一ロー・アドレスの場合、図５６に示さ
れるように、コマンドWTが連続実行されると毎サイクル
書き込みが可能とされる。すなわち、コマンドWTとコマ
ンドWTとの間の最小間隔LWWは１サイクルとされる。図
４９に示されるバンク活性状態S2からライト状態S2Wに
遷移されるためである。しかし、同一バンク、異なるロ
ー・アドレスに対し連続してコマンドWTが実行されるこ
とはできない。後のコマンドWTが入力される前に、新た
なコマンドBAが実行され、改めてコマンドWTが実行され
る必要がある。

【０２２３】他バンクのアドレスをアクセスする場合、
図５７に示されるように、複数のバンクがバンク活性状
態であれば、バンク活性のバンクに対しコマンドWTを毎
サイクル連連続実行が可能とされる。

【０２２４】（３）コマンドRD・コマンドWTレイテンシ
（LRW）図５８に示されるように、コマンドRDの後、同一バンク
の同一ロー・アドレスに対し連続してコマンドWTが連続
実行されると、コマンドRDとコマンドWTとの間に最小１
サイクルのコマンドNOPを入れる必要がある。すなわ
ち、コマンドRDとコマンドWTとの間の最小間隔LRWは２
サイクルとされる。図４９に示される出力無しリード状
態S2RP又はリード状態S2Rにあるため、コマンドNOPが実
行され、パイプライン出力状態S2RSに遷移される必要が
あるためである。また、コマンドRDの後、同一バンクの
異なるロー・アドレスに対し連続してコマンドWTが実行
されることはできない。コマンドWTが入力される前に、
新たなコマンドBAが実行され、改めてコマンドWTが実行
される必要がある。なお、図５８に示されるQはデータ
出力を、Dはデータ入力を表している。

【０２２５】他バンクのアドレスをアクセスする場合、
複数のバンクがバンク活性状態であれば、バンク活性の
バンクに対しコマンドRDの後、連続してコマンドWTが実
行可能にされるが、コマンドRDとコマンドWTとの間に最
小１サイクルのコマンドNOPを入れる必要がある。

【０２２６】（４）コマンドWT ・コマンドRDレイテン
シ（LWR）図５９に示されるように、コマンドWTの後、同一バンク
の同一ロー・アドレスに対し連続してコマンドRDが連続
実行されると毎サイクル連続動作が可能とされる。すな
わち、コマンドWTとコマンドRDとの間の最小間隔LWRは
１サイクルとされる。図４９に示されるライト状態S2W
にあるため、直ちにコマンドRDが実行可能にされるため
である。しかし、コマンドWTの後、同一バンクの異なる
ロー・アドレスに対し連続してコマンドRDが実行される
ことはできない。コマンドRDが入力される前に、新たな
コマンドBAが実行され、改めてコマンドRDが実行される
必要がある。なお、図５９に示されるQはデータ出力
を、Dはデータ入力を表している。

【０２２７】他バンクのアドレスをアクセスする場合、
複数のバンクがバンク活性状態であれば、バンク活性の
バンクに対しコマンドWTの後、連続してコマンドRDが実
行可能にされる。コマンドWTとコマンドRDは毎サイクル
連続実行可能とされる。

【０２２８】（５）コマンドRD・コマンドBA/コマンドB
Cレイテンシ（LR）図６０に示されるように、コマンドRDの後、同バンクに
対してコマンドBA又はコマンドBCが連続して実行される
ことが可能とされる。すなわち、コマンドRDとコマンド
BA又はコマンドBCとの間の最小間隔LRは１サイクルとさ
れる。図４９に示される出力無しリード状態S2RP又はリ
ード状態S2Rにあるため、直ちにコマンドBA又はコマン
ドBCが実行可能とされるためである。

【０２２９】（６）コマンドWT・コマンドBA/コマンドB
Cレイテンシ（LR）図６１に示されるように、コマンドWTの後、同バンクに
対してコマンドBA又はコマンドBCが連続して実行される
ことが可能とされる。すなわち、コマンドWTとコマンド
BA又はコマンドBCとの間の最小間隔LRは１サイクルとさ
れる。図４９に示されるライト状態S2Wにあるためであ
る。

【０２３０】（７）コマンドBA・コマンドBAレイテンシ
（LC）図６２及び図６３に示されるように、 RASダウンモード
及び高速アクセスモードの何れにおいても、同バンクに
対する２つのコマンドBAの間隔は、LCを満足するように
される必要がある。図６２では、LCは8クロックサイク
ルの例が示されているが、最小レイテンシについては後
述される。異なるバンク間の場合、２つのコマンドBA
は、毎サイクル連続実行可能とされる。

【０２３１】（８）コマンドBC・コマンドBAレイテンシ
（LP）図５１及び図５３に示されるように、コマンドBCの後、
同バンクに対してコマンドBAが実行されるためには、間
隔LPを満足するようにされる必要がある。最小レイテン
シについては後述される。

【０２３２】《データバイト制御》データバイト制御信
号BEiにより入出力データのマスク操作が行われる。リ
ード時、データバイト制御信号BEiにより出力バッファ
の制御が可能とされる。BEi=1の場合、出力バッファの
出力はローインピーダンスにされ、データの出力が可能
とされる。BEi=0の場合、出力バッファの出力はハイイ
ンピーダンスにされ、データの出力が禁止される。図６
４に示されるように、リード時のデータバイト制御信号
BEiのレイテンシは２とされる。図６４には、#4のアド
レスに対応するデータはBEi=0とされるため、データ入
出力DQには出力されない例が示されている。

【０２３３】ライト時、データバイト制御信号BEiによ
り入力データのマスクが可能とされる。BEi=1の場合、
入力データの書き込みが可能とされる。BEi=0の場合、
該当データの書き込みが行われず、以前のデータが保持
される。図６５に示されるように、ライト時のデータバ
イト制御信号BEiのレイテンシは１とされる。図６５に
は、#4のアドレスに対応するデータはBEi=0とされるた
め、データ入出力DQ上のデータが書き込まれない例が示
されている。

【０２３４】《リフレッシュ》DRAMモジュールM25のリ
フレッシュは、ロー活性リフレッシュ方式で行われるよ
うに構成されている。すなわち、コマンドBAを用いて各
バンクの各ワード線を選択することによって、リフレッ
シュが行われる。通常動作時のリフレッシュサイクルは
2560サイクル/16msである（全Rowアドレスのリフレッシ
ュには2560回必要とされる）。データ保持時のリフレッ
シュサイクルは2560サイクル/64msに延ばすことが可能
とされる。

【０２３５】《電気的特性》図６６には、DRAMモジュー
ルM25のAC特性が示される。システムクロックサイクルt
Cの最小値は１５ｎｓ、すなわち最大動作クロック周波
数は６６ＭＨｚである。図６６の注）に示されるtTは各
信号の立ち上がり及び立ち下がり時間を表している。

【０２３６】図６７には、 DRAMモジュールM25の動作周
波数最小レイテンシが示される。システムクロックサイ
クルtCが最小の１５ｎｓのとき、LA=4、LA2=2、LP=2、L
C=6となる。このように、最小レイテンシがシステムク
ロックサイクルtCに依存するのは、内部回路が完全にシ
ステムクロックCLKに同期して動作していないからであ
る。

【０２３７】以上本発明を実施例に基づいて説明してき
た。本実施例による効果の概要は以下の通りである。

【０２３８】（１）複数のI/O線を持つメモリコア、転
送回路用モジュール、ならびに論理ライブラリがデータ
ベースに記憶されたいるため短期間に設計ができる。

【０２３９】（２）また、本実施例の転送回路では、メ
モリコアと演算器等の論理回路間で転送されるデータは
一段のスイッチを通過して転送されるために高速なデー
タ転送が実現できる。

【０２４０】（３）さらに、一段または少数の段数のス
イッチ群が一つの転送パターンに対応するので転送パタ
ーンが少ない場合には段数の少なくてよく占有面積を小
さくできる。

【０２４１】（４）メモリマクロ（メモリコア）をアン
プモジュール、バンクモジュール、電源モジュール等の
機能モジュールの組み合わせで構成する。バンクモジュ
ール内に独立して動作するロウ系回路とビット線方向に
伸びる多数のI/O線を配置する。そのI/O線が各モジュー
ルを隣接して配置するだけで接続される構成とする。こ
れにより、I/O線数を一定にしたままバンクモジュール
数を増減できるので、データ転送速度の高速性を維持し
たまま、小容量から大容量まで自由に容量を可変でき
る。また、バンクモジュールは電源モジュール、アンプ
モジュールを共用できるのでメモリマクロ全体のオーバ
ーヘッドが少ない。

【０２４２】（５）アンプモジュール内でI/O線をバイ
ト単位で活性化、非活性化できるような回路を設ける。
これにより、メモリマクロ外部へ出るI/O線数をバイト
単位で増減できる。

【０２４３】（６）複数のバンクを有するメモリにおい
て、各バンクの指定アドレスを複数設ける。これによっ
て、１つのバンクの活性化コマンドと他のバンクの読み
出し又は書き込みコマンドとが同一サイクルで入力可能
になり、異なるバンクにまたがる読み出し又は書き込み
が１サイクルごとに連続して行うことができる。

【０２４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることはいうまでもない。例えば、
メモリコアMRのI/O線MIOiのピッチと論理回路のI/O線LI
Oiのピッチとが合わされる場合、メモリコアMRと転送回
路TGとは一体にすることができる。従ってメモリコアMR
と転送回路TGとを合わせたものをメモリコア又はメモリ
マクロと称してもよい。

【０２４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０２４６】複数のI/O線を持つメモリコア、転送回路
用モジュール、ならびに論理ライブラリがデータベース
に記憶されたいるため、メモリと論理回路を集積した半
導体を短期間に設計できる。さらに面積の小さい転送回
路によりリアルタイムで転送パターンを変えながら複数
のI/O線をもつメモリコアと論理回路の間で高速なデー
タ転送を実現できる。

【０２４７】メモリマクロ（メモリコア）をアンプモジ
ュール、バンクモジュール、電源モジュール等の機能モ
ジュールの組み合わせで構成する。バンクモジュール内
に独立して動作するロウ系回路とビット線方向に伸びる
多数のI/O線を配置する。そのI/O線が各モジュールを隣
接して配置するだけで接続される構成する。メモリマク
ロについてはI/O線数を一定にしたままバンクモジュー
ル数を増減できるので、データ転送速度の高速性を維持
したまま、小容量から大容量まで自由に容量を可変でき
る。

【図面の簡単な説明】

【図１】本発明に係る多重I/Oメモリコア内蔵システムL
SIの設計方法の概念。

【図２】本発明に係る多重I/Oメモリコア内蔵LSIの例。

【図３】図２の転送回路の転送パターン。

【図４】図３の転送パターンを実現する転送回路の第１
の具体例。

【図５】転送回路のバッファ回路TGBUFiの具体例。

【図６】図３の転送パターンを実現する転送回路の第２
の具体例。

【図７】図６の転送回路の制御信号の設定法。

【図８】図３の転送パターンを実現する転送回路の第３
の具体例。

【図９】図８の転送回路の並列スイッチ部の回路構成と
レイアウト例。

【図１０】メモリ読み出し書き込み制御信号による低消
費電力化を行う例。

【図１１】図１０の転送回路の制御信号の設定法。

【図１２】図３と同一であるデータの転送パターン。

【図１３】バッファ制御信号の転送パターン。

【図１４】制御信号転送回路の例。

【図１５】図１４の制御信号転送回路の制御信号設定
法。

【図１６】データの転送単位より細かく設定可能なイネ
ーブル信号の例。

【図１７】図１６の構成の転送回路で可能となる転送パ
ターンの例。

【図１８】３次元コンピュータグラフィックスへの応用
例。

【図１９】I/O線のアドレスをバイト毎に変更した例。

【図２０】レイアウト層の関係を示す半導体チップの断
面図。

【図２１】スイッチ群SWGのレイアウトの例。

【図２２】図２１のスイッチ群の第１配線層M1までのレ
イアウト。

【図２３】図２１のスイッチ群の第１配線層M1から第３
配線層M3までのレイアウト。

【図２４】図２１のスイッチ群のレイアウトに対応する
等価回路。

【図２５】図８の転送回路のレイアウト例。

【図２６】図８の転送回路のレイアウトにおける追加層
のレイアウト。

【図２７】スイッチを並列に接続して段数を削減した
例。

【図２８】転送回路と読出し書込み回路の位置関係を変
えた実施例。

【図２９】メモリマクロの構成と画像処理LSIへの適用
例。

【図３０】メモリマクロの外部信号と動作モードの関
係。

【図３１】メモリマクロのセンスアンプとプリチャージ
回路の例。

【図３２】メモリマクロのバンク制御回路の動作タイミ
ング。

【図３３】メモリマクロのバイト制御回路の一例。

【図３４】バイト制御回路の書き込み、読み出しタイミ
ング。

【図３５】メモリマクロの主制御回路の一例図。

【図３６】メモリマクロの読み出し書き込み制御回路の
一例。

【図３７】メモリマクロのバンクモジュールの第２の
例。

【図３８】メモリマクロのバンク制御回路の一例。

【図３９】メモリマクロのメモリ・論理混載LSIへの第
２の適用例。

【図４０】メモリマクロのメモリ・論理混載LSIへの第
３の適用例。

【図４１】メモリマクロの第２の構成例。

【図４２】メモリマクロのROM-BANKモジュールの構成
例。

【図４３】ROM-BANKモジュールの動作波形。

【図４４】メモリマクロのバンクアドレスの配線レイア
ウト例。

【図４５】メモリマクロの異なるバンクモジュールをの
データを連続して読み出す場合のタイミング。

【図４６】メモリマクロを用いて構成されたDRAMモジュ
ール。

【図４７】DRAMモジュールに設定されるコマンド真理値
表。

【図４８】DRAMモジュールの機能真理値表。

【図４９】DRAMモジュールの状態遷移図。

【図５０】DRAMモジュールのRASダウンモードのリード
動作タイミング図。

【図５１】DRAMモジュールの高速アクセスモードのリー
ド動作タイミング図。

【図５２】DRAMモジュールのRASダウンモードのライト
動作タイミング図。

【図５３】DRAMモジュールの高速アクセスモードのライ
ト動作タイミング図。

【図５４】DRAMモジュールの同一バンク・同一Rowアド
レスの場合のコマンドRD−コマンドRD間のインタバール
を示す図。

【図５５】DRAMモジュールの異なるバンクの場合のコマ
ンドRD−コマンドRD間のインタバールを示す図。

【図５６】DRAMモジュールの同一バンク・同一Rowアド
レスの場合のコマンドWT−コマンドWT間のインタバール
を示す図。

【図５７】DRAMモジュールの異なるバンクの場合のコマ
ンドWT−コマンドWT間のインタバールを示す図。

【図５８】DRAMモジュールの同一バンク・同一Rowアド
レスの場合のコマンドRD−コマンドWT間のインタバール
を示す図。

【図５９】DRAMモジュールの同一バンク・同一Rowアド
レスの場合のコマンドWT−コマンドRD間のインタバール
を示す図。

【図６０】DRAMモジュールの同一バンクの場合のコマン
ドＲＤ−コマンドBA/BC間のインタバールを示す図。

【図６１】DRAMモジュールの同一バンクの場合のコマン
ドWT−コマンドBA/BC間のインタバールを示す図。

【図６２】DRAMモジュールのRASダウンモードの同一バ
ンクの場合のコマンドBA−コマンドBA間のインタバール
を示す図。

【図６３】DRAMモジュールの高速アクセスモードの同一
バンクの場合のコマンドBA−コマンドBA間のインタバー
ルを示す図。

【図６４】DRAMモジュールのリード時のバイト制御信号
のレイテンシを示す図。

【図６５】DRAMモジュールのライト時のバイト制御信号
のレイテンシを示す図。

【図６６】DRAMモジュールのAC特性を示す図。

【図６７】DRAMモジュールの動作周波数最小レイテンシ
を示す図。

【符号の説明】

MR メモリコア MC メモリセル DL データ線 WL ワード線 PER 周辺回路 RWC 読み出し書き込み回路 LC 論理回路 TG 転送回路 SWG スイッチ群 TGBUFi バッファ群 MIOi、TGCi、LIOi 制御信号 DB コア回路、論理ライブラリのデータベース用記憶装
置 LL 論理ライブラリ WS 設計用ワークステーション LSI-A、LSI-B 半導体チップ MMACRO…メモリマクロ LOGIC…論理回路ブロック AMP…アンプモジュール BANK…バンクモジュール PS…電源モジュール MAINCNT…主制御回路ブロック BYTCNT…バイトコントロールブロック BNKCNT-1…下部バンクコントロールブロック BNKCNT-2…上部バンクコントロールブロック MCA…メモリセルアレー SUBARY…サブメモリセルアレー（バンクモジュール内I/
O線の分割単位） SA…センスアンプ PC…プリチャージ回路 MC1、MC2…メモリセル WD…ワードドライバ XD…Ｘデコーダ YD…Ｙデコーダ DWL…ダミーワード線 ONESHOT…ワンショットパルス発生回路 RS-1、RS-2…セット／リセットフリップフロップ D-FF…遅延フリップフロップ（Ｄフリップフロップ） XLT…Ｘアドレスラッチ回路 YLT…Ｙアドレスラッチ回路 XPC…プリチャージ信号発生回路 VCHG…VCH発生回路 VBBG…アレイ内基板電圧発生回路 HVCG…ビット線プリチャージ電圧発生回路 D1、D2、D3、D5、D15…遅延回路 Qi、QAi、QRi…ＭＯＳトランジスタ VCC…電源電圧 VCH…ワード線電圧 VSS…電源電圧（グランド電位） VBB…電源電圧 HVC…電源電圧の半分の電圧 B、/B…ビット線 GBLij、/GBLij…グローバルビット線 I/O…サブメモリセルアレイブロック内の入出力線 YSi…カラムアドレスセレクト信号 FPC…ビット線プリチャージ信号 FSA…Ｎチャネルセンスアンプ起動信号 FSAB…Ｎチャネルセンスアンプ起動信号 W、W1、W2…ワード線 CSP…Ｐチャネルセンスアンプ共通駆動線 CSN…Ｎチャネルセンスアンプ共通駆動線 DQ-ij…メモリマクロのデータ入出力線 BEi…バイト制御信号 CLK…クロック信号 DCA…バンク活性化フラグ DCS…バンク閉鎖フラグ YP…カラムアドレスイネーブル信号 AXij…ローアドレス信号（Ｘアドレス信号）ＡＹｉ…カ
ラムアドレス信号（Ｙアドレス信号） Ri…ロー系バンクアドレス Ci…カラム系バンクアドレス RST…パワーオン時リセット信号。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 27/108 (72)発明者田中均東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者柳沢一正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者藤田良茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者鮎川一重東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開平５−243483（ＪＰ，Ａ) 特開平５−175446（ＪＰ，Ａ) 特開平４−255075（ＪＰ，Ａ) 特開平４−205261（ＪＰ，Ａ) 特開平３−14272（ＪＰ，Ａ) 特開平７−114792（ＪＰ，Ａ) 特表平７−507176（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G11C 11/401 H01L 21/82 H01L 21/8242 H01L 27/04 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】第１方向に延在する複数のグローバルビッ
ト線と、前記第１方向に延在する複数のビット線と、前
記複数のビット線と交差するように設けられた複数のワ
ード線と、前記複数のビット線及び前記複数のワード線
の交点に設けられた複数のＤＲＡＭメモリセルと、前記
複数のビット線に接続される複数のセンスアンプと、前
記第1方向に延在する複数の電源線とを有するメモリバ
ンクモジュールと、前記複数のグローバルビット線の夫
々のピッチに応じて設けられた複数のアンプを有するア
ンプモジュールと、電源モジュールと、論理ライブラリ
とを含む設計用データをデータベース用記憶装置に記憶
させるための準備工程と、所定数の前記メモリバンクモジュールを前記第1方向に
一列に配置したバンクモジュール列と、前記アンプモジ
ュールと、前記電源モジュールとを前記第1方向に一列
に配置して第1メモリマクロを設計するための工程とを
有し、前記アンプモジュールは前記バンクモジュール列の一端
に配置され、前記電源モジュールは、前記バンクモジュ
ール列の他の一端に配置されることを特徴とする半導体
集積回路装置の設計方法。
【請求項２】請求項１において、前記一端は、前記他の一端の反対側であることを特徴と
する半導体集積回路装置の設計方法。
【請求項３】請求項１又は２において、前記アンプモジュールは、主制御回路を更に含み、前記メモリバンクモジュールは、前記複数のワード線に
接続されるロウデコーダと、前記グローバルビット線に
接続されるカラムスイッチのコントロールノードに接続
されるカラムデコーダとを有する制御回路を更に含むこ
とを特徴とする半導体集積回路装置の設計方法。
【請求項４】請求項３において、前記複数のＤＲＡＭメモリセルは、一つのトランジスタ
と一つのキャパシタとを有することを特徴とする半導体
集積回路装置の設計方法。
【請求項５】請求項１から３の何れか一つにおいて、所定数の前記メモリバンクモジュールと、前記アンプモ
ジュールと、前記電源モジュールとを前記第1方向に一
列に配置して第２メモリマクロを設計する工程を更に有
し、前記第2メモリマクロのアンプモジュールは前記第2メモ
リマクロのバンクモジュール列の一端に配置され、前記
第2メモリマクロの電源モジュールは、前記第2メモリマ
クロのバンクモジュール列の他の一端に配置されること
を特徴とする半導体集積回路装置の設計方法。
【請求項６】請求項１から５の何れか一つにおいて、前記論理ライブラリを用いて論理回路を設計する工程
と、前記アンプモジュールと前記論理回路との間を接続
するための接続パターンを作成する工程とを更に有する
ことを特徴とする半導体集積回路装置の設計方法。
【請求項７】請求項１から６の何れか一つにおいて、前記設計データは、前記設計データに含まれるモジュー
ルの夫々のレイアウトパターンのデータを更に含むこと
を特徴とする半導体集積回路装置の設計方法。
【請求項８】請求項１から７の何れか一つにおいて、前記設計データは、複数のスイッチを有するスイッチ群
モジュールを更に有することを特徴とする半導体集積回
路装置の設計方法。
【請求項９】請求項８において、前記第１方向に一列に前記スイッチ群モジュールを配置
することにより転送回路を設計する工程を更に有するこ
とを特徴とする半導体集積回路装置の設計方法。
【請求項１０】請求項８又は９において、前記複数のスイッチ群モジュールは、前記第１方向に延
びた複数の信号線を更に有し、前記複数の信号線は、対応する前記複数のスイッチの一
つと対応する前記複数のアンプの一つとの間に設けられ
ることを特徴とする半導体集積回路装置の設計方法。
【請求項１１】請求項９又は１０において、前記設計データは、バッファ群モジュールを更に有する
ことを特徴とする半導体集積回路装置の設計方法。
【請求項１２】請求項１１において、前記転送回路を設計する工程は、前記スイッチ群モジュ
ールに隣接して所定数のバッファ群モジュールを配置す
る工程を更に有することを特徴とする半導体集積回路装
置の設計方法。
【請求項１３】請求項１から１２の何れか一つにおい
て、前記第１メモリマクロを配置する工程により、前記複数
のビット線は前記メモリバンクモジュール上で対応する
前記複数のアンプの一つに接続され、前記複数の電源線
の夫々は、前記メモリバンクモジュール上で前記電源モ
ジュールに接続されることを特徴とする半導体集積回路
装置の設計方法。
【請求項１４】第１方向に延在する複数のグローバルビ
ット線と、前記第１方向に延在する複数のビット線と、
前記複数のビット線と交差するように設けられた複数の
ワード線と、前記複数のビット線及び前記複数のワード
線の交点に設けられた複数のＤＲＡＭメモリセルと、前
記複数のビット線に接続される複数のセンスアンプとを
有するメモリバンクモジュールと、前記複数のグローバ
ルビット線の夫々のピッチに応じて設けられた複数のア
ンプを有するアンプモジュールと、論理ライブラリとを
含む設計用データをデータベース用記憶装置に記憶させ
るための準備工程と、所定数の前記メモリバンクモジュールと、前記アンプモ
ジュールとを前記第1方向に一列に配置して第1メモリマ
クロを設計するための工程とを有し、前記アンプモジュールは前記バンクモジュール列の一端
に配置されることを特徴とする半導体集積回路装置の設
計方法。
【請求項１５】請求項１４において、前記第１メモリマクロを設計するための工程において、
前記複数のグローバルビット線は、前記メモリバンクモ
ジュール上で前記複数のアンプに接続されることを特徴
とする半導体集積回路装置の設計方法。
【請求項１６】請求項１４又は１５において、前記設計データは、主制御回路モジュールを更に含み、前記メモリバンクモジュールは、前記複数のワード線に
接続されるローデコーダと、前記グローバルビット線を
前記複数のビット線に接続するための複数のＹスイッチ
の制御ノードに接続されるカラムデコーダとを有する制
御回路を更に含むことを特徴とする半導体集積回路装置
の設計方法。
【請求項１７】請求項１６において、前記メモリバンクモジュールは、前記カラムデコーダと
前記複数のYスイッチの制御ノードを接続するための複
数のカラム信号線を更に有し、前記複数のワード線と前記複数のカラム信号線は前記第
1方向と交差する第2方向に延在することを特徴とする半
導体集積回路装置の設計方法。
【請求項１８】請求項１６において、前記メモリバンクモジュールは、前記第2方向に長辺を
有する四角形を形成するとともに、四角形を形成する第
１領域と、四角形を形成する第２領域とを含み、前記第１領域は、前記複数のビット線と、前記複数のワ
ード線と、前記複数のＤＲＡＭメモリセルを含み、前記第２領域は、前記ローデコーダと前記カラムデコー
ダを含むことを特徴とする半導体集積回路装置の設計方
法。
【請求項１９】請求項１４から１８の何れか一つにおい
て、前記複数のＤＲＡＭメモリセルの夫々は、一つのトラン
ジスタと一つのキャパシタとを有することを特徴とする
半導体集積回路装置の設計方法。
【請求項２０】請求項１４から１９の何れか一つにおい
て、所定数の前記メモリバンクモジュールと、前記アンプモ
ジュールとを前記第1方向に一列に配置して第２メモリ
マクロを設計するための工程と更に有し、前記アンプモジュールは、前記第２メモリマクロの前記
バンクモジュール列の一端に配置されることを特徴とす
る半導体集積回路装置の設計方法。
【請求項２１】請求項１４から２０の何れか一つにおい
て、前記論理ライブラリを使って論理回路を設計する工程
と、前記論理回路と前記アンプモジュールの前記複数のアン
プとの間の接続パターンを作成する工程とを更に有する
ことを特徴とする半導体集積回路装置の設計方法。
【請求項２２】請求項１４から２１の何れか一つにおい
て、前記設計データは、前記設計データに含まれるモジュー
ルのレイアウトパターンを含むことを特徴とする半導体
集積回路装置の設計方法。
【請求項２３】請求項１４から２２の何れか一つにおい
て、前記設計データは、複数のスイッチを有するスイッチ群
モジュールを更に有することを特徴とする半導体集積回
路装置の設計方法。