KR101129147B1 - 컴파일드 메모리, ａｓｉｃ 칩 및 컴파일드 메모리의 레이아웃 방법 - Google Patents

컴파일드 메모리, ａｓｉｃ 칩 및 컴파일드 메모리의 레이아웃 방법 Download PDF

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Abstract

각 메모리 블록은, 적어도 1개의 워드선으로 구성된 워드선 그룹, 메모리 셀 및 비트선을 갖는다. 디코더부는, 액세스되는 메모리 블록에 대응하는 접속 제어부를 선택함과 함께，워드선 그룹 중 어느 하나를 선택하기 위해서 어드레스 신호를 디코드한다. 디코더부의 논리는, 메모리 블록 및 접속 제어부를 식별하기 위한 어드레스 신호의 비트를, 워드선 그룹을 식별하기 위한 어드레스 신호의 비트보다 하위에 할당함으로써 구성되어 있다. 이에 의해, 메모리 블록에 배치되는 워드선의 수를 서로 동일하게 할 수 있어, 비트선의 길이를 짧게 할 수 있다. 이 결과, 비트선의 배선 지연을 최소한으로 할 수 있어, 컴파일드 메모리의 액세스 타임을 단축할 수 있다.
메모리 블록, 워드선, 비트선, 액세스 타임, 컴파일드 메모리

Description

컴파일드 메모리, ＡＳＩＣ 칩 및 컴파일드 메모리의 레이아웃 방법{COMPILED MEMORY, ASIC CHIP, AND LAYOUT METHOD FOR COMPILED MEMORY}
본 발명은, ASIC 등의 칩 내에 형성되는 컴파일드 메모리 및 컴파일드 메모리의 레이아웃 방법에 관한 것이다.
ASIC(Application Specific IC) 등의 LSI에서는, ASIC 칩 내의 기능 블록에 의해 액세스되는 SRAM 등의 메모리가 탑재되는 경우가 있다. 이러한 메모리는, 유저의 시스템 사양에 따라서 기억 용량을 가변으로 할 수 있는 경우가 많다. 유저에 의해 지정되는 임의의 기억 용량을 갖는 메모리의 레이아웃 데이터는, 컴파일러 등의 레이아웃 설계 툴을 이용하여 생성된다. 메모리(매크로 셀)는, 임의의 비트수 및 워드수를 컴파일러에 입력함으로써 자동적으로 생성된다. 컴파일러에 의해 자동 생성되는 메모리는, 컴파일드 메모리 또는 컴파일드라고 칭해진다.
일반적으로, SRAM 등의 메모리에서는, 데이터 신호를 전달하는 비트선에 접속되는 메모리 셀의 수가 많을수록, 비트선의 부하 용량 및 배선 지연은 증가하고, 액세스 시간은 길어진다. 비트선에 접속되는 메모리 셀의 수를 줄이고, 액세스 시간을 단축하기 위해서, 비트선을 로컬 비트선과 글로벌 비트선으로 구성하는 방법(계층화된 비트선 구조)이, 제안되어 있다(예를 들면, 특허 문헌 1 참조). 이 경 우, 로컬 비트선은, 메모리 셀 어레이 내에 배선되어, 메모리 셀에 직접 접속된다. 글로벌 비트선은, 메모리 셀 어레이 상에서 로컬 비트선에 접속되어, 데이터의 입출력 회로에 접속된다.
특허 문헌 1: 특허 공개 2006-32577호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
로컬 비트선은, 메모리 셀에 대응하여 배선되기 때문에, 반도체 기판에 가까운 얇은 배선층을 이용하여 배선되므로, 배선 저항이 높다. 또한, 로컬 비트선은, 다수의 메모리 셀에 접속되기 때문에, 기생 용량이 크다. 이 때문에, 로컬 비트선의 길이가 메모리의 액세스 시간에 끼치는 영향은 크다. 이에 대하여, 글로벌 비트선은, 반도체 기판으로부터 떨어진 두꺼운 배선층을 이용하여 배선되기 때문에, 배선 저항이 낮다. 글로벌 비트선은, 메모리 셀에 접속되지 않기 때문에, 기생 용량은 작다. 이 때문에, 글로벌 비트선의 길이가 메모리의 액세스 시간에 끼치는 영향은, 로컬 비트선에 비해 작다. 따라서, 계층화된 비트선 구조를 갖는 메모리에서는, 액세스 시간을 단축하기 위해서, 메모리 셀에 직접 접속되는 로컬 비트선의 길이를 짧게 하는 것이 중요하다.
본 발명의 목적은, 메모리 셀에 접속되는 비트선의 길이를 짧게 하여, 컴파일드 메모리의 액세스 시간을 단축하는 것이다. 특히, ASIC 칩 등의 LSI 내에 형성되는 컴파일드 메모리의 액세스 타임을 단축하는 것이다.
<과제를 해결하기 위한 수단>
컴파일드 메모리는, 한 쌍의 메모리 블록, 데이터 제어부, 접속 제어부 및 디코더부를 갖는다. 각 메모리 블록은, 적어도 1개의 워드선으로 구성된 워드 그룹과, 워드선에 접속된 메모리 셀과, 각 메모리 셀에 접속된 비트선을 갖는다. 데이터 제어부는, 비트선을 통하여 메모리 셀에 데이터 신호를 입출력한다. 접속 제어부는, 각 메모리 블록의 비트선을 데이터 제어부에 선택적으로 접속하기 위해서, 메모리 블록에 대응하여 각각 설치된다. 디코더부는, 액세스되는 메모리 블록에 대응하는 접속 제어부를 선택함과 함께, 워드 그룹 중 어느 하나를 선택하기 위해서 어드레스 신호를 디코드한다. 디코더부의 논리는, 메모리 블록 및 접속 제어부를 식별하기 위한 어드레스 신호의 비트를, 워드 그룹을 식별하기 위한 어드레스 신호의 비트보다 하위에 할당함으로써 구성되어 있다. 예를 들면, 각 워드 그룹이 복수의 워드선으로 구성되는 경우, 디코더부의 논리는, 각 워드 그룹 내의 워드선을 식별하기 위한 어드레스 신호의 비트를, 메모리 블록을 식별하기 위한 어드레스 신호의 비트보다 하위에 할당함으로써 구성된다. 이에 의해, 메모리 블록에 배치되는 워드선의 수를 서로 동일하게 할 수 있어, 비트선의 길이를 짧게 할 수 있다. 이 결과, 비트선의 배선 지연을 최소한으로 할 수 있어, 컴파일드 메모리의 액세스 타임을 단축할 수 있다.
컴파일드 메모리는, 다음과 같은 레이아웃 방법을 이용하여 레이아웃 데이터가 생성된다. 우선, 데이터 신호의 비트수와, 메모리 셀에 접속되는 워드선의 수를 나타내는 워드수의 입력을 받는다. 입력된 워드수가, 메모리 블록에 배치 가능한 최대의 워드수를 초과하는 경우, 지정된 워드수가, 최대의 워드수보다 작아지도 록 균등하게 분배되어, 짝수개의 메모리 블록의 레이아웃 데이터가 생성된다. 다음으로, 메모리 블록을 식별하기 위한 어드레스 신호의 비트가, 워드 그룹을 식별하기 위한 어드레스 신호의 비트보다 하위에 할당되어, 메모리 블록 및 워드선을 선택하기 위한 디코더부의 논리가 생성된다. 그리고, 생성된 논리에 따라서, 디코더부 내에 배선되는 디코드 신호선의 교차부에, 배선을 서로 접속하기 위한 컨택트부가 배치되어, 레이아웃 데이터가 완성된다.
<발명의 효과>
본 발명에서는, 컴파일드 메모리의 액세스 시간을 단축할 수 있다.
도 1은 본 발명의 제1 실시 형태를 도시하는 블록도.
도 2는 도 1에 도시한 컴파일드 메모리의 메인 디코더의 상세를 도시하는 회로도.
도 3은 도 1에 도시한 메모리 블록의 상세를 도시하는 회로도.
도 4는 본 발명이 이루어지기 전의 컴파일드 메모리의 주요부를 도시하는 회로도.
도 5는 본 발명이 이루어지는 전에 검토된 컴파일드 메모리의 주요부를 도시하는 회로도.
도 6은 컴파일드 메모리에 레이아웃되는 워드선의 수와 액세스 타임의 관계를 도시하는 설명도.
도 7은 제1 실시 형태의 컴파일드 메모리의 레이아웃 방법을 도시하는 플로 우도.
도 8은 본 발명의 제2 실시 형태에서의 메인 디코더의 상세를 도시하는 회로도.
도 9는 본 발명의 제3 실시 형태에서의 주요부의 상세를 도시하는 회로도.
도 10은 본 발명의 제4 실시 형태의 컴파일드 메모리를 도시하는 회로도.
도 11은 제4 실시 형태의 메인 디코더의 논리를 도시하는 설명도.
도 12는 제4 실시 형태의 컴파일드 메모리의 레이아웃 방법을 도시하는 플로우도.
도 13은 본 발명의 제5 실시 형태의 컴파일드 메모리를 도시하는 회로도.
도 14는 제5 실시 형태의 메인 디코더의 논리를 도시하는 설명도.
도 15는 본 발명의 제6 실시 형태의 컴파일드 메모리를 도시하는 회로도.
도 16은 제6 실시 형태의 메인 디코더의 논리를 도시하는 설명도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면에서, 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다.
도 1은, 본 발명의 제1 실시 형태를 도시하고 있다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어로서, 컨트롤러 CNTL에서 사용하는 데이터 등을 유지하기 위해서, 컨트롤러 CNTL및 주변 회로 PERI 등의 기능 블록과 함께 ASIC 칩 내에 형성된다. 컴파일드 메모리 CM은, CPU 등의 컨트롤러 CNTL에 의해 액세스된다. 도면에서는, 알기 쉽게 하기 위해서, 컴파일드 메모리를 크게 도시하고 있다. 실제의 ASIC 칩에서는, 도시한 이외의 많은 기능 블록이 칩 위에 탑재된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다.
컴파일드 메모리 CM은, 한 쌍의 메모리 블록 MBLK0-1, 메모리 블록 MBLK0-1에 각각 대응하는 접속 제어부 CCNT0-1, 메모리 블록 MBLK0-1에 공유되는 센스 앰프 SA를 갖는 센스 앰프 영역 SAA, 메인 디코더 MD(디코더부), 데이터 입출력부 I/O 및 타이밍 제어부 CPG를 갖고 있다.
각 메모리 블록 MBLK0-1의 로컬 비트선쌍 LBL, /LBL은, 접속 제어부 CCNT0-1에 형성되는 컬럼 스위치(트랜지스터)를 통하여 센스 앰프 SA 및 글로벌 비트선쌍 GBL, /GBL에 접속된다. 글로벌 비트선쌍 GBL, /GBL은, 데이터 입출력부 I/O에 접속된다. 비트선을 로컬 비트선 LBL, /LBL과 글로벌 비트선GBL, /GBL을 이용하여 형성함으로써(계층 구조), 로컬 비트선 LBL, /LBL을 짧게 할 수 있어, 액세스 타임을 단축할 수 있다.
메인 디코더 MD는, 컨트롤러 CNTL로부터 출력되는 어드레스 신호 ADR(도 2)을 디코드하고, 디코드 결과에 따라서 컬럼 스위치를 온하기 위한 컬럼 선택 신호 C0, C1을 출력하고, 메모리 블록 MBLK0-1 내에 배선되는 워드선 WL(도 2)을 선택한다.
데이터 입출력부 I/O는, 글로벌 비트선쌍 GBL, /GBL 상의 읽어내기 데이터를 ASIC 칩의 데이터 버스를 통하여 컨트롤러 CNTL에 출력하고, ASIC 칩의 데이터 버스를 통하여 컨트롤러 CNTL로부터 전달되는 기입 데이터를 글로벌 비트선쌍 GBL, /GBL에 출력한다. 센스 앰프 SA 및 데이터 입출력부 I/O는, 비트선 LBL, /LBL, GBL, /GBL을 통하여 메모리 블록 MBLK0-1의 메모리 셀 MC(도 3)에 데이터 신호를 전달하는 데이터 제어부로서 동작한다. 타이밍 제어부 CPG는, 컴파일드 메모리 CM을 액세스하기 위해서 컨트롤러 CNTL로부터 출력되는 액세스 커맨드에 따라서, 메인 디코더 MD, 데이터 입출력부 I/O 및 센스 앰프 SA 등의 동작을 제어하는 제어 신호(타이밍 신호)를 생성한다.
컴파일드 메모리 CM의 기억 용량은, 컨트롤러 CNTL이 사용하는 데이터 사이즈에 맞추어 설계된다. 즉, 컴파일드 메모리 CM의 기억 용량(MBLK0-1의 사이즈)은, ASIC 칩의 유저 사양에 맞추어 정해진다. 후술하는 바와 같이, 본 발명에서는, 메모리 블록 MBLK0-1의 사이즈가 서로 동일하게 되도록, 메인 디코더 MD의 레이아웃 설계가 행해진다. 이에 의해, 로컬 비트선 LBL, /LBL의 길이를 컴파일드 메모리 CM의 기억 용량(유저 사양)에 상관없이, 항상 가장 짧게 할 수 있다. 이 결과, 액세스 타임을 최단으로 할 수 있다.
도 2는, 도 1에 도시한 메인 디코더 MD의 상세를 도시하고 있다. 메인 디코더 MD는, 논리 회로 LA, LB와, 논리 회로 LA, LB 간을 접속하는 그물코 형상의 배선 및 배선의 교차부에 배치되는 컨택트부 CONT를 갖고 있다. 컨택트부 CONT의 위치는, 후술하는 레이아웃 방법(도 7)에 의해 정해진다.
논리 회로 LA는, 어드레스 신호 ADR(ADR0-2)을 디코드하여, 블록 디코드 신호 BAD0-1 및 워드 디코드 신호 WAD0-2를 생성한다. 논리 회로 LB는, 디코드 신호선 BAD0-3, WAD0-2에 따라서 워드선 신호 WL(WL0-5)을 출력한다. 논리 회로 LB에 서, 컬럼 선택 신호 C0-1은, 액세스 커맨드에 응답하여 타이밍 제어부 CPG로부터 출력되는 클럭 CK에 동기하여 출력된다.
메모리 블록 MBLK0-1은, 적어도 1개의 워드선 WL을 갖는 워드 그룹 WLG(워드 스텝)를 1단위로 하여 레이아웃된다. 이 실시 형태에서는, 1개의 워드선 WL에 의해 워드 그룹 WLG가 구성된다. 이 때문에, 각 워드 그룹 WLG0-5의 번호는, 워드선 WL0-5의 번호와 동일하다.
이 실시 형태에서는, 메모리 블록 MBLK0-1 및 접속 제어부 CCNT0-1은, 어드레스 신호 ADR의 최하위 비트 ADR0에 의해 식별된다. 각 메모리 블록 MBLK0-1 내의 워드선 WL(워드 그룹 WLG)은, 어드레스 신호 ADR의 상위 비트 ADR1-2에 의해 식별된다. 즉, 메인 디코더 MD의 논리는, 메모리 블록 MBLK0-1 및 접속 제어부 CCNT0-1을 식별하기 위한 어드레스 신호 ADR의 비트를, 워드 그룹 WLG를 식별하기 위한 어드레스 신호 ADR의 비트보다 하위에 할당함으로써 구성된다.
예를 들면, 어드레스 신호 ADR0-2의 논리가 "LLL"일 때, 메모리 블록 MBLK0의 워드선 WL0이 선택된다. 다음의 어드레스 신호 ADR0-2(HLL)에서는, 메모리 블록 MBLK1의 워드선 WL1이 선택된다. 이와 같이, 어드레스 신호 ADR0-2가 순차적으로 진행되면, 메모리 블록 MBLK0-1은 교대로 선택되어, 액세스된다. 또한, 이 예에서는, 설명을 알기 쉽게 하기 위해서, 유저 사양에 의해 워드선 WL의 수(워드수)가 "6"으로 설정되는 예를 나타내고 있다. 메인 디코더 MD는, 3비트의 어드레스 신호 ADR0-2를 디코드하기 위해서 설계된다.
실제의 컴파일드 메모리 CM에서는, 워드수는, 예를 들면, "4"부터 "1024"의 범위에서 설정된다. 예를 들면, 메모리 블록 MBLK에 배치 가능한 최대의 워드수가 "512"이고, 워드수가 "600"으로 설정된 경우, 메모리 블록 MBLK0-1의 워드수는, 각각 "300"으로 설정된다. 메모리 블록 MBLK0-1은, 어드레스 신호 ADR0(최하위 비트)에 의해 식별된다. 각 메모리 블록 MBLK0-1 내의 워드선 WL은, 어드레스 신호 ADR1-9에 의해 식별된다. 한편, 최대의 워드수가 "256"이고, 워드수가 "600"으로 설정된 경우, 후술하는 도 13 및 도 15에 도시하는 바와 같이, 4개의 메모리 블록 MBLK0-3이 레이아웃된다. 이 경우, 각 메모리 블록 MBLK0-3의 워드수는, 각각 "150"으로 설정된다. 이와 같이 각 메모리 블록 MBLK의 워드수가 최소로 되도록 레이아웃함으로써, 워드선 WL에 직교하는 로컬 비트선 LBL, /LBL의 길이를 최단으로 할 수 있다. 도 2에 도시한 예에서는, 로컬 비트선쌍 LBL, /LBL의 길이는, 메모리 블록 MBLK0-1 모두 L0으로 된다. 이 결과, 각 로컬 비트선 LBL, /LBL의 기생 용량 및 배선 저항을 작게 할 수 있어, 액세스 타임을 짧게 할 수 있다.
도 3은, 도 1에 도시한 메모리 블록 MBLK0-1의 상세를 도시하고 있다. 각 메모리 블록 MBLK0-1은, 매트릭스 형상으로 배치되고, 상보의 로컬 비트선 LBL, /LBL 및 워드선 WL에 접속된 복수의 스태틱 메모리 셀 MC를 갖고 있다. 각 메모리 셀 MC는, 한 쌍의 인버터를 갖고 데이터를 유지하는 래치와, 래치의 상보의 기억 노드(각 인버터의 출력 노드)에 각각 일단이 접속된 한 쌍의 트랜스퍼 트랜지스터(nMOS트랜지스터)를 갖고 있다. 트랜스퍼 트랜지스터의 타단은, 로컬 비트선 LBL, /LBL 중 어느 하나에 접속되어 있다. 트랜스퍼 트랜지스터의 게이트는, 워드선 WL에 접속되어 있다.
접속 제어부 CCNT0-1에 형성되는 컬럼 스위치는, nMOS 트랜지스터로 구성되고, 대응하는 컬럼 선택 신호 C0 또는 C1이 고논리 레벨일 때에 온한다. 컬럼 스위치의 온에 의해, 로컬 비트선쌍 LBL, /LBL은, 센스 앰프 SA 및 글로벌 비트선쌍 GBL, /GBL에 접속된다. 또한, 센스 앰프 영역 SAA는, 메모리 블록 MBLK0-1의 비액세스 중에 로컬 비트선쌍 LBL, /LBL을 소정의 전압으로 프리차지하기 위한 도시하지 않은 프리차지 회로를 갖고 있다. 센스 앰프 영역 SAA에, 기입 데이터 신호의 입력을 제어하는 회로가 형성되어도 된다.
센스 앰프 SA는, 메모리 블록 MBLK0-1에 공유되어 있다. 센스 앰프 SA는, 읽어내기 액세스 동작 중에, 메모리 셀 MC로부터 로컬 비트선쌍 LBL, /LBL에 읽어내어진 데이터 신호의 신호량을 증폭하고, 증폭한 데이터 신호를 글로벌 비트선쌍 GBL, /GBL에 전달한다. 또한, 기입 액세스 동작에서는, 글로벌 비트선쌍 GBL, /GBL을 통하여 컴파일드 메모리 CM의 외부로부터 공급되는 기입 데이터 신호가, 온하고 있는 컬럼 스위치에 접속된 로컬 비트선쌍 LBL, /LBL에 전달되어, 선택된 워드선 WL에 접속된 메모리 셀 MC에 기입된다. 이 때, 센스 앰프 SA도 동작한다.
도 4는, 본 발명이 이루어지기 전의 컴파일드 메모리 CM의 주요부를 도시하고 있다. 이 예에서는, 각 메모리 블록 MBLK(MBLK0-1)에 배치 가능한 최대의 워드수는 "4"로 하여 설명한다. 본 발명이 이루어지기 전, 컴파일드 메모리 CM은, 워드선 WL을 도면의 하측부터 순차적으로 배치함으로써 레이아웃되어 있었다.
유저에 의해 지정된 워드수가 "'6"인 경우, 우선, 메모리 블록 MBLK0에 배치 가능한 모든 워드선 WL0-3이 레이아웃된다. 다음으로, 나머지의 워드선 WL4-5가, 메모리 블록 MBLK1에 레이아웃된다. 이와 같이, 본 발명 전, 1개의 메모리 블록 MBLK에 최대수의 워드선 WL이 레이아웃된 후, 다음의 메모리 블록 MBLK에 워드선 WL이 레이아웃되어 있었다. 메모리 블록 MBLK0에 최대수의 워드선 WL(2의 n승; 이 예에서는 n=2)이 레이아웃되기 때문에, 메모리 블록 MBLK는, 어드레스 신호 ADR의 상위 비트 ADR2에 의해 식별된다. 워드선 WL은, 어드레스 신호 ADR의 하위 비트 ADR0-1에 의해 식별된다.
그러나, 도 4에 도시한 레이아웃 방법에서는, 메모리 블록 MBLK0의 사이즈가 항상 최대로 되기 때문에, 메모리 블록 MBLK0의 로컬 비트선 LBL, /LBL(도시하지 않음)의 길이 L0이 항상 최대로 된다. 이에 대하여 메모리 블록 MBLK1의 로컬 비트선 LBL, /LBL(도시하지 않음)의 길이 L1은, 길이 L0보다 짧다. 컴파일드 메모리 CM의 액세스 타임(타이밍 사양)은, 워스트의 동작 시간을 기준으로 정해진다. 이 때문에, 액세스 타임은, 로컬 비트선 LBL, /LBL의 길이가 최대인 경우(L0)에 맞추어져 정해진다. 바꾸어 말하면, 본 발명 전, 복수의 메모리 블록 MBLK로 구성되는 컴파일드 메모리 CM의 액세스 타임은, 워드수에 관계없이, 로컬 비트선 LBL, /LBL의 길이가 최대인 경우에 맞추어 설정된다.
또한, 일반적으로, 액세스 타임은, 읽어내기 액세스 커맨드 및 어드레스 신호가 컴파일드 메모리 CM에 공급되고 나서 읽어내기 데이터가 컴파일드 메모리 CM으로부터 출력될 때까지의 시간이다. 혹은, 액세스 타임은, 기입 액세스 커맨드, 기입 어드레스 신호 및 기입 데이터가 컴파일드 메모리 CM에 공급되고 나서 기입 데이터가 메모리 셀에 기입될 때까지의 시간이다.
도 5는, 본 발명이 이루어지는 전에 검토된 컴파일드 메모리 CM의 주요부를 도시하고 있다. 컴파일드 메모리 CM의 액세스 타임을 단축하기 위해서는, 메모리 블록 MBLK0-1의 로컬 비트선 LBL, /LBL의 길이를 동일하게 하여, 로컬 비트선 LBL, /LBL의 길이 짧게 하면 된다. 즉, 메모리 블록 MBLK0-1에 배치되는 워드선 WL의 수를 동일하게 하면 된다. 따라서, 메모리 블록 MBLK0에 워드선 WL0-2를 배치하고, 메모리 블록 MBLK1에 워드선 WL3-5를 배치한다. 그러나, 이 경우, 워드선 WL3은, 어드레스 신호 ADR2=L에서 선택되지만(도 5의 (a)), 워드선 WL3을 포함하는 메모리 블록 MBLK1의 접속 제어부 CCNT1은, 어드레스 신호 ADR2=H에서 선택된다(도 5의 (b)). 이 결과, 컴파일드 메모리 CM은 오동작한다.
도 6은, 컴파일드 메모리 CM에 레이아웃되는 워드선 WL의 수(워드수)와 액세스 타임 tAAC의 관계를 도시하고 있다. 도면의 실선은, 본 발명의 적용 후를 나타내고, 도면의 파선은, 본 발명의 적용전을 나타내고 있다. 이 예에서는, 메모리 블록 MBLK에 배치 가능한 최대의 워드수는 "512"이다. 본 발명에서는, 도 2에 도시한 바와 같이, 워드선 WL은, 메모리 블록 MBLK0-1에 교대로 배치되기 때문에, 로컬 비트선 LBL, /LBL의 길이는, 워드수가 "1024"로 될 때까지, 워드선 WL이 2개 증가할 때마다 증가한다. 즉, 액세스 타임 tAAC는, 워드수가 "1024"로 될 때까지, 워드선 WL이 2개 증가할 때마다 증가한다. 이에 대하여, 본 발명 전에서는, 도 4에 도시한 바와 같이, 워드선 WL은, 메모리 블록 MBLK마다 배치된다. 이 때문에, 로컬 비트선 LBL, /LBL의 길이는, 워드수가 "512"로 될 때까지, 워드선 WL이 1개 증가할 때마다 증가한다. 즉, 액세스 타임 tAAC는, 워드수가 "512"로 될 때까지, 워드선 WL이 1개 증가할 때마다 증가한다.
예를 들면, 워드수가 "600"으로 설정된 경우, 본 발명에서는, 각 메모리 블록 MBLK0-1에 300개의 워드선 WL이 배치된다. 이 때의 컴파일드 메모리 CM의 액세스 타임 tAAC(사양)는, 300개의 워드선 WL을 가로지르는 로컬 비트선 LBL, /LBL의 길이에 대응하는 T1이다. 한편, 본 발명 전에서는, 메모리 블록 MBLK0에 512개의 워드선 WL이 배치되고, 메모리 블록 MBLK1에 나머지 88개의 워드선 WL이 배치된다. 이 때의 컴파일드 메모리 CM의 액세스 타임 tAAC(사양)는, 512개의 워드선 WL을 가로지르는 로컬 비트선 LBL, /LBL의 길이에 대응하는 T2이다. 또한，액세스 타임 tAAC의 T0은, 워드선 WL의 수에 상관없이 항상 일정한 동작 시간이 필요한 디코더나 입출력 회로 등을 위해서 사용되는 시간이다.
또한, 발명에서는, 워드선 WL은, 항상 한 쌍의 메모리 블록 MBLK0-1에 교대로 배치된다. 액세스 타임 tAAC는, 워드선 WL이 2개 증가할 때마다 증가한다. 따라서, 액세스 타임 tAAC는, 워드수가 "512"보다 적은 경우에도 본 발명 전에 비해 단축된다.
도 7은, 제1 실시 형태의 컴파일드 메모리 CM의 레이아웃 방법을 도시하고 있다. 도면에 도시한 플로우는, 컴파일드 메모리 CM의 레이아웃 설계 툴이 레이아웃 프로그램을 실행함으로써 실현된다. 예를 들면, 레이아웃 설계 툴은, 워크스테이션 등의 컴퓨터이며, 레이아웃 프로그램(컴파일러)은, 내장되는 CPU 등의 컨트롤러에 의해 실행된다. 컴파일드 메모리 CM의 레이아웃 데이터는, 도면에 도시한 플로우를 실행함으로써 생성된다. 또한, 도 7에서는, 데이터 신호가 전달되는 경로 상의 회로의 레이아웃 설계 플로우의 기재를 생략하고 있다.
우선, 스텝 S10에서, 컴파일러는, 컴파일드 메모리 CM의 사양인 데이터 신호의 비트수 BLN과, 워드선 WL의 수를 나타내는 워드수 WLN의 입력을 받는다. 예를 들면, 64k비트의 컴파일드 메모리 CM을 ASIC 칩에 탑재하고, 비트수 BLN이 64비트로 지정되는 경우, 워드수 WLN은, 1024로 지정된다. 비트수 BLN이 128비트로 지정되는 경우, 워드수 WLN은, 512로 지정된다. 또한, 비트수 BLN은, 데이터 단자의 수와, 워드선 WL에 접속되는 메모리 셀 MC(비트선 LBL)의 수로 나누어 지정되어도 된다. 이 경우, 비트선 LBL의 수가 비트수 BLN으로서 취급된다.
다음으로, 스텝 S12에서, 입력된 워드수 WLN이, 1개의 메모리 블록 MBLK에 배치 가능한 최대의 워드수 WLNmax를 초과하는지의 여부가 판정된다. 워드수 WLN이 워드수 WLNmax를 초과하는 경우, 처리는 스텝 S16으로 이행한다. 워드수 WLN이 워드수 WLNmax 이하인 경우, 처리는 스텝 S14로 이행한다.
스텝 S14에서는, 한 쌍의 메모리 블록 MBLK0-1이 생성되고, 각 메모리 블록 MBLK0-1에 워드수 WLN의 절반분의 워드선 WL이 배치된다. 한편, 스텝 S16에서는, 워드수 WLNmax보다 작은 워드수 WLN1이 나타날 때까지, 워드수 WLN이 짝수값(2, 4, 6, ...)으로 나누어진다. 그리고, 구한 짝수값이 메모리 블록 MBLK의 수로서 사용되고, 구한 워드수 WLN1이 각 메모리 블록 MBLK에 배치된다. 즉, 지정된 워드수 WLN이, 최대의 워드수 WLNmax보다 작아지도록 균등하게 분배되어, 짝수개의 메모리 블록 MBLK의 레이아웃 데이터가 생성된다.
다음으로, 스텝 S18에서, 한 쌍의 메모리 블록 MBLK 사이에 공통의 센스 앰 프 영역 SAA가 할당되고, 센스 앰프 SA가 배치된다. 스텝 S20에서, 메모리 블록 MBLK와 센스 앰프 영역 SAA 사이에 접속 제어부 CCNT가 배치된다.
다음으로, 스텝 S22에서, 워드선 WL을 식별하기 위해서 필요한 어드레스 신호 ADR의 비트수가 구해지고, 메모리 블록 MBLK를 식별하는 비트 MBLKb와, 워드선 WL(워드 그룹 WLG)을 식별하기 위한 비트 WLGb가, 어드레스 신호 ADR의 하위 비트부터 순서대로 할당된다. 그리고, 메인 디코더 MD의 논리가 생성된다. 비트MBLKb, WLGb는, 도 2에 도시한 ADR0, ADR1(또는 ADR2)에 각각 대응한다.
다음으로, 스텝 S24에서, 생성된 메인 디코더 MD의 논리에 따라서, 메인 디코더 MD 내에 배선되는 그물코 형상의 디코드 신호선의 교차부에 컨택트부 CONT가 배치된다. 스텝 S26에서, 메인 디코더 MD의 출력이 워드선 WL 및 접속 제어부 CCNT의 컬럼 스위치에 접속된다. 그리고, 컴파일드 메모리 CM의 레이아웃 데이터가 완성된다.
이상, 제1 실시 형태에서는, 메모리 블록 MBLK를 식별하기 위한 어드레스 신호 ADR의 비트 ADR0은, 워드선 WL(워드 그룹 WLG)을 식별하기 위한 어드레스 신호 ADR의 비트 ADR1-2보다 하위에 할당된다. 이에 의해, 메모리 블록 MBLK에 배치되는 워드선 WL의 수를 서로 동일하게 할 수 있어, 로컬 비트선 LBL, /LBL의 길이를 짧게 할 수 있다. 이 결과, 로컬 비트선 LBL, /LBL의 배선 지연을 최소한으로 할 수 있어, 컴파일드 메모리 CM의 액세스 타임 tAAC를 단축할 수 있다.
도 8은, 본 발명의 제2 실시 형태에서의 컴파일드 메모리 CM의 메인 디코더 MD의 상세를 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대 해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어이며, 도 1에 도시한 바와 같이, 다른 기능 블록과 함께 ASIC 칩 내에 형성된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다.
이 예에서는, 유저 사양에 의해 워드수가 "8"로 지정되고, 8개의 워드선 WL이 컴파일드 메모리 CM에 배치된다. 각 메모리 블록 MBLK0-1은, 워드선 WL이 교대로 4개씩 배치된다. 이 때문에, 로컬 비트선쌍 LBL, /LBL의 길이를 메모리 블록 MBLK0-1 모두 L0으로 설정할 수 있어, 액세스 타임 tAAC를 최소로 할 수 있다. 도면에 나타낸 굵은 배선과 큰 검은 동그라미로 나타낸 컨택트부 CONT는, 전술한 도 2에 추가되는 요소를 나타내고 있다. 이와 같이, 본 발명에서는, 지정되는 워드수가 서로 다른 경우에도, 메인 디코더 MD의 신호선의 배선 및 컨택트부 CONT를 추가함으로써, 컴파일드 메모리 CM의 레이아웃 데이터를 용이하게 생성할 수 있다. 컴파일드 메모리 CM의 레이아웃 방법은, 도 7에 도시한 플로우와 동일하다.
이상, 제2 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 워드수가 변경되는 경우에도, 배선 및 컨택트부 CONT를 추가 혹은 삭제함으로써, 컴파일드 메모리 CM의 레이아웃 데이터를 용이하게 생성할 수 있다.
도 9는, 본 발명의 제3 실시 형태에서의 주요부의 상세를 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어이며, 도 1에 도시한 바와 같이, 다른 기능 블록과 함께 ASIC 칩 내에 형성된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다. 컴파일드 메모리 CM의 레이아웃 방법은, 도 7에 나타낸 플로우와 동일하다.
이 예에서는, 컴파일드 메모리 CM은, 센스 앰프 SA의 동작 타이밍을 최적으로 하기 위한 더미 영역 DMY를 갖고 있다. 센스 앰프 SA는, 메모리 셀 MC로부터 의 읽어내기 데이터 신호를 처리하는 회로로서, 데이터 처리부로서 동작한다. 더미 영역 DMY에는, 더미 메모리 셀 DMC, 더미 로컬 비트선쌍 DLBL, /DLBL, 더미 센스 앰프 DSA 및 더미 컬럼 스위치 DC0, DC1이 배치된다. 더미 메모리 셀 DMC의 레이아웃 데이터 및 배치 간격은, 리얼 메모리 셀 MC의 그것 등과 동일하다. 단, 메모리 블록 MBLK0에서, 더미 센스 앰프 DSA로부터 가장 먼 더미 메모리 셀 DMCref는, 더미 로컬 비트선 /DLBL에 접속되는 래치의 기억 노드가 접지선에 접속되어 있다. 또한, 더미 메모리 셀 DMCref의 트랜스퍼 트랜지스터의 게이트는, 컴파일드 메모리 CM의 메모리 셀 MC에의 액세스 요구에 응답하여 고레벨로 활성화되는 액티브 신호 ACT를 받고 있다. 이 때문에, 더미 로컬 비트선 /DLBL(더미 데이터 신호)의 레벨은, 액티브 신호 ACT의 활성화에 동기하여 저레벨로 변화한다. 또한, 더미 로컬 비트선쌍 DLBL, /DLBL은, 액티브 신호 ACT가 활성화되기 전에, 메모리 셀 MC와 마찬가지로 프리차지 회로에 의해 고레벨로 프리차지된다.
메모리 블록 MBLK0의 더미 로컬 비트선 DLBL, /DLBL에 접속된 컬럼 스위치 DC0은, 게이트에서 전원 전압 VDD를 받아 항상 온하고 있다. 메모리 블록 MBLK1의 더미 로컬 비트선 DLBL, /DLBL에 접속된 컬럼 스위치 DC1은, 게이트에서 접지 전압 VSS를 받아 항상 오프하고 있다. 더미 센스 앰프 DSA는, 예를 들면, 컬럼 스위치 DC0을 통하여 입력이 더미 로컬 비트선 /DLBL에 접속된 CMOS 인버터로 구성된다. 더미 센스 앰프 DSA는, 액티브 신호 ACT의 활성화, 즉, 더미 데이터 신호의 출력 타이밍에 동기하여 센스 앰프 SA의 증폭 동작을 개시하기 위한 센스 앰프 인에이블 신호 SEN을 출력한다. 센스 앰프 인에이블 신호 SEN은, 모든 센스 앰프 SA에 공급된다.
센스 앰프 SA의 동작 타이밍은, 액세스되는 메모리 셀 MC의 위치(로컬 비트선 LBL, /LBL의 길이)에 의존하지 않고, 최적으로 설정될 필요가 있다. 바꾸어 말하면, 센스 앰프 SA의 동작 타이밍은, 액세스 속도가 가장 느린 메모리 셀 MC에 맞추어 설정될 필요가 있다. 이 때문에, 액티브 신호 ACT의 활성화로부터 센스 앰프 인에이블 신호 SEN의 출력까지의 기간은, 더미 센스 앰프 DSA로부터 가장 먼 더미 메모리 셀 DMCref를 이용하여 설정된다. 더미 메모리 셀 DMCref는, 셀프 타이빙 셀이라고도 칭해진다. 이러한 타이밍 설정 방법은, 셀프 타이밍 방법이라고 칭해진다.
셀프 타이밍 방법에서는, 센스 앰프 SA의 동작 타이밍은, 센스 앰프 영역 SAA로부터 가장 떨어진 메모리 셀 MC(DMCref)의 동작 타이밍에 맞추어 설정된다. 셀프 타이밍 방법을 채용하는 본 발명 전의 컴파일드 메모리 CM에서는, 액세스 타임 tAAC는, 도 6에 도시한 파선과 동일하다. 셀프 타이밍 방법을 채용하는 컴파일드 메모리 CM에, 이 실시 형태를 적용함으로써, 액세스 타임 tAAC는, 도 6에 도시 한 실선과 동일하게 할 수 있다.
이상, 제3 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 셀프 타이밍 방법을 채용하는 컴파일드 메모리 CM에서도, 액세스 타임 tAAC를 단축할 수 있다.
도 10은, 본 발명의 제4 실시 형태의 컴파일드 메모리 CM을 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어이며, 도 1에 도시한 바와 같이, 다른 기능 블록과 함께 ASIC 칩 내에 형성된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다.
이 실시 형태에서는, 4개의 워드선 WL마다 워드 그룹 WLG(WLG0-5)가 형성된다. 메모리 블록 MBLK0-1에서, 워드선 WL(WL0-23)은, 워드 그룹 WLG를 1단위로 하여 배치된다. 그 밖의 구성은, 워드선 WL의 개수가 상이한 것을 제외하고 제1 실시 형태와 동일하다.
도 11은, 제4 실시 형태의 메인 디코더 MD의 논리를 도시하고 있다. 메모리 블록 MBLK0-1 및 접속 제어부 CCNT0-1은, 어드레스 신호 ADR의 비트 ADR2에 의해 식별된다. 각 메모리 블록 MBLK0-1 내의 워드 그룹 WLG는, 어드레스 신호 ADR의 상위 비트 ADR3-4에 의해 식별된다. 각 워드 그룹 WLG 내의 워드선 WL은, 어드레스 신호 ADR의 하위 비트 ADR0-1에 의해 식별된다.
이와 같이, 메인 디코더 MD의 논리는, 메모리 블록 MBLK0-1 및 접속 제어부 CCNT0-1을 식별하기 위한 어드레스 신호 ADR의 비트를, 워드 그룹 WLG를 식별하기 위한 어드레스 신호 ADR의 비트보다 하위에 할당함으로써 구성된다. 또한, 메인 디코더 MD의 논리는, 각 워드 그룹 WLG 내의 워드선 WL을 식별하기 위한 어드레스 신호 ADR의 비트를, 메모리 블록 MBLK0-1을 식별하기 위한 어드레스 신호 ADR의 비트보다 하위에 할당함으로써 구성된다. 어드레스 신호 ADR0-4가 순차적으로 진행되면, 메모리 블록 MBLK0-1은, 워드 그룹 WLG를 1단위로 하여 교대로 선택되어, 액세스된다.
도 12는, 제4 실시 형태의 컴파일드 메모리 CM의 레이아웃 방법을 도시하고 있다. 이 실시 형태에서는, 도 7의 스텝 S22 대신에 스텝 S22a가 실시된다. 그 밖의 플로우는, 도 7과 동일하다.
스텝 S22a에서는, 워드선 WL을 식별하기 위해서 필요한 어드레스 신호 ADR의 비트수가 구해지고, 어드레스 신호 ADR의 하위 비트부터 순서대로, 워드선 WL을 식별하는 비트 WLGb와, 메모리 블록 MBLK를 식별하는 비트 MBLKb와, 워드 그룹 WLG를 식별하기 위한 비트 WLGb가 할당된다. 그리고, 메인 디코더 MD의 논리가 생성된다. 비트 WLb, MBLKb, WLGb는, 도 11에 나타낸 ADR0-1, ADR2, ADR4-5에 각각 대응한다.
이상, 제4 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 워드 그룹 WLG가 복수의 워드선 WL에 의해 구성되는 경우에도, 액세스 타임 tAAC를 단축 가능한 컴파일드 메모리 CM의 레이아웃 데이터를 용이하게 생성할 수 있다.
도 13은, 본 발명의 제5 실시 형태의 컴파일드 메모리 CM을 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어이며, 도 1에 도시한 바와 같이, 다른 기능 블록과 함께 ASIC 칩 내에 형성된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다. 컴파일드 메모리 CM의 레이아웃 방법은, 도 7에 도시한 플로우와 동일하다.
이 실시 형태에서는, 컴파일드 메모리 CM은, 한 쌍의 메모리 블록 MBLK(MBLK0-1 또는 MBLK2-3)로 구성되는 메모리 유닛 MU0-1로 구성되어 있다. 즉, 컴파일드 메모리 CM은, 4개의 메모리 블록 MBLK0-3을 갖고 있다. 각 메모리 유닛 MU0-1은, 도 2에 도시한 메모리 블록쌍과 동일한 구성이다. 각 메모리 블록 MBLK0-3은, 3개의 워드선 WL(워드 그룹 WLG)에 의해 구성된다. 예를 들면, 메모리 유닛 MU1에서는, 메모리 블록 MBLK2는, 접속 제어부 CCNT2를 통하여 센스 앰프 영역 SAA의 센스 앰프 SA에 접속된다. 메모리 블록 MBLK3은, 접속 제어부 CCNT3을 통하여 센스 앰프 영역 SAA의 센스 앰프 SA에 접속된다.
메모리 블록 MBLK의 수를 늘림으로써, 센스 앰프 영역 SAA나 접속 제어부 CCNT의 면적은 증가한다. 그러나, 로컬 비트선 LBL, /LBL의 길이는 짧아져, 액세스 타임 tAAC는 단축된다. 이 때문에, 액세스 타임 tAAC가 컴파일드 메모리 CM의 레이아웃 사이즈보다도 우선되는 경우, 메모리 블록 MBLK의 수를 늘리는 것이 유효하다. 또한, 유저 사양에 따라서 지정되는 워드수가, 메모리 블록 MBLK에 배치 가 능한 최대의 워드수의 2배를 초과하는 경우에도, 4개 이상의 메모리 블록 MBLK를 형성할 필요가 있다.
도 14는, 제5 실시 형태의 메인 디코더 MD의 논리를 도시하고 있다. 메모리 블록 MBLK0-3 및 접속 제어부 CCNT0-3은, 어드레스 신호 ADR의 비트 ADR0-1에 의해 식별된다. 각 메모리 블록 MBLK0-1 내의 워드선 WL(워드 그룹 WLG)은, 어드레스 신호 ADR의 상위 비트 ADR2-3에 의해 식별된다.
이상, 제5 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한，컴파일드 메모리 CM이, 한 쌍의 메모리 블록 MBLK로 구성되는 복수의 메모리 유닛 MU를 갖는 경우에도, 액세스 타임 tAAC를 단축 가능한 컴파일드 메모리 CM의 레이아웃 데이터를 용이하게 생성할 수 있다.
도 15는, 본 발명의 제6 실시 형태의 컴파일드 메모리 CM을 도시하고 있다. 제1 및 제4 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 컴파일드 메모리 CM은, 예를 들면, SRAM 코어이며, 도 1에 도시한 바와 같이, 다른 기능 블록과 함께 ASIC 칩 내에 형성된다. ASIC 칩에 의해, 단독으로 시스템이 구성되거나, 혹은, 다른 반도체 칩과 함께 시스템이 구성된다. 컴파일드 메모리 CM의 레이아웃 방법은, 도 12에 도시한 플로우와 동일하다.
이 실시 형태에서는, 컴파일드 메모리 CM은, 한 쌍의 메모리 블록 MBLK(MBLK0-1 또는 MBLK2-3)로 구성되는 메모리 유닛 MU0-1로 구성되어 있다. 즉, 컴파일드 메모리 CM은, 4개의 메모리 블록 MBLK0-3을 갖고 있다. 각 메모리 유닛 MU0-1은, 할당되는 어드레스 신호가 상이한 것을 제외하고, 도 10에 도시한 메모리 블록쌍 MBLK0-1과 동일한 구조를 갖고 있다. 즉, 4개의 워드선 WL마다 워드 그룹 WLG(WLG0-11)가 형성된다. 메모리 블록 MBLK0-3에서, 워드선 WL(WL0-47)은, 워드 그룹 WLG를 1단위로 하여 배치된다. 예를 들면, 메모리 유닛 MU1에서는, 메모리 블록 MBLK2는, 접속 제어부 CCNT2를 통하여 센스 앰프 영역 SAA의 센스 앰프 SA에 접속된다. 메모리 블록 MBLK3은, 접속 제어부 CCNT3을 통하여 센스 앰프 영역 SAA의 센스 앰프 SA에 접속된다. 이 실시 형태에서는, 도 16에 도시하는 메인 디코더 MD에 의해, 워드 그룹 WLG0-3, WLG4-7, WLG8-11은, 메모리 블록 MBLK0-3에 순차적으로 할당된다. 도 15에 한하지 않고, 컴파일드 메모리 CM이 복수의 메모리 블록 MBLK를 갖는 경우, 워드 그룹 WLG는, 메모리 블록 MBLK에 순차적으로 할당된다.
도 16은, 제6 실시 형태의 메인 디코더 MD의 논리를 도시하고 있다. 메모리 블록 MBLK0-3 및 접속 제어부 CCNT0-3은, 어드레스 신호 ADR의 비트 ADR2-3에 의해 식별된다. 각 메모리 블록 MBLK0-3 내의 워드 그룹 WLG는, 어드레스 신호 ADR의 상위 비트 ADR4-5에 의해 식별된다. 각 워드 그룹 WLG 내의 워드선 WL은, 어드레스 신호 ADR의 하위 비트 ADR0-1에 의해 식별된다.
이상, 제6 실시 형태에서도, 전술한 제1, 제4 및 제5 실시 형태와 마찬가지의 효과를 얻을 수 있다. 즉, 컴파일드 메모리 CM이 복수의 메모리 유닛 MU0-1에 의해 구성되고, 또한 워드 그룹 WLG가 복수의 워드선 WL에 의해 구성되는 경우에도, 액세스 타임 tAAC를 단축할 수 있다. 또한，액세스 타임 tAAC를 단축 가능한 컴파일드 메모리 CM의 레이아웃 데이터를 용이하게 생성할 수 있다.
또한, 전술한 실시 형태에서는, 본 발명을 SRAM에 적용하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 본 발명은, ASIC 칩에 탑재되는 DRAM 코어나 강유전체 메모리 코어 등의 반도체 메모리로서, 유저 사양에 의해 워드수가 변경되는 컴파일드 메모리 CM에 적용할 수 있다. 또한，컴파일드 메모리 CM이 탑재되는 칩은, ASIC 칩에 한정되지 않는다. 예를 들면, ASSP(Application Specific Standard Product) 칩이나, 싱글 칩 마이크로컴퓨터 칩 등에, 본 발명의 컴파일드 메모리 CM을 탑재하여도 된다.
전술한 제3 실시 형태에서는, 셀프 타이밍 방법을 이용하여 센스 앰프 SA의 동작 타이밍을 최적으로 설정하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 셀프 타이밍 방법을 이용하여, 컬럼 스위치 혹은 I/O 회로의 동작 타이밍을 최적으로 설정하여도 된다.
이상, 본 발명에 대해서 상세하게 설명해 왔지만, 상기의 실시 형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은, ASIC 등의 칩 내에 형성되는 컴파일드 메모리 및 컴파일드 메모리의 레이아웃 방법에 적용할 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기능 블록과 함께 칩 내에 형성되며, 기능 블록에 의해 액세스되는 컴파일드 메모리의 레이아웃 방법으로서,
    데이터 신호의 비트수와, 메모리 셀에 접속되는 워드선의 수를 나타내는 워드수의 입력을 받고,
    입력된 워드수가, 메모리 블록에 배치 가능한 최대의 워드수를 초과하는 경우, 지정된 워드수를, 상기 최대의 워드수보다 작아지도록 균등하게 분배하여, 짝수개의 메모리 블록의 레이아웃 데이터를 생성하고,
    상기 메모리 블록을 식별하기 위한 어드레스 신호의 비트를, 적어도 1개의 워드선으로 구성되는 워드 그룹을 식별하기 위한 상기 어드레스 신호의 비트보다 하위에 할당하여, 상기 메모리 블록 및 상기 워드선을 선택하기 위한 디코더부의 논리를 생성하고,
    생성한 논리에 따라서, 상기 디코더부 내에 배선되는 디코드 신호선의 교차부에, 배선을 서로 접속하기 위한 컨택트부를 배치하는 것
    을 특징으로 하는 컴파일드 메모리의 레이아웃 방법.
  8. 제7항에 있어서,
    서로 인접하는 한 쌍의 메모리 블록 사이에 센스 앰프를 배치하고,
    상기 센스 앰프와 각 메모리 블록 사이에, 메모리 블록 내에 배선되는 비트선을 상기 센스 앰프에 접속하기 위한 스위치를 갖는 접속 제어부를 배치하고,
    상기 메모리 블록을 선택하기 위한 디코더의 출력을 상기 스위치의 제어 단자에 접속하는 것을 특징으로 하는 컴파일드 메모리의 레이아웃 방법.
  9. 제7항에 있어서,
    상기 워드선은, 복수의 워드선으로 구성되는 워드 그룹을 1단위로 하여 배선되고,
    상기 각 워드 그룹 내의 워드선을 식별하기 위한 상기 어드레스 신호의 비트를, 상기 메모리 블록을 식별하기 위한 상기 어드레스 신호의 비트보다 하위에 할당하여, 상기 워드선을 선택하기 위한 상기 디코더부의 논리를 생성하고,
    생성한 논리에 따라서, 상기 컨택트부를 배치하는 것을 특징으로 하는 컴파일드 메모리의 레이아웃 방법.
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