JP2004318941A - 半導体集積回路 - Google Patents
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Abstract
【課題】電気的に書き換え可能なオンチップ不揮発性メモリに対する読み出し速度を速くする。
【解決手段】前記不揮発性メモリは、複数のメモリアレイ（２１）の夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイに共通の第２ビット線（ＧＢＬｒ）、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路（２２）及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプ（ＳＡ）による階層化ビット線構造を有する。上記メモリアレイの分割による階層化ビット線構造は、センスアンプの入力負荷容量を低減する。
【選択図】 図２
【解決手段】前記不揮発性メモリは、複数のメモリアレイ（２１）の夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイに共通の第２ビット線（ＧＢＬｒ）、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路（２２）及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプ（ＳＡ）による階層化ビット線構造を有する。上記メモリアレイの分割による階層化ビット線構造は、センスアンプの入力負荷容量を低減する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリ、更には中央処理装置（ＣＰＵとも記す）と共に前記不揮発性メモリを搭載したマイクロコンピュータもしくはマイクロプロセッサなど称されるデータ処理装置などの半導体集積回路に関し、例えばフラッシュメモリを搭載したマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリの読み出し動作は、例えば、▲１▼読み出しビット線をプリチャージし、▲２▼ワード線をハイレベル（“Ｈ”）のような選択レベルに立ち上げて、メモリセルトランジスタをオン状態し、▲３▼メモリセルトランジスタを介してメモリ電流が流れると、プリチャージされたビット線がローレベル（“Ｌ”）に引き抜かれ、▲４▼そのローレベル引き抜きによるビット線の電位をセンスアンプで感知する、という手順になる。
【０００３】
メモリセルトランジスタの閾値電圧（Ｖｔｈ）がワード線電位（ワード線選択レベル）より低い場合は、ビット線の放電が起き、データ“１”として読み出され、メモリのＶｔｈがワード線電位より高い場合は、ビット線の放電は起こらず、データ“０”として読み出される。高速で読む場合は、ビット線容量を小さくし速く放電する必要があり、一般にビット線階層構造が採用されている。ビット線負荷容量は、メモリのドレイン容量が支配的であるため、ビット線階層構造では、ビット線をいくつかのブロックに分割して、複数の副ビット線構造とする。メモリはこの分割された副ビット線に繋がり、副ビット線は階層スイッチを介して主ビット線に繋がっている。従って、ビット線階層構造を採用すると、ビット線の負荷容量は、限られた数のメモリが繋がる副ビット線の配線容量と接続されるメモリのドレイン容量の合計である副ビット線負荷と、主に配線容量である主ビット線負荷の合計となる。これは、階層構造を持たず全てのメモリが主ビット線に繋がる場合に比べて、数分の一の負荷容量となる。メモリ電流でこれらの小さな負荷を速く放電して、ビット線電位の低下をセンスアンプで増幅する。また、書き込みを行う場合は、書き込みワード線を含んでいる階層スイッチをオンさせて、主ビット線に書き込みパルスを与える。この結果、パルスは、階層スイッチを通過し、副ビット線に与えられる。他の副ビット線には印加されないので、主ビット線に全メモリが繋がっている場合に比べて、ドレインディスターブが加えられる時間も大幅に低減することができる。
【０００４】
また、高速で読み出す他の方法として、メモリアレイを複数のアレイに分割して、それぞれに読み出し回路と書き込み回路を備える構造がある（特許文献１参照）。例えば、メモリアレイを４分割にして、それぞれが行デコーダやセンスアンプを持ち、その出力がバスラインに繋がる。アクセスがあった場合は、最上位アドレスを判断していずれかのアレイが動作する。書き込みを行う場合も同様に、最上位アドレスを判断していずれかの書き込み回路にバスラインから書き込みデータを転送し、書き込みが行われる。
【０００５】
【特許文献１】
特開２０００−３３９９８３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記主副ビット線だけによる階層化ビット線構造では主ビット線の負荷容量による信号伝播遅延については対策されず、読み出し速度の高速化が更に要求される場合には対応することができない。
【０００７】
特許文献１に代表されるような複数のアレイに分割する場合には、そのアレイ間でビット線が完全に分離される。これは高速化には望ましいが、読み出し回路や書き込み回路さらにバスラインとのインタフェース回路を、分割数に対応してそれぞれに備える必要があり、回路規模が増大してしまう。また、書き込みと読み出しで同じ主ビット線を用いている。消去及び書き込みでビット線に高電圧を印加する場合には読み出し系にも高耐圧を考慮しなければならない。
【０００８】
また、センスアンプ部分は、メモリアレイのビット線端部に配置され、センスアンプ数は、同時に読み出すビット数以上の数が必要となる。これらは同時に動作し、比較的消費電流が大きいことから、電源ノイズを発生し易い。しかし、センスアンプは微小電圧を増幅するため、不要なノイズの発生は誤動作を招くので、センスアンプに供給する電源に対して、電源インピーダンスを下げるために、配線幅を太くする対策を行うことが必要になる。これでは逆にチップ占有面積が大きくなってしまう。
【０００９】
また、マイクロコンピュータに内蔵するプログラム格納用のフラッシュメモリは、ＣＰＵと同じ速度で読み出すことが必要である。微細化に伴い、ＣＰＵの動作速度は向上するものの、フラッシュメモリは、微細化を行っても電荷蓄積部の酸化膜を薄くすることが出来ず、メモリ電流を増やすことが困難である。このため、マイクロコンピュータの動作速度が内蔵フラッシュメモリのアクセスタイムで決まってしまう。マイクロコンピュータにオンチップのフラッシュメモリにあっては、読み出し動作の高速化は特に重要であり、フラッシュメモリの読み出し回路方式を更に工夫することの必要性が本発明者によって見出された。
【００１０】
本発明の目的は、電気的に書き換え可能なオンチップ不揮発性メモリに対する読み出し速度を速くすることができる半導体集積回路を提供することにある。
【００１１】
本発明の別の目的は、回路規模の増大を極力抑えてオンチップ不揮発性メモリに対する読み出し速度を速くすることができる半導体集積回路を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕《読み出し系の階層化》本発明に係る半導体集積回路は、半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有する。前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイの第１ビット線に共通の第２ビット線（ＧＢＬｒ）、及び前記第１ビット線と第２ビット線との間に配置されたセンスアンプ（ＳＡ）による階層化ビット線構造を有する。更に詳しくは、前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイに共通の第２ビット線、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路（２２）及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプによる階層化ビット線構造を有する。上記メモリアレイの分割による階層ビット線構造は、センスアンプの入力負荷容量を低減する。メモリアレイの分割によりビット線選択回路とセンスアンプは増える。
【００１５】
前記センスアンプは、例えば、隣合う一対のメモリアレイの間に配置された差動センスアンプであり、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれた第１ビット線からの読み出し信号とされ、相互に他方の入力がリファレンス入力とされる。差動センスは読み出し動作の高速化に寄与する。
【００１６】
前記第２ビット線に入力端子が接続されるメインアンプ（ＭＡ）を設けてもよい。読み出し動作を更に高速化することができる。
【００１７】
例えば、前記メインアンプは隣合う一対の第２ビット線に差動入力が接続される差動アンプであり、一対の差動入力は相互に一方の入力が当該一方の第２ビット線に出力された読み出し信号とされ、他方の入力がリファレンス入力とされる。メインアンプも差動化することにより、読み出し動作は更に高速化する。
【００１８】
〔２〕《書き込み系の単一化》上記において、記憶情報の書き込みに着目する。第２ビット線とは別に前記複数のメモリアレイに共通とされる書き込み用の第３ビット線（ＧＢＬｗ）を設ける。分割メモリアレイ構造を採用しても書き込み回路及び書き込みデータラッチなどの書き込み系回路をメモリアレイ毎に配置しなくてよい。前記第３ビット線はメモリアレイに対する並列書き込みビット数に応ずる本数が設けられている。メモリアレイからの記憶情報の読み出しビット数（例えば３２ビット）に制限されることなく所要のビット数（例えば５１２バイト）で並列書き込みが可能になる。
【００１９】
メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路（３４、ＤＳＷ）を設け、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離する。読み出し動作において第３ビット線による不所望な負荷を切り離すことができ、高速読み出しを保証する。また、読み出し対象のメモリアレイは第３ビット線から切り離されるから、第２ビット線による読み出し動作と第３ビット線による書き込み動作の並列化が可能になる。
【００２０】
ベリファイリードは例えば前記第３ビット線を用いて行う。即ち、第３ビット線をデータの外部並列入出力ビット数単位で選択する第２選択回路（３０）と、前記第２選択回路で選択された第３ビット線からのベリファイリードデータをセンスするベリファイ用アンプ（３１）とを有する。これにより、ベリファイ用アンプをメモリアレイ毎に分散させなくて済む。
【００２１】
〔３〕《センスアンプ電源》上記メモリアレイの階層化によりセンスアンプは分散されている。このとき、並列された複数のセンスアンプ毎にその並列方向に沿って第１電源配線（６１，６２）が設けられ、第１電源配線と離間した位置に当該第１電源配線よりも幅広の第２電源配線（６３，６４）が設けられ、夫々の第１電源配線と第２電源配線は第１ビット線方向に設けられた第３電源配線（６５，６６）にて複数個所で接続される。
【００２２】
メモリアレイの階層化による上記階層センス方式では、センスアンプなどの読み出し回路をメモリマット内に複数配置するので、センスアンプは第１ビット線と直交して配置され、電源線も同様に第１ビット線と直交する。複数のセンサアンプが並列動作すると電流集中を起こすため電源配線幅を広くし、ノイズの発生を抑える事が必要になる。これを各センスアンプアレイ毎に行うと不揮発性メモリのチップ占有面積の増大する。このため、センスアンプアレイ毎の第１電源配線の幅は太くせず、そこから離間した位置に幅広の第２電源配線を設け、第１電源配線と第２電源配線を第１ビット線の延在方向に沿った複数の第３電源配線で接続する。センスアンプアレイにはそのアレイ方向一端側から動作電源が供給されるのではなく、アレイ方向に交差する多数の第３電源配線から並列に動作電源が供給される。したがって、多数のセンスアンプが同時に動作しても電流集中による電位変化を生じ難く、センスアンプ用電源配線によるチップ占有面積の増大も抑えることができる。
【００２３】
具体的な形態として、前記複数のメモリアレイに共通化される前記第３ビット線を２本の第１ビット線毎に１本設け、前記分離回路は、各メモリアレイにおいて１本の第３ビット線を対応する２本の第１ビット線の何れか一方との接続又は双方との分離を選択可能とするとき、前記第３電源配線は第１ビット線２本毎にその間に配置すればよい。第３電源配線によるチップ占有面積増大を極力抑えることが可能になる。
【００２４】
〔４〕《並列アクセス》上記において、読み出し用の第２ビット線と書き込み用の第３ビット線を別々に持ち、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離される。異なったメモリアレイに対して、読み出し動作と、消去及び書き込み動作とを並列的に行うことができる。消去及び書き込み動作を同じサイクルで行えるようにするために、読み出し動作においてワード線、第１ビット線、分離回路及びセンスアンプの動作を選択する第１アドレスデコーダ（７０、ＣＤＥＣ）と、書き込み動作においてワード線及び分離回路の動作を選択する第２アドレスデコーダ（７１）とを別々に持つ。
【００２５】
上記より、不揮発性メモリの書き換えシーケンスのプログラムを記憶した記憶領域と、ユーザが自由に書き換え可能な記憶領域とを同一の不揮発性メモリに配置することができる。階層センス方式を実現する階層ビット線構造と書き込みビット線構造とを分離して上記同一メモリサイクルでも書き込みと読み出しを並列化できるようになっているから、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることが可能である。書き換えシーケンスプログラムを一旦ＲＡＭに転送する必要がなく、そのようなＲＡＭを内蔵しない半導体集積回路にも上記不揮発性メモリを搭載することができる。
【００２６】
〔５〕《パイプラインアクセス》上記第１アドレスデコーダ及び第２アドレスデコーダに、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を採用する。これにより、アクセス単位に従って順次隣りのデータをアクセスするとき、順次相違するメモリアレイが選択されることになる。
【００２７】
そのアドレスマッピングを前提に第１のパイプラインアクセス形態を説明する。これは、読み出し動作において、第１アドレスデコーダはアドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号と第１ビット線の選択信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させることにより実現される。これにより、毎サイクルアドレス信号を変化させながら連続アドレスのデータ読み出しを行うことが可能になる。
【００２８】
第２のパイプラインアクセス形態を採用してもよい。即ち、読み出し動作において、第１アドレスデコーダはアドレス信号で指定されるアドレスと次のアドレスのワード線及び第１ビット線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とする。
【００２９】
〔６〕《データ処理装置》上記半導体集積回路は前記半導体基板に前記不揮発性メモリをアクセス可能な中央処理装置を備えて構成される。不揮発性メモリに対する消去及び書き込み処理の制御は中央処理装置が行えばよい。例えば、前記複数のメモリアレイの一部のメモリアレイをデータ領域、残りのメモリアレイを管理領域とし、前記管理領域をデータ領域を書き換えるための書き換えシーケンス制御プログラムの記憶領域とする。前記中央処理装置は、前記管理領域から書き換えシーケンス制御プログラムを読み込んで実行し、データ領域の書き換え制御が可能である。
【００３０】
〔７〕《不揮発性メモリ装置》
本発明に係る不揮発性メモリ装置は、コントローラと一つ又は複数の不揮発性メモリとを有する。前記不揮発性メモリは複数のメモリアレイに分割され、第１グループに属するメモリアレイと、前記第１グループに属するメモリアレイのそれぞれに対応するメモリアレイからなる第２グループのメモリアレイとを有する。前記コントローラは所定の第１グループの第１メモリアレイに対する第１アクセス動作と、当該第１メモリアレイ及び第１メモリアレイに対応する第２グループの第２メモリアレイとを除く第３メモリアレイに対する第２アクセス動作とを並行して制御可能である。
【００３１】
前記第１グループに属するメモリアレイと第２グループの対応するメモリアレイとの間には、複数のセンスアンプ（ＳＡ）を有し、それぞれのメモリアレイは複数の第１ビット線（ＢＬ）を有し、第１グループのメモリアレイの第１ビット線と第２グループの対応するメモリアレイの第１ビット線とが前記センスアンプの入力端子に接続される。前記センスアンプの出力が第２ビット線（ＧＢＬｒ）に接続され、前記第１ビット線と第２ビット線は読み出し動作に用いられ、書込動作に用いられる第３ビット線（ＧＢＬｗ）を更に有する。
【００３２】
本発明の不揮発性メモリ装置によれば、相互に異なるメモリアレイで読み出し動作と書込動作とを並行して行うことが可能となり、ユーザから見たターンアラウンドタイムを短縮することができる。
【００３３】
《ベリファイリード》
本発明の更に別の観点による半導体集積回路は、半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有する。前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイの第１ビット線に共通の第２ビット線（ＧＢＬｒ）、複数のメモリアレイに共通の第３ビット線（ＧＢＬｖ）、及び前記第１ビット線から読み出されたデータを選択的に増幅して第１読み出し動作において第２ビット線に出力し、第２読み出し動作において第３ビット線に出力するセンスアンプ（ＳＡ）による階層化ビット線構造を有する。
【００３４】
本発明の具体的な形態として前記第１読み出し動作は読み出されたデータを半導体集積回路の外部へ出力するための読み出し動作である。前記第２読み出し動作はメモリアレイへのデータの書込において、読み出されたデータに基づいてデータの書込動作又は消去動作を継続するか否かを決定するためのベリファイ読み出し動作である。
【００３５】
異なる階層において読み出し動作と書込動作中のベリファイ読み出し動作とを並行するとき、双方からの読み出しデータの経路を個別化することにより、双方からの読み出しデータの競合が解消されユーザから見たターンアラウンドタイムを短縮することができる。
【００３６】
【発明の実施の形態】
《マイクロコンピュータ》
図１には本発明に係る半導体集積回路の一例であるデータプロセッサ若しくはマイクロプロセッサなどとも称されるシングルチップのマイクロコンピュータが例示される。
【００３７】
同図に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような１個の半導体基板（チップ）に形成される。
【００３８】
マイクロコンピュータ１は、内部バス２に接続された回路モジュールとして、中央処理装置（ＣＰＵとも記す）３、前記ＣＰＵ２のワーク領域などに利用されるランダム・アクセス・メモリ（ＲＡＭとも記す）４、バスコントローラ５、発振器７、分周回路８、フラッシュメモリ９、電源回路１０、入出力ポート（Ｉ／Ｏ）１１、及びタイマカウンタ等その他の周辺回路１２等を有する。前記ＣＰＵ３は命令制御部と実行部を備え，フェッチした命令を解読し，解読結果に従って実行部で演算処理を行う。フラッシュメモリ９は、特に制限されないが、ＣＰＵ３の動作プログラムもしくはデータを格納する。電源回路１０はフラッシュメモリ９の消去及び書き込み用高電圧などを生成する。分周回路８は発振器７による源発振を分周して動作基準クロック信号やその他内部クロック信号を生成する。前記内部バス２は、夫々アドレスバス、データバス及びコントロールバスを含んでいる。前記バスコントローラ５はＣＰＵ３からのアクセス要求に応答してそのアクセス対象アドレスに応じたアクセスサイクル数、ウェイトステート数、バス幅等のバスアクセス制御を行う。
【００３９】
マイクロコンピュータ１がシステムに実装された状態ではＣＰＵ３がフラッシュメモリ９に対する消去及び書き込み制御を行なう。デバイステスト又は製造段階では外部の書き込み装置（図示せず）が入出力ポート１１を介して直接フラッシュメモリ９に対する消去及び書き込み制御が可能になっている。電源投入後、リセット信号のローレベル期間にマイクロコンピュータ１の内部が初期化される。リセット信号のハイレベルによりリセットが解除されると、ＣＰＵ２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。
【００４０】
《フラッシュメモリ》
図２にはフラッシュメモリ９をブロックダイアグラムで全体的に示す。フラッシュメモリ９は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルＭＣがマトリクス配置されたメモリマット２０を有する。前記不揮発性メモリセルＭＣは、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁形成されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。或いは、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線接続）及びメモリゲート（メモリゲート制御線接続）を持つスプリットゲート構造等とされてもよい。
【００４１】
メモリマット２０は複数のメモリアレイ２１に分割される。メモリアレイ２１毎に、複数の副ビット線ＢＬを設け、副ビット線ＢＬを列選択回路２２で選択し、列選択回路２２の出力をセンスアンプアレイ２３で受ける。図のセンスアンプアレイ２３には代表して１個のセンスアンプＳＡが図示される。センスアンプアレイ２３の出力を各メモリアレイに共通の読出し主ビット線ＧＢＬｒに接続する。要するに、ビット線は階層ビット線構造とされ、センスアンプによる増幅は階層センス方式とされる。センスアンプアレイ２３は図の上下一対のメモリアレイ２１に共有される。書込み系として読出し系とは分離された書込みビット線ＧＢＬｗを有し、書込みビット線ＧＢＬｗは階層化されず、各メモリアレイ２１に共通化される。書込みビット線ＧＢＬｗと対応する副ビット線ＢＬは、分離スイッチＤＳＷを介して接続又は分離が選択可能にされる。読出し動作時は、分離スイッチＤＳＷは少なくとも、読出し対象メモリアレイにおいて書込みビット線ＧＢＬｗを副ビット線ＢＬから分離する。特に制限されないが、読出し主ビット線ＧＢＬｒは３２本、書込み主ビット線ＧＢＬｗは１０２４本とされる。
【００４２】
不揮発性メモリセルＭＣのワード線ＷＬは行デコーダ（ＲＤＥＣ）２５によるアドレス信号のデコード結果に従って選択的に駆動される。駆動レベルはフラッシュメモリに対する消去、書込み、又は読出し処理に応じて決まる。列選択回路２２による副ビット線ＢＬの選択は列デコーダ（ＣＤＥＣ）２６によるアドレス信号のデコード結果に従って行われる。分離スイッチＤＳＷやセンスアンプＳＡはメモリアレイに対する読み出し、消去又は書き込みの動作に応じて行デコーダ２５により制御される。アドレス信号はアドレスバスＡＢＵＳから供給される。
【００４３】
前記読出し主ビット線ＧＢＬｒはバスドライバＢＤＲＶを介してデータバスＤＢＵＳに接続される。この例に従えばデータバスＤＢＵＳは３２ビットである。書込みビット線は書込み回路２８に接続される。書込み回路２８は１０２４ビットの書き込み制御データの各ビットの論理値に応じて対応する書き込みビット線ＧＢＬｗに書き込み電圧を印加する。書込み制御データは書き込みデータラッチ回路２９から与えられる。書込みデータラッチ回路２９にはＣＰＵ３から順次３２ビット単位で与えられる書込みデータがデータセレクタ（第２選択回路）３０を介して１０２４ビット入力されてプリセットされる。ベリファイリードにおいて書き込みビット線ＧＢＬｗに読み出されたデータは前記データセレクタ３０により３２ビット単位で選択され、選択されたデータはベリファイ用アンプ３１で増幅されて外部に出力される。ベリファイリードで外部読み出されたデータはＣＰＵ３によりビット単位でベリファイ判定が行なわれ、その判定結果が新たな書込み制御データとしてＣＰＵ３から書込みセレクタ３０を通してデータラッチ回路２９にロードされる。データセレクタ３０の選択動作は特に制限されないがアドレスバスＡＢＵＳから供給されるアドレス信号に基いて行なわれる。
【００４４】
制御回路３２はＣＰＵ３からコントロールバスＣＢＵＳ及びデータバスＤＢＵＳを介してメモリ制御情報が設定され、それに従って読出し、消去及び書き込みの動作に応じた制御シーケンス並びに動作電源の切換え制御を行う。
【００４５】
《不揮発性メモリセル》
ここで前記不揮発性メモリセルの具体例を説明する。
【００４６】
図３には不揮発性メモリセルの一例としてスタックドゲート構造が例示される。同図に示される不揮発性メモリセルＭＣは、ソース線（第２のデータ線）ＳＬに接続されるソース領域４０とビット線（第１のデータ線）ＢＬに接続するドレイン領域４２の間にチャネル領域が形成され、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲート電極４３が形成され、その上に酸化膜を介してコントロールゲート電極４４が形成される。フローティングゲート電極４３はポリシリコン層によって構成される。コントロールゲート電極４４はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。
【００４７】
書き込みをホットキャリア注入とする場合の動作電圧は以下の通りである。例えば書き込みは、ワード線電圧Ｖｇを１０Ｖ、ビット線電圧Ｖｄを５Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとし、ドレイン領域２２からフローティングゲート３３へのホットキャリア注入によって行なう。消去はワード線電圧Ｖｇを負の−１０Ｖ、ウェル電位Ｖｗを１０Ｖ、ビット線及びソース線を高インピーダンスとし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。読み出しは、ワード線電圧Ｖｇを電源電圧、ビット線電圧Ｖｄを電源電圧、ソース線電圧Ｖｓを０Ｖ、ウェル電位Ｖｗを０Ｖとして行う。消去及び書き込み処理では、ワード線ＷＬ及びウェル領域に高圧を印加することが必要になる。
【００４８】
書き込みをＦＮトンネルとする場合の動作電圧は以下の通りとされる。例えば書き込みは、ワード線電圧Ｖｇを−１０Ｖ、ビット線電圧Ｖｄを１０Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとして、ドレインからＦＮトンネルによりフローティングゲート３３に電子を注入することによって行なう。消去はワード線電圧Ｖｇを１０Ｖ、ウェル電位Ｖｗを−１０Ｖ、ソース電圧Ｖｓを−１０Ｖ、ビット線を高インピーダンスとし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。この場合には消去及び書き込み処理では、ワード線ＷＬ、ビット線ＢＬ及びウェル領域に高圧を印加することが必要になる。読み出しは上記と同じである。
【００４９】
《階層化ビット線構造》
図４にはメモリマットの階層化ビット線構造の詳細が例示される。図４の例は１本の書き込みビット線ＧＢＬｗは各メモリアレイにおいて分離スイッチＤＳＷを介して２本のビット線ＢＬに接続可能にされる。図４において分離スイッチＤＳＷは隣合うメモリアレイ２１の間に分離スイッチアレイ３４としてレイアウトされる。図４の横方向にビット線は２０４８本、書き込みビット線ＧＢＬｗは１０２４本、読み出し主ビット線ＧＢＬｒは３２本配置される。センスアンプＳＡは６４本のビット線ＢＬに１個の割合で３２個配置される。ＵＴはビット線が６４本単位で配置される領域を意味する。列選択回路２２は２０４８本のビット線のうち６４本単位の中から１本を選択して対応するセンスアンプＳＡに接続する。分離スイッチＤＳＷは、読み出し動作及び消去動作では全てオフ状態にされる。書き込み動作及びベリファイリードでは分離スイッチＤＳＷは書き込み対象メモリアレイ側の一行１０２４個がオン状態にされる。
【００５０】
例えばデータ読み出し動作では１本のワード線ＷＬが選択され、選択されたメモリセルの記憶情報はビット線ＢＬに現われ、ビット線ＢＬは６４本に１本の割合で選択されて対応するセンスアンプＳＡの入力に伝達される。センスアンプＳＡは対応する読み出し主ビット線ＧＢＬｒを駆動する。このメモリアレイの分割による階層ビット線構造はセンスアンプＳＡの入力負荷容量を低減する。書き込みビット線ＧＢＬｗはメモリアレイに対する並列書き込みビット数に応ずる１０２４本が設けられているから、メモリアレイからの記憶情報の読み出しビット数（例えば３２ビット）に制限されることなく所要のビット数で並列書き込みが可能になる。
【００５１】
ビット線ＢＬは分離スイッチＤＳＷを介して書き込みビット線ＧＢＬｗと接続及び分離可能であり、読み出し動作において読み出し対象とされるメモリアレイの分離スイッチＤＳＷは書き込みビット線から分離するから、読み出し動作において書き込みビット線ＧＢＬｗによる不所望な負荷を切り離すことができ、高速読み出しを保証する。また、読み出し対象のメモリアレイは書き込みビット線ＧＢＬｗから切り離されるから、相互に異なったメモリアレイにおいて読み出し主ビット線による読み出し動作と書き込みビット線ＧＢＬｗによる書き込み動作の並列化が可能になる。
【００５２】
また、ベリファイリードは例えば前記書き込みビット線ＧＢＬｗを用いてベリファイ用アンプ３１に伝達するから、ベリファイ用アンプをメモリアレイ毎に分散させなくて済む。
【００５３】
《差動センス》
図５には差動センスを行うメモリマットの階層化ビット線構造の詳細が例示される。図５の例では、前記センスアンプＳＡは、図の上下に隣合う一対のメモリアレイに対して差動入力を行う差動増幅形態にされ、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれたビット線ＢＬからの読み出し信号とされ、相互に他方の入力がリファレンス入力とされる。差動センスは読み出し動作の高速化に寄与する。更に読み出し主ビット線ＧＢＬｒにはメインアンプＭＡを設け、読み出し動作を更に高速化している。メインアンプＭＡには差動アンプを採用し、一対の主ビット線ＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）の相互に一方を読み出し信号入力、他方をリファレンス入力とする。メインアンプＭＡも差動化することにより、読み出し動作は更に高速化する。差動のメインアンプＭＡを採用することにより、図４とは、３２本のビット線ＢＬを一単位としてセンスアンプＳＡを設け、全体として６４個のセンスアンプを備える点で相違される。共に、不揮発性メモリセルへの書き込み処理単位は１０２４ビット、外部入出力は３２ビット単位であることに変わりはない。
【００５４】
前記メインアンプＭＡは、イコライズ信号ＭＥＱによってスイッチ制御され対応する一対の読み出し主ビットＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）を導通可能にするトランスファゲートＴＧ、対応する一対の読み出し主ビットＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）に接続されアンプイネーブル信号ＭＥＮによって活性・非活性か制御されるスタティックラッチＬＡＴ、及びスタティックラッチＬＡＴの一方に入出力ノードに入力端子が接続されバスドライバＢＤＲＶに出力端子が接続される出力インバータＩＮＶによって構成される。
【００５５】
図６には差動センス用のセンスアンプＳＡ（Ｌ）の一例が示される。図においてｐチャンネル型ＭＯＳトランジスタにはゲート電極に小さな丸印を付してｎチャンネル型ＭＯＳトランジスタと区別する。一方のメモリアレイの出力信号線ＣＢＬ（Ｔ）と他方のメモリアレイの出力信号線ＣＢＬ（Ｂ）に夫々接続される差動入力ＭＯＳトランジスタＱ５，Ｑ６を有し、これにＭＯＳトランジスタＱ１〜Ｑ４でスタティックラッチ形態に構成されたラッチ回路が接続される。ＭＯＳトランジスタＱ１，Ｑ４には夫々並列に初期化ＭＯＳトランジスタＱ７，Ｑ８が設けられ、電源電圧に接続される。ＭＯＳトランジスタＱ５，Ｑ６のコモンソースにはパワースイッチＭＯＳトランジスタＱ１１を介して回路の接地電圧Ｖｓｓに接続される。ＭＯＳトランジスタＱ１〜Ｑ４によるラッチ回路の一対の記憶ノードに一方は、出力インバータのＭＯＳトランジスタＱ９のゲートに、他方は反転されて出力インバータのＭＯＳトランジスタＱ１０のゲートに接続される。出力インバータを構成するＭＯＳトランジスタＱ９，Ｑ１０のコモンドレインが対応する読み出し主ビット線ＧＢＬｒに接続する。Ｑ１２はＣＢＬ（Ｔ）とＣＢＬ（Ｂ）のイコライズＭＯＳトランジスタ、Ｑ１３，Ｑ１４はプリチャージＭＯＳトランジスタである。Ｑ１５は比較電流ＭＯＳトランジスタ、Ｑ１６，Ｑ１７は前記比較電流ＭＯＳトランジスタＱ１５を選択的に信号線ＣＢＬ（Ｔ）、ＣＢＬ（Ｂ）に導通させるトランスファＭＯＳトランジスタである。比較電流ＭＯＳトランジスタＱ１５はゲートバイアス電圧ＣＣＢによりオン状態のメモリセルＭＣに流れる電流の半分の電流を流す。
【００５６】
センスアンプＳＡ（Ｌ）において非活性化期間にトランジスタＱ７，Ｑ８がオン、トランジスタＱ１１がオフにされトランジスタＱ９とトランジスタＱ１０から成る出力インバータは高インピーダンス状態にされる。この状態で、トランジスタＱ１２，Ｑ１３，Ｑ１４がオンにされて信号線ＣＢＬ（Ｔ）とＣＢＬ（Ｂ）の双方をハイレベルにプリチャージする。例えばセンスアンプＳＡ（Ｌ）によって信号線ＣＢＬ（Ｔ）側からの読み出し信号をセンスする場合、トランジスタＱ７，Ｑ８がオフ、トランジスタＱ１１がオンにされて、トランジスタＱ１７がオン、トランジスタＱ１６がオフにされる。これにより、トランジスタＱ５には読み出し信号電圧が印加され、トランジスタＱ６にはリファレンス電圧が印加され、双方に入力に応じて、トランジスタＱ９とトランジスタＱ１０から成る出力インバータが読み出し主ビット線ＧＢＬｒを駆動する。この読み出し動作において反対側のセンスアンプＳＡ（Ｒ）はリファレンス側とされ非活性状態に維持されていいる。このとき、双方の読み出し主ビット線ＧＢＬｒ（Ｌ）とＧＢＬｒ（Ｒ）は既にイコライズされているので、メインアンプＭＡは、センスアンプＳＡ（Ｌ）による読み出し主ビット線ＧＢＬｒ（Ｌ）に対するハイレベル駆動又はローレベル駆動に応じてラッチ回路ＬＡＴの状態を確定してバスドライバＢＤＲＶを駆動する。
【００５７】
図７には差動センスアンプと差動メインアンプによるデータ読み出し動作のタイミングチャートが示される。ここでは図５における上側のメモリアレイ２１において丸印に代表される位置のメモリセルの記憶情報をＳＡ（Ｌ）読み出すものとし、ＳＡ（Ｒ）はリファレンス側とされる。
【００５８】
時刻ｔ０にアドレス信号が変化されると、これに同期して、列デコーダによる選択状態が変化され、ワード線の選択が開始され、その間にＳＰＣ（Ｌ）がローレベルにされてセンスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作が行なわれる。リファレンス側のセンスアンプＳＡ（Ｒ）ではプリチャージ及びイコライズ動作はディスエーブルのままである。センスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作のとき比較電流選択スイッチＱ１６，Ｑ１７はオフ状態にされ信号線ＣＢＬ（Ｂ），ＣＢＬ（Ｔ）はローレベルからハイレベルに充電される。センスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作が終了されると、非センス側の比較電流選択スイッチＱ１７がオン状態にされ、信号線ＣＢＬ（Ｔ）側ではメモリセルの閾値電圧に応じてレベルが変化され、信号線ＣＢＬ（Ｂ）側ではＱ１５に流れるリファレンス電流に応じてレベルが変化される。このレベル変化がある程度大きくなるまでセンスアンプＳＡ（Ｌ）は非活性にされている。この間、メインアンプＭＡはイコライズされ、読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）は中間レベルにされる。時刻ｔ２にセンスアンプＳＡ（Ｌ）が活性化されると、そのときの信号線ＣＢＬ（Ｔ）とＣＢＬ（Ｂ）の差電圧を差動増幅して読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）を増幅する。その後、時刻ｔ３にメインアンプＭＡが起動され、読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）が更に増幅され、出力ＯＵＴが確定する。
【００５９】
図８には差動センスを行うメモリマットの階層化ビット線構造の別の詳細が例示される。メモリアレイの間にセンスアンプや列選択回路が接続される構成において、書き込み又は消去時にビット線ＢＬに高電圧が印加される場合を想定する。センスアンプや列選択回路の動作速度という点ではそれら回路を構成するトランジスタは高耐圧ＭＯＳトランジスタでない方が望ましい。その場合には、図８のように、メモリアレイと列選択回路の間に、高耐圧ＭＯＳトランジスタによって接続及び分離可能にされた分離回路５０を設けるとよい。センスアンプや列選択回路を高耐圧ＭＯＳトランジスタで構成する場合は勿論、スプリットゲート構造のように書き込み及び消去の高電圧がビット線に印加されない回路構造にあっても、上記分離回路５０は不要である。
【００６０】
《センスアンプ電源配線レイアウト》
図９にはセンスアンプアレイの電源配線レイアウトが例示される。図２及び図５等で説明したメモリアレイ２１の階層化によりセンスアンプアレイ２３はメモリアレイ２１の並列方向に分散されている。このとき、複数のセンスアンプアレイ２３毎にセンスアンプＳＡの配列方向に沿って幅狭の個別電源配線（第１電源配線）６１，６２が設けられ、前記個別電源配線６１，６２から離間した位置に当該個別電源配線６１，６２よりも幅広の共通電源配線（第２電源配線）６３，６４が設けられ、夫々の前記個別電源配線６１，６２と共通電源配線６３，６４はビット線ＢＬ方向に設けられた接続電源配線（第３電源配線）６５，６６にて複数個所で接続される。特に、この例では書き込みビット線ＧＢＬｗを各メモリアレイにおいてビット線２本に１本の割合で設け、何れのビット線と接続するかは分離スイッチＤＳＷで選択するように構成している。要するに各メモリアレイにおいて１本のビット線ＢＬに１本の書き込みビット線ＧＢＬｗを対応させることを行っていない。換言すれば、並列書き込みビット数が１０２４ビットのように予め決まっているとき、必要な記憶容量を得るに当たり、ワード線方向に配列されるメモリセルの数を２倍にし、その分だけワード線本数を少なくすることが可能なレイアウトを採用している。これに着目して、前記接続電源配線６５，６６をビット線ＢＬ２本毎にその間に配置するようにして、前記接続電源配線６５，６６によるチップ占有面積増大を極力抑えるようにしている。
【００６１】
前記電源配線６１，６３，６５は電源電圧Ｖｄｄ用であり、電源配線６２，６４，６６は回路の接地電圧Ｖｓｓ用である。前記個別電源配線６１，６２と接続電源配線６５，６６は例えば０．２４μｍの電源配線である。前記共通電源配線６３，６４夫々１０μｍの幅広の電源配線とされる。
【００６２】
上記電源配線レイアウトにより、夫々のセンスアンプアレイ２３にはそのアレイ方向一端側から動作電源が供給されるのではなく、アレイ方向に交差する多数の接続電源配線６５，６６から並列に動作電源Ｖｄｄ，Ｖｓｓが供給される。したがって、多数のセンスアンプＳＡが同時に動作しても電流集中による電位変化を生じ難い。このことは、接続電源配線６５，６６の本数に着目すると更に理解が容易である。即ち、接続電源配線６５，６６の本数は、夫々書き込みビット線ＧＢＬｗの半分の本数であり、並列書き込みビット数が１０２４ビットの例に従えば５１２本ずつ存在する。接続電源配線６５，６６の幅は合わせて５１２×０．２４μｍ＝１２２．８８μｍになっている。
【００６３】
その一方で、センスアンプアレイ２３毎に１０μｍのような夫々幅広の電源電圧用、接地電圧用の個別電源配線を離間させて何本も通すことを要しない。センスアンプアレイ２３の数に比例してセンスアンプの電源配線によるチップ占有面積が増大する事態を防止することができる。
【００６４】
図１０にはセンスアンプ電源レイアウトの比較例が示される。ここでは、センスアンプアレイ２３毎の個別電源線６１，６２は例えばその両端部で図示を省略する電源支線に接続される。要するに、電源は電源配線６１，６２の両端から供給されることになる。複数のセンサアンプＳＡが並列動作すると電流集中を起こすため、個別電源配線６１，６２の配線幅をある程度広くし、ノイズの発生を抑える事が必要になる。図１０の例では各センスアンプアレイ２３の個別電源配線６１（電源電圧Ｖｄｄ用），６２（回路の接地電圧Ｖｓｓ用）の幅を広げている。例えば個別電源配線６１，６２の配線幅を夫々１０μｍとする。例えば列選択回路２２、センスアンプアレイ２３併せて５０μｍのレイアウト幅を必要とする。これを各センスアンプアレイ２３毎に行うと不揮発性メモリのチップ占有面積が増大する。例えば、メモリマット２０中に選択回路２２及びセンスアンプアレイ２３が８ブロック配置されている場合、センスアンプアレイの個別電源配線６１，６２の幅だけで１６０μｍが必要になる。図９の例では共通電源配線６３，６４の配線幅２０μｍ程度で済む。尚、図１０の例は各メモリアレイにおいて１本のビット線ＢＬに１本の書き込みビット線ＧＢＬｗが配置されている。
【００６５】
《並列アクセス》
図２及び図４等で説明したフラッシュメモリ９では、読み出し用の読み出し主ビット線ＧＢＬｒと書き込み用の書き込みビット線ＧＢＬｗを別々に持ち、読み出し動作において読み出し対象とされるメモリアレイ２１の分離スイッチＤＳＷは書き込みビット線ＧＢＬｗをビット線ＢＬから分離される。従って、異なったメモリアレイ２１に対して、読み出し動作と、消去及び書き込み動作とを並列的に行うことができる。消去及び書き込み動作を同じサイクルで行えるようにするために、図１１に例示されるように、読み出し動作においてワード線ＷＬ、分離スイッチＤＳＷ及びセンスアンプＳＡの動作を選択する読み出し用行デコーダ７０と、書き込み動作においてワード線ＷＬ及び分離スイッチＤＳＷの動作を選択する書き込み用行デコーダ（第２アドレスデコーダ）７１とを別々に持つ。各デコーダ７０，７１の前段にはアドレスラッチ７２，７３が配置されている。前記読み出し用行デコーダ７０と前記列デコーダＣＤＥＣは第１アドレスデコーダを意味する。
【００６６】
図１２には相互に異なるメモリアレイに対する書き込み処理と読み出し処理の動作タイミングが例示される。
【００６７】
図１３には図１１のフラッシュメモリの応用例が示される。メモリマット２０の一部のメモリアレイを当該フラッシュメモリの書き換えシーケンスのプログラムを記憶した記憶領域（書き換えシーケンス領域）７４、残りのメモリアレイをユーザが自由に書き換え可能な記憶領域（ユーザメモリ領域）７５とする。図１１に基いて説明したように、階層センス方式を実現する階層ビット線構造と書き込みビット線構造とを分離して上記同一メモリサイクルでも書き込みと読み出しを並列化できるようになっているから、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることが可能である。要するに、図１４に例示されるように、直接書き換えシーケンス領域７４から書き換え制御の為の命令をフェッチし、それに基いてユーザメモリ領域７５に対する書き換えを行うことができる。図１５には書き換え制御手順が例示される。ＣＰＵ３は直接書き換えシーケンス領域７４から書き換え制御の為の命令をフェッチし、それに基いて制御回路３２の書き換え制御レジスタに制御データをセットする（Ｓ２）。書き込みの場合にはＣＰＵ３はフラッシュメモリ９に書き込みデータを転送する（Ｓ３）。フラッシュメモリ９はアドレス信号にてユーザメモリ領域７５の所要エリアを選択し、書き込みの場合には書き込み電圧を印加し、消去の場合には消去電圧を印加する（Ｓ４）。
【００６８】
このように、書き換えシーケンスプログラムを一旦ＲＡＭ４に転送して、ＲＡＭ４から命令をフェッチして書き換えを制御することを要しない。これにより、比較的プログラム容量の大きな書き換えシーケンスプログラムの転送時間を省くことができ、しかも、ＲＡＭを内蔵しない半導体集積回路にも上記フラッシュメモリ９を搭載してＣＰＵ制御で書き換えを行うことができる。
【００６９】
《パイプラインアクセス》
図２、図４及び図５等で説明したフラッシュメモリ９は、センスアンプアレイ２３を介在させた階層化ビット線構造により、センスアンプまでのメモリアレイ内ではメモリアレイ毎に並列的に読み出し動作を行うことが可能である。パイプラインアクセスはこれに着目して、上記第１アドレスデコーダ及び第２アドレスデコーダに、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を採用する。これにより、アクセス単位に従って順次隣りのデータをアクセスするとき、順次相違するメモリアレイが選択されることになる。例えば図１６において、メモリマットを階層Ａ〜階層Ｄとして把握したとき、メモリセルの物理アドレスは順次階層Ａ、階層Ｂ、階層Ｃ、階層Ｄの順番に繰り返し配置される。図１６では各階層Ａ，Ｂ，Ｃ，Ｄ毎に、サフィックスａ，ｂ，ｃ，ｄを付して、ワード線ＷＬ、プリチャージ信号ＳＰＣ、センスアンプイネーブル信号ＳＥＮを代表的に図示している。図１６に示されるデコーダは前記各行デコーダＲＤＥＣ及び列デコーダＣＤＥＣを総称する。
【００７０】
図１６乃至図１８はそのアドレスマッピングを前提に第１のパイプラインアクセス形態を説明するための図面である。図１６は第１のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図、図１７はデコーダの論理回路図、図１８はパイプラインリード動作のタイミングチャートである。
【００７１】
第１のパイプラインアクセス形態では、図２で説明した行デコーダ（ＲＤＥＣ）２５は、読み出し動作において、アドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させる。列デコーダ（ＣＤＥＣ）２６は通常の読み出し動作とは変わりなく、行デコーダによるデコード結果に基づいて選択ワード線側のメモリマットでビット線を選択し、その選択期間は少なくともセンスアンプ駆動期間に重なるようにされる。
【００７２】
これにより、例えば図１８に例示されるように、リードサイクルがクロック信号の２サイクルであるとき、毎サイクルアドレス信号を変化させながら連続アドレスＡ、アドレスＢ、アドレスＣ、及びアドレスＤのデータＡ、データＢ、データＣ、データＤを連続に読み出すことが可能になる。
【００７３】
このようなパイプラインアクセスを行うための行デコーダＲＤＥＣの論理は図１７に例示される通りである。即ち、その詳細が示される行デコーダＲＤＥＣａ（階層Ａの行デコーダＲＤＥＣを意味する）は、上位プレデコーダユニット８０でリードアクセス対象階層を判定し、下位プレデコーダユニットで階層内のアクセス対象ワード線を判定し、双方の出力に対する論理積信号がワード線ＷＬａの選択信号とされる。双方のプレデコーダユニット８０，８１は基本的に同じ構成を有し、その詳細が代表的に示された上位プレデコーダユニット８０のように、上位アドレスをデコードするプレデコーダ８２のデコード結果をラッチ回路８３，８４でクロック信号ＣＬＫの２サイクル保持して出力するように構成される。下位プレデコーダユニット８１のプレデコーダは下位アドレスのデコードを行う。プリチャージ信号ＳＣＰａ及びセンスアンプ活性化信号ＳＥＮａは上位プレデコーダユニット８０のプレデコーダ８２のデコード結果信号を３段の遅延回路８５を用いてタイミング調整して生成される。他の行デコーダＲＤＥＣｂ、ＲＤＥＣｃ，ＲＤＥＣｄも同様に構成される。メインアンプＭＡの活性化制御信号ＭＥＮを生成する信号生成回路ＭＤＧは、フラッシュメモリの読み出し動作を選択するモジュールセレクト信号ＭＳＥＬをクロック信号ＣＬＫに同期してラッチする直列２段のラッチ回路８７，８８と、終段ラッチ回路の８８の出力変化に基いてパルスを生成するパルス生成回路８９とによって構成される。
【００７４】
図１９乃至図２１は前記アドレスマッピングを前提に第２のパイプラインアクセス形態を説明するための図面である。図１９は第２のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図、図２０はデコーダの論理回路図、図２１はパイプラインリード動作のタイミングチャートである。また、第２のパイプラインアクセス形態を実現するフラッシュメモリの場合、センスアンプＳＡは図６に代えて図２２の構成を採用することが必要になる。
【００７５】
図１９では各階層Ａ，Ｂ，Ｃ，Ｄ毎に、サフィックスａ，ｂ，ｃ，ｄを付して、ワード線ＷＬ、プリチャージ信号ＳＰＣ、センスアンプイネーブル信号ＳＥＮ、読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶを代表的に図示している。図１９に示されるデコーダは前記各行デコーダＲＤＥＣ及び列デコーダＣＤＥＣを総称する。
【００７６】
第２のパイプラインアクセス形態では、図２で説明した行デコーダ（ＲＤＥＣ）２５は、読み出し動作において、アドレス信号で指定されるアドレスと次のアドレスの双方のワード線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とする。列デコーダ（ＣＤＥＣ）２６は、行デコーダ２５によるデコード結果に基づいて選択ワード線側のメモリマットでビット線を選択し、その選択期間は少なくともセンスアンプ駆動期間に重なるようにされる。よって、連続アドレスのワード線が並列選択されるのに応答して、夫々のメモリアレイにおいてビット線も並列選択される。
【００７７】
これにより、例えば図２１に例示されるように、リードサイクルがクロック信号の２サイクルであるとき、最初のメモリサイクルでアドレスＡが指定され、次のメモリサイクルでアドレスＣが指定されると、最初のメモリサイクル（ＣＬＫ２サイクル）ではアドレスＡのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれ、これに並行してアドレスＢのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれる。次ののメモリサイクル（ＣＬＫ２サイクル）ではアドレスＣのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれ、これに並行してアドレスＤのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれる。合計４個のメモリアレイのセンスアンプＳＡの出力は、データＡ、データＢ、データＣ、データＤの順に直列的に行なわれる。
【００７８】
このようなパイプラインアクセスを行うためのセンスアンプＳＡの構成は図２２に例示される通りである。即ち、センス動作と出力動作のタイミングを別々に制御可能にするために、図６の構成に対し、ＭＯＳトランジスタＱ９，Ｑ１０による出力動作を、読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶが活性化されて初めて可能とするように、論理和ゲート９０，９１とインバータ９２を追加した。
【００７９】
また、第２形態のパイプラインアクセスを行うための行デコーダＲＤＥＣの論理は図２０に例示される通りである。ここでは、階層Ａ及び階層Ｂの行デコーダＲＤＥＣを意味する行デコーダＲＤＥＣａｂが例示される。図１７のＲＤＥＣａ，ＲＤＥＣｂに対し上位プレデコーダユニット８０及び下位プレデコーダユニット８１は同じ構成を有し、双方の論理積信号がワード線ＷＬａとワード線ＷＬｂの選択信号とされる。プリチャージ信号ＳＰＣａ，ＳＰＣｂは上位プレデコーダ８２の出力変化に基づいてパルスを生成するパルス生成回路１００で生成される。センスアンプ活性化信号ＳＥＮａ，ＳＥＮｂは前記ラッチ回路８４の出力と前記パルス生成回路１００の出力を入力する遅延ラッチ回路１０１により生成される。読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶａ，ＧＢＬｒＤＲＶｂは前記ラッチ回路８４の出力を順次遅延回路１０２、１０３，１０４，１０５で遅延させて順次活性化される。
【００８０】
《メモリカード》
図２３に本発明に係る不揮発性メモリ装置の一例であるメモリカードの概略図を示す。メモリカード１２０は外部とのインタフェースを行うインタフェース部１２１とメモリカードの動作制御を行うコントローラ１２２及び１又は複数の本発明の不揮発性メモリ１２３から構成される。不揮発性メモリ１２３は例えば、図５で代表される前記フラッシュメモリ９と同じように、書込を行っているメモリセルを含むメモリアレイと当該メモリアレイの副ビット線をセンスアンプのリファレンス入力とするメモリアレイとを除く他のメモリアレイでは、当該書込動作に並行して読み出し動作を行うことが可能である。従って、外部からの書込動作要求と読み出し動作要求とに対して、コントローラはこれらの要求に対する動作を並行して行うことができる。 また図２４の様に、外部から入力されるアドレス（論理アドレス）に対しアクセスする不揮発性メモリ内のアドレス（物理アドレス）との変換対応テーブル１２４を持つメモリカード１２０の場合、書込動作を行うとき、任意の物理アドレスに新たなデータを書込み、変換対応テーブルを更新するのであっても良い。このような変換対応テーブル１２４を持つメモリカード１２０であれば、読み出し動作を行う物理アドレスを含むメモリアレイと並行して書込動作が可能なメモリアレイとなるように物理アドレスを選択し、読み出し動作と書込動作とを並行して行い、その後に変換対応テーブルを更新することで書込動作と読み出し動作とのターンアラウンドタイムを見かけ上短くすることが可能となる。
【００８１】
《ベリファイアクセス》
メモリアレイの異なる階層で上記書込動作と読み出し動作が並列化されるときのベリファイ読み出しに着目した実施形態について説明する。
【００８２】
図２５から図２９には異なる階層で書込動作と読み出し動作が並列化されるときベリファイ読み出しの読み出しデータと読み出し動作の読み出しデータの競合を回避可能にする第１の実施形態が例示される。
【００８３】
図２５には上記読み出しデータ競合回避を実現するときのフラッシュメモリの概略が示される。図には階層Ａ，Ｂの２階層分のメモリアレイが例示される。読み出し主ビット線ＧＢＬｒに対応してベリファイ用主ビット線ＧＢＬｖが設けられる。メインアンプは左右の領域ＵＴに対して読み出し用のＭＡｒとベリファイ用のＭＡｖが設けられ、その出力をセレクタＳＥＬで選択するようになっている。読み出し用メインアンプＭＡｒは対応する左右領域ＵＴの読み出し主ビット線ＧＢＬｒに入力が接続され、相互に一方がセンス側、他方がリファレンス側とされる。ベリファイ用メインアンプＭＡｖは対応する左右領域ＵＴのベリファイ用主ビット線ＧＢＬｖに入力が接続され、相互に一方がセンス側、他方がリファレンス側とされる。ベリファイ読み出しデータはデータバスを介して、図示しないＣＰＵに送信され比較される。その他の構成は図４及び図５で説明した構成と変わりない。
【００８４】
図２６には図２５の動作タイミングチャートが示される。図２５において、階層Ａが読み出し動作を行い、階層Ｂが書込動作の１ステップとしてベリファイ読み出し動作を行うものとして動作を説明する。
【００８５】
図２６のタイミングチャートにおいて、階層Ａにおいて読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶａがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）が読み出し主ビット線ＧＢＬｒへ読み出しデータを出力するタイミングと、階層ＢにおいてベリファイＧＢＬドライブ信号ＧＢＬｒＤＲＶｂがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）がベリファイ用主ビット線ＧＢＬｖへ読み出しデータを出力するタイミングが同じである例を示している。この場合、セレクト信号ＡＳＬに繋がるセレクタＳＥＬは読み出し主ビット線ＧＢＬｒ側に接続される階層ＡのメインアンプＭＡｒで増幅された信号をデータバスに出力する。その後、ベリファイ用主ビット線ＧＢＬｖに接続される階層Ｂ側のメインアンプＭＡｖにおいて増幅された信号をデータバスに出力している。これは読み出し動作とベリファイ動作とでは読み出し動作を優先したものであり、逆であっても問題ない。またＭＡｒとＭＡｖの何れか一方が先に信号の出力動作を行なっている場合には、出力完了後に他方のメインアンプが出力動作を開始すればよい。
【００８６】
図２７には上記読み出しデータ競合回避を実現するときの別のフラッシュメモリの概略が示される。図２５との相違点は、読み出し主ビット線ＧＢＬｒにはメインアンプＭＡを、ベリファイ用主ビット線ＧＢＬｖにはベリファイ比較器ＣＭＰを配置した点である。ベリファイ用比較器ＣＭＰは、データバスより供給された書込データとベリファイ用主ビット線ＧＢＬｖから読み出したデータとの比較を行い、書込動作が完了したか否かの判定を行うことができる。
【００８７】
図２８には図２７の動作タイミングチャートが示される。図２８には図２７の階層Ａが読み出し動作を行い、階層Ｂが書込動作の１ステップとしてベリファイ読み出し動作を行う場合を例としている。 図２８のタイミングチャートにおいて、階層Ａにおいて読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶａがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）が読み出し主ビット線ＧＢＬｒへ読み出しデータを出力するタイミングと、階層ＢにおいてベリファイＧＢＬドライブ信号ＧＢＬｖＤＲＶｂがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）がベリファイ用主ビット線ＧＢＬｖへ読み出しデータを出力するタイミングが同じである例を示している。この場合、読み出し主ビット線ＧＢＬｒに接続されるメインアンプＭＡで増幅された信号はデータバスに出力する。これに並行して、ベリファイ用主ビット線ＧＢＬｖに接続されるベリファイ比較器ＣＭＰでは書き込みデータとベリファイ主ビット線ＧＬＢｖから読み出されたデータとの比較が行なわれる。ベリファイ比較器ＣＭＰを含む図示しない書込系回路において、比較結果が書込動作が完了していない事を示す場合は書込動作の継続をし、比較結果が書込動作が完了している事を示す場合は当該ベリファイ用主ビットＧＢＬｖに接続されている書き込み対象メモリセルに対する書込は終了される。尚、図２７では比較器ＣＭＰの入力にデータバスから直接書込みデータが入力されるように図示されているが、実際は図示を省略する書込みデータラッチやその他書き込み用回路を経由していると理解されたい。
【００８８】
上記フラッシュメモリにより、書込動作と読み出し動作とを異なる階層において並行して行うことが可能となり、書込動作と読み出し動作とのターンアラウンドタイムを見かけ上短くすることが可能となる。
【００８９】
図２９には図２５乃至図２８に示す実施形態で用いられるセンスアンプＳＡの詳細が例示される。同図に示されるセンスアンプは、読み出し主ビット線ＧＢＬｒに接続されトランジスタＱ９，Ｑ１０から成る出力ドライバと、ベリファイ主ビット線ＧＢＬｖに接続されトランジスタＱ２０，Ｑ２１から成る出力ドライバとの何れに出力信号を供給するかを、読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶとベリファイＧＢＬドライブ信号ＧＢＬｖＤＲＶにより決定する選択回路部を有している。選択部はゲート回路９０〜９５によって構成される。図２９の構成は２２の構成に対し、トランジスタＱ２０，Ｑ２１から成る出力ドライバ、ゲート回路９３〜９５から成る選択ロジックが追加されている点が相違される。センスアンプＳＡをこのように構成することにより、一つのアンプ回路において読み出し主ビット線ＧＢＬｒとベリファイ主ビット線ＧＢＬｖのいずれか一方に、メモリセルから読み出した信号を増幅して出力することが可能となる。
【００９０】
以上説明した発明の実施の形態によれば以下の作用効果を得ることができる。
【００９１】
（１）ビット線方向をいくつかに分割する。この分割した副ビット線単位に列デコーダとセンスアンプの読み出し回路を配置する。これによりビット線の負荷容量を小さくすることができる。
【００９２】
（２）上下対称の副ビット線の間に列デコーダとセンスアンプを挿入し、上下の列デコーダを同時に動作させる。上部の副ビット線を読み出す場合は下部の副ビット線をリファレンス線とし、下部の副ビット線を読み出す場合は上部の副ビット線をリファレンス線とし、この２本の副ビット線電位を差動型センスアンプで比較する。ビット線電位の差動センスにより読み出し動作の高速化に寄与する。
【００９３】
（３）各センスアンプ回路の出力は、読み出し主ビット線を介してメモリアレイ端に引き出し、バスインタフェース回路に接続することができる。
【００９４】
（４）読み出し主ビット線をメインアンプに繋ぐ構成を採用することにより、読み出し動作の更なる高速化が可能になる。
【００９５】
（５）読み出し主ビット線とは別に、書き込みビット線を配置し、階層スイッチ（分離スイッチ）を介して分割した副ビット線に接続する。これにより、一組の書込み回路等による並列書き込みを保証する。
【００９６】
（６）書き込み消去の完了を判定するベリファイリードは、比較的低速であることが許されるため、ベリファイリードはこの書き込みの主ビット線を用いる。このためベリファイに使用する回路も分散させなくて済む。
【００９７】
（７）階層センス方式では、センスアンプなどの読み出し回路をメモリマット内に複数配置する。このセンスアンプはビット線と直交して配置され、電源線も同様にビット線と直交する。複数が動作するセンスアンプでは電流集中を起こすため広い電源幅とし、ノイズの発生を抑える。この複数の広い電源幅はそのままモジュール面積の増大になる。このため、階層スイッチを介して副ビット線を書き込みビット線に接続する場合、２ビットまたは複数の副ビット線を１本の書き込みビット線に接続する。この結果、主ビット線のメタル間隔は広くなり、この主ビット線の間に電源配線を通すことが可能になる。センスアンプなどの読み出し回路には、このビット線と平行な電源配線から動作電源を供給することで、モジュール面積の増大を抑えることが出来る。同時にメタル層の増大を抑えることが出来る。複数のセンスアンプが同時に動作しても電流集中を起こさないため、ノイズの発生を抑える効果がある。
【００９８】
（８）読み出しの主ビット線とは異なる書き込みの主ビット線を備えることで、異なった副ビット線内のメモリに対して、読み出しと書き込み消去を同じサイクルで行うことができる。ここで、読み出しデータと書き込みデータが衝突しない様に同じ副ビット線内のメモリに対しては、同じサイクルにアクセスしない様な制限が必要となる。読み出しと書き込み消去を同じサイクルで実行するには、アドレスラッチ回路やワード線デコーダ回路を、読み出しと書き込み消去用で２組備えるとよい。
【００９９】
（９）フラッシュメモリの書き換えシーケンスのプログラムを記憶したメモリと、ユーザが書き換えるメモリとを同一アレイに配置することができる。上記の読み出し階層センスと書き込みビット線構造を用いて両者を分割し、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることができる。従来の様に、書き換えシーケンスプログラムを一旦ＲＡＭに転送する必要がなく、ＲＡＭを内蔵しない半導体集積回路にもそのようなフラッシュメモリを搭載することができる。
【０１００】
（１０）本発明を適用した不揮発性メモリをメモリカードに用いることで、読み出し動作と書込動作とを並行して行うことが可能となり、ユーザから見たターンアラウンドタイムを短縮することができる。
【０１０１】
（１１）異なる階層において読み出し動作と書込動作中のベリファイ読み出し動作とを並行するとき、双方からの読み出しデータの経路を個別化することにより、双方からの読み出しデータの競合が解消されユーザから見たターンアラウンドタイムを短縮することができる。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、不揮発性メモリセルは閾値電圧の相違によって情報記憶を行うもの、或は電子などにキャリアの注入される位置の相違に良いって情報記憶を行うものであってよい。また、１個のメモリセルによる情報記憶は１ビットに限定されず複数ビットであってもよい。不揮発メモリは複数メモリマットを備え、夫々に対してメモリアレイによる階層化ビット線構造を採用してもよい。
【０１０４】
本発明をマイクロコンピュータなどのデータ処理用半導体集積回路に適用する場合に不揮発性メモリとオンチップする回路モジュールは上記の例に限定されず適宜変更可能である。また、本発明は不揮発性メモリ単体の半導体集積回路にも適用することができうる。不揮発性メモリはフラッシュメモリに限定されず高誘電体メモリなどであってもよい。
【０１０５】
図２５以降を参照して説明したベリファイ読み出しにおいて、ベリファイ用主ビット線を追加する代わりに、書込に用いる書込主ビット線をベリファイ読み出し用の主ビット線として用いることも可能である。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０７】
すなわち、１つのセンスアンプに繋がる負荷容量を小さくでき、読み出し時間を大幅に短縮できる。また、読み出し中に、他のメモリに対して書き込み消去を行うことができる。
【０１０８】
ビット線とビット線の間に電源配線を通し、それを多数のセンスアンプに接続することで、多数のセンスアンプが同時に動作しても電流集中を生じ難い。更に、各センスアンプアレイ毎に幅の広い電源配線を分散して配置することを要しないため、チップ面積の小型化に寄与することができる。
【０１０９】
読み出し主ビット線と書き込みビット線が分割されているため、読み出しデータと書き込みデータを同時に扱うことが出来る。したがって、本発明の半導体集積回路を用いたデータ処理システムでは比較的長い時間を要する書き込み消去中にシステムを止めることなく、データ読み出しを伴うサービスを継続することができる。また、書き換えプログラムを同一メモリアレイ内に配置した場合は、書き換えシーケンスを格納する専用のメモリを必要としない。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータのブロック図である。
【図２】オンチップのフラッシュメモリを全体的に示すブロック図である。
【図３】スタックドゲート構造の不揮発性メモリセルを例示する概略断面図である。
【図４】メモリマットの階層化ビット線構造の詳細を例示する回路図である。
【図５】差動センスを行うメモリマットの階層化ビット線構造の詳細を例示する回路図である。
【図６】差動センス用のセンスアンプの一例を示す回路図である。
【図７】差動センスアンプと差動メインアンプによるデータ読み出し動作のタイミングチャートである。
【図８】差動センスを行うメモリマットの階層化ビット線構造の別の詳細を例示する回路図である。
【図９】センスアンプアレイの電源配線レイアウトを例示する説明図である。
【図１０】センスアンプ電源レイアウトの比較例を示す説明図である。
【図１１】同じサイクルで読み出し動作と消去又は書き込み動作とを可能にする行デコーダの構成を概念的に示す説明図である。
【図１２】相互に異なるメモリアレイに対する書き込み処理と読み出し処理の動作タイミングを例示するタイミングチャートである。
【図１３】図１１のフラッシュメモリの応用例を示す説明図である。
【図１４】図１１のフラッシュメモリを用いた動作の説明図である。
【図１５】図１１のフラッシュメモリを用いた書き換え制御手順を例示するフローチャートである。
【図１６】第１のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図である。
【図１７】第１のパイプラインアクセス形態を実現するときフラッシュメモリに採用するデコーダの論理回路図である。
【図１８】第１のパイプラインアクセス形態によるパイプラインリード動作のタイミングチャートである。
【図１９】第２のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図である。
【図２０】第２のパイプラインアクセス形態を実現するときフラッシュメモリに採用するデコーダの論理回路図である。
【図２１】第２のパイプラインアクセス形態によるパイプラインリード動作のタイミングチャートである。
【図２２】第２のパイプラインアクセス形態を実現するとき図６に代えて採用するセンスアンプの回路図である。
【図２３】本発明に係る不揮発性メモリ装置の一例であるメモリカードの概略を示すブロック図である。
【図２４】本発明に係る不揮発性メモリ装置の別の例であるメモリカードの概略を示すブロック図である。
【図２５】読み出しデータ競合回避を実現するときのフラッシュメモリの概略を示すブロック図である。
【図２６】図２５に示すフラッシュメモリの動作タイミングチャートである。
【図２７】読み出しデータ競合回避を実現するときの別のフラッシュメモリの概略を示すブロック図である。
【図２８】図２７に示すフラッシュメモリの動作タイミングチャートである。
【図２９】図２５乃至図２８に示す実施形態で用いられるセンスアンプＳＡの詳細を例示する回路図である。
【符号の説明】
１ マイクロコンピュータ
３ ＣＰＵ
４ ＲＡＭ
９ フラッシュメモリ
ＭＣ 不揮発性メモリセル
２０ メモリマット
２１ メモリアレイ
ＢＬ ビット線
ＧＢＬｒ 読み出し主ビット線
ＧＢＬｗ 書込みビット線
ＤＳＷ 分離スイッチ
ＷＬ ワード線
２２ 列選択回路
２３ センスアンプアレイ
２５ 行デコーダ
２６ 列デコーダ
２８ 書込み回路
２９ データラッチ回路
３０ データセレクタ
３１ ベリファイ用アンプ
３２ 制御回路
３４ 分離スイッチアレイ
ＳＰＣ プリチャージ信号
ＳＥＮ センスアンプ活性化制御信号
ＭＡ メインアンプ
ＭＥＮ メインアンプ活性化制御信号
６１，６２ 個別電源配線
６３，６４ 共通電源配線
６５，６６ 接続電源配線
７０ 読み出し行デコーダ
７２ 書き込み行デコーダ
７４ 書き換えシーケンス領域
７５ ユーザメモリ領域
ＲＤＥＣａ 第１形態のパイプラインアクセス用行デコーダ
ＲＤＥＣａｂ 第２形態のパイプラインアクセス用行デコーダ
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリ、更には中央処理装置（ＣＰＵとも記す）と共に前記不揮発性メモリを搭載したマイクロコンピュータもしくはマイクロプロセッサなど称されるデータ処理装置などの半導体集積回路に関し、例えばフラッシュメモリを搭載したマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリの読み出し動作は、例えば、▲１▼読み出しビット線をプリチャージし、▲２▼ワード線をハイレベル（“Ｈ”）のような選択レベルに立ち上げて、メモリセルトランジスタをオン状態し、▲３▼メモリセルトランジスタを介してメモリ電流が流れると、プリチャージされたビット線がローレベル（“Ｌ”）に引き抜かれ、▲４▼そのローレベル引き抜きによるビット線の電位をセンスアンプで感知する、という手順になる。
【０００３】
メモリセルトランジスタの閾値電圧（Ｖｔｈ）がワード線電位（ワード線選択レベル）より低い場合は、ビット線の放電が起き、データ“１”として読み出され、メモリのＶｔｈがワード線電位より高い場合は、ビット線の放電は起こらず、データ“０”として読み出される。高速で読む場合は、ビット線容量を小さくし速く放電する必要があり、一般にビット線階層構造が採用されている。ビット線負荷容量は、メモリのドレイン容量が支配的であるため、ビット線階層構造では、ビット線をいくつかのブロックに分割して、複数の副ビット線構造とする。メモリはこの分割された副ビット線に繋がり、副ビット線は階層スイッチを介して主ビット線に繋がっている。従って、ビット線階層構造を採用すると、ビット線の負荷容量は、限られた数のメモリが繋がる副ビット線の配線容量と接続されるメモリのドレイン容量の合計である副ビット線負荷と、主に配線容量である主ビット線負荷の合計となる。これは、階層構造を持たず全てのメモリが主ビット線に繋がる場合に比べて、数分の一の負荷容量となる。メモリ電流でこれらの小さな負荷を速く放電して、ビット線電位の低下をセンスアンプで増幅する。また、書き込みを行う場合は、書き込みワード線を含んでいる階層スイッチをオンさせて、主ビット線に書き込みパルスを与える。この結果、パルスは、階層スイッチを通過し、副ビット線に与えられる。他の副ビット線には印加されないので、主ビット線に全メモリが繋がっている場合に比べて、ドレインディスターブが加えられる時間も大幅に低減することができる。
【０００４】
また、高速で読み出す他の方法として、メモリアレイを複数のアレイに分割して、それぞれに読み出し回路と書き込み回路を備える構造がある（特許文献１参照）。例えば、メモリアレイを４分割にして、それぞれが行デコーダやセンスアンプを持ち、その出力がバスラインに繋がる。アクセスがあった場合は、最上位アドレスを判断していずれかのアレイが動作する。書き込みを行う場合も同様に、最上位アドレスを判断していずれかの書き込み回路にバスラインから書き込みデータを転送し、書き込みが行われる。
【０００５】
【特許文献１】
特開２０００−３３９９８３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記主副ビット線だけによる階層化ビット線構造では主ビット線の負荷容量による信号伝播遅延については対策されず、読み出し速度の高速化が更に要求される場合には対応することができない。
【０００７】
特許文献１に代表されるような複数のアレイに分割する場合には、そのアレイ間でビット線が完全に分離される。これは高速化には望ましいが、読み出し回路や書き込み回路さらにバスラインとのインタフェース回路を、分割数に対応してそれぞれに備える必要があり、回路規模が増大してしまう。また、書き込みと読み出しで同じ主ビット線を用いている。消去及び書き込みでビット線に高電圧を印加する場合には読み出し系にも高耐圧を考慮しなければならない。
【０００８】
また、センスアンプ部分は、メモリアレイのビット線端部に配置され、センスアンプ数は、同時に読み出すビット数以上の数が必要となる。これらは同時に動作し、比較的消費電流が大きいことから、電源ノイズを発生し易い。しかし、センスアンプは微小電圧を増幅するため、不要なノイズの発生は誤動作を招くので、センスアンプに供給する電源に対して、電源インピーダンスを下げるために、配線幅を太くする対策を行うことが必要になる。これでは逆にチップ占有面積が大きくなってしまう。
【０００９】
また、マイクロコンピュータに内蔵するプログラム格納用のフラッシュメモリは、ＣＰＵと同じ速度で読み出すことが必要である。微細化に伴い、ＣＰＵの動作速度は向上するものの、フラッシュメモリは、微細化を行っても電荷蓄積部の酸化膜を薄くすることが出来ず、メモリ電流を増やすことが困難である。このため、マイクロコンピュータの動作速度が内蔵フラッシュメモリのアクセスタイムで決まってしまう。マイクロコンピュータにオンチップのフラッシュメモリにあっては、読み出し動作の高速化は特に重要であり、フラッシュメモリの読み出し回路方式を更に工夫することの必要性が本発明者によって見出された。
【００１０】
本発明の目的は、電気的に書き換え可能なオンチップ不揮発性メモリに対する読み出し速度を速くすることができる半導体集積回路を提供することにある。
【００１１】
本発明の別の目的は、回路規模の増大を極力抑えてオンチップ不揮発性メモリに対する読み出し速度を速くすることができる半導体集積回路を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕《読み出し系の階層化》本発明に係る半導体集積回路は、半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有する。前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイの第１ビット線に共通の第２ビット線（ＧＢＬｒ）、及び前記第１ビット線と第２ビット線との間に配置されたセンスアンプ（ＳＡ）による階層化ビット線構造を有する。更に詳しくは、前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイに共通の第２ビット線、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路（２２）及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプによる階層化ビット線構造を有する。上記メモリアレイの分割による階層ビット線構造は、センスアンプの入力負荷容量を低減する。メモリアレイの分割によりビット線選択回路とセンスアンプは増える。
【００１５】
前記センスアンプは、例えば、隣合う一対のメモリアレイの間に配置された差動センスアンプであり、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれた第１ビット線からの読み出し信号とされ、相互に他方の入力がリファレンス入力とされる。差動センスは読み出し動作の高速化に寄与する。
【００１６】
前記第２ビット線に入力端子が接続されるメインアンプ（ＭＡ）を設けてもよい。読み出し動作を更に高速化することができる。
【００１７】
例えば、前記メインアンプは隣合う一対の第２ビット線に差動入力が接続される差動アンプであり、一対の差動入力は相互に一方の入力が当該一方の第２ビット線に出力された読み出し信号とされ、他方の入力がリファレンス入力とされる。メインアンプも差動化することにより、読み出し動作は更に高速化する。
【００１８】
〔２〕《書き込み系の単一化》上記において、記憶情報の書き込みに着目する。第２ビット線とは別に前記複数のメモリアレイに共通とされる書き込み用の第３ビット線（ＧＢＬｗ）を設ける。分割メモリアレイ構造を採用しても書き込み回路及び書き込みデータラッチなどの書き込み系回路をメモリアレイ毎に配置しなくてよい。前記第３ビット線はメモリアレイに対する並列書き込みビット数に応ずる本数が設けられている。メモリアレイからの記憶情報の読み出しビット数（例えば３２ビット）に制限されることなく所要のビット数（例えば５１２バイト）で並列書き込みが可能になる。
【００１９】
メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路（３４、ＤＳＷ）を設け、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離する。読み出し動作において第３ビット線による不所望な負荷を切り離すことができ、高速読み出しを保証する。また、読み出し対象のメモリアレイは第３ビット線から切り離されるから、第２ビット線による読み出し動作と第３ビット線による書き込み動作の並列化が可能になる。
【００２０】
ベリファイリードは例えば前記第３ビット線を用いて行う。即ち、第３ビット線をデータの外部並列入出力ビット数単位で選択する第２選択回路（３０）と、前記第２選択回路で選択された第３ビット線からのベリファイリードデータをセンスするベリファイ用アンプ（３１）とを有する。これにより、ベリファイ用アンプをメモリアレイ毎に分散させなくて済む。
【００２１】
〔３〕《センスアンプ電源》上記メモリアレイの階層化によりセンスアンプは分散されている。このとき、並列された複数のセンスアンプ毎にその並列方向に沿って第１電源配線（６１，６２）が設けられ、第１電源配線と離間した位置に当該第１電源配線よりも幅広の第２電源配線（６３，６４）が設けられ、夫々の第１電源配線と第２電源配線は第１ビット線方向に設けられた第３電源配線（６５，６６）にて複数個所で接続される。
【００２２】
メモリアレイの階層化による上記階層センス方式では、センスアンプなどの読み出し回路をメモリマット内に複数配置するので、センスアンプは第１ビット線と直交して配置され、電源線も同様に第１ビット線と直交する。複数のセンサアンプが並列動作すると電流集中を起こすため電源配線幅を広くし、ノイズの発生を抑える事が必要になる。これを各センスアンプアレイ毎に行うと不揮発性メモリのチップ占有面積の増大する。このため、センスアンプアレイ毎の第１電源配線の幅は太くせず、そこから離間した位置に幅広の第２電源配線を設け、第１電源配線と第２電源配線を第１ビット線の延在方向に沿った複数の第３電源配線で接続する。センスアンプアレイにはそのアレイ方向一端側から動作電源が供給されるのではなく、アレイ方向に交差する多数の第３電源配線から並列に動作電源が供給される。したがって、多数のセンスアンプが同時に動作しても電流集中による電位変化を生じ難く、センスアンプ用電源配線によるチップ占有面積の増大も抑えることができる。
【００２３】
具体的な形態として、前記複数のメモリアレイに共通化される前記第３ビット線を２本の第１ビット線毎に１本設け、前記分離回路は、各メモリアレイにおいて１本の第３ビット線を対応する２本の第１ビット線の何れか一方との接続又は双方との分離を選択可能とするとき、前記第３電源配線は第１ビット線２本毎にその間に配置すればよい。第３電源配線によるチップ占有面積増大を極力抑えることが可能になる。
【００２４】
〔４〕《並列アクセス》上記において、読み出し用の第２ビット線と書き込み用の第３ビット線を別々に持ち、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離される。異なったメモリアレイに対して、読み出し動作と、消去及び書き込み動作とを並列的に行うことができる。消去及び書き込み動作を同じサイクルで行えるようにするために、読み出し動作においてワード線、第１ビット線、分離回路及びセンスアンプの動作を選択する第１アドレスデコーダ（７０、ＣＤＥＣ）と、書き込み動作においてワード線及び分離回路の動作を選択する第２アドレスデコーダ（７１）とを別々に持つ。
【００２５】
上記より、不揮発性メモリの書き換えシーケンスのプログラムを記憶した記憶領域と、ユーザが自由に書き換え可能な記憶領域とを同一の不揮発性メモリに配置することができる。階層センス方式を実現する階層ビット線構造と書き込みビット線構造とを分離して上記同一メモリサイクルでも書き込みと読み出しを並列化できるようになっているから、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることが可能である。書き換えシーケンスプログラムを一旦ＲＡＭに転送する必要がなく、そのようなＲＡＭを内蔵しない半導体集積回路にも上記不揮発性メモリを搭載することができる。
【００２６】
〔５〕《パイプラインアクセス》上記第１アドレスデコーダ及び第２アドレスデコーダに、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を採用する。これにより、アクセス単位に従って順次隣りのデータをアクセスするとき、順次相違するメモリアレイが選択されることになる。
【００２７】
そのアドレスマッピングを前提に第１のパイプラインアクセス形態を説明する。これは、読み出し動作において、第１アドレスデコーダはアドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号と第１ビット線の選択信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させることにより実現される。これにより、毎サイクルアドレス信号を変化させながら連続アドレスのデータ読み出しを行うことが可能になる。
【００２８】
第２のパイプラインアクセス形態を採用してもよい。即ち、読み出し動作において、第１アドレスデコーダはアドレス信号で指定されるアドレスと次のアドレスのワード線及び第１ビット線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とする。
【００２９】
〔６〕《データ処理装置》上記半導体集積回路は前記半導体基板に前記不揮発性メモリをアクセス可能な中央処理装置を備えて構成される。不揮発性メモリに対する消去及び書き込み処理の制御は中央処理装置が行えばよい。例えば、前記複数のメモリアレイの一部のメモリアレイをデータ領域、残りのメモリアレイを管理領域とし、前記管理領域をデータ領域を書き換えるための書き換えシーケンス制御プログラムの記憶領域とする。前記中央処理装置は、前記管理領域から書き換えシーケンス制御プログラムを読み込んで実行し、データ領域の書き換え制御が可能である。
【００３０】
〔７〕《不揮発性メモリ装置》
本発明に係る不揮発性メモリ装置は、コントローラと一つ又は複数の不揮発性メモリとを有する。前記不揮発性メモリは複数のメモリアレイに分割され、第１グループに属するメモリアレイと、前記第１グループに属するメモリアレイのそれぞれに対応するメモリアレイからなる第２グループのメモリアレイとを有する。前記コントローラは所定の第１グループの第１メモリアレイに対する第１アクセス動作と、当該第１メモリアレイ及び第１メモリアレイに対応する第２グループの第２メモリアレイとを除く第３メモリアレイに対する第２アクセス動作とを並行して制御可能である。
【００３１】
前記第１グループに属するメモリアレイと第２グループの対応するメモリアレイとの間には、複数のセンスアンプ（ＳＡ）を有し、それぞれのメモリアレイは複数の第１ビット線（ＢＬ）を有し、第１グループのメモリアレイの第１ビット線と第２グループの対応するメモリアレイの第１ビット線とが前記センスアンプの入力端子に接続される。前記センスアンプの出力が第２ビット線（ＧＢＬｒ）に接続され、前記第１ビット線と第２ビット線は読み出し動作に用いられ、書込動作に用いられる第３ビット線（ＧＢＬｗ）を更に有する。
【００３２】
本発明の不揮発性メモリ装置によれば、相互に異なるメモリアレイで読み出し動作と書込動作とを並行して行うことが可能となり、ユーザから見たターンアラウンドタイムを短縮することができる。
【００３３】
《ベリファイリード》
本発明の更に別の観点による半導体集積回路は、半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有する。前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線（ＢＬ）、複数のメモリアレイの第１ビット線に共通の第２ビット線（ＧＢＬｒ）、複数のメモリアレイに共通の第３ビット線（ＧＢＬｖ）、及び前記第１ビット線から読み出されたデータを選択的に増幅して第１読み出し動作において第２ビット線に出力し、第２読み出し動作において第３ビット線に出力するセンスアンプ（ＳＡ）による階層化ビット線構造を有する。
【００３４】
本発明の具体的な形態として前記第１読み出し動作は読み出されたデータを半導体集積回路の外部へ出力するための読み出し動作である。前記第２読み出し動作はメモリアレイへのデータの書込において、読み出されたデータに基づいてデータの書込動作又は消去動作を継続するか否かを決定するためのベリファイ読み出し動作である。
【００３５】
異なる階層において読み出し動作と書込動作中のベリファイ読み出し動作とを並行するとき、双方からの読み出しデータの経路を個別化することにより、双方からの読み出しデータの競合が解消されユーザから見たターンアラウンドタイムを短縮することができる。
【００３６】
【発明の実施の形態】
《マイクロコンピュータ》
図１には本発明に係る半導体集積回路の一例であるデータプロセッサ若しくはマイクロプロセッサなどとも称されるシングルチップのマイクロコンピュータが例示される。
【００３７】
同図に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような１個の半導体基板（チップ）に形成される。
【００３８】
マイクロコンピュータ１は、内部バス２に接続された回路モジュールとして、中央処理装置（ＣＰＵとも記す）３、前記ＣＰＵ２のワーク領域などに利用されるランダム・アクセス・メモリ（ＲＡＭとも記す）４、バスコントローラ５、発振器７、分周回路８、フラッシュメモリ９、電源回路１０、入出力ポート（Ｉ／Ｏ）１１、及びタイマカウンタ等その他の周辺回路１２等を有する。前記ＣＰＵ３は命令制御部と実行部を備え，フェッチした命令を解読し，解読結果に従って実行部で演算処理を行う。フラッシュメモリ９は、特に制限されないが、ＣＰＵ３の動作プログラムもしくはデータを格納する。電源回路１０はフラッシュメモリ９の消去及び書き込み用高電圧などを生成する。分周回路８は発振器７による源発振を分周して動作基準クロック信号やその他内部クロック信号を生成する。前記内部バス２は、夫々アドレスバス、データバス及びコントロールバスを含んでいる。前記バスコントローラ５はＣＰＵ３からのアクセス要求に応答してそのアクセス対象アドレスに応じたアクセスサイクル数、ウェイトステート数、バス幅等のバスアクセス制御を行う。
【００３９】
マイクロコンピュータ１がシステムに実装された状態ではＣＰＵ３がフラッシュメモリ９に対する消去及び書き込み制御を行なう。デバイステスト又は製造段階では外部の書き込み装置（図示せず）が入出力ポート１１を介して直接フラッシュメモリ９に対する消去及び書き込み制御が可能になっている。電源投入後、リセット信号のローレベル期間にマイクロコンピュータ１の内部が初期化される。リセット信号のハイレベルによりリセットが解除されると、ＣＰＵ２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。
【００４０】
《フラッシュメモリ》
図２にはフラッシュメモリ９をブロックダイアグラムで全体的に示す。フラッシュメモリ９は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルＭＣがマトリクス配置されたメモリマット２０を有する。前記不揮発性メモリセルＭＣは、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁形成されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。或いは、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線接続）及びメモリゲート（メモリゲート制御線接続）を持つスプリットゲート構造等とされてもよい。
【００４１】
メモリマット２０は複数のメモリアレイ２１に分割される。メモリアレイ２１毎に、複数の副ビット線ＢＬを設け、副ビット線ＢＬを列選択回路２２で選択し、列選択回路２２の出力をセンスアンプアレイ２３で受ける。図のセンスアンプアレイ２３には代表して１個のセンスアンプＳＡが図示される。センスアンプアレイ２３の出力を各メモリアレイに共通の読出し主ビット線ＧＢＬｒに接続する。要するに、ビット線は階層ビット線構造とされ、センスアンプによる増幅は階層センス方式とされる。センスアンプアレイ２３は図の上下一対のメモリアレイ２１に共有される。書込み系として読出し系とは分離された書込みビット線ＧＢＬｗを有し、書込みビット線ＧＢＬｗは階層化されず、各メモリアレイ２１に共通化される。書込みビット線ＧＢＬｗと対応する副ビット線ＢＬは、分離スイッチＤＳＷを介して接続又は分離が選択可能にされる。読出し動作時は、分離スイッチＤＳＷは少なくとも、読出し対象メモリアレイにおいて書込みビット線ＧＢＬｗを副ビット線ＢＬから分離する。特に制限されないが、読出し主ビット線ＧＢＬｒは３２本、書込み主ビット線ＧＢＬｗは１０２４本とされる。
【００４２】
不揮発性メモリセルＭＣのワード線ＷＬは行デコーダ（ＲＤＥＣ）２５によるアドレス信号のデコード結果に従って選択的に駆動される。駆動レベルはフラッシュメモリに対する消去、書込み、又は読出し処理に応じて決まる。列選択回路２２による副ビット線ＢＬの選択は列デコーダ（ＣＤＥＣ）２６によるアドレス信号のデコード結果に従って行われる。分離スイッチＤＳＷやセンスアンプＳＡはメモリアレイに対する読み出し、消去又は書き込みの動作に応じて行デコーダ２５により制御される。アドレス信号はアドレスバスＡＢＵＳから供給される。
【００４３】
前記読出し主ビット線ＧＢＬｒはバスドライバＢＤＲＶを介してデータバスＤＢＵＳに接続される。この例に従えばデータバスＤＢＵＳは３２ビットである。書込みビット線は書込み回路２８に接続される。書込み回路２８は１０２４ビットの書き込み制御データの各ビットの論理値に応じて対応する書き込みビット線ＧＢＬｗに書き込み電圧を印加する。書込み制御データは書き込みデータラッチ回路２９から与えられる。書込みデータラッチ回路２９にはＣＰＵ３から順次３２ビット単位で与えられる書込みデータがデータセレクタ（第２選択回路）３０を介して１０２４ビット入力されてプリセットされる。ベリファイリードにおいて書き込みビット線ＧＢＬｗに読み出されたデータは前記データセレクタ３０により３２ビット単位で選択され、選択されたデータはベリファイ用アンプ３１で増幅されて外部に出力される。ベリファイリードで外部読み出されたデータはＣＰＵ３によりビット単位でベリファイ判定が行なわれ、その判定結果が新たな書込み制御データとしてＣＰＵ３から書込みセレクタ３０を通してデータラッチ回路２９にロードされる。データセレクタ３０の選択動作は特に制限されないがアドレスバスＡＢＵＳから供給されるアドレス信号に基いて行なわれる。
【００４４】
制御回路３２はＣＰＵ３からコントロールバスＣＢＵＳ及びデータバスＤＢＵＳを介してメモリ制御情報が設定され、それに従って読出し、消去及び書き込みの動作に応じた制御シーケンス並びに動作電源の切換え制御を行う。
【００４５】
《不揮発性メモリセル》
ここで前記不揮発性メモリセルの具体例を説明する。
【００４６】
図３には不揮発性メモリセルの一例としてスタックドゲート構造が例示される。同図に示される不揮発性メモリセルＭＣは、ソース線（第２のデータ線）ＳＬに接続されるソース領域４０とビット線（第１のデータ線）ＢＬに接続するドレイン領域４２の間にチャネル領域が形成され、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲート電極４３が形成され、その上に酸化膜を介してコントロールゲート電極４４が形成される。フローティングゲート電極４３はポリシリコン層によって構成される。コントロールゲート電極４４はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。
【００４７】
書き込みをホットキャリア注入とする場合の動作電圧は以下の通りである。例えば書き込みは、ワード線電圧Ｖｇを１０Ｖ、ビット線電圧Ｖｄを５Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとし、ドレイン領域２２からフローティングゲート３３へのホットキャリア注入によって行なう。消去はワード線電圧Ｖｇを負の−１０Ｖ、ウェル電位Ｖｗを１０Ｖ、ビット線及びソース線を高インピーダンスとし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。読み出しは、ワード線電圧Ｖｇを電源電圧、ビット線電圧Ｖｄを電源電圧、ソース線電圧Ｖｓを０Ｖ、ウェル電位Ｖｗを０Ｖとして行う。消去及び書き込み処理では、ワード線ＷＬ及びウェル領域に高圧を印加することが必要になる。
【００４８】
書き込みをＦＮトンネルとする場合の動作電圧は以下の通りとされる。例えば書き込みは、ワード線電圧Ｖｇを−１０Ｖ、ビット線電圧Ｖｄを１０Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとして、ドレインからＦＮトンネルによりフローティングゲート３３に電子を注入することによって行なう。消去はワード線電圧Ｖｇを１０Ｖ、ウェル電位Ｖｗを−１０Ｖ、ソース電圧Ｖｓを−１０Ｖ、ビット線を高インピーダンスとし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。この場合には消去及び書き込み処理では、ワード線ＷＬ、ビット線ＢＬ及びウェル領域に高圧を印加することが必要になる。読み出しは上記と同じである。
【００４９】
《階層化ビット線構造》
図４にはメモリマットの階層化ビット線構造の詳細が例示される。図４の例は１本の書き込みビット線ＧＢＬｗは各メモリアレイにおいて分離スイッチＤＳＷを介して２本のビット線ＢＬに接続可能にされる。図４において分離スイッチＤＳＷは隣合うメモリアレイ２１の間に分離スイッチアレイ３４としてレイアウトされる。図４の横方向にビット線は２０４８本、書き込みビット線ＧＢＬｗは１０２４本、読み出し主ビット線ＧＢＬｒは３２本配置される。センスアンプＳＡは６４本のビット線ＢＬに１個の割合で３２個配置される。ＵＴはビット線が６４本単位で配置される領域を意味する。列選択回路２２は２０４８本のビット線のうち６４本単位の中から１本を選択して対応するセンスアンプＳＡに接続する。分離スイッチＤＳＷは、読み出し動作及び消去動作では全てオフ状態にされる。書き込み動作及びベリファイリードでは分離スイッチＤＳＷは書き込み対象メモリアレイ側の一行１０２４個がオン状態にされる。
【００５０】
例えばデータ読み出し動作では１本のワード線ＷＬが選択され、選択されたメモリセルの記憶情報はビット線ＢＬに現われ、ビット線ＢＬは６４本に１本の割合で選択されて対応するセンスアンプＳＡの入力に伝達される。センスアンプＳＡは対応する読み出し主ビット線ＧＢＬｒを駆動する。このメモリアレイの分割による階層ビット線構造はセンスアンプＳＡの入力負荷容量を低減する。書き込みビット線ＧＢＬｗはメモリアレイに対する並列書き込みビット数に応ずる１０２４本が設けられているから、メモリアレイからの記憶情報の読み出しビット数（例えば３２ビット）に制限されることなく所要のビット数で並列書き込みが可能になる。
【００５１】
ビット線ＢＬは分離スイッチＤＳＷを介して書き込みビット線ＧＢＬｗと接続及び分離可能であり、読み出し動作において読み出し対象とされるメモリアレイの分離スイッチＤＳＷは書き込みビット線から分離するから、読み出し動作において書き込みビット線ＧＢＬｗによる不所望な負荷を切り離すことができ、高速読み出しを保証する。また、読み出し対象のメモリアレイは書き込みビット線ＧＢＬｗから切り離されるから、相互に異なったメモリアレイにおいて読み出し主ビット線による読み出し動作と書き込みビット線ＧＢＬｗによる書き込み動作の並列化が可能になる。
【００５２】
また、ベリファイリードは例えば前記書き込みビット線ＧＢＬｗを用いてベリファイ用アンプ３１に伝達するから、ベリファイ用アンプをメモリアレイ毎に分散させなくて済む。
【００５３】
《差動センス》
図５には差動センスを行うメモリマットの階層化ビット線構造の詳細が例示される。図５の例では、前記センスアンプＳＡは、図の上下に隣合う一対のメモリアレイに対して差動入力を行う差動増幅形態にされ、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれたビット線ＢＬからの読み出し信号とされ、相互に他方の入力がリファレンス入力とされる。差動センスは読み出し動作の高速化に寄与する。更に読み出し主ビット線ＧＢＬｒにはメインアンプＭＡを設け、読み出し動作を更に高速化している。メインアンプＭＡには差動アンプを採用し、一対の主ビット線ＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）の相互に一方を読み出し信号入力、他方をリファレンス入力とする。メインアンプＭＡも差動化することにより、読み出し動作は更に高速化する。差動のメインアンプＭＡを採用することにより、図４とは、３２本のビット線ＢＬを一単位としてセンスアンプＳＡを設け、全体として６４個のセンスアンプを備える点で相違される。共に、不揮発性メモリセルへの書き込み処理単位は１０２４ビット、外部入出力は３２ビット単位であることに変わりはない。
【００５４】
前記メインアンプＭＡは、イコライズ信号ＭＥＱによってスイッチ制御され対応する一対の読み出し主ビットＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）を導通可能にするトランスファゲートＴＧ、対応する一対の読み出し主ビットＧＢＬｒ（Ｌ）、ＧＢＬｒ（Ｒ）に接続されアンプイネーブル信号ＭＥＮによって活性・非活性か制御されるスタティックラッチＬＡＴ、及びスタティックラッチＬＡＴの一方に入出力ノードに入力端子が接続されバスドライバＢＤＲＶに出力端子が接続される出力インバータＩＮＶによって構成される。
【００５５】
図６には差動センス用のセンスアンプＳＡ（Ｌ）の一例が示される。図においてｐチャンネル型ＭＯＳトランジスタにはゲート電極に小さな丸印を付してｎチャンネル型ＭＯＳトランジスタと区別する。一方のメモリアレイの出力信号線ＣＢＬ（Ｔ）と他方のメモリアレイの出力信号線ＣＢＬ（Ｂ）に夫々接続される差動入力ＭＯＳトランジスタＱ５，Ｑ６を有し、これにＭＯＳトランジスタＱ１〜Ｑ４でスタティックラッチ形態に構成されたラッチ回路が接続される。ＭＯＳトランジスタＱ１，Ｑ４には夫々並列に初期化ＭＯＳトランジスタＱ７，Ｑ８が設けられ、電源電圧に接続される。ＭＯＳトランジスタＱ５，Ｑ６のコモンソースにはパワースイッチＭＯＳトランジスタＱ１１を介して回路の接地電圧Ｖｓｓに接続される。ＭＯＳトランジスタＱ１〜Ｑ４によるラッチ回路の一対の記憶ノードに一方は、出力インバータのＭＯＳトランジスタＱ９のゲートに、他方は反転されて出力インバータのＭＯＳトランジスタＱ１０のゲートに接続される。出力インバータを構成するＭＯＳトランジスタＱ９，Ｑ１０のコモンドレインが対応する読み出し主ビット線ＧＢＬｒに接続する。Ｑ１２はＣＢＬ（Ｔ）とＣＢＬ（Ｂ）のイコライズＭＯＳトランジスタ、Ｑ１３，Ｑ１４はプリチャージＭＯＳトランジスタである。Ｑ１５は比較電流ＭＯＳトランジスタ、Ｑ１６，Ｑ１７は前記比較電流ＭＯＳトランジスタＱ１５を選択的に信号線ＣＢＬ（Ｔ）、ＣＢＬ（Ｂ）に導通させるトランスファＭＯＳトランジスタである。比較電流ＭＯＳトランジスタＱ１５はゲートバイアス電圧ＣＣＢによりオン状態のメモリセルＭＣに流れる電流の半分の電流を流す。
【００５６】
センスアンプＳＡ（Ｌ）において非活性化期間にトランジスタＱ７，Ｑ８がオン、トランジスタＱ１１がオフにされトランジスタＱ９とトランジスタＱ１０から成る出力インバータは高インピーダンス状態にされる。この状態で、トランジスタＱ１２，Ｑ１３，Ｑ１４がオンにされて信号線ＣＢＬ（Ｔ）とＣＢＬ（Ｂ）の双方をハイレベルにプリチャージする。例えばセンスアンプＳＡ（Ｌ）によって信号線ＣＢＬ（Ｔ）側からの読み出し信号をセンスする場合、トランジスタＱ７，Ｑ８がオフ、トランジスタＱ１１がオンにされて、トランジスタＱ１７がオン、トランジスタＱ１６がオフにされる。これにより、トランジスタＱ５には読み出し信号電圧が印加され、トランジスタＱ６にはリファレンス電圧が印加され、双方に入力に応じて、トランジスタＱ９とトランジスタＱ１０から成る出力インバータが読み出し主ビット線ＧＢＬｒを駆動する。この読み出し動作において反対側のセンスアンプＳＡ（Ｒ）はリファレンス側とされ非活性状態に維持されていいる。このとき、双方の読み出し主ビット線ＧＢＬｒ（Ｌ）とＧＢＬｒ（Ｒ）は既にイコライズされているので、メインアンプＭＡは、センスアンプＳＡ（Ｌ）による読み出し主ビット線ＧＢＬｒ（Ｌ）に対するハイレベル駆動又はローレベル駆動に応じてラッチ回路ＬＡＴの状態を確定してバスドライバＢＤＲＶを駆動する。
【００５７】
図７には差動センスアンプと差動メインアンプによるデータ読み出し動作のタイミングチャートが示される。ここでは図５における上側のメモリアレイ２１において丸印に代表される位置のメモリセルの記憶情報をＳＡ（Ｌ）読み出すものとし、ＳＡ（Ｒ）はリファレンス側とされる。
【００５８】
時刻ｔ０にアドレス信号が変化されると、これに同期して、列デコーダによる選択状態が変化され、ワード線の選択が開始され、その間にＳＰＣ（Ｌ）がローレベルにされてセンスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作が行なわれる。リファレンス側のセンスアンプＳＡ（Ｒ）ではプリチャージ及びイコライズ動作はディスエーブルのままである。センスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作のとき比較電流選択スイッチＱ１６，Ｑ１７はオフ状態にされ信号線ＣＢＬ（Ｂ），ＣＢＬ（Ｔ）はローレベルからハイレベルに充電される。センスアンプＳＡ（Ｌ）のプリチャージ及びイコライズ動作が終了されると、非センス側の比較電流選択スイッチＱ１７がオン状態にされ、信号線ＣＢＬ（Ｔ）側ではメモリセルの閾値電圧に応じてレベルが変化され、信号線ＣＢＬ（Ｂ）側ではＱ１５に流れるリファレンス電流に応じてレベルが変化される。このレベル変化がある程度大きくなるまでセンスアンプＳＡ（Ｌ）は非活性にされている。この間、メインアンプＭＡはイコライズされ、読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）は中間レベルにされる。時刻ｔ２にセンスアンプＳＡ（Ｌ）が活性化されると、そのときの信号線ＣＢＬ（Ｔ）とＣＢＬ（Ｂ）の差電圧を差動増幅して読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）を増幅する。その後、時刻ｔ３にメインアンプＭＡが起動され、読み出し主ビット線ＧＢＬｒ（Ｒ）、ＧＢＬｒ（Ｌ）が更に増幅され、出力ＯＵＴが確定する。
【００５９】
図８には差動センスを行うメモリマットの階層化ビット線構造の別の詳細が例示される。メモリアレイの間にセンスアンプや列選択回路が接続される構成において、書き込み又は消去時にビット線ＢＬに高電圧が印加される場合を想定する。センスアンプや列選択回路の動作速度という点ではそれら回路を構成するトランジスタは高耐圧ＭＯＳトランジスタでない方が望ましい。その場合には、図８のように、メモリアレイと列選択回路の間に、高耐圧ＭＯＳトランジスタによって接続及び分離可能にされた分離回路５０を設けるとよい。センスアンプや列選択回路を高耐圧ＭＯＳトランジスタで構成する場合は勿論、スプリットゲート構造のように書き込み及び消去の高電圧がビット線に印加されない回路構造にあっても、上記分離回路５０は不要である。
【００６０】
《センスアンプ電源配線レイアウト》
図９にはセンスアンプアレイの電源配線レイアウトが例示される。図２及び図５等で説明したメモリアレイ２１の階層化によりセンスアンプアレイ２３はメモリアレイ２１の並列方向に分散されている。このとき、複数のセンスアンプアレイ２３毎にセンスアンプＳＡの配列方向に沿って幅狭の個別電源配線（第１電源配線）６１，６２が設けられ、前記個別電源配線６１，６２から離間した位置に当該個別電源配線６１，６２よりも幅広の共通電源配線（第２電源配線）６３，６４が設けられ、夫々の前記個別電源配線６１，６２と共通電源配線６３，６４はビット線ＢＬ方向に設けられた接続電源配線（第３電源配線）６５，６６にて複数個所で接続される。特に、この例では書き込みビット線ＧＢＬｗを各メモリアレイにおいてビット線２本に１本の割合で設け、何れのビット線と接続するかは分離スイッチＤＳＷで選択するように構成している。要するに各メモリアレイにおいて１本のビット線ＢＬに１本の書き込みビット線ＧＢＬｗを対応させることを行っていない。換言すれば、並列書き込みビット数が１０２４ビットのように予め決まっているとき、必要な記憶容量を得るに当たり、ワード線方向に配列されるメモリセルの数を２倍にし、その分だけワード線本数を少なくすることが可能なレイアウトを採用している。これに着目して、前記接続電源配線６５，６６をビット線ＢＬ２本毎にその間に配置するようにして、前記接続電源配線６５，６６によるチップ占有面積増大を極力抑えるようにしている。
【００６１】
前記電源配線６１，６３，６５は電源電圧Ｖｄｄ用であり、電源配線６２，６４，６６は回路の接地電圧Ｖｓｓ用である。前記個別電源配線６１，６２と接続電源配線６５，６６は例えば０．２４μｍの電源配線である。前記共通電源配線６３，６４夫々１０μｍの幅広の電源配線とされる。
【００６２】
上記電源配線レイアウトにより、夫々のセンスアンプアレイ２３にはそのアレイ方向一端側から動作電源が供給されるのではなく、アレイ方向に交差する多数の接続電源配線６５，６６から並列に動作電源Ｖｄｄ，Ｖｓｓが供給される。したがって、多数のセンスアンプＳＡが同時に動作しても電流集中による電位変化を生じ難い。このことは、接続電源配線６５，６６の本数に着目すると更に理解が容易である。即ち、接続電源配線６５，６６の本数は、夫々書き込みビット線ＧＢＬｗの半分の本数であり、並列書き込みビット数が１０２４ビットの例に従えば５１２本ずつ存在する。接続電源配線６５，６６の幅は合わせて５１２×０．２４μｍ＝１２２．８８μｍになっている。
【００６３】
その一方で、センスアンプアレイ２３毎に１０μｍのような夫々幅広の電源電圧用、接地電圧用の個別電源配線を離間させて何本も通すことを要しない。センスアンプアレイ２３の数に比例してセンスアンプの電源配線によるチップ占有面積が増大する事態を防止することができる。
【００６４】
図１０にはセンスアンプ電源レイアウトの比較例が示される。ここでは、センスアンプアレイ２３毎の個別電源線６１，６２は例えばその両端部で図示を省略する電源支線に接続される。要するに、電源は電源配線６１，６２の両端から供給されることになる。複数のセンサアンプＳＡが並列動作すると電流集中を起こすため、個別電源配線６１，６２の配線幅をある程度広くし、ノイズの発生を抑える事が必要になる。図１０の例では各センスアンプアレイ２３の個別電源配線６１（電源電圧Ｖｄｄ用），６２（回路の接地電圧Ｖｓｓ用）の幅を広げている。例えば個別電源配線６１，６２の配線幅を夫々１０μｍとする。例えば列選択回路２２、センスアンプアレイ２３併せて５０μｍのレイアウト幅を必要とする。これを各センスアンプアレイ２３毎に行うと不揮発性メモリのチップ占有面積が増大する。例えば、メモリマット２０中に選択回路２２及びセンスアンプアレイ２３が８ブロック配置されている場合、センスアンプアレイの個別電源配線６１，６２の幅だけで１６０μｍが必要になる。図９の例では共通電源配線６３，６４の配線幅２０μｍ程度で済む。尚、図１０の例は各メモリアレイにおいて１本のビット線ＢＬに１本の書き込みビット線ＧＢＬｗが配置されている。
【００６５】
《並列アクセス》
図２及び図４等で説明したフラッシュメモリ９では、読み出し用の読み出し主ビット線ＧＢＬｒと書き込み用の書き込みビット線ＧＢＬｗを別々に持ち、読み出し動作において読み出し対象とされるメモリアレイ２１の分離スイッチＤＳＷは書き込みビット線ＧＢＬｗをビット線ＢＬから分離される。従って、異なったメモリアレイ２１に対して、読み出し動作と、消去及び書き込み動作とを並列的に行うことができる。消去及び書き込み動作を同じサイクルで行えるようにするために、図１１に例示されるように、読み出し動作においてワード線ＷＬ、分離スイッチＤＳＷ及びセンスアンプＳＡの動作を選択する読み出し用行デコーダ７０と、書き込み動作においてワード線ＷＬ及び分離スイッチＤＳＷの動作を選択する書き込み用行デコーダ（第２アドレスデコーダ）７１とを別々に持つ。各デコーダ７０，７１の前段にはアドレスラッチ７２，７３が配置されている。前記読み出し用行デコーダ７０と前記列デコーダＣＤＥＣは第１アドレスデコーダを意味する。
【００６６】
図１２には相互に異なるメモリアレイに対する書き込み処理と読み出し処理の動作タイミングが例示される。
【００６７】
図１３には図１１のフラッシュメモリの応用例が示される。メモリマット２０の一部のメモリアレイを当該フラッシュメモリの書き換えシーケンスのプログラムを記憶した記憶領域（書き換えシーケンス領域）７４、残りのメモリアレイをユーザが自由に書き換え可能な記憶領域（ユーザメモリ領域）７５とする。図１１に基いて説明したように、階層センス方式を実現する階層ビット線構造と書き込みビット線構造とを分離して上記同一メモリサイクルでも書き込みと読み出しを並列化できるようになっているから、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることが可能である。要するに、図１４に例示されるように、直接書き換えシーケンス領域７４から書き換え制御の為の命令をフェッチし、それに基いてユーザメモリ領域７５に対する書き換えを行うことができる。図１５には書き換え制御手順が例示される。ＣＰＵ３は直接書き換えシーケンス領域７４から書き換え制御の為の命令をフェッチし、それに基いて制御回路３２の書き換え制御レジスタに制御データをセットする（Ｓ２）。書き込みの場合にはＣＰＵ３はフラッシュメモリ９に書き込みデータを転送する（Ｓ３）。フラッシュメモリ９はアドレス信号にてユーザメモリ領域７５の所要エリアを選択し、書き込みの場合には書き込み電圧を印加し、消去の場合には消去電圧を印加する（Ｓ４）。
【００６８】
このように、書き換えシーケンスプログラムを一旦ＲＡＭ４に転送して、ＲＡＭ４から命令をフェッチして書き換えを制御することを要しない。これにより、比較的プログラム容量の大きな書き換えシーケンスプログラムの転送時間を省くことができ、しかも、ＲＡＭを内蔵しない半導体集積回路にも上記フラッシュメモリ９を搭載してＣＰＵ制御で書き換えを行うことができる。
【００６９】
《パイプラインアクセス》
図２、図４及び図５等で説明したフラッシュメモリ９は、センスアンプアレイ２３を介在させた階層化ビット線構造により、センスアンプまでのメモリアレイ内ではメモリアレイ毎に並列的に読み出し動作を行うことが可能である。パイプラインアクセスはこれに着目して、上記第１アドレスデコーダ及び第２アドレスデコーダに、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を採用する。これにより、アクセス単位に従って順次隣りのデータをアクセスするとき、順次相違するメモリアレイが選択されることになる。例えば図１６において、メモリマットを階層Ａ〜階層Ｄとして把握したとき、メモリセルの物理アドレスは順次階層Ａ、階層Ｂ、階層Ｃ、階層Ｄの順番に繰り返し配置される。図１６では各階層Ａ，Ｂ，Ｃ，Ｄ毎に、サフィックスａ，ｂ，ｃ，ｄを付して、ワード線ＷＬ、プリチャージ信号ＳＰＣ、センスアンプイネーブル信号ＳＥＮを代表的に図示している。図１６に示されるデコーダは前記各行デコーダＲＤＥＣ及び列デコーダＣＤＥＣを総称する。
【００７０】
図１６乃至図１８はそのアドレスマッピングを前提に第１のパイプラインアクセス形態を説明するための図面である。図１６は第１のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図、図１７はデコーダの論理回路図、図１８はパイプラインリード動作のタイミングチャートである。
【００７１】
第１のパイプラインアクセス形態では、図２で説明した行デコーダ（ＲＤＥＣ）２５は、読み出し動作において、アドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させる。列デコーダ（ＣＤＥＣ）２６は通常の読み出し動作とは変わりなく、行デコーダによるデコード結果に基づいて選択ワード線側のメモリマットでビット線を選択し、その選択期間は少なくともセンスアンプ駆動期間に重なるようにされる。
【００７２】
これにより、例えば図１８に例示されるように、リードサイクルがクロック信号の２サイクルであるとき、毎サイクルアドレス信号を変化させながら連続アドレスＡ、アドレスＢ、アドレスＣ、及びアドレスＤのデータＡ、データＢ、データＣ、データＤを連続に読み出すことが可能になる。
【００７３】
このようなパイプラインアクセスを行うための行デコーダＲＤＥＣの論理は図１７に例示される通りである。即ち、その詳細が示される行デコーダＲＤＥＣａ（階層Ａの行デコーダＲＤＥＣを意味する）は、上位プレデコーダユニット８０でリードアクセス対象階層を判定し、下位プレデコーダユニットで階層内のアクセス対象ワード線を判定し、双方の出力に対する論理積信号がワード線ＷＬａの選択信号とされる。双方のプレデコーダユニット８０，８１は基本的に同じ構成を有し、その詳細が代表的に示された上位プレデコーダユニット８０のように、上位アドレスをデコードするプレデコーダ８２のデコード結果をラッチ回路８３，８４でクロック信号ＣＬＫの２サイクル保持して出力するように構成される。下位プレデコーダユニット８１のプレデコーダは下位アドレスのデコードを行う。プリチャージ信号ＳＣＰａ及びセンスアンプ活性化信号ＳＥＮａは上位プレデコーダユニット８０のプレデコーダ８２のデコード結果信号を３段の遅延回路８５を用いてタイミング調整して生成される。他の行デコーダＲＤＥＣｂ、ＲＤＥＣｃ，ＲＤＥＣｄも同様に構成される。メインアンプＭＡの活性化制御信号ＭＥＮを生成する信号生成回路ＭＤＧは、フラッシュメモリの読み出し動作を選択するモジュールセレクト信号ＭＳＥＬをクロック信号ＣＬＫに同期してラッチする直列２段のラッチ回路８７，８８と、終段ラッチ回路の８８の出力変化に基いてパルスを生成するパルス生成回路８９とによって構成される。
【００７４】
図１９乃至図２１は前記アドレスマッピングを前提に第２のパイプラインアクセス形態を説明するための図面である。図１９は第２のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図、図２０はデコーダの論理回路図、図２１はパイプラインリード動作のタイミングチャートである。また、第２のパイプラインアクセス形態を実現するフラッシュメモリの場合、センスアンプＳＡは図６に代えて図２２の構成を採用することが必要になる。
【００７５】
図１９では各階層Ａ，Ｂ，Ｃ，Ｄ毎に、サフィックスａ，ｂ，ｃ，ｄを付して、ワード線ＷＬ、プリチャージ信号ＳＰＣ、センスアンプイネーブル信号ＳＥＮ、読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶを代表的に図示している。図１９に示されるデコーダは前記各行デコーダＲＤＥＣ及び列デコーダＣＤＥＣを総称する。
【００７６】
第２のパイプラインアクセス形態では、図２で説明した行デコーダ（ＲＤＥＣ）２５は、読み出し動作において、アドレス信号で指定されるアドレスと次のアドレスの双方のワード線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とする。列デコーダ（ＣＤＥＣ）２６は、行デコーダ２５によるデコード結果に基づいて選択ワード線側のメモリマットでビット線を選択し、その選択期間は少なくともセンスアンプ駆動期間に重なるようにされる。よって、連続アドレスのワード線が並列選択されるのに応答して、夫々のメモリアレイにおいてビット線も並列選択される。
【００７７】
これにより、例えば図２１に例示されるように、リードサイクルがクロック信号の２サイクルであるとき、最初のメモリサイクルでアドレスＡが指定され、次のメモリサイクルでアドレスＣが指定されると、最初のメモリサイクル（ＣＬＫ２サイクル）ではアドレスＡのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれ、これに並行してアドレスＢのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれる。次ののメモリサイクル（ＣＬＫ２サイクル）ではアドレスＣのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれ、これに並行してアドレスＤのメモリマットでワード線選択、ビット線選択及びセンスアンプ駆動が行なわれる。合計４個のメモリアレイのセンスアンプＳＡの出力は、データＡ、データＢ、データＣ、データＤの順に直列的に行なわれる。
【００７８】
このようなパイプラインアクセスを行うためのセンスアンプＳＡの構成は図２２に例示される通りである。即ち、センス動作と出力動作のタイミングを別々に制御可能にするために、図６の構成に対し、ＭＯＳトランジスタＱ９，Ｑ１０による出力動作を、読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶが活性化されて初めて可能とするように、論理和ゲート９０，９１とインバータ９２を追加した。
【００７９】
また、第２形態のパイプラインアクセスを行うための行デコーダＲＤＥＣの論理は図２０に例示される通りである。ここでは、階層Ａ及び階層Ｂの行デコーダＲＤＥＣを意味する行デコーダＲＤＥＣａｂが例示される。図１７のＲＤＥＣａ，ＲＤＥＣｂに対し上位プレデコーダユニット８０及び下位プレデコーダユニット８１は同じ構成を有し、双方の論理積信号がワード線ＷＬａとワード線ＷＬｂの選択信号とされる。プリチャージ信号ＳＰＣａ，ＳＰＣｂは上位プレデコーダ８２の出力変化に基づいてパルスを生成するパルス生成回路１００で生成される。センスアンプ活性化信号ＳＥＮａ，ＳＥＮｂは前記ラッチ回路８４の出力と前記パルス生成回路１００の出力を入力する遅延ラッチ回路１０１により生成される。読み出し主ビット線ドライブ信号ＧＢＬｒＤＲＶａ，ＧＢＬｒＤＲＶｂは前記ラッチ回路８４の出力を順次遅延回路１０２、１０３，１０４，１０５で遅延させて順次活性化される。
【００８０】
《メモリカード》
図２３に本発明に係る不揮発性メモリ装置の一例であるメモリカードの概略図を示す。メモリカード１２０は外部とのインタフェースを行うインタフェース部１２１とメモリカードの動作制御を行うコントローラ１２２及び１又は複数の本発明の不揮発性メモリ１２３から構成される。不揮発性メモリ１２３は例えば、図５で代表される前記フラッシュメモリ９と同じように、書込を行っているメモリセルを含むメモリアレイと当該メモリアレイの副ビット線をセンスアンプのリファレンス入力とするメモリアレイとを除く他のメモリアレイでは、当該書込動作に並行して読み出し動作を行うことが可能である。従って、外部からの書込動作要求と読み出し動作要求とに対して、コントローラはこれらの要求に対する動作を並行して行うことができる。 また図２４の様に、外部から入力されるアドレス（論理アドレス）に対しアクセスする不揮発性メモリ内のアドレス（物理アドレス）との変換対応テーブル１２４を持つメモリカード１２０の場合、書込動作を行うとき、任意の物理アドレスに新たなデータを書込み、変換対応テーブルを更新するのであっても良い。このような変換対応テーブル１２４を持つメモリカード１２０であれば、読み出し動作を行う物理アドレスを含むメモリアレイと並行して書込動作が可能なメモリアレイとなるように物理アドレスを選択し、読み出し動作と書込動作とを並行して行い、その後に変換対応テーブルを更新することで書込動作と読み出し動作とのターンアラウンドタイムを見かけ上短くすることが可能となる。
【００８１】
《ベリファイアクセス》
メモリアレイの異なる階層で上記書込動作と読み出し動作が並列化されるときのベリファイ読み出しに着目した実施形態について説明する。
【００８２】
図２５から図２９には異なる階層で書込動作と読み出し動作が並列化されるときベリファイ読み出しの読み出しデータと読み出し動作の読み出しデータの競合を回避可能にする第１の実施形態が例示される。
【００８３】
図２５には上記読み出しデータ競合回避を実現するときのフラッシュメモリの概略が示される。図には階層Ａ，Ｂの２階層分のメモリアレイが例示される。読み出し主ビット線ＧＢＬｒに対応してベリファイ用主ビット線ＧＢＬｖが設けられる。メインアンプは左右の領域ＵＴに対して読み出し用のＭＡｒとベリファイ用のＭＡｖが設けられ、その出力をセレクタＳＥＬで選択するようになっている。読み出し用メインアンプＭＡｒは対応する左右領域ＵＴの読み出し主ビット線ＧＢＬｒに入力が接続され、相互に一方がセンス側、他方がリファレンス側とされる。ベリファイ用メインアンプＭＡｖは対応する左右領域ＵＴのベリファイ用主ビット線ＧＢＬｖに入力が接続され、相互に一方がセンス側、他方がリファレンス側とされる。ベリファイ読み出しデータはデータバスを介して、図示しないＣＰＵに送信され比較される。その他の構成は図４及び図５で説明した構成と変わりない。
【００８４】
図２６には図２５の動作タイミングチャートが示される。図２５において、階層Ａが読み出し動作を行い、階層Ｂが書込動作の１ステップとしてベリファイ読み出し動作を行うものとして動作を説明する。
【００８５】
図２６のタイミングチャートにおいて、階層Ａにおいて読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶａがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）が読み出し主ビット線ＧＢＬｒへ読み出しデータを出力するタイミングと、階層ＢにおいてベリファイＧＢＬドライブ信号ＧＢＬｒＤＲＶｂがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）がベリファイ用主ビット線ＧＢＬｖへ読み出しデータを出力するタイミングが同じである例を示している。この場合、セレクト信号ＡＳＬに繋がるセレクタＳＥＬは読み出し主ビット線ＧＢＬｒ側に接続される階層ＡのメインアンプＭＡｒで増幅された信号をデータバスに出力する。その後、ベリファイ用主ビット線ＧＢＬｖに接続される階層Ｂ側のメインアンプＭＡｖにおいて増幅された信号をデータバスに出力している。これは読み出し動作とベリファイ動作とでは読み出し動作を優先したものであり、逆であっても問題ない。またＭＡｒとＭＡｖの何れか一方が先に信号の出力動作を行なっている場合には、出力完了後に他方のメインアンプが出力動作を開始すればよい。
【００８６】
図２７には上記読み出しデータ競合回避を実現するときの別のフラッシュメモリの概略が示される。図２５との相違点は、読み出し主ビット線ＧＢＬｒにはメインアンプＭＡを、ベリファイ用主ビット線ＧＢＬｖにはベリファイ比較器ＣＭＰを配置した点である。ベリファイ用比較器ＣＭＰは、データバスより供給された書込データとベリファイ用主ビット線ＧＢＬｖから読み出したデータとの比較を行い、書込動作が完了したか否かの判定を行うことができる。
【００８７】
図２８には図２７の動作タイミングチャートが示される。図２８には図２７の階層Ａが読み出し動作を行い、階層Ｂが書込動作の１ステップとしてベリファイ読み出し動作を行う場合を例としている。 図２８のタイミングチャートにおいて、階層Ａにおいて読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶａがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）が読み出し主ビット線ＧＢＬｒへ読み出しデータを出力するタイミングと、階層ＢにおいてベリファイＧＢＬドライブ信号ＧＢＬｖＤＲＶｂがイネーブルとなり当該階層のセンスアンプＳＡ（Ｌ）がベリファイ用主ビット線ＧＢＬｖへ読み出しデータを出力するタイミングが同じである例を示している。この場合、読み出し主ビット線ＧＢＬｒに接続されるメインアンプＭＡで増幅された信号はデータバスに出力する。これに並行して、ベリファイ用主ビット線ＧＢＬｖに接続されるベリファイ比較器ＣＭＰでは書き込みデータとベリファイ主ビット線ＧＬＢｖから読み出されたデータとの比較が行なわれる。ベリファイ比較器ＣＭＰを含む図示しない書込系回路において、比較結果が書込動作が完了していない事を示す場合は書込動作の継続をし、比較結果が書込動作が完了している事を示す場合は当該ベリファイ用主ビットＧＢＬｖに接続されている書き込み対象メモリセルに対する書込は終了される。尚、図２７では比較器ＣＭＰの入力にデータバスから直接書込みデータが入力されるように図示されているが、実際は図示を省略する書込みデータラッチやその他書き込み用回路を経由していると理解されたい。
【００８８】
上記フラッシュメモリにより、書込動作と読み出し動作とを異なる階層において並行して行うことが可能となり、書込動作と読み出し動作とのターンアラウンドタイムを見かけ上短くすることが可能となる。
【００８９】
図２９には図２５乃至図２８に示す実施形態で用いられるセンスアンプＳＡの詳細が例示される。同図に示されるセンスアンプは、読み出し主ビット線ＧＢＬｒに接続されトランジスタＱ９，Ｑ１０から成る出力ドライバと、ベリファイ主ビット線ＧＢＬｖに接続されトランジスタＱ２０，Ｑ２１から成る出力ドライバとの何れに出力信号を供給するかを、読み出しＧＢＬドライブ信号ＧＢＬｒＤＲＶとベリファイＧＢＬドライブ信号ＧＢＬｖＤＲＶにより決定する選択回路部を有している。選択部はゲート回路９０〜９５によって構成される。図２９の構成は２２の構成に対し、トランジスタＱ２０，Ｑ２１から成る出力ドライバ、ゲート回路９３〜９５から成る選択ロジックが追加されている点が相違される。センスアンプＳＡをこのように構成することにより、一つのアンプ回路において読み出し主ビット線ＧＢＬｒとベリファイ主ビット線ＧＢＬｖのいずれか一方に、メモリセルから読み出した信号を増幅して出力することが可能となる。
【００９０】
以上説明した発明の実施の形態によれば以下の作用効果を得ることができる。
【００９１】
（１）ビット線方向をいくつかに分割する。この分割した副ビット線単位に列デコーダとセンスアンプの読み出し回路を配置する。これによりビット線の負荷容量を小さくすることができる。
【００９２】
（２）上下対称の副ビット線の間に列デコーダとセンスアンプを挿入し、上下の列デコーダを同時に動作させる。上部の副ビット線を読み出す場合は下部の副ビット線をリファレンス線とし、下部の副ビット線を読み出す場合は上部の副ビット線をリファレンス線とし、この２本の副ビット線電位を差動型センスアンプで比較する。ビット線電位の差動センスにより読み出し動作の高速化に寄与する。
【００９３】
（３）各センスアンプ回路の出力は、読み出し主ビット線を介してメモリアレイ端に引き出し、バスインタフェース回路に接続することができる。
【００９４】
（４）読み出し主ビット線をメインアンプに繋ぐ構成を採用することにより、読み出し動作の更なる高速化が可能になる。
【００９５】
（５）読み出し主ビット線とは別に、書き込みビット線を配置し、階層スイッチ（分離スイッチ）を介して分割した副ビット線に接続する。これにより、一組の書込み回路等による並列書き込みを保証する。
【００９６】
（６）書き込み消去の完了を判定するベリファイリードは、比較的低速であることが許されるため、ベリファイリードはこの書き込みの主ビット線を用いる。このためベリファイに使用する回路も分散させなくて済む。
【００９７】
（７）階層センス方式では、センスアンプなどの読み出し回路をメモリマット内に複数配置する。このセンスアンプはビット線と直交して配置され、電源線も同様にビット線と直交する。複数が動作するセンスアンプでは電流集中を起こすため広い電源幅とし、ノイズの発生を抑える。この複数の広い電源幅はそのままモジュール面積の増大になる。このため、階層スイッチを介して副ビット線を書き込みビット線に接続する場合、２ビットまたは複数の副ビット線を１本の書き込みビット線に接続する。この結果、主ビット線のメタル間隔は広くなり、この主ビット線の間に電源配線を通すことが可能になる。センスアンプなどの読み出し回路には、このビット線と平行な電源配線から動作電源を供給することで、モジュール面積の増大を抑えることが出来る。同時にメタル層の増大を抑えることが出来る。複数のセンスアンプが同時に動作しても電流集中を起こさないため、ノイズの発生を抑える効果がある。
【００９８】
（８）読み出しの主ビット線とは異なる書き込みの主ビット線を備えることで、異なった副ビット線内のメモリに対して、読み出しと書き込み消去を同じサイクルで行うことができる。ここで、読み出しデータと書き込みデータが衝突しない様に同じ副ビット線内のメモリに対しては、同じサイクルにアクセスしない様な制限が必要となる。読み出しと書き込み消去を同じサイクルで実行するには、アドレスラッチ回路やワード線デコーダ回路を、読み出しと書き込み消去用で２組備えるとよい。
【００９９】
（９）フラッシュメモリの書き換えシーケンスのプログラムを記憶したメモリと、ユーザが書き換えるメモリとを同一アレイに配置することができる。上記の読み出し階層センスと書き込みビット線構造を用いて両者を分割し、書き換えシーケンスプログラムを読み出して実行しながら、ユーザ領域のメモリを書き換えることができる。従来の様に、書き換えシーケンスプログラムを一旦ＲＡＭに転送する必要がなく、ＲＡＭを内蔵しない半導体集積回路にもそのようなフラッシュメモリを搭載することができる。
【０１００】
（１０）本発明を適用した不揮発性メモリをメモリカードに用いることで、読み出し動作と書込動作とを並行して行うことが可能となり、ユーザから見たターンアラウンドタイムを短縮することができる。
【０１０１】
（１１）異なる階層において読み出し動作と書込動作中のベリファイ読み出し動作とを並行するとき、双方からの読み出しデータの経路を個別化することにより、双方からの読み出しデータの競合が解消されユーザから見たターンアラウンドタイムを短縮することができる。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、不揮発性メモリセルは閾値電圧の相違によって情報記憶を行うもの、或は電子などにキャリアの注入される位置の相違に良いって情報記憶を行うものであってよい。また、１個のメモリセルによる情報記憶は１ビットに限定されず複数ビットであってもよい。不揮発メモリは複数メモリマットを備え、夫々に対してメモリアレイによる階層化ビット線構造を採用してもよい。
【０１０４】
本発明をマイクロコンピュータなどのデータ処理用半導体集積回路に適用する場合に不揮発性メモリとオンチップする回路モジュールは上記の例に限定されず適宜変更可能である。また、本発明は不揮発性メモリ単体の半導体集積回路にも適用することができうる。不揮発性メモリはフラッシュメモリに限定されず高誘電体メモリなどであってもよい。
【０１０５】
図２５以降を参照して説明したベリファイ読み出しにおいて、ベリファイ用主ビット線を追加する代わりに、書込に用いる書込主ビット線をベリファイ読み出し用の主ビット線として用いることも可能である。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０７】
すなわち、１つのセンスアンプに繋がる負荷容量を小さくでき、読み出し時間を大幅に短縮できる。また、読み出し中に、他のメモリに対して書き込み消去を行うことができる。
【０１０８】
ビット線とビット線の間に電源配線を通し、それを多数のセンスアンプに接続することで、多数のセンスアンプが同時に動作しても電流集中を生じ難い。更に、各センスアンプアレイ毎に幅の広い電源配線を分散して配置することを要しないため、チップ面積の小型化に寄与することができる。
【０１０９】
読み出し主ビット線と書き込みビット線が分割されているため、読み出しデータと書き込みデータを同時に扱うことが出来る。したがって、本発明の半導体集積回路を用いたデータ処理システムでは比較的長い時間を要する書き込み消去中にシステムを止めることなく、データ読み出しを伴うサービスを継続することができる。また、書き換えプログラムを同一メモリアレイ内に配置した場合は、書き換えシーケンスを格納する専用のメモリを必要としない。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータのブロック図である。
【図２】オンチップのフラッシュメモリを全体的に示すブロック図である。
【図３】スタックドゲート構造の不揮発性メモリセルを例示する概略断面図である。
【図４】メモリマットの階層化ビット線構造の詳細を例示する回路図である。
【図５】差動センスを行うメモリマットの階層化ビット線構造の詳細を例示する回路図である。
【図６】差動センス用のセンスアンプの一例を示す回路図である。
【図７】差動センスアンプと差動メインアンプによるデータ読み出し動作のタイミングチャートである。
【図８】差動センスを行うメモリマットの階層化ビット線構造の別の詳細を例示する回路図である。
【図９】センスアンプアレイの電源配線レイアウトを例示する説明図である。
【図１０】センスアンプ電源レイアウトの比較例を示す説明図である。
【図１１】同じサイクルで読み出し動作と消去又は書き込み動作とを可能にする行デコーダの構成を概念的に示す説明図である。
【図１２】相互に異なるメモリアレイに対する書き込み処理と読み出し処理の動作タイミングを例示するタイミングチャートである。
【図１３】図１１のフラッシュメモリの応用例を示す説明図である。
【図１４】図１１のフラッシュメモリを用いた動作の説明図である。
【図１５】図１１のフラッシュメモリを用いた書き換え制御手順を例示するフローチャートである。
【図１６】第１のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図である。
【図１７】第１のパイプラインアクセス形態を実現するときフラッシュメモリに採用するデコーダの論理回路図である。
【図１８】第１のパイプラインアクセス形態によるパイプラインリード動作のタイミングチャートである。
【図１９】第２のパイプラインアクセス形態を実現するときのフラッシュメモリの概略ブロック図である。
【図２０】第２のパイプラインアクセス形態を実現するときフラッシュメモリに採用するデコーダの論理回路図である。
【図２１】第２のパイプラインアクセス形態によるパイプラインリード動作のタイミングチャートである。
【図２２】第２のパイプラインアクセス形態を実現するとき図６に代えて採用するセンスアンプの回路図である。
【図２３】本発明に係る不揮発性メモリ装置の一例であるメモリカードの概略を示すブロック図である。
【図２４】本発明に係る不揮発性メモリ装置の別の例であるメモリカードの概略を示すブロック図である。
【図２５】読み出しデータ競合回避を実現するときのフラッシュメモリの概略を示すブロック図である。
【図２６】図２５に示すフラッシュメモリの動作タイミングチャートである。
【図２７】読み出しデータ競合回避を実現するときの別のフラッシュメモリの概略を示すブロック図である。
【図２８】図２７に示すフラッシュメモリの動作タイミングチャートである。
【図２９】図２５乃至図２８に示す実施形態で用いられるセンスアンプＳＡの詳細を例示する回路図である。
【符号の説明】
１ マイクロコンピュータ
３ ＣＰＵ
４ ＲＡＭ
９ フラッシュメモリ
ＭＣ 不揮発性メモリセル
２０ メモリマット
２１ メモリアレイ
ＢＬ ビット線
ＧＢＬｒ 読み出し主ビット線
ＧＢＬｗ 書込みビット線
ＤＳＷ 分離スイッチ
ＷＬ ワード線
２２ 列選択回路
２３ センスアンプアレイ
２５ 行デコーダ
２６ 列デコーダ
２８ 書込み回路
２９ データラッチ回路
３０ データセレクタ
３１ ベリファイ用アンプ
３２ 制御回路
３４ 分離スイッチアレイ
ＳＰＣ プリチャージ信号
ＳＥＮ センスアンプ活性化制御信号
ＭＡ メインアンプ
ＭＥＮ メインアンプ活性化制御信号
６１，６２ 個別電源配線
６３，６４ 共通電源配線
６５，６６ 接続電源配線
７０ 読み出し行デコーダ
７２ 書き込み行デコーダ
７４ 書き換えシーケンス領域
７５ ユーザメモリ領域
ＲＤＥＣａ 第１形態のパイプラインアクセス用行デコーダ
ＲＤＥＣａｂ 第２形態のパイプラインアクセス用行デコーダ
Claims (25)
- 半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイに共通の第２ビット線、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。 - 前記センスアンプは隣合う一対のメモリアレイの間に配置された差動センスアンプであり、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれた第１ビット線からの読み出し信号とされ、相互に他方の入力がリファレンス入力とされることを特徴とする請求項１記載の半導体集積回路。
- 前記第２ビット線に入力端子が接続されるメインアンプを有することを特徴とする請求項１記載の半導体集積回路。
- 前記メインアンプは隣合う一対の第２ビット線に差動入力が接続される差動アンプであり、一対の差動入力は相互に一方の入力が当該一方の第２ビット線に出力された読み出し信号とされ、他方の入力がリファレンス入力とされることを特徴とする請求項３記載の半導体集積回路。
- 前記複数のメモリアレイに共通とされる書き込み用の第３ビット線を有し、前記第３ビット線はメモリアレイに対する並列書き込みビット数に応ずる本数が設けられていることを特徴とする請求項１記載の半導体集積回路。
- メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路を有し、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離することを特徴とする請求項５記載の半導体集積回路。
- 第３ビット線をデータの外部並列入出力ビット数単位で選択する第２選択回路と、前記第２選択回路で選択された第３ビット線からのベリファイリードデータをセンスするベリファイ用アンプとを有することを特徴とする請求項６記載の半導体集積回路。
- 並列された複数のセンスアンプ毎にその並列方向に沿って第１電源配線が設けられ、第１電源配線と離間した位置に当該第１電源配線よりも幅広の第２電源配線が設けられ、夫々の第１電源配線と第２電源配線は第１ビット線方向に敷設された第３電源配線にて複数個所で接続されることを特徴とする請求項１記載の半導体集積回路。
- ２本の第１ビット線毎に１本設けられ前記複数のメモリアレイに共通化された複数の書き込み用の第３ビット線と、
各メモリアレイにおいて１本の第３ビット線を対応する２本の第１ビット線の何れか一方との接続又は双方との分離を選択可能な分離回路と、を有することを特徴とする請求項８記載の半導体集積回路。 - 前記第３電源配線は第１ビット線２本毎にその間に配置される事を特徴とする請求項９記載の半導体集積回路。
- 読み出し動作においてワード線、第１ビット線、分離回路及びセンスアンプの動作を選択する第１アドレスデコーダと、書き込み動作においてワード線及び分離回路の動作を選択する第２アドレスデコーダとを別々に有することを特徴とする請求項６記載の半導体集積回路。
- 前記第１アドレスデコーダ及び第２アドレスデコーダは、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を有することを特徴とする請求項１１記載の半導体集積回路。
- 読み出し動作において、第１アドレスデコーダはアドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号と第１ビット線の選択信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させることを特徴とする請求項１２記載の半導体集積回路。
- 読み出し動作において、第１アドレスデコーダはアドレス信号で指定されるアドレスと次のアドレスのワード線及び第１ビット線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とすることを特徴とする請求項１２記載の半導体集積回路。
- 前記半導体基板に前記不揮発性メモリをアクセス可能な中央処理装置を備える事を特徴とする請求項１２記載の半導体集積回路。
- 前記複数のメモリアレイの一部のメモリアレイをデータ領域、残りのメモリアレイを管理領域とし、前記管理領域はデータ領域を書き換えるための書き換えシーケンス制御プログラムの記憶領域とされ、
前記中央処理装置は、前記管理領域から書き換えシーケンス制御プログラムを読み込んで実行し、データ領域の書き換え制御が可能であることを特徴とする請求項１５記載の半導体集積回路。 - 半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリと、前記不揮発性メモリをアクセス可能な中央処理装置とを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、及び前記第１ビット線と第２ビット線の間に配置されたセンスアンプによる階層化ビット線構造を有し、前記第２ビット線の本数はメモリアレイに対する並列書き込みビット数よりも少ないことを特徴とする半導体集積回路。 - 前記複数のメモリアレイに共通とされる書き込み用の第３ビット線を有することを特徴とする請求項１７記載の半導体集積回路。
- メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路を有し、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離することを特徴とする請求項１８記載の半導体集積回路。
- 半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、及び前記第１ビット線から読み出されたデータを選択的に増幅して第２ビット線に出力するセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。 - コントローラと一つ又は複数の不揮発性メモリとを有し、
前記不揮発性メモリは複数のメモリアレイに分割され、第１グループに属するメモリアレイと、前記第１グループに属するメモリアレイのそれぞれに対応するメモリアレイからなる第２グループのメモリアレイとを有し、
前記コントローラは所定の第１グループの第１メモリアレイに対する第１アクセス動作と、当該第１メモリアレイ及び第１メモリアレイに対応する第２グループの第２メモリアレイとを除く第３メモリアレイに対する第２アクセス動作とを並行して制御可能であることを特徴とする不揮発性メモリ装置。 - 前記第１グループに属するメモリアレイと第２グループの対応するメモリアレイとの間には、複数のセンスアンプを有し、
それぞれのメモリアレイは複数の第１ビット線を有し、第１グループのメモリアレイの第１ビット線と第２グループの対応するメモリアレイの第１ビット線とが前記センスアンプの入力端子に接続され、
前記センスアンプの出力が第２ビット線に接続され、
前記第１ビット線と第２ビット線は読み出し動作に用いられ、書込動作に用いられる第３ビット線を更に有することを特徴とする請求項２１記載の不揮発性メモリ装置。 - 半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、複数のメモリアレイに共通の第３ビット線、及び前記第１ビット線から読み出されたデータを選択的に増幅して第１読み出し動作において第２ビット線に出力し、第２読み出し動作において第３ビット線に出力するセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。 - 前記第１読み出し動作は読み出されたデータを半導体集積回路の外部へ出力するための読み出し動作であり、
前記第２読み出し動作はメモリアレイへのデータの書込において、読み出されたデータに基づいてデータの書込動作又は消去動作を継続するか否かを決定するためのベリファイ読み出し動作であることを特徴とする請求項２３記載の半導体集積回路。 - 前記センスアンプは前記第１ビット線から読み出したデータを増幅し、前記第２ビット線に出力するか前記第３ビット線に出力するかを選択するための選択回路を有し、
前記選択回路は所定の選択信号に基づいて出力先を選択することを特徴とする請求項２３記載の半導体集積回路。
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