JP2004213829A - 半導体記憶装置 - Google Patents
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Abstract
【課題】グローバルビット線対において電位振幅をパーシャルスイングに制限した半導体記憶装置を提供することを目的とする。
【解決手段】ローカルセンスアンプＳＡ１＜０＞は、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、データ保持ノードＤ２０，Ｄ２１の電位によってグローバルビット線対ＨＢＴ，ＨＢＴＣを駆動する。グローバルセンスアンプＨＳＡは、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルになると、データ保持ノードＤ３０とＤ３１の電位差を増幅する。グローバルセンスイネーブル信号ＨＳＥは、インバータＧ１９により反転されて、グローバルワードドライバＧ１６に送られる。グローバルワードドライバＧ１６によって、グローバルワード線ＨＷＤ＜０＞が「Ｌ」レベルとなると、ローカルセンスアンプＳＡ１＜０＞は、グローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止する。
【選択図】 図１
【解決手段】ローカルセンスアンプＳＡ１＜０＞は、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、データ保持ノードＤ２０，Ｄ２１の電位によってグローバルビット線対ＨＢＴ，ＨＢＴＣを駆動する。グローバルセンスアンプＨＳＡは、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルになると、データ保持ノードＤ３０とＤ３１の電位差を増幅する。グローバルセンスイネーブル信号ＨＳＥは、インバータＧ１９により反転されて、グローバルワードドライバＧ１６に送られる。グローバルワードドライバＧ１６によって、グローバルワード線ＨＷＤ＜０＞が「Ｌ」レベルとなると、ローカルセンスアンプＳＡ１＜０＞は、グローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、スタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭ）における低消費電力技術に関する。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化に伴って、電子機器内部の半導体記憶装置の低消費電力化が重要な課題となっている。
【０００３】
半導体記憶装置の低消費電力化を部分的に達成する方法の一つとして、たとえば、特許文献１では、ビット線対とセンスアンプとの間に第１のトランスファゲートを設けることにより、ビット線対を第１のトランスファゲートと分離してビット線対の電位がフルスイングするのを防止している。
【０００４】
【特許文献１】
特開平７−１６１１９２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、メモリセルアレイを複数のブロックに分割したＳＲＡＭにおいては、上述のように、ビット線の電位振幅をパーシャルスイングに制限したとしても、ブロック間を接続するグローバルビット線は、フルスイングしたままである。特に、出力端子数が多いときには、消費電力が相当に大きくなる。
【０００６】
そこで、本発明は、グローバルビット線において電位振幅をパーシャルスイングに制限した半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、メモリセルからデータを読出すために、階層的に構成されるセンスアンプ群と、下層のセンスアンプと上層のセンスアンプとを接続する相補信号線群と、相補信号線間の電位差が電源電圧に到達する前に、当該相補信号線に接続される下層のセンスアンプによる当該相補信号線の駆動を停止させるとともに、当該相補信号線に接続される上層のセンスアンプを活性化させる制御回路とを備える。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【０００９】
＜第１の実施形態＞
本実施の形態は、グローバルビット線において電位振幅をパーシャルスイングに制限した半導体記憶装置に関する。
【００１０】
（全体の構成）
図１は、本発明の第１の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。図１を参照して、このＳＲＡＭでは、メモリセルアレイＭＡは、ビット線方向に複数のブロックに分割されている。メモリセルアレイＭＡを分割することによって、選択されたビット線対に接続されるメモリセルＭの数を削減して、ビット線対の寄生容量を減らし、消費電力を削減している。
【００１１】
各ブロックには、それぞれ異なるｎ本のロウアドレス信号が与えられる。つまり、第０ブロックには、Ｘ＜０＞〜Ｘ＜ｎ−１＞のロウアドレス信号が与えられ、第１ブロックには、Ｘ＜ｎ＞〜Ｘ＜２ｎ−１＞のロウアドレス信号が与えられる。図１では、第０ブロックについて、その回路構成を示しているが、その他のブロックの回路構成も同様である。
【００１２】
ワード線ドライバＧ１０、Ｇ１１は、それぞれワード線ＷＤ＜０＞、ＷＤ＜ｎ−１＞を駆動する。ワード線ドライバは、各ワード線に対応して設けられており、図１では、ワード線ドライバＧ１０とＧ１１のみを代表して示されている。
【００１３】
各ワード線には、ｍ個のメモリセルＭが接続される。
各ブロックにおいて、ｍ個のローカルビット線対ＢＴ＜０＞，ＢＴＣ＜０＞、・・・ＢＴ＜ｍ−１＞，ＢＴＣ＜ｍ−１＞が設けられている。各メモリセルＭは、いずれかのビット線対に接続される。
【００１４】
各ブロックに共通に、カラムアドレスＹ＜０＞〜Ｙ＜ｍ−１＞が与えられる。
いずれか一つのカラムアドレスが「Ｈ」レベルに設定されることによって、１つのビット線対が選択される。選択されたビット線対は、トランスミッションゲートＴ１０〜Ｔ１３を介してローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。
【００１５】
ダミーカラムＤＣは、ローカルセンスアンプＳＡ１＜０＞の活性化信号であるローカルセンスイネーブル信号ＳＥ＜０＞を生成する。
【００１６】
グローバルダミーカラムＨＤＣは、グローバルワード線ＨＷＤ＜０＞、ＨＷＤ＜１＞・・・の活性化を制御するととともに、グローバルセンスアンプＨＳＡの活性化を制御するグローバルセンスイネーブル信号ＨＳＥを生成する。
【００１７】
（ローカルセンスアンプＳＡ１の構成）
図２は、本実施の形態に係るローカルセンスアンプＳＡ１＜０＞の構成を示す。ローカルセンスアンプＳＡ１＜０＞は、０番目のブロックに対応して設けられたローカルセンスアンプである。すべてのローカルセンスアンプＳＡ１＜０＞、ＳＡ１＜１＞・・・を総称するときには、ローカルセンスアンプＳＡ１と記すことにする。ローカルビット線対、グローバルワード線についても、同様に、総称するときには、それぞれ、ローカルビット線対ＢＴ，ＢＴＣ、グローバルワード線ＨＷＤと記すことにする。
【００１８】
ローカルセンスアンプＳＡ１＜０＞の入力端子は、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。ローカルセンスアンプＳＡ１＜０＞の出力端子は、グローバルビット線対ＨＢＴ，ＨＢＴＣに接続される。
【００１９】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１は、導通する。これによって、データ保持ノードＤ２０に、ローカルデータ線ＤＡＴＡの電位が設定され、データ保持ノードＤ２１にローカルデータ線ＤＡＴＡＣの電位が設定される。
【００２０】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになるように増幅が行なわれる。
【００２１】
グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通する。これによって、データ保持ノードＤ２０の電位がグローバルビット線ＨＢＴに駆動され、データ保持ノードＤ２１の電位がグローバルビット線ＨＢＴＣに駆動される。このように、ローカルセンスアンプＳＡ１＜０＞は、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位を増幅するセンスアンプとして動作するとともに、保持したデータに応じた電位をグローバルビット線対ＨＢＴ，ＨＢＴＣに出力するというメモリセルとしての動作も行なう。
【００２２】
グローバルワード線ＨＷＤ＜０＞が「Ｌ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が非導通になる。これによって、データ保持ノードＤ２０の電位によるグローバルビット線ＨＢＴの駆動は停止し、データ保持ノードＤ２１の電位によるグローバルビット線ＨＢＴＣの駆動は停止する。
【００２３】
（グローバスセンスアンプＨＳＡの構成）
図３は、本実施の形態に係るグローバルセンスアンプＨＳＡの構成を示す。同図を参照して、グローバルビット線ＨＢＴ，ＨＢＴＣ間に十分な電位差が生じた後に、グローバルダミーカラムＨＤＣからのグローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルに設定される。これにより、ＮチャネルＭＯＳトランジスタＮ３０は、導通し、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１は、非導通になるので、データ保持ノードＤ３０およびＤ３１のいずれか一方の電位は、ＶＤＤに、他方の電位は、ＧＮＤとなる。
【００２４】
次のクロックＣＬＫの立ち上がりととともに、グローバルセンスイネーブル信号ＨＳＥは「Ｌ」レベルとなるが、データ保持ノードＤ３０およびＤ３１の電位は、２つのＮＡＮＤゲートＧ３０およびＧ３１で構成されるラッチ回路で保持される。
【００２５】
（読出し動作）
次に、図４に示すタイミングチャートを参照して、データの読出し動作について説明する。
【００２６】
まず、クロックＣＬＫが「Ｌ」レベルの期間、およびクロックＣＬＫを遅延回路ＤＬＹで所定時間遅延させたクロックＣＬＫ１が「Ｌ」レベルの期間に、以下のようにして、プリチャージ処理が行なわれる。
【００２７】
すべてのローカルビット線対ＢＴ，ＢＴＣは、クロックＣＬＫが「Ｌ」レベルのときに、「Ｈ」レベルに設定される。
【００２８】
ダミーカラムＤＣでは、クロックＣＬＫが「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１０が導通し、それによって、ダミービット線ＤＢＴが「Ｈ」レベルに設定される。このダミービット線ＤＢＴの電位「Ｈ」レベルがインバータＧ１４により反転されて、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルに設定される。
【００２９】
また、グローバルダミーカラムＨＤＣでは、クロックＣＬＫ１が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１３が導通する。これにより、グローバルダミービット線ＨＤＢＴは、「Ｈ」レベルに設定される。このグローバルダミービット線ＨＤＢＴの電位「Ｈ」レベルがインバータＧ１８により反転されて、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【００３０】
また、クロックＣＬＫ１が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２が導通する。これによって、グローバルビット線対ＨＢＴ，ＨＢＴＣは、「Ｈ」レベルに設定される。
【００３１】
また、ローカルセンスアンプＳＡ１＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通し、ＮチャネルＭＯＳトランジスタＮ２０が非導通になる。これにより、ローカルデータ線ＤＡＴＡの電位がラッチ＆増幅回路ＬＡＴ２０のデータ保持ノードＤ２０に供給され、ローカルデータ線ＤＡＴＡＣの電位がラッチ＆増幅回路ＬＡＴ２０のデータ保持ノードＤ２１に供給される。
【００３２】
また、グローバルセンスアンプＨＳＡでは、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が導通し、ＮチャネルＭＯＳトランジスタＮ３０が非導通になる。ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が導通すると、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位は、データ保持ノードＤ３０，Ｄ３１に転送される。
【００３３】
次に、時刻ｔ０において、クロックＣＬＫが「Ｈ」レベルに立ち上がると、読出し処理が開始される。
【００３４】
すなわち、クロックＣＬＫの立ち上り（図４の（１）に示す。）に同期して、外部アドレスが有効となり、アドレスデコードに必要な時間が経過した後、すべてのブロックを通して１個のメモリセルＭが選択される。以下では、第０ブロックの、ロウアドレス信号Ｘ＜０＞およびカラムアドレス信号Ｙ＜０＞で特定されるメモリセルＭが選択される場合について説明する。
【００３５】
ロウアドレスＸ＜０＞が「Ｈ」レベルになると、ワード線ドライバＧ１０によって、時刻ｔ１に、ワード線ＷＤ＜０＞が「Ｈ」レベルに設定される（図４の（２）に示す。）。これによって、ワード線ＷＤ＜０＞に接続されるすべてのメモリセルＭのデータが、それぞれが接続されているビット線対に出力される。これによって、各メモリセルに接続されるビット線対のうち、一方のビット線の電位がＶＤＤよりも低くなる。
【００３６】
次に、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルおよびカラム選択信号が「Ｈ」レベルとなるので、ローカルビット線対ＢＴ＜０＞，ＢＴＣ＜０＞の電位がローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに転送される。
【００３７】
一方、ダミーカラムＤＣでは、ワード線ＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトンランジスタＮ１０が導通し、それによって、ダミービット線ＤＢＴが「Ｌ」レベルに設定される。このＮチャネルＭＯＳトランジスタＮ１０の駆動力は、メモリセル内のＮチャネルＭＯＳトランジスタの駆動力よりも大きく設定されているので、ダミービット線ＤＢＴの電位降下する速度は、ローカルビット線ＢＴまたはＢＴＣの電位降下する速度よりも高速となる。
【００３８】
インバータＧ１４が、このダミービット線ＤＢＴの電位「Ｌ」レベルを反転し、時刻ｔ２において、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルに設定される（図４の（３）に示す）。
【００３９】
ここで、ローカルセンスアンプＳＡ１＜０＞の入力信号であるローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位差ΔＶが十分大きくなったとき（通常、２００ｍＶ〜３００ｍＶ）に、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルに活性化されるように、ＮチャネルＭＯＳトランジスタＮ１０（およびＮ１１）のサイズが決められている。
【００４０】
このローカルセンスイネーブル信号ＳＥ＜０＞がインバータＧ１５により反転されて、ワードドライバＧ１０、Ｇ１１などに送られる。これにより、すべてのワード線が非選択状態となり、ビット線の電位の低下は停止する。すなわち、メモリセルＭから電流が流れなくなる。
【００４１】
ローカルセンスアンプＳＡ１＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０とＤ２１の電位差が増幅され、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになる。
【００４２】
ローカルセンスイネーブル信号ＳＥ＜０＞の立ち上がりから遅延回路ＤＬＹで規定される一定時間経過後、グローバルワードドライバＧ１６が活性化される。グローバルワードドライバＧ１６は、時刻ｔ３に、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに駆動する（図４の（４）に示す）。ここで、遅延回路ＤＬＹを設けたのは、グローバルワード線ＨＷＤ＜０＞を活性化するタイミングを遅らせるためである。すなわち、後述のように、グローバルワード線ＨＷＤ＜０＞が活性化されると、ローカルセンスアンプＳＡ１＜０＞は、保持しているデータをグローバルビット線対に駆動するので、ローカルセンスアンプＳＡ１＜０＞が、保持しているデータを十分に増幅した後で、そのデータをグローバルビット線対ＨＢＴ，ＨＢＴＣに駆動するようにするためである。
【００４３】
また、このようにグローバルワード線ＨＷＤ＜０＞の活性化タイミングを遅らせたことに伴って、グローバルセンスアンプＨＳＡの動作も、遅らせる必要がある。そのため、このグローバルセンスアンプＨＳＡの動作と関連するグローバルダミーカラムＨＤＣ、およびグローバルビット線対ＨＢＴ，ＨＢＴＣをプリチャージするためのＰチャネルＭＯＳトランジスタＰ１３、Ｐ１１およびＰ１２には、クロック信号ＣＬＫを遅延回路ＤＬＹで遅延させたクロック信号ＣＬＫ１を供給する。
【００４４】
次に、ローカルセンスアンプＳＡ１＜０＞では、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通する。これによって、データ保持ノードＤ２０の電位がグローバルビット線ＨＢＴに駆動され、データ保持ノードＤ２１の電位がグローバルビット線ＨＢＴＣに駆動される。
【００４５】
グローバルダミーカラムＨＤＣでは、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮＨ１０が導通し、それによって、グローバルダミービット線ＨＤＢＴは、「Ｌ」レベルに設定される。このグローバルダミービット線ＨＢＴの「Ｌ」レベルの電位がインバータＧ１８により反転されて、時刻ｔ４において、グローバルセンスイネーブル信号ＨＳＥを「Ｈ」レベルに設定する（図４の（５）に示す）。
【００４６】
このＮチャネルＭＯＳトランジスタＮＨ１０の駆動力は、ローカルセンスアンプＳＡ１＜０＞の駆動力よりも大きく設定されているので、グローバルダミービット線ＨＤＢＴの電位降下する速度は、グローバルビット線ＨＢＴまたはＨＢＴＣの電位降下する速度よりも高速となる。ここで、ローカルセンスアンプＳＡ１＜０＞の駆動力とは、図２において、ＮチャネルＭＯＳトランジスタＮ２１から、ＮチャネルＭＯＳトランジスタＮ２５を通って、ＮチャネルＭＯＳトランジスタＮ２０に流れる電流量、または、ＮチャネルＭＯＳトランジスタＮ２２から、ＮチャネルＭＯＳトランジスタＮ２６を通って、ＮチャネルＭＯＳトランジスタＮ２０に流れる電流量である。
【００４７】
グローバルセンスアンプＨＳＡでは、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が非導通になり、ＮチャネルＭＯＳトランジスタＮ３０が導通する。ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が非導通になると、グローバルビット線対ＨＢＴ，ＨＢＴＣと、データ保持ノードＤ３０およびＤ３１とは、分離される。ＮチャネルＭＯＳトランジスタＮ３０が導通すると、データ保持ノードＤ３０とＤ３１の電位差が増幅され、データ保持ノードＤ３０およびＤ３１の電位は、一方がＶＤＤに、他方がＧＮＤになる。このデータ保持ノードＤ３０およびＤ３１の電位は、ＮＡＮＤ回路Ｇ３０およびＧ３１で構成されるラッチで保持され、端子ＤＯＵＴから外部に出力される。
【００４８】
このグローバルセンスイネーブル信号ＨＳＥがインバータＧ１９により反転されて、グローバルワードドライバＧ１６、Ｇ１７などに送られる。これにより、すべてのグローバルワード線ＨＷＤが非選択状態となる。その結果、ローカルセンスアンプＳＡ１＜０＞は、グローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止するので、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位の低下は停止する。この停止するタイミングは、グローバルビット線対ＨＢＴ，ＨＢＴＣのいずれかが、ＶＤＤ−αになるタイミングとする（α＝２００ｍＶ〜３００ｍＶ）。このタイミングの調整は、グローバルダミーカラムＨＤＣ内のＮチャネルＭＯＳトランジスタＮＨ１０およびＮＨ１１の駆動力を調整することで行なわれる。
【００４９】
以上によって、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位振幅はパーシャルスイングに制限される。これによって、ローカルセンスアンプＳＡ１から電流が流れなくなる。つまり、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位差がＶＤＤに達する前に、ローカルセンスアンプＳＡ１＜０＞によるグローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止するとともに、グローバルセンスアンプＨＳＡを活性化する。
【００５０】
次に、時刻ｔ５において、クロック信号ＣＬＫが「Ｌ」レベルになると、ダミーカラムＤＣでは、ダミービット線ＤＢＴが「Ｈ」レベルに設定され、それによって、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルに設定される。
【００５１】
また、クロック信号ＣＬＫを遅延させたクロック信号ＣＬＫ１が「Ｌ」レベルになると、グローバルダミーカラムＨＤＣでは、グローバルダミービット線ＨＤＢＴが「Ｈ」レベルに設定され、それによって、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【００５２】
（従来のＳＲＡＭとの比較）
次に、本実施の形態におけるＳＲＡＭと従来のＳＲＡＭとを比較する。図５に従来のＳＲＡＭの構成を示す。図１に示すＳＲＡＭが、図５に示す従来のＳＲＡＭと異なる点は、以下である。図１に示すＳＲＡＭでは、従来のＳＲＡＭにおけるグローバルデータ線ＨＤＡＴＡの代わりに、グローバルビット線対ＨＢＴ，ＨＢＴＣを備え、ローカルセンスアンプＳＡ０の代わりに、ローカルセンスアンプＳＡ１を備え、従来のＳＲＡＭにはないグローバルセンスアンプＨＳＡおよびグローバルダミーカラムＨＤＣを備える。
【００５３】
図６は、従来のローカルセンスアンプＳＡ０＜０＞の構成を示す。ローカルセンスアンプＳＡ０＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０およびＤ２１の間の電位差は増幅され、一方の電位は、ＶＤＤに、他方の電位はＧＮＤになる。
【００５４】
出力バッファＤＲ２００では、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０３およびＮチャネルＭＯＳトランジスタＮ２０１が導通する。したがって、データ保持ノードＤ２０の電位が「Ｈ」レベルのときには、Ｎ２０２が導通し、グローバルデータ線ＨＤＡＴＡの電位が「Ｌ」レベルとなる。一方データ保持ノードＤ２０の電位が「Ｌ」レベルのときには、Ｐ２０２が導通し、グローバルデータ線ＨＤＡＴＡの電位が「Ｈ」レベルとなる。
【００５５】
このように、従来のグローバルデータ線ＨＤＡＴＡは、フルスイングするのに対して、本実施の形態に係るＳＲＡＭによれば、グローバルビット線ＨＢＴ，ＨＢＴＣの電位振幅をパーシャルスイングに制限するので、消費電力を低減できる。
【００５６】
なお、本実施の形態のＳＲＡＭでは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣ、ワード線ＷＤ、ダミーカラムＤＣ、ローカルセンスアンプＳＡ１からなるローカルメモリ回路と、グローバルビット線対ＨＢＣ，ＨＢＴＣ、グローバルワード線ＨＷＤ、グローバルダミーカラムＨＤＣ、グローバルセンスアンプＨＳＡからなるグローバルメモリ回路が同様の動作を行なうことによって、階層的にメモリセルからのデータを読出すことができる。本実施の形態では、２階層の構成について説明したが、２階層以上の構成に拡張することができる。たとえば、３階層にする場合には、メモリセルアレイを２段階で分割する。すなわち、メモリセルアレイをまず大ブロックに分割し、大ブロックをさらに小ブロックに分割する。そして、小ブロックに対応するグローバルメモリ回路を複数個設け、大ブロックに対応するグローバルメモリ回路を１つ設けるものとすることができる。
【００５７】
＜第２の実施形態＞
本実施の形態は、第１の実施形態に係るＳＲＡＭに書込みを行なうための機能を追加したＳＲＡＭに関する。
【００５８】
（全体の構成）
図７は、本発明の第２の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。同図に示すＳＲＡＭは、図１に示すＳＲＡＭに、グローバル書込みドライバＨＤＲ１と、ローカル書込みドライバＤＲ０およびＤＲ１とが追加されている。これらの追加された構成要素について説明する。
【００５９】
（グローバル書込みドライバＨＤＲ１）
図８は、本実施の形態に係るグローバル書込みドライバＨＤＲ１の構成を示す。グローバル書込みドライバＨＤＲ１は、書込み指示信号ＷＥ、遅延クロックＣＬＫ１、および書込みデータＤｉｎが入力される。書込み指示信号ＷＥは、外部から与えられ、書込み指示を示す場合には、「Ｈ」レベルとなる。
【００６０】
書込み指示信号ＷＥが「Ｈ」レベル、かつ遅延クロック信号ＣＬＫ１が「Ｈ」レベルのときに限り、グローバル書込み信号ＷＥ１が「Ｈ」レベルとなる。また、このときには、ＰチャネルＭＯＳトランジスタＰ６１およびＰ６３が導通し、ＮチャネルＭＯＳトランジスタＮ６１およびＮ６３が導通する。
【００６１】
このときに、書込みデータＤｉｎが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ６２およびＰチャネルＭＯＳトランジスタＰ６４が導通し、グローバルビット線ＨＢＴのデータは、「Ｌ」レベルとなり、グローバルビット線ＨＢＴＣのデータは、「Ｈ」レベルとなる。一方、書込みデータＤｉｎが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６４が導通し、グローバルビット線ＨＢＴのデータは、「Ｈ」レベルとなり、グローバルビット線ＨＢＴＣのデータは、「Ｌ」レベルとなる。
【００６２】
書込み指示信号ＷＥが「Ｌ」レベル、または遅延クロック信号ＣＬＫ１が「Ｌ」レベルのときには、グローバル書込みドライバＨＤＲ１のグローバルビット線対ＨＢＴ，ＨＢＴＣへの出力は、ハイ−インピーダンスとなる。
【００６３】
（ローカル書込みドライバＤＲ０，ＤＲ１）
図９は、本実施の形態に係るローカル書込みドライバＤＲ０の構成を示す。ローカル書込みドライバＤＲ０は、グローバル書込み信号ＷＥ１、ブロック選択信号ＢＳ＜０＞、グローバルビット線ＨＢＴのデータが入力され、ローカルデータ線ＤＡＴＡにデータを出力する。ブロック選択信号ＢＳ＜０＞は、外部から与えられ、ブロック０が選択される場合には、「Ｈ」レベルとなる。
【００６４】
グローバル書込み信号ＷＥ１＝「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞＝「Ｈ」レベルのときには、ＮＡＮＤゲート７１の出力が「Ｌ」レベルとなって、ＰチャネルＭＯＳトランジスタＰ７１およびＮチャネルＭＯＳトランジスタＮ７１が導通する。
【００６５】
このときに、グローバルビット線ＨＢＴのデータが「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタＮ７２が導通し、ローカルデータ線ＤＡＴＡのデータは、「Ｌ」レベルとなる。一方、グローバルビット線ＨＢＴのデータが「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタＰ７２が導通し、ローカルデータ線ＤＡＴＡのデータは、「Ｈ」レベルとなる。
【００６６】
グローバル書込み信号ＷＥ１＝「Ｌ」レベル、またはブロック選択信号ＢＳ＜０＞＝「Ｌ」レベルのときには、ローカル書込みドライバＤＲ０のローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣへの出力は、ハイ−インピーダンスとなる。
【００６７】
ローカル書込みドライバＤＲ１の構成は、上記ローカル書込みドライバＤＲ０の構成と同様であるので、図示は省略する。ローカル書込みドライバＤＲ１によって、グローバル書込み信号ＷＥ１＝「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞＝「Ｈ」レベルのときには、グローバルビット線ＨＢＴＣのデータが「Ｈ」レベルの場合、ローカルデータ線ＤＡＴＡＣのデータは、「Ｌ」レベルとなる。一方、グローバルビット線ＨＢＴＣのデータが「Ｌ」レベルの場合、ローカルデータ線ＤＡＴＡＣのデータは、「Ｈ」レベルとなる。
【００６８】
このようにして、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに駆動されたデータは、ローカルワード線ＷＤと、ローカルビット線対ＢＴ，ＢＴＣが選択されることによって、目的のメモリセルにデータが書込まれる。
【００６９】
以上のように、本実施の形態によるＳＲＡＭによれば、読出し動作だけでなく、書込み動作も階層化して行なうことができる。
【００７０】
なお、本実施の形態では、１つのブロックに対応して、ローカル書込みドライバをＤＲ０およびＤＲ１を備えるものとしたが、ローカル書込みドライバＤＲ０とＤＲ１との２つで、１つのローカル書込みドライバとみなすものとしてもよい。
【００７１】
＜第３の実施形態＞
本実施の形態は、第２の実施形態で用いた書込み動作の制御のための書込み信号ＷＥ１を不要にしたＳＲＡＭに関する。
【００７２】
（全体の構成）
図１０は、本発明の第３の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図７に示す第２の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、グローバル書込みドライバＨＤＲ１の代わりに、グローバル書込みドライバＨＤＲ２を備え、２つのローカル書込みドライバＤＲ０およびＤＲ１の代わりに、１つのローカル書込みドライバＤＲ２を備える。以下、これらの構成要素について説明する。
【００７３】
（グローバル書込みドライバＨＤＲ２の構成）
図１１は、本実施の形態に係るグローバル書込みドライバＨＤＲ２の構成を示す。グローバル書込みドライバＨＤＲ２は、書込み指示信号ＷＥ、遅延クロックＣＬＫ１、および書込みデータＤｉｎが入力される。
【００７４】
書込み指示信号ＷＥが「Ｈ」レベル、かつ遅延クロック信号ＣＬＫ１が「Ｈ」レベルのときに限り、ＰチャネルＭＯＳトランジスタＰ６１、Ｐ６３が導通し、ＮチャネルＭＯＳトランジスタＮ６１、Ｎ６３およびＮ６４が導通する。これにより、グローバルビット線ＨＢＴＣのデータは、「Ｌ」レベルとなる。このように、本実施の形態では、書込み指示信号ＷＥにより書込み指示を受けたときには、グローバル書込み信号ＷＥ１を「Ｈ」レベルに設定するのではなく、グローバルビット線ＨＢＴＣを、「Ｌ」レベルに設定することを特徴とする。
【００７５】
このときに、書込みデータＤｉｎが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ６２が導通し、グローバルビット線ＨＢＴのデータは、「Ｌ」レベルとなる。一方、書込みデータＤｉｎが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ６２が導通し、グローバルビット線ＨＢＴのデータは、「Ｈ」レベルとなる。これによって、書込みデータＤｉｎが、グローバルビット線ＨＢＴに駆動される。
【００７６】
なお、書込み指示信号ＷＥが「Ｌ」レベル、または遅延クロック信号ＣＬＫ１が「Ｌ」レベルの場合には、グローバル書込みドライバＨＤＲ２のグローバルビット線対ＨＢＴ，ＨＢＴＣへの出力はハイ−インピーダンスとなる。
【００７７】
（ローカル書込みドライバＤＲ２の構成）
図１２は、本実施の形態に係るローカル書込みドライバＤＲ２の構成を示す。ローカル書込みドライバＤＲ２には、グローバルビット線ＨＢＴ、ブロック選択信号ＢＳ＜０＞、グローバルビット線ＨＢＴＣが入力される。
【００７８】
ブロック選択信号ＢＳ＜０＞が「Ｈ」レベル、かつグローバルビット線ＨＢＴＣが「Ｌ」レベルのとき限り、ＰチャネルＭＯＳトランジスタＰ１０２およびＰ１０４と、ＮチャネルＭＯＳトランジスタＮ１０２およびＮ１０４が導通する。
【００７９】
このときに、グローバルビット線ＨＢＴが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ１０３およびＰチャネルＭＯＳトランジスタＰ１０１が導通する。これにより、ローカルデータ線ＤＡＴＡのデータは、「Ｌ」レベルとなり、ローカルデータ線ＤＡＴＡＣのデータは、「Ｈ」レベルとなる。
【００８０】
一方、グローバルビット線ＨＢＴが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ１０３およびＮチャネルＭＯＳトランジスタＮ１０１が導通する。これにより、ローカルデータ線ＤＡＴＡのデータは、「Ｈ」レベルとなり、ローカルデータ線ＤＡＴＡＣのデータは、「Ｌ」レベルとなる。
【００８１】
なお、ブロック選択信号ＢＳ＜０＞が「Ｌ」レベル、またはグローバルビット線ＨＢＴＣが「Ｈ」レベルのときには、ローカル書込みドライバＤＲ２のローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣへの出力は、ハイ−インピーダンスとなる。
【００８２】
（読出し動作との関係について）
以上のように、ローカル書込みドライバＤＲ２は、グローバルビット線ＨＢＴＣを、書込み制御に用いる。ところで、読出し時に、このグローバルビット線ＨＢＴＣに、「Ｌ」レベルに設定されることがある。ローカル書込みドライバＤＲ２は、このようにデータの読出しによってグローバルデータ線ＨＢＴＣが「Ｌ」レベルになった場合に、書込み指示がなされたと誤らないようにすることが必要となる。これは、次のようにして実現できる。
【００８３】
第１に、第１の実施形態で説明したように、読出し時には、グローバルビット線対ＨＢＴ，ＨＢＴＣは、フルスイングしない。つまり、グローバルビット線ＨＢＴＣの電位降下は、２００ｍＶ〜３００ｍＶに制限されている。したがって、ローカル書込みドライバＤＲ２の入力インバータ１０４の閾値を２００ｍＶよりも低く設定しておく。これにより、読出し時にグローバルビット線ＨＢＴＣが「Ｌ」レベルに設定されたとしても、その電位は２００ｍＶ〜３００ｍＶなので、入力インバータ１０４は、「Ｌ」レベルを出力する。一方、書込み時に、グローバルビット線ＨＢＴＣが書込み指示を示す「Ｌ」レベルに設定されたときには、入力インバータ１０４は、「Ｈ」レベルを出力する。これによって、ローカル書込みドライバＤＲ２は、データの読出しによって、グローバルデータ線ＨＢＴＣが「Ｌ」レベルになったとしても、それを書込み指示として受け付けない。
【００８４】
第２に、読出し時に、グローバルビット線ＨＢＴＣが「Ｌ」レベルのときには、グローバルビット線ＨＢＴは、「Ｈ」レベルである。グローバルビット線対ＨＢＴ，ＨＢＴＣの電位がこのような値になるのは、メモリセルＭからデータが読み出され、ローカルデータ線ＤＡＴＡが「Ｈ」レベルになり、ローカルデータ線対ＤＡＴＡＣが「Ｌ」レベルとなった結果である。
【００８５】
この場合、ローカル書込みドライバＤＲ２が、グローバルビット線ＨＢＴＣが「Ｌ」レベルにより、ローカルデータ線対ＤＡＴＡは、「Ｌ」レベルに駆動され、ローカルデータ線ＤＡＴＡＣは、「Ｈ」レベルに駆動される。これによって、メモリセルＭにデータが書込まれることになるが、メモリセルＭ内のデータは、変化しない。
【００８６】
以上のように、本実施の形態に係るＳＲＡＭによれば、グローバルビット線により、書込み指示を送ることによって、書込み信号ＷＥ１の信号線をなくすことができ、回路の面積を縮小できるとともに、消費電力を低減することができる。
【００８７】
＜第４の実施形態＞
本実施の形態は、センスアンプと書込みドライバを融合したＳＲＡＭに関する。
【００８８】
（全体の構成）
図１３は、本発明の第４の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図７に示す第２の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、ローカルセンスアンプＳＡ１と、２つのローカル書込みドライバＤＲ０およびＤＲ１の代わりに、１つの書込み機能付きローカルセンスアンプＳＡ２を備える。以下、これらの構成要素について説明する。
【００８９】
（書込み機能付きローカルセンスアンプＳＡ２の構成）
図１４は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ２＜０＞の構成を示す。この書込み機能付きローカルセンスアンプＳＡ２＜０＞は、図２に示すローカルセンスアンプＳＡ１＜０＞に、トランスミッションゲートＴＧ１２０およびＴＧ１２１が追加されている。これらのトランスミッションゲートＴＧ１２０およびＴＧ１２１は、制御信号ＱＮおよびＱＰにより制御される。制御信号ＱＮおよびＱＰは、ＮＡＮＤゲートＧ１２２およびインバータ１２３によって、グローバル書込み信号ＷＥ１およびブロック選択信号ＢＳ＜０＞に基づいて生成される。
【００９０】
グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときに限り、制御信号ＱＮは「Ｈ」レベルとなり、制御信号ＱＰは「Ｌ」レベルとなる。この場合、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、導通し、その結果グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとが接続される。
【００９１】
一方、グローバル書込み信号ＷＥ１が「Ｌ」レベル、またはブロック選択信号ＢＳ＜０＞が「Ｌ」レベルのときには、制御信号ＱＮは「Ｌ」レベルとなり、制御信号ＱＰは「Ｈ」レベルとなる。この場合、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、非導通になり、その結果、グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとは、接続されない。
【００９２】
この書込み機能付きローカルセンスアンプＳＡ２＜０＞の動作を読出し時と書込み時に分けて説明する。
【００９３】
（読出し動作）
読出し動作時には、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、非導通になる。これにより、グローバルビット線対ＨＢＴ，ＨＢＴＣは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと接続されない。この場合、書込み機能付きローカルセンスアンプＳＡ２＜０＞は、図２に示すローカルセンスアンプＳＡ１＜０＞と同様に動作する。
【００９４】
（書込み動作）
書込み動作時には、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、導通する。これにより、グローバルビット線対ＨＢＴ，ＨＢＴＣは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。
【００９５】
グローバルビット線対ＨＢＴ，ＨＢＴＣは、グローバル書込みドライバＨＤＲ１によって、書込むべきデータが出力されているので、そのデータが導通状態のトランスミッションゲートＴＧ１２０，１２１を介してローカルデータ線対ＤＡＴＡ、ＤＡＴＡＣに転送される。
【００９６】
以上のように、本実施の形態では、ローカルセンスアンプに、２つのトランスミッションゲートＴＧ１２０およびＴＧ１２１と、ＮＡＮＤゲートＧ１２２と、インバータＧ１２３とを加えるだけで、ローカルセンスアンプは、ローカル書込みドライバの機能も兼ねることができ、第２の実施形態のように単独のローカル書込みドライバを備える場合と比べて、素子数を削減することができる。その結果、回路の面積を縮小することができるとともに、消費電力を低減することができる。
【００９７】
＜第５の実施形態＞
本実施の形態では、トランスミッションゲートを用いずに、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動するＳＲＡＭに関する。第４の実施形態では、書込み機能付きローカルセンスアンプＳＡ２は、トランスミッションゲートを介して、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動した。しかし、トランスミッションゲートは、駆動力が弱いため、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの寄生容量が大きいときには、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの一方の電位を十分に低く設定することができない。その結果、メモリセルへのデータの書込みが行なうことができなくなる。本実施の形態では、このような問題を解決する。
【００９８】
（全体の構成）
図１５は、本発明の第５の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図１３に示す第４の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、書込み機能付きローカルセンスアンプＳＡ２の代わりに、それとは別の書込み機能付きローカルセンスアンプＳＡ３を備える。
【００９９】
（書込み機能付きローカルセンスアンプＳＡ３の構成）
図１６は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ３＜０＞の構成を示す。同図の書込み機能付きローカルセンスアンプＳＡ３＜０＞は、図１４に示す書込み機能付きローカルセンスアンプＳＡ２＜０＞と異なり、グローバルビット線対ＨＢＴ，ＨＢＴＣと、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとが直接接続されることがない。また、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと増幅＆ラッチ回路ＬＡＴ２０内のデータ保持ノードＤ２０，Ｄ２１との間にＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２が追加され、ＯＲゲートＧ１３０と、ＡＮＤゲートＧ１３１と、ＯＲゲートＧ１３２とが追加されている。
【０１００】
この書込み機能付きローカルセンスアンプＳＡ３＜０＞の動作を読出し時と書込み時に分けて説明する。
【０１０１】
（読出し動作）
読出し動作時には、書込み機能付きローカルセンスアンプＳＡ３＜０＞は、以下のように、図２に示すローカルセンスアンプＳＡ１＜０＞と同様に動作する。
【０１０２】
読出し動作時には、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、ＡＮＤゲートＧ１３１は、「Ｌ」レベルを出力する。これにより、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２は、非導通になる。
【０１０３】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルの期間は、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通する。これにより、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位が、データ保持ノードＤ２０，Ｄ２１に設定される。
【０１０４】
次に、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になる。また、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２０は、導通する。これによって、データ保持ノードＤ２０とＤ２１の電位差が増幅され、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになる。
【０１０５】
次に、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＯＲゲートＧ１３０は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２は、導通する。これにより、データ保持ノードＤ２０およびＤ２１の電位がグローバルビット線対ＨＢＴ，ＨＢＴＣに転送される。
【０１０６】
（書込み動作）
書込み動作時は、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、ＯＲゲートＧ１３０は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２は、導通する。これにより、書込みデータが設定されたグローバルビット線対ＨＢＴ，ＨＢＴＣの電位は、データ保持ノードＤ２０，Ｄ２１に設定される。また、このときには、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２０も導通する。これにより、書込みデータは、増幅＆ラッチ回路ＬＡＴ２０に取り込まれる。
【０１０７】
さらに、このときには、ＡＮＤゲートＧ１３１は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２は、導通する。これにより、増幅＆ラッチ回路ＬＡＴ２０に取り込まれている書込みデータに基づいて、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのうち、一方のローカルデータ線が放電され、電位がＧＮＤまで下がる。
【０１０８】
ここで、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと、増幅＆ラッチ回路ＬＡＴ２０とは、ＮチャネルＭＯＳトランジスタ（Ｎ１３１、Ｎ１３２）を介して接続されているため、一方のローカルデータ線の電位を、ＧＮＤまで下げることができる。ＮチャネルＭＯＳトランジスタの代わりに、ＰチャネルＭＯＳトランジスタを用いた場合には、ローカルデータ線の電位は、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｐまでしか下げることができない。
【０１０９】
以上により、プリチャージ期間において、ＶＤＤに充電されていたローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのうち、一方のローカルデータ線の電位をＧＮＤまで下げることができる。
【０１１０】
以上のように、本実施の形態に係るＳＲＡＭによれば、グローバルビット線対ＨＢＴ，ＨＢＴＣに設定された書込みデータを増幅＆ラッチ回路ＬＡＴ２０に取込み、この取込んだ書込みデータに基づき、増幅＆ラッチ回路ＬＡＴ２０とローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとを接続するＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２を介して、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動するので、ローカルビット線対ＢＴ，ＢＴＣの寄生容量が大きな場合でも、メモリセルにデータを書込むことができる。
【０１１１】
＜第６の実施形態＞
本実施の形態は、書込み時にグローバルビット線の電位振幅をパーシャルスイングに制限するＳＲＡＭに関する。第２〜第５の実施形態では、書込み時には、グローバルビット線対ＨＢＴ，ＨＢＴＣの一方の電位はＶＤＤに、他方の電位はＧＮＤに設定される。書込み時において、このようにグローバルビット線対ＨＢＴ，ＨＢＴＣの電位がフルスイングすると、消費電力が大きくなるとともに、以下のように誤った書込みが行なわれる場合がある。
【０１１２】
すなわち、書込み動作時には、書込み対象となるメモリセルに接続されたワード線が活性化され、書込み対象となるメモリセルに接続されたビット線対に書込みデータが設定される。ところで、活性化されたワード線には、書込み対象以外の多数のメモリセルが接続されてなり、これらのメモリセルも、書込み対象のメモリセルと同様に、書込み可能な選択状態となる。これを擬似選択状態という。
【０１１３】
一方、グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルビット線対ＢＴ，ＢＴＣは、別個の配線層で配線されるが、これらの配線は、平行になるように配置される。その結果、これらの配線間には、寄生容量が形成される。この寄生容量を介して、グローバルビット線の電位変化が大きい場合に、この電位変化がローカルビット線に伝播する。これを容量結合という。
【０１１４】
このような容量結合によって、グローバルビット線の電位がフルスイングすると、この電位変化が、擬似選択セルに接続されるビット線対に伝播する。これによって、擬似選択セルに誤って書込みが行なわれる。本実施の形態では、書込み時にグローバルビット線の電位振幅をパーシャルスイングにすることで、このような誤った書込みを防止するとともに、消費電力を低減する。
【０１１５】
（全体の構成）
図１７は、本発明の第６の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図１５に示す第５の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、グローバル書込みドライバＨＤＲ１の代わりに、グローバル書込みドライバＨＤＲ３を備え、書込み機能付きローカルセンスアンプＳＡ３の代わりに、それとは別の書込み機能付きローカルセンスアンプＳＡ４を備える。以下、これらの構成要素について説明する。
【０１１６】
（グローバル書込みドライバＨＤＲ３）
図１８は、本実施の形態に係るグローバル書込みドライバＨＤＲ３の構成を示す。このグローバル書込みドライバＨＤＲ３は、図８に示す第２の実施形態のグローバル書込みドライバＨＤＲ１と、回路構成は同一である。異なる点は、本実施の形態に係るグローバル書込みドライバＨＤＲ３に供給する２つの電位のうち、一方の電位をＧＮＤの代わりにＶＰとしたところである。
【０１１７】
電位ＶＰは、電位ＧＮＤよりも高い電位である。グローバルビット線の、書込み時の電位降下を読出し時の電位降下と同一にするのなら、電位ＶＰはＶＤＤから２００〜３００ｍＶほど低い値に設定すればよい。この電位ＶＰは、ＳＲＡＭの外部から与えるものとしてもよく、ＳＲＡＭの内部で生成するものとしてもよい。
【０１１８】
（書込み機能付きローカルセンスアンプＳＡ４）
図１９は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４＜０＞の構成を示す。この書込み機能付きローカルセンスアンプＳＡ４＜０＞は、図１６に示す第５の実施形態のローカルセンスアンプＳＡ３＜０＞と、相違する点は、以下である。本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４＜０＞では、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が追加され、ローカル書込みドライバＤＲ１５０およびＤ１５１が追加されている。また、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２が削除され、ＮＡＮＤゲートＧ１５２と、インバータＧ１５１およびＧ１５５と、遅延回路ＤＬＹ２と、ＡＮＤゲートＧ１５０とが追加されている。
【０１１９】
（ローカル書込みドライバＤＲ１５０，ＤＲ１５１）
図２０は、本実施の形態に係るローカル書込みドライバＤＲ１５０の構成を示す。ローカル書込みドライバＤＲ１５０には、端子ＩＮからデータ保持ノードＤ２０の電位が入力され、端子Ｃから、ＡＮＤゲートＧ１３１の出力電位が入力される。
【０１２０】
グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときに限り、ＡＮＤゲートの出力が「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ１６１およびＮチャネルＭＯＳトランジスタＮ１６１が導通する。このときに、データ保持ノードＤ２０の電位が「Ｈ」レベルであれば、ローカルデータ線ＤＡＴＡに「Ｌ」レベルが出力され、データ保持ノードＤ２０の電位が「Ｌ」レベルであれば、ローカルデータ線ＤＡＴＡに「Ｈ」レベルが出力される。
【０１２１】
ローカル書込みドライバＤＲ１５１の構成は、上記ローカル書込みドライバＤＲ１５０の構成と同様であるので、図示は省略する。ローカル書込みドライバＤＲ１５１によって、グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときには、データ保持ノードＤ２１の電位が「Ｈ」レベルであれば、ローカルデータ線ＤＡＴＡＣに「Ｌ」レベルが出力され、データ保持ノードＤ２１の電位が「Ｌ」レベルであれば、ローカルデータ線ＤＡＴＡＣに「Ｈ」レベルが出力される。
【０１２２】
次に、本実施の形態に係るＳＲＡＭの読出し動作と書込み動作を説明する。
（読出し動作）
読出し動作時には、書込み機能付きローカルセンスアンプＳＡ４＜０＞では、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、ＡＮＤゲートＧ１３１は、「Ｌ」レベルを出力する。これにより、ＤＲ１５０およびＤＲ１５０の出力は、ハイ−インピーダンスとなる。また、ＮＡＮＤゲートＧ１５２は、「Ｈ」レベルを出力するので、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１は、非導通になる。また、ＡＮＤゲートＧ１５０は、グローバルワード線ＨＷＤ＜０＞と同一の論理を出力する。
【０１２３】
これにより、本実施の形態の読出し動作は、第５の実施形態における読出し動作と同様となる。
【０１２４】
（書込み動作）
書込み動作時には、グローバル書込みドライバＨＤＲ３では、書込みデータＤｉｎに応じて、グローバルビット線ＨＢＴ，ＨＢＴＣの一方の電位がＶＤＤ、他方の電位がＶＰに駆動される。
【０１２５】
書込み機能付きローカルセンスアンプＳＡ４＜０＞では、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、ＡＮＤゲートＧ１３１が「Ｈ」レベルを出力し、ＮＡＮＤゲートＧ１５２が「Ｌ」レベルを出力するので、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が導通する。これにより、グローバルビット線ＨＢＴの電位がデータ保持ノードＤ２０に転送され、グローバルビット線ＨＢＴＣの電位がデータ保持ノードＤ２１に転送される。
【０１２６】
ここで、データ保持ノードＤ２０およびＤ２１と、グローバルビット線対とは、ＰチャネルＭＯＳトランジスタ（Ｐ１５０、Ｐ１５１）を介して接続されているため、データ保持ノードＤ２０およびＤ２１に、ＶＤＤとＶＰの電位を損失なく転送することができる。
【０１２７】
ここで、ＰチャネルＭＯＳトランジスタの代わりに、ＮチャネルＭＯＳトランジスタを用いた場合には、ＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｎとしたときに、データ保持ノードＤ２０およびＤ２１には、最大でＶＤＤ−Ｖｔｈｎまでの電位しか転送されない。したがって、データ保持ノードＤ２０とＤ２１のいずれかのノードの電位は、ＶＤＤ−Ｖｔｈｎとなり、他方のノードの電位は、ＶＰとなる。ここで、ＶＰ＞ＶＤＤ−Ｖｔｈｎと設定されているときには、データ保持ノードＤ２０およびＤ２０には、書込みデータが正しく設定できないことになる。ＰチャネルＭＯＳトランジスタを用いることによって、このような問題を回避できる。
【０１２８】
ＰチャネルＭＯＳトランジスタ１５０およびＰ１５１が導通状態になった後、遅延回路ＤＬＹ２で規定される一定時間経過後には、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力する。これにより、ＮチャネルＭＯＳトランジスタＮ２０は、導通し、インバータＧ１５５は、「Ｌ」レベルを出力し、ＮＡＮＤゲートＧ１５２は、「Ｈ」レベルを出力する。ＮＡＮＤゲートＧ１５２が「Ｈ」レベルを出力すると、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１は、非導通となる。
【０１２９】
ＮチャネルＭＯＳトランジスタＮ２０が導通すると、増幅＆ラッチ回路ＬＡＴ２０のデータ保持ノードＤ２０およびＤ２１の一方の電位は、ＶＤＤに、他方の電位はＧＮＤになる。しかし、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が非導通なので、このデータ保持ノードＤ２０およびＤ２１の電位は、グローバルビット線対ＨＢＴ，ＨＢＴＣへ出力されない。
【０１３０】
また、このときには、ローカル書込みドライバＤＲ１５０およびＤＲ１５１の端子Ｃには、「Ｈ」レベルが入力されているので、データ保持ノードＤ２０のデータがローカルデータ線ＤＡＴＡに駆動され、データ保持ノードＤ２１のデータがローカルデータ線ＤＡＴＡＣに駆動される。
【０１３１】
このように、書込み機能付きローカルセンスアンプＳＡ４は、読出し時には、パーシャルスイングのローカルデータ線の電位を受けて、増幅＆ラッチ回路ＬＡＴ２０でフルスイングまで増幅して、グローバルビット線に出力する。
【０１３２】
書込み時には、パーシャルスイングのグローバルビット線の電位を受けて、増幅＆ラッチ回路ＬＡＴ２０でフルスイングまで増幅する。
【０１３３】
以上のように、本実施の形態に係るＳＲＡＭによれば、読出し時だけでなく、書込み時にも、グローバルビット線の電位をパーシャルスイングにするので、消費電力を削減できるとともに、誤った書込みを防止することができる。
【０１３４】
＜第７の実施形態＞
本実施の形態は、ローカルメモリ回路とグローバルメモリ回路の処理タイミングを別個にしたＳＲＡＭに関する。
【０１３５】
第１の実施形態において、ローカルセンスアンプＳＡ１＜０＞では、グローバルビット線対へのデータの転送は、クロックＣＬＫが「Ｈ」レベルの期間に完了する必要がある。なぜなら、クロックＣＬＫが「Ｌ」レベルになると、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルになって、ローカルセンスアンプＳＡ１＜０＞のデータ保持ノードＤ２０およびＤ２１がプリチャージされるためである。
【０１３６】
プリチャージする前に、ローカルセンスアンプＳＡ１＜０＞が、グローバルビット線対ＨＢＴ，ＨＢＴＣヘデータを転送するためには、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに活性化するタイミングは、クロックＣＬＫが「Ｈ」レベルの期間でなくてはならない。
【０１３７】
クロック周波数を速くした場合には、このグローバルワード線ＨＷＤ＜０＞の活性化するタイミングも早くする必要があり、そのためにはグローバルワード線ＨＷＤ＜０＞を活性化するタイミングを定める遅延回路ＤＬＹの遅延時間を短くすることが必要となる。しかし、遅延回路ＤＬＹの遅延時間を短くすると、グローバルセンスアンプＨＳＡ、グローバルダミーカラムＨＤＣの処理が追いつかなくなる。それゆえ、クロック周波数を速くすることができなくなる。
【０１３８】
また、第１の実施形態では、メモリセルＭからのデータの読出しを行なうために下層のローカルメモリ回路（ローカルセンスアンプ、ローカルデータ線対、ダミーカラムＤＣ、ワード線）と上層のグローバルメモリ回路（グローバルセンスアンプ、グローバルビット線対、グローバルダミーカラム、グローバルワード線）の２階層からなる構成について説明したが、３階層、４階層で行なうようにすることもできる。このように階層の数を増加させた場合には、上層のメモリ回路が、クロック周波数を律速することになる。つまり、上層のメモリ回路で処理が可能となるようにクロック周波数が定められる。本実施の形態では、このような問題を解決する。
【０１３９】
（全体の構成）
図２１は、本発明の第７の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。このＳＲＡＭでは、図１に示す第１の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、遅延回路ＤＬＹでＣＬＫを所定時間遅延させたＣＬＫ１を与える代わりに、外部から独立のクロックＣＬＫ２を与える。このクロックＣＬＫ２は、クロックＣＬＫ１と周波数が同一である。
【０１４０】
クロックＣＬＫ２は、グローバルダミーカラムＨＤＣ、グローバルワードドライバＧ１６，Ｇ１７、グローバルビット線対ＨＢＴ，ＨＢＴＣのプリチャージ用のＰチャネルＭＯＳトランジスタＰ１１およびＰ１２に送られる。これらのクロックＣＬＫ２を受取った構成要素は、クロックＣＬＫ２のタイミングで処理を行なう。
【０１４１】
また、本実施の形態に係るＳＲＡＭは、ローカルセンスアンプＳＡ１の代わりに、ローカルセンスアンプＳＡ５を備える。以下、これらの構成要素について説明する。
【０１４２】
（ローカルセンスアンプＳＡ５）
図２２は、本実施の形態に係るローカルセンスアンプＳＡ５＜０＞の構成を示す。このローカルセンスアンプＳＡ５＜０＞は、図２に示す第１の実施形態のＳＡ１＜０＞に対して、ラッチ回路ＬＡＴ１８０と、ＮチャネルＭＯＳトランジスタＮ１８０〜Ｎ１８３が追加されている。
【０１４３】
このローカルセンスアンプＳＡ５＜０＞の読出し時の動作について説明する。
（読出し動作）
ローカルセンスイネーブル信号ＳＥ＜０＞の立ち上がりまでは、グローバルダミーカラムＨＤＣと、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２の動作以外は、第１の実施形態と同様である。
【０１４４】
グローバルダミーカラムＨＤＣでは、クロックＣＬＫ２が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１３が導通する。これにより、グローバルダミービット線ＨＤＢＴは、「Ｈ」レベルに設定される。このグローバルダミービット線ＨＤＢＴの電位「Ｈ」レベルがインバータＧ１８により反転されて、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【０１４５】
また、クロックＣＬＫ２が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２が導通する。これによって、グローバルビット線対ＨＢＴ，ＨＢＴＣは、「Ｈ」レベルに設定される。
【０１４６】
ローカルセンスアンプＳＡ５＜０＞では、クロックＣＬＫに従って、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通し、ローカルデータ線ＤＡＴＡの電位がデータ保持ノードＤ２０に転送され、ローカルデータ線ＤＡＴＡＣの電位がデータ保持ノードＤ２１に転送される。
【０１４７】
次に、ローカルセンスイネーブル信号ＳＥ＜０＞が立ち上がると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０、Ｎ１８２、およびＮ１８３が導通する。ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になると、データ保持ノードＤ２０およびＤ２０とローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとは、分離される。また、ＮチャネルＭＯＳトランジスタＮ２０が導通すると、データ保持ノードＤ２０あるいはＤ２１の一方の電位がＶＤＤに、他方の電位がＧＮＤになる。
【０１４８】
ここで、データ保持ノードＤ２０の電位がＶＤＤ、つまり「Ｈ」レベルになったとすると、ＮチャネルＭＯＳトランジスタＮ１８１が導通する。これにより、ラッチ回路ＬＡＴ１８０のデータ保持ノードＤ１８１は、「Ｌ」レベルに設定され、データ保持ノードＤ１８０は、「Ｈ」レベルに設定される。このようにして、ラッチ回路ＬＡＴ１８０にローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのデータが保持される。ラッチ回路ＬＡＴ１８０に一旦データが保持されると、クロックＣＬＫが「Ｌ」レベルになり、それによって、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルになったとしても、データが消失することはない。したがって、第１の実施形態のように、グローバルワード線ＨＷＤ＜０＞を立ち上げるタイミングが、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルの期間、すなわち、クロックＣＬＫが「Ｈ」レベルの期間に限定されることがない。
【０１４９】
グローバルワードドライバＧ１６は、クロックＣＬＫ２が「Ｈ」レベルになると、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに駆動する。これによって、ローカルセンスアンプＳＡ５＜０＞において、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通し、データ保持ノードＤ１８０およびＤ１８１の電位に従って、グローバルビット線対ＨＢＴ，ＨＢＴＣの一方がＧＮＤに放電される。
【０１５０】
また、グローバルダミーカラムＨＤＣでは、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮＨ１０が導通し、インバータＧ１８によって、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルとなる。
【０１５１】
以下の動作は、第１の実施形態と同様である。
以上のように、本実施の形態に係わるＳＲＡＭによれば、ローカルセスアンプＳＡ５がラッチ回路ＬＡＴ１８０を備えるとともに、ローカルメモリ回路とグローバルメモリ回路の別個のクロックに従って動作するので、グローバルメモリ回路での処理が追いつかなくなることを防止することができる。また、グローバルメモリ回路の処理が可能となるように、クロック周波数を低速にする必要もなくなる。
【０１５２】
なお、クロックＣＬＫ２は、クロックＣＬＫと逆相にするものとしてもよい。この場合、ローカルメモリ回路は、クロックＣＬＫの「Ｈ」レベルの期間に動作し、グローバルメモリ回路は、クロックＣＬＫの「Ｌ」レベルの期間に動作させることができる。
【０１５３】
また、３階層以上の構成にした場合には、各階層のクロックの位相は、下位の階層のクロックの位相をずらしたものとしてもよい。この場合、メモリセルから読出されたデータを、下位の階層のメモリ回路から順次パイプライン処理することが可能となる。各階層のメモリ回路の処理時間は、１サイクルを割り当てることができるので、処理が追いつかなくなることがない。このように各階層用のクロックに基づいて、その階層のメモリ回路が動作することによって、３階層以上の構成を容易に実現することができる。
【０１５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５５】
【発明の効果】
この発明に係わる半導体記憶装置によれば、相補信号線間の電位差が電源電圧に到達する前に、当該相補信号線に接続される下層のセンスアンプによる当該相補信号線の駆動を停止させるとともに、当該相補信号線に接続される上層のセンスアンプを活性化させるので、ローカルビット線対およびローカルデータ線対だけでなく、グローバルビット線対においても電位振幅をパーシャルスイングに制限することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図２】本発明の第１の実施の形態に係るローカルセンスアンプＳＡ１の構成を示す図である。
【図３】本発明の第１の実施の形態に係るグローバルセンスアンプＨＳＡの構成を示す図である。
【図４】本発明の第１の実施の形態に係るＳＲＡＭのデータの読出し動作を説明するためのタイミングチャートである。
【図５】従来のＳＲＡＭの構成を示す図である。
【図６】従来のローカルセンスアンプＳＡ０の構成を示す図である。
【図７】本発明の第２の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図８】本発明の第２の実施の形態に係るグローバル書込みドライバＨＤＲ１の構成を示す図である。
【図９】本発明の第２の実施の形態に係るローカル書込みドライバＤＲ０の構成を示す図である。
【図１０】本発明の第３の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１１】本発明の第３の実施の形態に係るグローバル書込みドライバＨＤＲ２の構成を示す図である。
【図１２】本発明の第３の実施の形態に係るローカル書込みドライバＤＲ２の構成を示す図である。
【図１３】本発明の第４の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１４】本発明の第４の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ２の構成を示す図である。
【図１５】本発明の第５の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１６】本発明の第５の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ３の構成を示す図である。
【図１７】本発明の第６の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１８】本発明の第６の実施の形態に係るグローバル書込みドライバＨＤＲ３の構成を示す図である。
【図１９】本発明の第６の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４の構成を示す図である。
【図２０】本発明の第６の実施の形態に係るローカル書込みドライバＤＲ１５０の構成を示す図である。
【図２１】本発明の第７の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図２２】本発明の第７の実施の形態に係るローカルセンスアンプＳＡ５の構成を示す図である。
【符号の説明】
ＭＡ メモリセルアレイ、Ｍ メモリセル、ＷＤ ワード線、ＨＷＤ グローバルワード線、ローカルビット線 ＢＴ，ＢＴＣ、グローバルビット線 ＨＢＴ，ＨＢＴＣ、ローカルデータ線 ＤＡＴＡ，ＤＡＴＡＣ、ダミービット線 ＤＢＴ、グローバルダミービット線 ＨＤＢＴ、ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５ ローカルセンスアンプ、ＨＳＡ グローバルセンスアンプ、ＨＤＲ１，ＨＤＲ２，ＨＤＲ３ グローバル書込みドライバ、ＤＲ０，ＤＲ１，ＤＲ１５０，ＤＲ１５１ ローカル書込みドライバ、ＤＲ２００ 出力バッファ、ＤＬＹ，ＤＬＹ２ 遅延回路、ＤＣ データカラム、ＨＤＣ グローバルデータカラム、Ｇ１０，Ｇ１１ ワード線ドライバ、Ｇ１６，Ｇ１７ グローバルワード線ドライバ、Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２０，Ｐ２１，Ｐ２５，Ｐ２６，Ｐ３０，Ｐ３１，Ｐ３５，Ｐ３６，Ｐ６１，Ｐ６２，Ｐ６３，Ｐ６４，Ｐ１０１，Ｐ１０２，Ｐ１０３，Ｐ１０４，Ｐ１５０，Ｐ１５１，Ｐ１６１，Ｐ１６２，Ｐ２０２，Ｐ２０３ ＰチャネルＭＯＳトランジスタ、ＮＨ１０，ＮＨ１１，Ｎ１０，Ｎ１１，Ｎ２０，Ｎ２１，Ｎ２２，Ｎ２５，Ｎ２６，Ｎ３０，Ｎ３５，Ｎ３６，Ｎ６１，Ｎ６２，Ｎ６３，Ｎ６４，Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ１３１，Ｎ１３２，Ｎ１６１，Ｎ１６２，Ｎ１８０，Ｎ１８１，Ｎ１８２，Ｎ１８３，Ｎ２０１，Ｎ２０２ ＮチャネルＭＯＳトランジスタ、Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，ＴＧ１２０，ＴＧ１２１ トランスミッションゲート、ＬＡＴ２０，ＬＡＴ３０ 増幅＆ラッチ回路、ＬＡＴ１８０ ラッチ回路、６１，６３，Ｇ３０，Ｇ３１，Ｇ１０１，Ｇ１２２，Ｇ１５２ ＮＡＮＤゲート、６２，１０２，１０３，１０４，１６１，１８１，１８２，２０１，２０２，Ｇ１４，Ｇ１５，Ｇ１８，Ｇ１９，Ｇ１２３，Ｇ１５１，Ｇ１５５ インバータ、Ｇ１３１，Ｇ１５０ ＡＮＤゲート、Ｇ１３０，Ｇ１３２ ＯＲゲート。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、スタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭ）における低消費電力技術に関する。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化に伴って、電子機器内部の半導体記憶装置の低消費電力化が重要な課題となっている。
【０００３】
半導体記憶装置の低消費電力化を部分的に達成する方法の一つとして、たとえば、特許文献１では、ビット線対とセンスアンプとの間に第１のトランスファゲートを設けることにより、ビット線対を第１のトランスファゲートと分離してビット線対の電位がフルスイングするのを防止している。
【０００４】
【特許文献１】
特開平７−１６１１９２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、メモリセルアレイを複数のブロックに分割したＳＲＡＭにおいては、上述のように、ビット線の電位振幅をパーシャルスイングに制限したとしても、ブロック間を接続するグローバルビット線は、フルスイングしたままである。特に、出力端子数が多いときには、消費電力が相当に大きくなる。
【０００６】
そこで、本発明は、グローバルビット線において電位振幅をパーシャルスイングに制限した半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、メモリセルからデータを読出すために、階層的に構成されるセンスアンプ群と、下層のセンスアンプと上層のセンスアンプとを接続する相補信号線群と、相補信号線間の電位差が電源電圧に到達する前に、当該相補信号線に接続される下層のセンスアンプによる当該相補信号線の駆動を停止させるとともに、当該相補信号線に接続される上層のセンスアンプを活性化させる制御回路とを備える。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【０００９】
＜第１の実施形態＞
本実施の形態は、グローバルビット線において電位振幅をパーシャルスイングに制限した半導体記憶装置に関する。
【００１０】
（全体の構成）
図１は、本発明の第１の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。図１を参照して、このＳＲＡＭでは、メモリセルアレイＭＡは、ビット線方向に複数のブロックに分割されている。メモリセルアレイＭＡを分割することによって、選択されたビット線対に接続されるメモリセルＭの数を削減して、ビット線対の寄生容量を減らし、消費電力を削減している。
【００１１】
各ブロックには、それぞれ異なるｎ本のロウアドレス信号が与えられる。つまり、第０ブロックには、Ｘ＜０＞〜Ｘ＜ｎ−１＞のロウアドレス信号が与えられ、第１ブロックには、Ｘ＜ｎ＞〜Ｘ＜２ｎ−１＞のロウアドレス信号が与えられる。図１では、第０ブロックについて、その回路構成を示しているが、その他のブロックの回路構成も同様である。
【００１２】
ワード線ドライバＧ１０、Ｇ１１は、それぞれワード線ＷＤ＜０＞、ＷＤ＜ｎ−１＞を駆動する。ワード線ドライバは、各ワード線に対応して設けられており、図１では、ワード線ドライバＧ１０とＧ１１のみを代表して示されている。
【００１３】
各ワード線には、ｍ個のメモリセルＭが接続される。
各ブロックにおいて、ｍ個のローカルビット線対ＢＴ＜０＞，ＢＴＣ＜０＞、・・・ＢＴ＜ｍ−１＞，ＢＴＣ＜ｍ−１＞が設けられている。各メモリセルＭは、いずれかのビット線対に接続される。
【００１４】
各ブロックに共通に、カラムアドレスＹ＜０＞〜Ｙ＜ｍ−１＞が与えられる。
いずれか一つのカラムアドレスが「Ｈ」レベルに設定されることによって、１つのビット線対が選択される。選択されたビット線対は、トランスミッションゲートＴ１０〜Ｔ１３を介してローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。
【００１５】
ダミーカラムＤＣは、ローカルセンスアンプＳＡ１＜０＞の活性化信号であるローカルセンスイネーブル信号ＳＥ＜０＞を生成する。
【００１６】
グローバルダミーカラムＨＤＣは、グローバルワード線ＨＷＤ＜０＞、ＨＷＤ＜１＞・・・の活性化を制御するととともに、グローバルセンスアンプＨＳＡの活性化を制御するグローバルセンスイネーブル信号ＨＳＥを生成する。
【００１７】
（ローカルセンスアンプＳＡ１の構成）
図２は、本実施の形態に係るローカルセンスアンプＳＡ１＜０＞の構成を示す。ローカルセンスアンプＳＡ１＜０＞は、０番目のブロックに対応して設けられたローカルセンスアンプである。すべてのローカルセンスアンプＳＡ１＜０＞、ＳＡ１＜１＞・・・を総称するときには、ローカルセンスアンプＳＡ１と記すことにする。ローカルビット線対、グローバルワード線についても、同様に、総称するときには、それぞれ、ローカルビット線対ＢＴ，ＢＴＣ、グローバルワード線ＨＷＤと記すことにする。
【００１８】
ローカルセンスアンプＳＡ１＜０＞の入力端子は、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。ローカルセンスアンプＳＡ１＜０＞の出力端子は、グローバルビット線対ＨＢＴ，ＨＢＴＣに接続される。
【００１９】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１は、導通する。これによって、データ保持ノードＤ２０に、ローカルデータ線ＤＡＴＡの電位が設定され、データ保持ノードＤ２１にローカルデータ線ＤＡＴＡＣの電位が設定される。
【００２０】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになるように増幅が行なわれる。
【００２１】
グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通する。これによって、データ保持ノードＤ２０の電位がグローバルビット線ＨＢＴに駆動され、データ保持ノードＤ２１の電位がグローバルビット線ＨＢＴＣに駆動される。このように、ローカルセンスアンプＳＡ１＜０＞は、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位を増幅するセンスアンプとして動作するとともに、保持したデータに応じた電位をグローバルビット線対ＨＢＴ，ＨＢＴＣに出力するというメモリセルとしての動作も行なう。
【００２２】
グローバルワード線ＨＷＤ＜０＞が「Ｌ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が非導通になる。これによって、データ保持ノードＤ２０の電位によるグローバルビット線ＨＢＴの駆動は停止し、データ保持ノードＤ２１の電位によるグローバルビット線ＨＢＴＣの駆動は停止する。
【００２３】
（グローバスセンスアンプＨＳＡの構成）
図３は、本実施の形態に係るグローバルセンスアンプＨＳＡの構成を示す。同図を参照して、グローバルビット線ＨＢＴ，ＨＢＴＣ間に十分な電位差が生じた後に、グローバルダミーカラムＨＤＣからのグローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルに設定される。これにより、ＮチャネルＭＯＳトランジスタＮ３０は、導通し、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１は、非導通になるので、データ保持ノードＤ３０およびＤ３１のいずれか一方の電位は、ＶＤＤに、他方の電位は、ＧＮＤとなる。
【００２４】
次のクロックＣＬＫの立ち上がりととともに、グローバルセンスイネーブル信号ＨＳＥは「Ｌ」レベルとなるが、データ保持ノードＤ３０およびＤ３１の電位は、２つのＮＡＮＤゲートＧ３０およびＧ３１で構成されるラッチ回路で保持される。
【００２５】
（読出し動作）
次に、図４に示すタイミングチャートを参照して、データの読出し動作について説明する。
【００２６】
まず、クロックＣＬＫが「Ｌ」レベルの期間、およびクロックＣＬＫを遅延回路ＤＬＹで所定時間遅延させたクロックＣＬＫ１が「Ｌ」レベルの期間に、以下のようにして、プリチャージ処理が行なわれる。
【００２７】
すべてのローカルビット線対ＢＴ，ＢＴＣは、クロックＣＬＫが「Ｌ」レベルのときに、「Ｈ」レベルに設定される。
【００２８】
ダミーカラムＤＣでは、クロックＣＬＫが「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１０が導通し、それによって、ダミービット線ＤＢＴが「Ｈ」レベルに設定される。このダミービット線ＤＢＴの電位「Ｈ」レベルがインバータＧ１４により反転されて、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルに設定される。
【００２９】
また、グローバルダミーカラムＨＤＣでは、クロックＣＬＫ１が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１３が導通する。これにより、グローバルダミービット線ＨＤＢＴは、「Ｈ」レベルに設定される。このグローバルダミービット線ＨＤＢＴの電位「Ｈ」レベルがインバータＧ１８により反転されて、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【００３０】
また、クロックＣＬＫ１が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２が導通する。これによって、グローバルビット線対ＨＢＴ，ＨＢＴＣは、「Ｈ」レベルに設定される。
【００３１】
また、ローカルセンスアンプＳＡ１＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通し、ＮチャネルＭＯＳトランジスタＮ２０が非導通になる。これにより、ローカルデータ線ＤＡＴＡの電位がラッチ＆増幅回路ＬＡＴ２０のデータ保持ノードＤ２０に供給され、ローカルデータ線ＤＡＴＡＣの電位がラッチ＆増幅回路ＬＡＴ２０のデータ保持ノードＤ２１に供給される。
【００３２】
また、グローバルセンスアンプＨＳＡでは、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が導通し、ＮチャネルＭＯＳトランジスタＮ３０が非導通になる。ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が導通すると、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位は、データ保持ノードＤ３０，Ｄ３１に転送される。
【００３３】
次に、時刻ｔ０において、クロックＣＬＫが「Ｈ」レベルに立ち上がると、読出し処理が開始される。
【００３４】
すなわち、クロックＣＬＫの立ち上り（図４の（１）に示す。）に同期して、外部アドレスが有効となり、アドレスデコードに必要な時間が経過した後、すべてのブロックを通して１個のメモリセルＭが選択される。以下では、第０ブロックの、ロウアドレス信号Ｘ＜０＞およびカラムアドレス信号Ｙ＜０＞で特定されるメモリセルＭが選択される場合について説明する。
【００３５】
ロウアドレスＸ＜０＞が「Ｈ」レベルになると、ワード線ドライバＧ１０によって、時刻ｔ１に、ワード線ＷＤ＜０＞が「Ｈ」レベルに設定される（図４の（２）に示す。）。これによって、ワード線ＷＤ＜０＞に接続されるすべてのメモリセルＭのデータが、それぞれが接続されているビット線対に出力される。これによって、各メモリセルに接続されるビット線対のうち、一方のビット線の電位がＶＤＤよりも低くなる。
【００３６】
次に、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルおよびカラム選択信号が「Ｈ」レベルとなるので、ローカルビット線対ＢＴ＜０＞，ＢＴＣ＜０＞の電位がローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに転送される。
【００３７】
一方、ダミーカラムＤＣでは、ワード線ＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトンランジスタＮ１０が導通し、それによって、ダミービット線ＤＢＴが「Ｌ」レベルに設定される。このＮチャネルＭＯＳトランジスタＮ１０の駆動力は、メモリセル内のＮチャネルＭＯＳトランジスタの駆動力よりも大きく設定されているので、ダミービット線ＤＢＴの電位降下する速度は、ローカルビット線ＢＴまたはＢＴＣの電位降下する速度よりも高速となる。
【００３８】
インバータＧ１４が、このダミービット線ＤＢＴの電位「Ｌ」レベルを反転し、時刻ｔ２において、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルに設定される（図４の（３）に示す）。
【００３９】
ここで、ローカルセンスアンプＳＡ１＜０＞の入力信号であるローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位差ΔＶが十分大きくなったとき（通常、２００ｍＶ〜３００ｍＶ）に、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルに活性化されるように、ＮチャネルＭＯＳトランジスタＮ１０（およびＮ１１）のサイズが決められている。
【００４０】
このローカルセンスイネーブル信号ＳＥ＜０＞がインバータＧ１５により反転されて、ワードドライバＧ１０、Ｇ１１などに送られる。これにより、すべてのワード線が非選択状態となり、ビット線の電位の低下は停止する。すなわち、メモリセルＭから電流が流れなくなる。
【００４１】
ローカルセンスアンプＳＡ１＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０とＤ２１の電位差が増幅され、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになる。
【００４２】
ローカルセンスイネーブル信号ＳＥ＜０＞の立ち上がりから遅延回路ＤＬＹで規定される一定時間経過後、グローバルワードドライバＧ１６が活性化される。グローバルワードドライバＧ１６は、時刻ｔ３に、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに駆動する（図４の（４）に示す）。ここで、遅延回路ＤＬＹを設けたのは、グローバルワード線ＨＷＤ＜０＞を活性化するタイミングを遅らせるためである。すなわち、後述のように、グローバルワード線ＨＷＤ＜０＞が活性化されると、ローカルセンスアンプＳＡ１＜０＞は、保持しているデータをグローバルビット線対に駆動するので、ローカルセンスアンプＳＡ１＜０＞が、保持しているデータを十分に増幅した後で、そのデータをグローバルビット線対ＨＢＴ，ＨＢＴＣに駆動するようにするためである。
【００４３】
また、このようにグローバルワード線ＨＷＤ＜０＞の活性化タイミングを遅らせたことに伴って、グローバルセンスアンプＨＳＡの動作も、遅らせる必要がある。そのため、このグローバルセンスアンプＨＳＡの動作と関連するグローバルダミーカラムＨＤＣ、およびグローバルビット線対ＨＢＴ，ＨＢＴＣをプリチャージするためのＰチャネルＭＯＳトランジスタＰ１３、Ｐ１１およびＰ１２には、クロック信号ＣＬＫを遅延回路ＤＬＹで遅延させたクロック信号ＣＬＫ１を供給する。
【００４４】
次に、ローカルセンスアンプＳＡ１＜０＞では、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通する。これによって、データ保持ノードＤ２０の電位がグローバルビット線ＨＢＴに駆動され、データ保持ノードＤ２１の電位がグローバルビット線ＨＢＴＣに駆動される。
【００４５】
グローバルダミーカラムＨＤＣでは、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮＨ１０が導通し、それによって、グローバルダミービット線ＨＤＢＴは、「Ｌ」レベルに設定される。このグローバルダミービット線ＨＢＴの「Ｌ」レベルの電位がインバータＧ１８により反転されて、時刻ｔ４において、グローバルセンスイネーブル信号ＨＳＥを「Ｈ」レベルに設定する（図４の（５）に示す）。
【００４６】
このＮチャネルＭＯＳトランジスタＮＨ１０の駆動力は、ローカルセンスアンプＳＡ１＜０＞の駆動力よりも大きく設定されているので、グローバルダミービット線ＨＤＢＴの電位降下する速度は、グローバルビット線ＨＢＴまたはＨＢＴＣの電位降下する速度よりも高速となる。ここで、ローカルセンスアンプＳＡ１＜０＞の駆動力とは、図２において、ＮチャネルＭＯＳトランジスタＮ２１から、ＮチャネルＭＯＳトランジスタＮ２５を通って、ＮチャネルＭＯＳトランジスタＮ２０に流れる電流量、または、ＮチャネルＭＯＳトランジスタＮ２２から、ＮチャネルＭＯＳトランジスタＮ２６を通って、ＮチャネルＭＯＳトランジスタＮ２０に流れる電流量である。
【００４７】
グローバルセンスアンプＨＳＡでは、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が非導通になり、ＮチャネルＭＯＳトランジスタＮ３０が導通する。ＰチャネルＭＯＳトランジスタＰ３０およびＰ３１が非導通になると、グローバルビット線対ＨＢＴ，ＨＢＴＣと、データ保持ノードＤ３０およびＤ３１とは、分離される。ＮチャネルＭＯＳトランジスタＮ３０が導通すると、データ保持ノードＤ３０とＤ３１の電位差が増幅され、データ保持ノードＤ３０およびＤ３１の電位は、一方がＶＤＤに、他方がＧＮＤになる。このデータ保持ノードＤ３０およびＤ３１の電位は、ＮＡＮＤ回路Ｇ３０およびＧ３１で構成されるラッチで保持され、端子ＤＯＵＴから外部に出力される。
【００４８】
このグローバルセンスイネーブル信号ＨＳＥがインバータＧ１９により反転されて、グローバルワードドライバＧ１６、Ｇ１７などに送られる。これにより、すべてのグローバルワード線ＨＷＤが非選択状態となる。その結果、ローカルセンスアンプＳＡ１＜０＞は、グローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止するので、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位の低下は停止する。この停止するタイミングは、グローバルビット線対ＨＢＴ，ＨＢＴＣのいずれかが、ＶＤＤ−αになるタイミングとする（α＝２００ｍＶ〜３００ｍＶ）。このタイミングの調整は、グローバルダミーカラムＨＤＣ内のＮチャネルＭＯＳトランジスタＮＨ１０およびＮＨ１１の駆動力を調整することで行なわれる。
【００４９】
以上によって、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位振幅はパーシャルスイングに制限される。これによって、ローカルセンスアンプＳＡ１から電流が流れなくなる。つまり、グローバルビット線対ＨＢＴ，ＨＢＴＣの電位差がＶＤＤに達する前に、ローカルセンスアンプＳＡ１＜０＞によるグローバルビット線対ＨＢＴ，ＨＢＴＣの駆動を停止するとともに、グローバルセンスアンプＨＳＡを活性化する。
【００５０】
次に、時刻ｔ５において、クロック信号ＣＬＫが「Ｌ」レベルになると、ダミーカラムＤＣでは、ダミービット線ＤＢＴが「Ｈ」レベルに設定され、それによって、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルに設定される。
【００５１】
また、クロック信号ＣＬＫを遅延させたクロック信号ＣＬＫ１が「Ｌ」レベルになると、グローバルダミーカラムＨＤＣでは、グローバルダミービット線ＨＤＢＴが「Ｈ」レベルに設定され、それによって、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【００５２】
（従来のＳＲＡＭとの比較）
次に、本実施の形態におけるＳＲＡＭと従来のＳＲＡＭとを比較する。図５に従来のＳＲＡＭの構成を示す。図１に示すＳＲＡＭが、図５に示す従来のＳＲＡＭと異なる点は、以下である。図１に示すＳＲＡＭでは、従来のＳＲＡＭにおけるグローバルデータ線ＨＤＡＴＡの代わりに、グローバルビット線対ＨＢＴ，ＨＢＴＣを備え、ローカルセンスアンプＳＡ０の代わりに、ローカルセンスアンプＳＡ１を備え、従来のＳＲＡＭにはないグローバルセンスアンプＨＳＡおよびグローバルダミーカラムＨＤＣを備える。
【００５３】
図６は、従来のローカルセンスアンプＳＡ０＜０＞の構成を示す。ローカルセンスアンプＳＡ０＜０＞では、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０が導通する。これによって、データ保持ノードＤ２０およびＤ２１の間の電位差は増幅され、一方の電位は、ＶＤＤに、他方の電位はＧＮＤになる。
【００５４】
出力バッファＤＲ２００では、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０３およびＮチャネルＭＯＳトランジスタＮ２０１が導通する。したがって、データ保持ノードＤ２０の電位が「Ｈ」レベルのときには、Ｎ２０２が導通し、グローバルデータ線ＨＤＡＴＡの電位が「Ｌ」レベルとなる。一方データ保持ノードＤ２０の電位が「Ｌ」レベルのときには、Ｐ２０２が導通し、グローバルデータ線ＨＤＡＴＡの電位が「Ｈ」レベルとなる。
【００５５】
このように、従来のグローバルデータ線ＨＤＡＴＡは、フルスイングするのに対して、本実施の形態に係るＳＲＡＭによれば、グローバルビット線ＨＢＴ，ＨＢＴＣの電位振幅をパーシャルスイングに制限するので、消費電力を低減できる。
【００５６】
なお、本実施の形態のＳＲＡＭでは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣ、ワード線ＷＤ、ダミーカラムＤＣ、ローカルセンスアンプＳＡ１からなるローカルメモリ回路と、グローバルビット線対ＨＢＣ，ＨＢＴＣ、グローバルワード線ＨＷＤ、グローバルダミーカラムＨＤＣ、グローバルセンスアンプＨＳＡからなるグローバルメモリ回路が同様の動作を行なうことによって、階層的にメモリセルからのデータを読出すことができる。本実施の形態では、２階層の構成について説明したが、２階層以上の構成に拡張することができる。たとえば、３階層にする場合には、メモリセルアレイを２段階で分割する。すなわち、メモリセルアレイをまず大ブロックに分割し、大ブロックをさらに小ブロックに分割する。そして、小ブロックに対応するグローバルメモリ回路を複数個設け、大ブロックに対応するグローバルメモリ回路を１つ設けるものとすることができる。
【００５７】
＜第２の実施形態＞
本実施の形態は、第１の実施形態に係るＳＲＡＭに書込みを行なうための機能を追加したＳＲＡＭに関する。
【００５８】
（全体の構成）
図７は、本発明の第２の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。同図に示すＳＲＡＭは、図１に示すＳＲＡＭに、グローバル書込みドライバＨＤＲ１と、ローカル書込みドライバＤＲ０およびＤＲ１とが追加されている。これらの追加された構成要素について説明する。
【００５９】
（グローバル書込みドライバＨＤＲ１）
図８は、本実施の形態に係るグローバル書込みドライバＨＤＲ１の構成を示す。グローバル書込みドライバＨＤＲ１は、書込み指示信号ＷＥ、遅延クロックＣＬＫ１、および書込みデータＤｉｎが入力される。書込み指示信号ＷＥは、外部から与えられ、書込み指示を示す場合には、「Ｈ」レベルとなる。
【００６０】
書込み指示信号ＷＥが「Ｈ」レベル、かつ遅延クロック信号ＣＬＫ１が「Ｈ」レベルのときに限り、グローバル書込み信号ＷＥ１が「Ｈ」レベルとなる。また、このときには、ＰチャネルＭＯＳトランジスタＰ６１およびＰ６３が導通し、ＮチャネルＭＯＳトランジスタＮ６１およびＮ６３が導通する。
【００６１】
このときに、書込みデータＤｉｎが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ６２およびＰチャネルＭＯＳトランジスタＰ６４が導通し、グローバルビット線ＨＢＴのデータは、「Ｌ」レベルとなり、グローバルビット線ＨＢＴＣのデータは、「Ｈ」レベルとなる。一方、書込みデータＤｉｎが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６４が導通し、グローバルビット線ＨＢＴのデータは、「Ｈ」レベルとなり、グローバルビット線ＨＢＴＣのデータは、「Ｌ」レベルとなる。
【００６２】
書込み指示信号ＷＥが「Ｌ」レベル、または遅延クロック信号ＣＬＫ１が「Ｌ」レベルのときには、グローバル書込みドライバＨＤＲ１のグローバルビット線対ＨＢＴ，ＨＢＴＣへの出力は、ハイ−インピーダンスとなる。
【００６３】
（ローカル書込みドライバＤＲ０，ＤＲ１）
図９は、本実施の形態に係るローカル書込みドライバＤＲ０の構成を示す。ローカル書込みドライバＤＲ０は、グローバル書込み信号ＷＥ１、ブロック選択信号ＢＳ＜０＞、グローバルビット線ＨＢＴのデータが入力され、ローカルデータ線ＤＡＴＡにデータを出力する。ブロック選択信号ＢＳ＜０＞は、外部から与えられ、ブロック０が選択される場合には、「Ｈ」レベルとなる。
【００６４】
グローバル書込み信号ＷＥ１＝「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞＝「Ｈ」レベルのときには、ＮＡＮＤゲート７１の出力が「Ｌ」レベルとなって、ＰチャネルＭＯＳトランジスタＰ７１およびＮチャネルＭＯＳトランジスタＮ７１が導通する。
【００６５】
このときに、グローバルビット線ＨＢＴのデータが「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタＮ７２が導通し、ローカルデータ線ＤＡＴＡのデータは、「Ｌ」レベルとなる。一方、グローバルビット線ＨＢＴのデータが「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタＰ７２が導通し、ローカルデータ線ＤＡＴＡのデータは、「Ｈ」レベルとなる。
【００６６】
グローバル書込み信号ＷＥ１＝「Ｌ」レベル、またはブロック選択信号ＢＳ＜０＞＝「Ｌ」レベルのときには、ローカル書込みドライバＤＲ０のローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣへの出力は、ハイ−インピーダンスとなる。
【００６７】
ローカル書込みドライバＤＲ１の構成は、上記ローカル書込みドライバＤＲ０の構成と同様であるので、図示は省略する。ローカル書込みドライバＤＲ１によって、グローバル書込み信号ＷＥ１＝「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞＝「Ｈ」レベルのときには、グローバルビット線ＨＢＴＣのデータが「Ｈ」レベルの場合、ローカルデータ線ＤＡＴＡＣのデータは、「Ｌ」レベルとなる。一方、グローバルビット線ＨＢＴＣのデータが「Ｌ」レベルの場合、ローカルデータ線ＤＡＴＡＣのデータは、「Ｈ」レベルとなる。
【００６８】
このようにして、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに駆動されたデータは、ローカルワード線ＷＤと、ローカルビット線対ＢＴ，ＢＴＣが選択されることによって、目的のメモリセルにデータが書込まれる。
【００６９】
以上のように、本実施の形態によるＳＲＡＭによれば、読出し動作だけでなく、書込み動作も階層化して行なうことができる。
【００７０】
なお、本実施の形態では、１つのブロックに対応して、ローカル書込みドライバをＤＲ０およびＤＲ１を備えるものとしたが、ローカル書込みドライバＤＲ０とＤＲ１との２つで、１つのローカル書込みドライバとみなすものとしてもよい。
【００７１】
＜第３の実施形態＞
本実施の形態は、第２の実施形態で用いた書込み動作の制御のための書込み信号ＷＥ１を不要にしたＳＲＡＭに関する。
【００７２】
（全体の構成）
図１０は、本発明の第３の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図７に示す第２の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、グローバル書込みドライバＨＤＲ１の代わりに、グローバル書込みドライバＨＤＲ２を備え、２つのローカル書込みドライバＤＲ０およびＤＲ１の代わりに、１つのローカル書込みドライバＤＲ２を備える。以下、これらの構成要素について説明する。
【００７３】
（グローバル書込みドライバＨＤＲ２の構成）
図１１は、本実施の形態に係るグローバル書込みドライバＨＤＲ２の構成を示す。グローバル書込みドライバＨＤＲ２は、書込み指示信号ＷＥ、遅延クロックＣＬＫ１、および書込みデータＤｉｎが入力される。
【００７４】
書込み指示信号ＷＥが「Ｈ」レベル、かつ遅延クロック信号ＣＬＫ１が「Ｈ」レベルのときに限り、ＰチャネルＭＯＳトランジスタＰ６１、Ｐ６３が導通し、ＮチャネルＭＯＳトランジスタＮ６１、Ｎ６３およびＮ６４が導通する。これにより、グローバルビット線ＨＢＴＣのデータは、「Ｌ」レベルとなる。このように、本実施の形態では、書込み指示信号ＷＥにより書込み指示を受けたときには、グローバル書込み信号ＷＥ１を「Ｈ」レベルに設定するのではなく、グローバルビット線ＨＢＴＣを、「Ｌ」レベルに設定することを特徴とする。
【００７５】
このときに、書込みデータＤｉｎが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ６２が導通し、グローバルビット線ＨＢＴのデータは、「Ｌ」レベルとなる。一方、書込みデータＤｉｎが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ６２が導通し、グローバルビット線ＨＢＴのデータは、「Ｈ」レベルとなる。これによって、書込みデータＤｉｎが、グローバルビット線ＨＢＴに駆動される。
【００７６】
なお、書込み指示信号ＷＥが「Ｌ」レベル、または遅延クロック信号ＣＬＫ１が「Ｌ」レベルの場合には、グローバル書込みドライバＨＤＲ２のグローバルビット線対ＨＢＴ，ＨＢＴＣへの出力はハイ−インピーダンスとなる。
【００７７】
（ローカル書込みドライバＤＲ２の構成）
図１２は、本実施の形態に係るローカル書込みドライバＤＲ２の構成を示す。ローカル書込みドライバＤＲ２には、グローバルビット線ＨＢＴ、ブロック選択信号ＢＳ＜０＞、グローバルビット線ＨＢＴＣが入力される。
【００７８】
ブロック選択信号ＢＳ＜０＞が「Ｈ」レベル、かつグローバルビット線ＨＢＴＣが「Ｌ」レベルのとき限り、ＰチャネルＭＯＳトランジスタＰ１０２およびＰ１０４と、ＮチャネルＭＯＳトランジスタＮ１０２およびＮ１０４が導通する。
【００７９】
このときに、グローバルビット線ＨＢＴが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタＮ１０３およびＰチャネルＭＯＳトランジスタＰ１０１が導通する。これにより、ローカルデータ線ＤＡＴＡのデータは、「Ｌ」レベルとなり、ローカルデータ線ＤＡＴＡＣのデータは、「Ｈ」レベルとなる。
【００８０】
一方、グローバルビット線ＨＢＴが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタＰ１０３およびＮチャネルＭＯＳトランジスタＮ１０１が導通する。これにより、ローカルデータ線ＤＡＴＡのデータは、「Ｈ」レベルとなり、ローカルデータ線ＤＡＴＡＣのデータは、「Ｌ」レベルとなる。
【００８１】
なお、ブロック選択信号ＢＳ＜０＞が「Ｌ」レベル、またはグローバルビット線ＨＢＴＣが「Ｈ」レベルのときには、ローカル書込みドライバＤＲ２のローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣへの出力は、ハイ−インピーダンスとなる。
【００８２】
（読出し動作との関係について）
以上のように、ローカル書込みドライバＤＲ２は、グローバルビット線ＨＢＴＣを、書込み制御に用いる。ところで、読出し時に、このグローバルビット線ＨＢＴＣに、「Ｌ」レベルに設定されることがある。ローカル書込みドライバＤＲ２は、このようにデータの読出しによってグローバルデータ線ＨＢＴＣが「Ｌ」レベルになった場合に、書込み指示がなされたと誤らないようにすることが必要となる。これは、次のようにして実現できる。
【００８３】
第１に、第１の実施形態で説明したように、読出し時には、グローバルビット線対ＨＢＴ，ＨＢＴＣは、フルスイングしない。つまり、グローバルビット線ＨＢＴＣの電位降下は、２００ｍＶ〜３００ｍＶに制限されている。したがって、ローカル書込みドライバＤＲ２の入力インバータ１０４の閾値を２００ｍＶよりも低く設定しておく。これにより、読出し時にグローバルビット線ＨＢＴＣが「Ｌ」レベルに設定されたとしても、その電位は２００ｍＶ〜３００ｍＶなので、入力インバータ１０４は、「Ｌ」レベルを出力する。一方、書込み時に、グローバルビット線ＨＢＴＣが書込み指示を示す「Ｌ」レベルに設定されたときには、入力インバータ１０４は、「Ｈ」レベルを出力する。これによって、ローカル書込みドライバＤＲ２は、データの読出しによって、グローバルデータ線ＨＢＴＣが「Ｌ」レベルになったとしても、それを書込み指示として受け付けない。
【００８４】
第２に、読出し時に、グローバルビット線ＨＢＴＣが「Ｌ」レベルのときには、グローバルビット線ＨＢＴは、「Ｈ」レベルである。グローバルビット線対ＨＢＴ，ＨＢＴＣの電位がこのような値になるのは、メモリセルＭからデータが読み出され、ローカルデータ線ＤＡＴＡが「Ｈ」レベルになり、ローカルデータ線対ＤＡＴＡＣが「Ｌ」レベルとなった結果である。
【００８５】
この場合、ローカル書込みドライバＤＲ２が、グローバルビット線ＨＢＴＣが「Ｌ」レベルにより、ローカルデータ線対ＤＡＴＡは、「Ｌ」レベルに駆動され、ローカルデータ線ＤＡＴＡＣは、「Ｈ」レベルに駆動される。これによって、メモリセルＭにデータが書込まれることになるが、メモリセルＭ内のデータは、変化しない。
【００８６】
以上のように、本実施の形態に係るＳＲＡＭによれば、グローバルビット線により、書込み指示を送ることによって、書込み信号ＷＥ１の信号線をなくすことができ、回路の面積を縮小できるとともに、消費電力を低減することができる。
【００８７】
＜第４の実施形態＞
本実施の形態は、センスアンプと書込みドライバを融合したＳＲＡＭに関する。
【００８８】
（全体の構成）
図１３は、本発明の第４の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図７に示す第２の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、ローカルセンスアンプＳＡ１と、２つのローカル書込みドライバＤＲ０およびＤＲ１の代わりに、１つの書込み機能付きローカルセンスアンプＳＡ２を備える。以下、これらの構成要素について説明する。
【００８９】
（書込み機能付きローカルセンスアンプＳＡ２の構成）
図１４は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ２＜０＞の構成を示す。この書込み機能付きローカルセンスアンプＳＡ２＜０＞は、図２に示すローカルセンスアンプＳＡ１＜０＞に、トランスミッションゲートＴＧ１２０およびＴＧ１２１が追加されている。これらのトランスミッションゲートＴＧ１２０およびＴＧ１２１は、制御信号ＱＮおよびＱＰにより制御される。制御信号ＱＮおよびＱＰは、ＮＡＮＤゲートＧ１２２およびインバータ１２３によって、グローバル書込み信号ＷＥ１およびブロック選択信号ＢＳ＜０＞に基づいて生成される。
【００９０】
グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときに限り、制御信号ＱＮは「Ｈ」レベルとなり、制御信号ＱＰは「Ｌ」レベルとなる。この場合、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、導通し、その結果グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとが接続される。
【００９１】
一方、グローバル書込み信号ＷＥ１が「Ｌ」レベル、またはブロック選択信号ＢＳ＜０＞が「Ｌ」レベルのときには、制御信号ＱＮは「Ｌ」レベルとなり、制御信号ＱＰは「Ｈ」レベルとなる。この場合、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、非導通になり、その結果、グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとは、接続されない。
【００９２】
この書込み機能付きローカルセンスアンプＳＡ２＜０＞の動作を読出し時と書込み時に分けて説明する。
【００９３】
（読出し動作）
読出し動作時には、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、非導通になる。これにより、グローバルビット線対ＨＢＴ，ＨＢＴＣは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと接続されない。この場合、書込み機能付きローカルセンスアンプＳＡ２＜０＞は、図２に示すローカルセンスアンプＳＡ１＜０＞と同様に動作する。
【００９４】
（書込み動作）
書込み動作時には、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、トランスミッションゲートＴＧ１２０およびＴＧ１２１は、導通する。これにより、グローバルビット線対ＨＢＴ，ＨＢＴＣは、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣに接続される。
【００９５】
グローバルビット線対ＨＢＴ，ＨＢＴＣは、グローバル書込みドライバＨＤＲ１によって、書込むべきデータが出力されているので、そのデータが導通状態のトランスミッションゲートＴＧ１２０，１２１を介してローカルデータ線対ＤＡＴＡ、ＤＡＴＡＣに転送される。
【００９６】
以上のように、本実施の形態では、ローカルセンスアンプに、２つのトランスミッションゲートＴＧ１２０およびＴＧ１２１と、ＮＡＮＤゲートＧ１２２と、インバータＧ１２３とを加えるだけで、ローカルセンスアンプは、ローカル書込みドライバの機能も兼ねることができ、第２の実施形態のように単独のローカル書込みドライバを備える場合と比べて、素子数を削減することができる。その結果、回路の面積を縮小することができるとともに、消費電力を低減することができる。
【００９７】
＜第５の実施形態＞
本実施の形態では、トランスミッションゲートを用いずに、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動するＳＲＡＭに関する。第４の実施形態では、書込み機能付きローカルセンスアンプＳＡ２は、トランスミッションゲートを介して、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動した。しかし、トランスミッションゲートは、駆動力が弱いため、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの寄生容量が大きいときには、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの一方の電位を十分に低く設定することができない。その結果、メモリセルへのデータの書込みが行なうことができなくなる。本実施の形態では、このような問題を解決する。
【００９８】
（全体の構成）
図１５は、本発明の第５の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図１３に示す第４の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、書込み機能付きローカルセンスアンプＳＡ２の代わりに、それとは別の書込み機能付きローカルセンスアンプＳＡ３を備える。
【００９９】
（書込み機能付きローカルセンスアンプＳＡ３の構成）
図１６は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ３＜０＞の構成を示す。同図の書込み機能付きローカルセンスアンプＳＡ３＜０＞は、図１４に示す書込み機能付きローカルセンスアンプＳＡ２＜０＞と異なり、グローバルビット線対ＨＢＴ，ＨＢＴＣと、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとが直接接続されることがない。また、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと増幅＆ラッチ回路ＬＡＴ２０内のデータ保持ノードＤ２０，Ｄ２１との間にＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２が追加され、ＯＲゲートＧ１３０と、ＡＮＤゲートＧ１３１と、ＯＲゲートＧ１３２とが追加されている。
【０１００】
この書込み機能付きローカルセンスアンプＳＡ３＜０＞の動作を読出し時と書込み時に分けて説明する。
【０１０１】
（読出し動作）
読出し動作時には、書込み機能付きローカルセンスアンプＳＡ３＜０＞は、以下のように、図２に示すローカルセンスアンプＳＡ１＜０＞と同様に動作する。
【０１０２】
読出し動作時には、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、ＡＮＤゲートＧ１３１は、「Ｌ」レベルを出力する。これにより、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２は、非導通になる。
【０１０３】
ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルの期間は、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通する。これにより、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣの電位が、データ保持ノードＤ２０，Ｄ２１に設定される。
【０１０４】
次に、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になる。また、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２０は、導通する。これによって、データ保持ノードＤ２０とＤ２１の電位差が増幅され、データ保持ノードＤ２０およびＤ２１の電位は、一方がＶＤＤに、他方がＧＮＤになる。
【０１０５】
次に、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＯＲゲートＧ１３０は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２は、導通する。これにより、データ保持ノードＤ２０およびＤ２１の電位がグローバルビット線対ＨＢＴ，ＨＢＴＣに転送される。
【０１０６】
（書込み動作）
書込み動作時は、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、ＯＲゲートＧ１３０は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２は、導通する。これにより、書込みデータが設定されたグローバルビット線対ＨＢＴ，ＨＢＴＣの電位は、データ保持ノードＤ２０，Ｄ２１に設定される。また、このときには、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ２０も導通する。これにより、書込みデータは、増幅＆ラッチ回路ＬＡＴ２０に取り込まれる。
【０１０７】
さらに、このときには、ＡＮＤゲートＧ１３１は、「Ｈ」レベルを出力するので、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２は、導通する。これにより、増幅＆ラッチ回路ＬＡＴ２０に取り込まれている書込みデータに基づいて、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのうち、一方のローカルデータ線が放電され、電位がＧＮＤまで下がる。
【０１０８】
ここで、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣと、増幅＆ラッチ回路ＬＡＴ２０とは、ＮチャネルＭＯＳトランジスタ（Ｎ１３１、Ｎ１３２）を介して接続されているため、一方のローカルデータ線の電位を、ＧＮＤまで下げることができる。ＮチャネルＭＯＳトランジスタの代わりに、ＰチャネルＭＯＳトランジスタを用いた場合には、ローカルデータ線の電位は、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｐまでしか下げることができない。
【０１０９】
以上により、プリチャージ期間において、ＶＤＤに充電されていたローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのうち、一方のローカルデータ線の電位をＧＮＤまで下げることができる。
【０１１０】
以上のように、本実施の形態に係るＳＲＡＭによれば、グローバルビット線対ＨＢＴ，ＨＢＴＣに設定された書込みデータを増幅＆ラッチ回路ＬＡＴ２０に取込み、この取込んだ書込みデータに基づき、増幅＆ラッチ回路ＬＡＴ２０とローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとを接続するＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２を介して、ローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣを駆動するので、ローカルビット線対ＢＴ，ＢＴＣの寄生容量が大きな場合でも、メモリセルにデータを書込むことができる。
【０１１１】
＜第６の実施形態＞
本実施の形態は、書込み時にグローバルビット線の電位振幅をパーシャルスイングに制限するＳＲＡＭに関する。第２〜第５の実施形態では、書込み時には、グローバルビット線対ＨＢＴ，ＨＢＴＣの一方の電位はＶＤＤに、他方の電位はＧＮＤに設定される。書込み時において、このようにグローバルビット線対ＨＢＴ，ＨＢＴＣの電位がフルスイングすると、消費電力が大きくなるとともに、以下のように誤った書込みが行なわれる場合がある。
【０１１２】
すなわち、書込み動作時には、書込み対象となるメモリセルに接続されたワード線が活性化され、書込み対象となるメモリセルに接続されたビット線対に書込みデータが設定される。ところで、活性化されたワード線には、書込み対象以外の多数のメモリセルが接続されてなり、これらのメモリセルも、書込み対象のメモリセルと同様に、書込み可能な選択状態となる。これを擬似選択状態という。
【０１１３】
一方、グローバルビット線対ＨＢＴ，ＨＢＴＣとローカルビット線対ＢＴ，ＢＴＣは、別個の配線層で配線されるが、これらの配線は、平行になるように配置される。その結果、これらの配線間には、寄生容量が形成される。この寄生容量を介して、グローバルビット線の電位変化が大きい場合に、この電位変化がローカルビット線に伝播する。これを容量結合という。
【０１１４】
このような容量結合によって、グローバルビット線の電位がフルスイングすると、この電位変化が、擬似選択セルに接続されるビット線対に伝播する。これによって、擬似選択セルに誤って書込みが行なわれる。本実施の形態では、書込み時にグローバルビット線の電位振幅をパーシャルスイングにすることで、このような誤った書込みを防止するとともに、消費電力を低減する。
【０１１５】
（全体の構成）
図１７は、本発明の第６の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。同図では、第０ブロックへの書込みを行なうために必要な回路の構成のみを示している。このＳＲＡＭでは、図１５に示す第５の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、グローバル書込みドライバＨＤＲ１の代わりに、グローバル書込みドライバＨＤＲ３を備え、書込み機能付きローカルセンスアンプＳＡ３の代わりに、それとは別の書込み機能付きローカルセンスアンプＳＡ４を備える。以下、これらの構成要素について説明する。
【０１１６】
（グローバル書込みドライバＨＤＲ３）
図１８は、本実施の形態に係るグローバル書込みドライバＨＤＲ３の構成を示す。このグローバル書込みドライバＨＤＲ３は、図８に示す第２の実施形態のグローバル書込みドライバＨＤＲ１と、回路構成は同一である。異なる点は、本実施の形態に係るグローバル書込みドライバＨＤＲ３に供給する２つの電位のうち、一方の電位をＧＮＤの代わりにＶＰとしたところである。
【０１１７】
電位ＶＰは、電位ＧＮＤよりも高い電位である。グローバルビット線の、書込み時の電位降下を読出し時の電位降下と同一にするのなら、電位ＶＰはＶＤＤから２００〜３００ｍＶほど低い値に設定すればよい。この電位ＶＰは、ＳＲＡＭの外部から与えるものとしてもよく、ＳＲＡＭの内部で生成するものとしてもよい。
【０１１８】
（書込み機能付きローカルセンスアンプＳＡ４）
図１９は、本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４＜０＞の構成を示す。この書込み機能付きローカルセンスアンプＳＡ４＜０＞は、図１６に示す第５の実施形態のローカルセンスアンプＳＡ３＜０＞と、相違する点は、以下である。本実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４＜０＞では、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が追加され、ローカル書込みドライバＤＲ１５０およびＤ１５１が追加されている。また、ＮチャネルＭＯＳトランジスタＮ１３１およびＮ１３２が削除され、ＮＡＮＤゲートＧ１５２と、インバータＧ１５１およびＧ１５５と、遅延回路ＤＬＹ２と、ＡＮＤゲートＧ１５０とが追加されている。
【０１１９】
（ローカル書込みドライバＤＲ１５０，ＤＲ１５１）
図２０は、本実施の形態に係るローカル書込みドライバＤＲ１５０の構成を示す。ローカル書込みドライバＤＲ１５０には、端子ＩＮからデータ保持ノードＤ２０の電位が入力され、端子Ｃから、ＡＮＤゲートＧ１３１の出力電位が入力される。
【０１２０】
グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときに限り、ＡＮＤゲートの出力が「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ１６１およびＮチャネルＭＯＳトランジスタＮ１６１が導通する。このときに、データ保持ノードＤ２０の電位が「Ｈ」レベルであれば、ローカルデータ線ＤＡＴＡに「Ｌ」レベルが出力され、データ保持ノードＤ２０の電位が「Ｌ」レベルであれば、ローカルデータ線ＤＡＴＡに「Ｈ」レベルが出力される。
【０１２１】
ローカル書込みドライバＤＲ１５１の構成は、上記ローカル書込みドライバＤＲ１５０の構成と同様であるので、図示は省略する。ローカル書込みドライバＤＲ１５１によって、グローバル書込み信号ＷＥ１が「Ｈ」レベル、かつブロック選択信号ＢＳ＜０＞が「Ｈ」レベルのときには、データ保持ノードＤ２１の電位が「Ｈ」レベルであれば、ローカルデータ線ＤＡＴＡＣに「Ｌ」レベルが出力され、データ保持ノードＤ２１の電位が「Ｌ」レベルであれば、ローカルデータ線ＤＡＴＡＣに「Ｈ」レベルが出力される。
【０１２２】
次に、本実施の形態に係るＳＲＡＭの読出し動作と書込み動作を説明する。
（読出し動作）
読出し動作時には、書込み機能付きローカルセンスアンプＳＡ４＜０＞では、グローバル書込み信号ＷＥ１は「Ｌ」レベルのため、ＡＮＤゲートＧ１３１は、「Ｌ」レベルを出力する。これにより、ＤＲ１５０およびＤＲ１５０の出力は、ハイ−インピーダンスとなる。また、ＮＡＮＤゲートＧ１５２は、「Ｈ」レベルを出力するので、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１は、非導通になる。また、ＡＮＤゲートＧ１５０は、グローバルワード線ＨＷＤ＜０＞と同一の論理を出力する。
【０１２３】
これにより、本実施の形態の読出し動作は、第５の実施形態における読出し動作と同様となる。
【０１２４】
（書込み動作）
書込み動作時には、グローバル書込みドライバＨＤＲ３では、書込みデータＤｉｎに応じて、グローバルビット線ＨＢＴ，ＨＢＴＣの一方の電位がＶＤＤ、他方の電位がＶＰに駆動される。
【０１２５】
書込み機能付きローカルセンスアンプＳＡ４＜０＞では、グローバル書込み信号ＷＥ１は「Ｈ」レベルのため、ブロック選択信号ＢＳ＜０＞が「Ｈ」レベルである場合には、ＡＮＤゲートＧ１３１が「Ｈ」レベルを出力し、ＮＡＮＤゲートＧ１５２が「Ｌ」レベルを出力するので、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が導通する。これにより、グローバルビット線ＨＢＴの電位がデータ保持ノードＤ２０に転送され、グローバルビット線ＨＢＴＣの電位がデータ保持ノードＤ２１に転送される。
【０１２６】
ここで、データ保持ノードＤ２０およびＤ２１と、グローバルビット線対とは、ＰチャネルＭＯＳトランジスタ（Ｐ１５０、Ｐ１５１）を介して接続されているため、データ保持ノードＤ２０およびＤ２１に、ＶＤＤとＶＰの電位を損失なく転送することができる。
【０１２７】
ここで、ＰチャネルＭＯＳトランジスタの代わりに、ＮチャネルＭＯＳトランジスタを用いた場合には、ＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈｎとしたときに、データ保持ノードＤ２０およびＤ２１には、最大でＶＤＤ−Ｖｔｈｎまでの電位しか転送されない。したがって、データ保持ノードＤ２０とＤ２１のいずれかのノードの電位は、ＶＤＤ−Ｖｔｈｎとなり、他方のノードの電位は、ＶＰとなる。ここで、ＶＰ＞ＶＤＤ−Ｖｔｈｎと設定されているときには、データ保持ノードＤ２０およびＤ２０には、書込みデータが正しく設定できないことになる。ＰチャネルＭＯＳトランジスタを用いることによって、このような問題を回避できる。
【０１２８】
ＰチャネルＭＯＳトランジスタ１５０およびＰ１５１が導通状態になった後、遅延回路ＤＬＹ２で規定される一定時間経過後には、ＯＲゲートＧ１３２は、「Ｈ」レベルを出力する。これにより、ＮチャネルＭＯＳトランジスタＮ２０は、導通し、インバータＧ１５５は、「Ｌ」レベルを出力し、ＮＡＮＤゲートＧ１５２は、「Ｈ」レベルを出力する。ＮＡＮＤゲートＧ１５２が「Ｈ」レベルを出力すると、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１は、非導通となる。
【０１２９】
ＮチャネルＭＯＳトランジスタＮ２０が導通すると、増幅＆ラッチ回路ＬＡＴ２０のデータ保持ノードＤ２０およびＤ２１の一方の電位は、ＶＤＤに、他方の電位はＧＮＤになる。しかし、ＰチャネルＭＯＳトランジスタＰ１５０およびＰ１５１が非導通なので、このデータ保持ノードＤ２０およびＤ２１の電位は、グローバルビット線対ＨＢＴ，ＨＢＴＣへ出力されない。
【０１３０】
また、このときには、ローカル書込みドライバＤＲ１５０およびＤＲ１５１の端子Ｃには、「Ｈ」レベルが入力されているので、データ保持ノードＤ２０のデータがローカルデータ線ＤＡＴＡに駆動され、データ保持ノードＤ２１のデータがローカルデータ線ＤＡＴＡＣに駆動される。
【０１３１】
このように、書込み機能付きローカルセンスアンプＳＡ４は、読出し時には、パーシャルスイングのローカルデータ線の電位を受けて、増幅＆ラッチ回路ＬＡＴ２０でフルスイングまで増幅して、グローバルビット線に出力する。
【０１３２】
書込み時には、パーシャルスイングのグローバルビット線の電位を受けて、増幅＆ラッチ回路ＬＡＴ２０でフルスイングまで増幅する。
【０１３３】
以上のように、本実施の形態に係るＳＲＡＭによれば、読出し時だけでなく、書込み時にも、グローバルビット線の電位をパーシャルスイングにするので、消費電力を削減できるとともに、誤った書込みを防止することができる。
【０１３４】
＜第７の実施形態＞
本実施の形態は、ローカルメモリ回路とグローバルメモリ回路の処理タイミングを別個にしたＳＲＡＭに関する。
【０１３５】
第１の実施形態において、ローカルセンスアンプＳＡ１＜０＞では、グローバルビット線対へのデータの転送は、クロックＣＬＫが「Ｈ」レベルの期間に完了する必要がある。なぜなら、クロックＣＬＫが「Ｌ」レベルになると、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルになって、ローカルセンスアンプＳＡ１＜０＞のデータ保持ノードＤ２０およびＤ２１がプリチャージされるためである。
【０１３６】
プリチャージする前に、ローカルセンスアンプＳＡ１＜０＞が、グローバルビット線対ＨＢＴ，ＨＢＴＣヘデータを転送するためには、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに活性化するタイミングは、クロックＣＬＫが「Ｈ」レベルの期間でなくてはならない。
【０１３７】
クロック周波数を速くした場合には、このグローバルワード線ＨＷＤ＜０＞の活性化するタイミングも早くする必要があり、そのためにはグローバルワード線ＨＷＤ＜０＞を活性化するタイミングを定める遅延回路ＤＬＹの遅延時間を短くすることが必要となる。しかし、遅延回路ＤＬＹの遅延時間を短くすると、グローバルセンスアンプＨＳＡ、グローバルダミーカラムＨＤＣの処理が追いつかなくなる。それゆえ、クロック周波数を速くすることができなくなる。
【０１３８】
また、第１の実施形態では、メモリセルＭからのデータの読出しを行なうために下層のローカルメモリ回路（ローカルセンスアンプ、ローカルデータ線対、ダミーカラムＤＣ、ワード線）と上層のグローバルメモリ回路（グローバルセンスアンプ、グローバルビット線対、グローバルダミーカラム、グローバルワード線）の２階層からなる構成について説明したが、３階層、４階層で行なうようにすることもできる。このように階層の数を増加させた場合には、上層のメモリ回路が、クロック周波数を律速することになる。つまり、上層のメモリ回路で処理が可能となるようにクロック周波数が定められる。本実施の形態では、このような問題を解決する。
【０１３９】
（全体の構成）
図２１は、本発明の第７の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。このＳＲＡＭでは、図１に示す第１の実施形態のＳＲＡＭと相違する点は、以下である。すなわち、本実施の形態のＳＲＡＭは、遅延回路ＤＬＹでＣＬＫを所定時間遅延させたＣＬＫ１を与える代わりに、外部から独立のクロックＣＬＫ２を与える。このクロックＣＬＫ２は、クロックＣＬＫ１と周波数が同一である。
【０１４０】
クロックＣＬＫ２は、グローバルダミーカラムＨＤＣ、グローバルワードドライバＧ１６，Ｇ１７、グローバルビット線対ＨＢＴ，ＨＢＴＣのプリチャージ用のＰチャネルＭＯＳトランジスタＰ１１およびＰ１２に送られる。これらのクロックＣＬＫ２を受取った構成要素は、クロックＣＬＫ２のタイミングで処理を行なう。
【０１４１】
また、本実施の形態に係るＳＲＡＭは、ローカルセンスアンプＳＡ１の代わりに、ローカルセンスアンプＳＡ５を備える。以下、これらの構成要素について説明する。
【０１４２】
（ローカルセンスアンプＳＡ５）
図２２は、本実施の形態に係るローカルセンスアンプＳＡ５＜０＞の構成を示す。このローカルセンスアンプＳＡ５＜０＞は、図２に示す第１の実施形態のＳＡ１＜０＞に対して、ラッチ回路ＬＡＴ１８０と、ＮチャネルＭＯＳトランジスタＮ１８０〜Ｎ１８３が追加されている。
【０１４３】
このローカルセンスアンプＳＡ５＜０＞の読出し時の動作について説明する。
（読出し動作）
ローカルセンスイネーブル信号ＳＥ＜０＞の立ち上がりまでは、グローバルダミーカラムＨＤＣと、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２の動作以外は、第１の実施形態と同様である。
【０１４４】
グローバルダミーカラムＨＤＣでは、クロックＣＬＫ２が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１３が導通する。これにより、グローバルダミービット線ＨＤＢＴは、「Ｈ」レベルに設定される。このグローバルダミービット線ＨＤＢＴの電位「Ｈ」レベルがインバータＧ１８により反転されて、グローバルセンスイネーブル信号ＨＳＥが「Ｌ」レベルに設定される。
【０１４５】
また、クロックＣＬＫ２が「Ｌ」レベルのときに、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２が導通する。これによって、グローバルビット線対ＨＢＴ，ＨＢＴＣは、「Ｈ」レベルに設定される。
【０１４６】
ローカルセンスアンプＳＡ５＜０＞では、クロックＣＬＫに従って、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が導通し、ローカルデータ線ＤＡＴＡの電位がデータ保持ノードＤ２０に転送され、ローカルデータ線ＤＡＴＡＣの電位がデータ保持ノードＤ２１に転送される。
【０１４７】
次に、ローカルセンスイネーブル信号ＳＥ＜０＞が立ち上がると、ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になり、ＮチャネルＭＯＳトランジスタＮ２０、Ｎ１８２、およびＮ１８３が導通する。ＰチャネルＭＯＳトランジスタＰ２０およびＰ２１が非導通になると、データ保持ノードＤ２０およびＤ２０とローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣとは、分離される。また、ＮチャネルＭＯＳトランジスタＮ２０が導通すると、データ保持ノードＤ２０あるいはＤ２１の一方の電位がＶＤＤに、他方の電位がＧＮＤになる。
【０１４８】
ここで、データ保持ノードＤ２０の電位がＶＤＤ、つまり「Ｈ」レベルになったとすると、ＮチャネルＭＯＳトランジスタＮ１８１が導通する。これにより、ラッチ回路ＬＡＴ１８０のデータ保持ノードＤ１８１は、「Ｌ」レベルに設定され、データ保持ノードＤ１８０は、「Ｈ」レベルに設定される。このようにして、ラッチ回路ＬＡＴ１８０にローカルデータ線対ＤＡＴＡ，ＤＡＴＡＣのデータが保持される。ラッチ回路ＬＡＴ１８０に一旦データが保持されると、クロックＣＬＫが「Ｌ」レベルになり、それによって、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｌ」レベルになったとしても、データが消失することはない。したがって、第１の実施形態のように、グローバルワード線ＨＷＤ＜０＞を立ち上げるタイミングが、ローカルセンスイネーブル信号ＳＥ＜０＞が「Ｈ」レベルの期間、すなわち、クロックＣＬＫが「Ｈ」レベルの期間に限定されることがない。
【０１４９】
グローバルワードドライバＧ１６は、クロックＣＬＫ２が「Ｈ」レベルになると、グローバルワード線ＨＷＤ＜０＞を「Ｈ」レベルに駆動する。これによって、ローカルセンスアンプＳＡ５＜０＞において、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２が導通し、データ保持ノードＤ１８０およびＤ１８１の電位に従って、グローバルビット線対ＨＢＴ，ＨＢＴＣの一方がＧＮＤに放電される。
【０１５０】
また、グローバルダミーカラムＨＤＣでは、グローバルワード線ＨＷＤ＜０＞が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタＮＨ１０が導通し、インバータＧ１８によって、グローバルセンスイネーブル信号ＨＳＥが「Ｈ」レベルとなる。
【０１５１】
以下の動作は、第１の実施形態と同様である。
以上のように、本実施の形態に係わるＳＲＡＭによれば、ローカルセスアンプＳＡ５がラッチ回路ＬＡＴ１８０を備えるとともに、ローカルメモリ回路とグローバルメモリ回路の別個のクロックに従って動作するので、グローバルメモリ回路での処理が追いつかなくなることを防止することができる。また、グローバルメモリ回路の処理が可能となるように、クロック周波数を低速にする必要もなくなる。
【０１５２】
なお、クロックＣＬＫ２は、クロックＣＬＫと逆相にするものとしてもよい。この場合、ローカルメモリ回路は、クロックＣＬＫの「Ｈ」レベルの期間に動作し、グローバルメモリ回路は、クロックＣＬＫの「Ｌ」レベルの期間に動作させることができる。
【０１５３】
また、３階層以上の構成にした場合には、各階層のクロックの位相は、下位の階層のクロックの位相をずらしたものとしてもよい。この場合、メモリセルから読出されたデータを、下位の階層のメモリ回路から順次パイプライン処理することが可能となる。各階層のメモリ回路の処理時間は、１サイクルを割り当てることができるので、処理が追いつかなくなることがない。このように各階層用のクロックに基づいて、その階層のメモリ回路が動作することによって、３階層以上の構成を容易に実現することができる。
【０１５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５５】
【発明の効果】
この発明に係わる半導体記憶装置によれば、相補信号線間の電位差が電源電圧に到達する前に、当該相補信号線に接続される下層のセンスアンプによる当該相補信号線の駆動を停止させるとともに、当該相補信号線に接続される上層のセンスアンプを活性化させるので、ローカルビット線対およびローカルデータ線対だけでなく、グローバルビット線対においても電位振幅をパーシャルスイングに制限することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図２】本発明の第１の実施の形態に係るローカルセンスアンプＳＡ１の構成を示す図である。
【図３】本発明の第１の実施の形態に係るグローバルセンスアンプＨＳＡの構成を示す図である。
【図４】本発明の第１の実施の形態に係るＳＲＡＭのデータの読出し動作を説明するためのタイミングチャートである。
【図５】従来のＳＲＡＭの構成を示す図である。
【図６】従来のローカルセンスアンプＳＡ０の構成を示す図である。
【図７】本発明の第２の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図８】本発明の第２の実施の形態に係るグローバル書込みドライバＨＤＲ１の構成を示す図である。
【図９】本発明の第２の実施の形態に係るローカル書込みドライバＤＲ０の構成を示す図である。
【図１０】本発明の第３の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１１】本発明の第３の実施の形態に係るグローバル書込みドライバＨＤＲ２の構成を示す図である。
【図１２】本発明の第３の実施の形態に係るローカル書込みドライバＤＲ２の構成を示す図である。
【図１３】本発明の第４の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１４】本発明の第４の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ２の構成を示す図である。
【図１５】本発明の第５の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１６】本発明の第５の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ３の構成を示す図である。
【図１７】本発明の第６の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図１８】本発明の第６の実施の形態に係るグローバル書込みドライバＨＤＲ３の構成を示す図である。
【図１９】本発明の第６の実施の形態に係る書込み機能付きローカルセンスアンプＳＡ４の構成を示す図である。
【図２０】本発明の第６の実施の形態に係るローカル書込みドライバＤＲ１５０の構成を示す図である。
【図２１】本発明の第７の実施の形態に係るＳＲＡＭの主要部分の構成を示す図である。
【図２２】本発明の第７の実施の形態に係るローカルセンスアンプＳＡ５の構成を示す図である。
【符号の説明】
ＭＡ メモリセルアレイ、Ｍ メモリセル、ＷＤ ワード線、ＨＷＤ グローバルワード線、ローカルビット線 ＢＴ，ＢＴＣ、グローバルビット線 ＨＢＴ，ＨＢＴＣ、ローカルデータ線 ＤＡＴＡ，ＤＡＴＡＣ、ダミービット線 ＤＢＴ、グローバルダミービット線 ＨＤＢＴ、ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５ ローカルセンスアンプ、ＨＳＡ グローバルセンスアンプ、ＨＤＲ１，ＨＤＲ２，ＨＤＲ３ グローバル書込みドライバ、ＤＲ０，ＤＲ１，ＤＲ１５０，ＤＲ１５１ ローカル書込みドライバ、ＤＲ２００ 出力バッファ、ＤＬＹ，ＤＬＹ２ 遅延回路、ＤＣ データカラム、ＨＤＣ グローバルデータカラム、Ｇ１０，Ｇ１１ ワード線ドライバ、Ｇ１６，Ｇ１７ グローバルワード線ドライバ、Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２０，Ｐ２１，Ｐ２５，Ｐ２６，Ｐ３０，Ｐ３１，Ｐ３５，Ｐ３６，Ｐ６１，Ｐ６２，Ｐ６３，Ｐ６４，Ｐ１０１，Ｐ１０２，Ｐ１０３，Ｐ１０４，Ｐ１５０，Ｐ１５１，Ｐ１６１，Ｐ１６２，Ｐ２０２，Ｐ２０３ ＰチャネルＭＯＳトランジスタ、ＮＨ１０，ＮＨ１１，Ｎ１０，Ｎ１１，Ｎ２０，Ｎ２１，Ｎ２２，Ｎ２５，Ｎ２６，Ｎ３０，Ｎ３５，Ｎ３６，Ｎ６１，Ｎ６２，Ｎ６３，Ｎ６４，Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ１３１，Ｎ１３２，Ｎ１６１，Ｎ１６２，Ｎ１８０，Ｎ１８１，Ｎ１８２，Ｎ１８３，Ｎ２０１，Ｎ２０２ ＮチャネルＭＯＳトランジスタ、Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，ＴＧ１２０，ＴＧ１２１ トランスミッションゲート、ＬＡＴ２０，ＬＡＴ３０ 増幅＆ラッチ回路、ＬＡＴ１８０ ラッチ回路、６１，６３，Ｇ３０，Ｇ３１，Ｇ１０１，Ｇ１２２，Ｇ１５２ ＮＡＮＤゲート、６２，１０２，１０３，１０４，１６１，１８１，１８２，２０１，２０２，Ｇ１４，Ｇ１５，Ｇ１８，Ｇ１９，Ｇ１２３，Ｇ１５１，Ｇ１５５ インバータ、Ｇ１３１，Ｇ１５０ ＡＮＤゲート、Ｇ１３０，Ｇ１３２ ＯＲゲート。
Claims (9)
- メモリセルからデータを読出すために、階層的に構成されるセンスアンプ群と、
下層のセンスアンプと上層のセンスアンプとを接続する相補信号線群と、
相補信号線間の電位差が電源電圧に到達する前に、当該相補信号線に接続される下層のセンスアンプによる当該相補信号線の駆動を停止させるとともに、当該相補信号線に接続される上層のセンスアンプを活性化させる制御回路とを備えた半導体記憶装置。 - メモリセルにデータを書込むために、階層的に構成される書込みドライバ群をさらに含み、
下層の書込みドライバと上層の書込みドライバとは、前記相補信号線および書込み指示信号線により接続され、
上層の書込みドライバは、活性化時に、下層の相補信号線に書込みデータとその反転データを出力するとともに、下層の書込み指示信号線を所定の論理値で駆動し、
下層の書込みドライバは、上層の書込み指示信号線が前記所定の論理値のときに、活性化される、請求項１記載の半導体記憶装置。 - メモリセルにデータを書込むために、階層的に構成される書込みドライバ群をさらに含み、
下層の書込みドライバと上層の書込みドライバとは、前記相補信号線により接続され、
上層書込みドライバは、活性化時に、下層の相補信号線の一方の信号線に書込みデータを出力するとともに、前記他方の信号線が読出し時に変動する範囲以外の所定の電位で、他方の信号線を駆動し、
下層の書込みドライバは、上層の相補信号線の前記他方の信号線が前記所定の電位のときに、活性化される、請求項１記載の半導体記憶装置。 - 前記下層の書込みドライバは、前記他方の信号線と接続される論理素子を含み、
前記論理素子は、前記他方の信号線の電位が、読出し時に変動する範囲のときに、第１の論理値を出力し、前記範囲以外のときに、第２の論理値を出力する、請求項３記載の半導体記憶装置。 - 前記センスアンプ群に含まれる、所定のセンスアンプは、
上層の相補信号線と、下層の相補信号線との間に設けられたトランスミッションゲートを有し、
データの書込み時に、前記トランスミッションゲートが導通される、請求項１記載の半導体記憶装置。 - 前記センスアンプ群に含まれる、所定のセンスアンプは、
上層の相補信号線の電位を取込む回路と、
前記回路と下層の相補信号線との間に設けられたＮチャネルＭＯＳトランジタとを有し、
データの書込み時に、前記ＮチャネルＭＯＳトランジスタが導通される、請求項１記載の半導体記憶装置。 - データの書込み時に、所定の相補信号線は、電源電圧よりも小さい振幅で駆動され、
前記所定の相補信号線と接続された下層のセンスアンプは、
前記所定の相補信号線の電位を増幅する増幅回路と、
前記増幅回路と前記所定の相補信号線との間に設けられたＰチャネルＭＯＳトランジスタとを含み、
データの書込み時に、前記ＰチャネルＭＯＳトランジスタが導通されて、前記所定の相補信号線の電位が前記増幅回路に取込まれ、前記取込み後、前記ＰチャネルＭＯＳトランジスタが非導通にされるとともに、前記増幅回路で前記取込んだ電位が電源電圧の論理振幅で増幅され、前記増幅された電位に基づき、前記センスアンプの下層の相補信号線が駆動される、請求項２記載の半導体記憶装置。 - 前記センスアンプ群のうち、所定のセンスアンプは、
下層の相補信号線と接続された増幅回路と、
前記増幅回路と接続されるとともに、上層の相補信号線と接続されたラッチ回路とを含み、
前記増幅回路は、第１のクロックに基づくタイミングで、下層の相補信号線の電位を取込み、当該取込んだ電位の増幅を行ない、当該増幅された電位を前記ラッチ回路へ出力し、
前記ラッチ回路は、第１のクロックとは異なる第２のクロックに基づくタイミングで、ラッチしている前記増幅された電位で前記上層の相補信号線を駆動する、請求項１記載の半導体記憶装置。 - 前記所定のセンスアンプの上層の相補信号線は、前記第２のクロックに基づくタイミングでプリチャージされ、
前記所定のセンスアンプの上層のセンスアンプは、前記第２クロックに基づくタイミングで活性化される、請求項８記載の半導体記憶装置。
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