JP2008171546A - 半導体メモリ素子及びその駆動方法 - Google Patents

Abstract

【課題】データラインにターミネーションスキーム（ｔｅｒｍｉｎａｔｉｏｎ ｓｃｈｅｍｅ）を使用する半導体メモリ素子及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ素子は、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備える。
【選択図】図６

Description

本発明は、半導体設計技術に関し、特に、データラインにターミネーションスキーム（ｔｅｒｍｉｎａｔｉｏｎ ｓｃｈｅｍｅ）を使用する半導体メモリ素子及びその駆動方法に関する。

近年、半導体メモリ素子の容量が大きくなるにつれて、チップのサイズも増加し、これによりデータラインの長さも増加するようになった。例えば、５１２Ｍｂの半導体メモリ素子の場合、スペック（ｓｐｅｃ）上バンクの数は４個であり、１Ｇｂの半導体メモリ素子の場合、バンクの数は８個に増加する。そのため、増加したバンクの長さ分だけ特定バンクからアクセスされるデータを伝達するためのデータラインのロード（ｌｏａｄｉｎｇ）は、２倍近く増加する。

一方、半導体メモリ素子において用いられるデータラインは、その位置に応じてセグメント入出力ライン、ローカル入出力ライン（ＬＩＯ）、及びグローバル入出力ライン（ＧＩＯ）などに区分され、特に、グローバル入出力ライン（ＧＩＯ）は、相対的にロードが大きいから、データの歪み及び損失が発生しうる。このような問題を解決するために、グローバル入出力ライン（ＧＩＯ）の中間程度にインバータを２段挿入して、データの歪み程度を減らすレピータ（ｒｅｐｅａｔｅｒ）方式を使用した。しかしながら、レピータ方式は、その構造の改良されたドライバーに過ぎず、使用するトランジスタの数及びドライバーのサイズが大きいことから、使用時に電流がきわめて大きいという短所がある。よって、新しく提示された方式がグローバル入出力ライン（ＧＩＯ）のターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）方式である。

ターミネーション方式を簡単に説明すると、データがグローバル入出力ライン（ＧＩＯ）に載せられる前に、グローバル入出力ラインをターミネーション電圧レベル（Ｖ＿ＴＥＲＭ）（例えば、外部電圧（ＶＤＤ）の１／２電圧レベル）にプリチャージさせ、データが印加される区間でもターミネーション動作を行ってグローバル入出力ライン（ＧＩＯ）にデータに応じる電圧レベルの変化、すなわちスイング（ｓｗｉｎｇ）幅を減らす方式である。結局、グローバル入出力ライン（ＧＩＯ）の小さなスイング幅により電流の消費を減らすことができ、半導体メモリ素子の時間変数（ｔｉｍｉｎｇ ｐａｒａｍｅｔｅｒ）である「ｔＡＡ」を減らすことができる。

図１は、一般的な半導体メモリ素子の一部構成を説明するためのブロック図である。

同図に示すように、読み出し（ｒｅａｄ）動作時にセル（図示せず）に格納されたデータは、ローカル入出力ラインＬＩＯを介して読み出し感知増幅器２０に伝達され、読み出し感知増幅器２０で増幅されたデータは、グローバル入出力ラインＧＩＯを介してデータ出力マルチプレクサー３０に伝達される。データ出力マルチプレクサー３０でマルチプレックスされたデータは、パイプラッチ部４０を介してパッド５０に出力される。そして、書き込み（ｗｒｉｔｅ）動作時にパッド５０を介して入力されたデータは、書き込み感知増幅器６０で増幅され、グローバル入出力ラインＧＩＯを介して書き込みドライバー７０に伝達される。このデータは、書き込みドライバー７０でドライブされて、ローカル入出力ラインＬＩＯを介してセルに格納される。

このとき、グローバル入出力ラインＧＩＯの電圧レベルは、データに応じて外部電圧ＶＤＤから接地電圧ＶＳＳまでフルスイング（ｆｕｌｌ ｓｗｉｎｇ）をするようになるが、ターミネーション回路１０は、グローバル入出力ラインＧＩＯにデータが載せられる前に、ターミネーション動作を行って、グローバル入出力ラインＧＩＯを外部電圧ＶＤＤの１／２電圧レベルにプリチャージさせる。そして、ターミネーション動作を行い続けて、グローバル入出力ラインＧＩＯは、データが印加されてもフルスイングせずに「ＶＤＤ／２（ロジックしきい電圧）±ΔＶ」分だけスイングするようになる。

図２は、図１のターミネーション回路１０が駆動する場合、グローバル入出力ラインＧＩＯの電圧レベルの変動幅を説明するための図である。

同図に示すように、ターミネーション回路１０が駆動しないＯＦＦ＿ＴＥＲＭ場合には、グローバル入出力ラインＧＩＯの電圧レベルの変動幅が外部電圧ＶＤＤから接地電圧ＶＳＳまでフルスイングする。これに対し、ターミネーション回路１０が駆動するＯＮ＿ＴＥＲＭ場合には、グローバル入出力ラインＧＩＯの電圧レベルが「ＶＤＤ／２±ΔＶ」分だけスイングする。

図３は、図１のターミネーション回路１０を説明するための回路図である。

同図に示すように、ターミネーション回路１０は、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭに応答してターンオンするＮＭＯＳトランジスタＮＭ１と、反転されたターミネーションアクティブ信号に応答してターンオンするＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１との間に接続したＰＭＯＳ／ＮＭＯＳダイオードと抵抗ＰＭＤ１、ＮＭＤ１、Ｒ１、Ｒ２とで構成され、グローバル入出力ラインＧＩＯに載せられたデータをラッチするラッチ部１１を更に構成することができる。

ターミネーション回路１０は、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭが論理「ハイ（ｈｉｇｈ）」であるとき、ターミネーション動作を行い、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭが論理「ロー（ｌｏｗ）」であるとき、ターミネーション動作を行わない。そのため、ターミネーション動作時にグローバル入出力ラインＧＩＯの電圧レベルをターミネーション電圧レベルＶ＿ＴＥＲＭにプリチャージさせ、データが載せられる場合、ターミネーション電圧レベルＶ＿ＴＥＲＭとデータとが互いに衝突を起こして、グローバル入出力ラインＧＩＯの電圧レベルのフルスイングを阻止する。

そして、ラッチ部１１は、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭが論理「ロー」であるときにイネーブルされ、グローバル入出力ラインＧＩＯに載せられているデータに応じて、論理「ハイ」又は論理「ロー」をラッチして、グローバル入出力ラインＧＩＯがフロート（ｆｌｏａｔｉｎｇ）されることを防止する。

図４は、図３のターミネーション回路１０のターミネーション動作を説明するためのタイミング図である。

同図に示すように、各信号を説明すれば、内部リードパルス（Ｉｎｔｅｒｎａｌ ＲｅａＤ Ｐｕｌｓｅ：以下、ＩＲＤＰと略す）は、リードコマンド（ｒｅａｄ ｃｏｍｍａｎｄ）時に生成される信号であり、入出力ストローブ信号ＩＯＳＴＢＰは、読み出し感知増幅器２０をイネーブルさせるための信号であり、「ＹＢＳＴＣ」信号は、内部リードパルスＩＲＤＰにより論理「ハイ」になり、バースト長に応じて論理「ロー」に遷移する信号であり、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭは、「ＹＢＳＴＣ」信号が論理「ハイ」になるときに論理「ハイ」にセットされ、「ＹＢＳＴＣ」信号が論理「ロー」に遷移するときに特定遅延時間以後に論理「ロー」にリセットされる信号である。

例えば、グローバル入出力ラインＧＩＯに論理「ハイ」がラッチされた状態で論理「ロー」のデータを読み出し動作する場合、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭがアクティブになって、グローバル入出力ラインＧＩＯの電圧レベルは、ますますターミネーション電圧レベルＶ＿ＴＥＲＭに低くなる。以後、ターミネーション電圧レベルＶ＿ＴＥＲＭ状態で入出力ストローブ信号ＩＯＳＴＢＰがアクティブになれば、読み出し感知増幅器２０が駆動してグローバル入出力ラインＧＩＯの電圧レベルは低くなる。データ出力マルチプレクサー３０は、十分に低くなったグローバル入出力ラインＧＩＯの電圧レベルを認識し、グローバル入出力ラインＧＩＯは、再度ターミネーション電圧レベルＶ＿ＴＥＲＭを維持する。

従来のような構成において、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭがアクティブになる区間におけるターミネーション回路１０は、ダイレクトカレントパス（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ ｐａｔｈ）が形成されて電流を消費する。該消費される電流を減らすために、ターミネーション回路１０に抵抗値の大きな抵抗を付けて、ターミネーション動作時に消費される電流を最小化することができるが、このようになれば、ターミネーション動作時にグローバル入出力ラインＧＩＯがターミネーション電圧レベルＶ＿ＴＥＲＭまで行くのに長い時間がかかるようになる。

図５は、従来のターミネーション回路１０で発生しうる問題点を説明するためのタイミング図である。同図の各信号は、図４に説明したものと同様なので説明を省略する。

同図に示すように、ターミネーション回路１０で消費する電流を最小化するために、大きな抵抗を付けるか、又は工程、電圧、温度（Ｐｒｏｃｅｓｓ，Ｖｏｌｔａｇｅ，Ｔｅｍｐｅｒａｔｕｒｅ：ＰＶＴ）に応じてグローバル入出力ラインＧＩＯの電圧レベルがターミネーション電圧レベルＶ＿ＴＥＲＭまで十分に低くならないようになる場合である。こういう場合に、入出力ストローブ信号ＩＯＳＴＢＰに応答して読み出し感知増幅器２０が駆動しても、グローバル入出力ラインＧＩＯの電圧レベルをデータ出力マルチプレクサー３０が正確に判断できない程度になるという問題点が発生する。特に、このような状況は、グローバル入出力ラインＧＩＯにラッチされたデータと読み出し感知増幅器２０で駆動しようとするデータとが異なる場合に発生し、深刻な場合、データ出力マルチプレクサー３０は、読み出し感知増幅器２０で駆動しようとするデータと正反対のデータを認識するようになる。これは、データ及び回路動作の信頼性を低下させる結果を引き起こす。
特開２００３−２８３３２２

そこで、本発明は、上述の問題を解決するためになされたものであって、その目的は、ターミネーション動作時にターミネーション回路で消費する電流を減らし、グローバル入出力ラインＧＩＯをより速くターミネーション電圧レベルＶ＿ＴＥＲＭにする半導体メモリ素子及びその駆動方法を提供することにある。

上記の目的を達成すべく、本発明の一側面によれば、半導体メモリ素子は、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備える。

好ましくは、前記ターミネーションイネーブル信号を受信して、前記オーバードライビング信号を生成する信号生成手段と、前記グローバルデータラインに載せられたデータをラッチするラッチ手段を更に備えることを特徴とする。

また、上記の目的を達成すべく、本発明の他の側面によれば、半導体メモリ素子の駆動方法は、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインを備える半導体メモリ素子の駆動方法であって、ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するステップと、前記駆動ステップ以後に、前記グローバルデータラインを前記駆動時の駆動力より低い駆動力で駆動するステップとを含む。

本発明は、グローバル入出力ラインＧＩＯをターミネーション電圧レベルＶ＿ＴＥＲＭで駆動する駆動部の駆動能力をターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期に一定時間の間大きくすることによって、ターミネーション電圧レベルＶ＿ＴＥＲＭで遅く駆動することにより起因する誤動作現象を防止することができる。

すなわち第一の発明としては、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備えることを特徴とする半導体メモリ素子を提供する。

第二の発明としては、前記ターミネーションイネーブル信号を受信して、前記オーバードライビング信号を生成する信号生成手段を更に備えることを特徴とする第一の発明に記載の半導体メモリ素子を提供する。

第三の発明としては、前記オーバードライビング信号が、一定時間の間アクティブになる第１オーバードライビング信号及び第２オーバードライビング信号であることを特徴とする第一の発明に記載の半導体メモリ素子を提供する。

第四の発明としては、前記信号生成手段が、前記ターミネーションイネーブル信号を前記一定時間遅延させる遅延部と、前記ターミネーションイネーブル信号と遅延部の出力信号とを受信して、前記第１オーバードライビング信号及び第２オーバードライビング信号を出力する出力部とを備えることを特徴とする第三の発明に記載の半導体メモリ素子を提供する。

第五の発明としては、前記遅延部が、少なくとも一つの奇数個のインバータを備えることを特徴とする第四の発明に記載の半導体メモリ素子を提供する。

第六の発明としては、前記グローバルデータラインに載せられたデータをラッチするラッチ手段を更に備えることを特徴とする第一の発明に記載の半導体メモリ素子を提供する。

第七の発明としては、前記ラッチ手段が、前記ターミネーションイネーブル信号に応答する３状態ラッチであることを特徴とする第六の発明に記載の半導体メモリ素子を提供する。

第八の発明としては、前記補助駆動手段が、前記第１オーバードライビング信号に応答して、第１電源電圧と前記グローバルデータラインとの間に第１電流経路を形成する第１補助駆動部と、前記第２オーバードライビング信号に応答して、前記グローバルデータラインと第２電源電圧との間に第２電流経路を形成する第２補助駆動部とを備えることを特徴とする第三の発明に記載の半導体メモリ素子を提供する。

第九の発明としては、前記メイン駆動手段が、前記ターミネーションイネーブル信号を反転した信号に応答して、前記第１電源電圧と前記グローバルデータラインとの間に第３電流経路を形成する第１メイン駆動部と、前記ターミネーションイネーブル信号に応答して、前記グローバルデータラインと第２電源電圧との間に第４電流経路を形成する第２メイン駆動部とを備えることを特徴とする第八の発明に記載の半導体メモリ素子を提供する。

第十の発明としては、前記第１電源電圧が外部電圧であり、前記第２電源電圧が接地電圧であることを特徴とする第八の発明に記載の半導体メモリ素子を提供する。

第十一の発明としては、前記一定時間の間前記第１補助駆動部及び第２補助駆動部と第１メイン駆動部及び第２メイン駆動部とが前記グローバルデータラインを駆動することを特徴とする第九の発明に記載の半導体メモリ素子を提供する。

第十二の発明としては、前記一定時間以後に前記第１メイン駆動部及び第２メイン駆動部が前記グローバルデータラインを駆動することを特徴とする第九の発明に記載の半導体メモリ素子を提供する。

第十三の発明としては、前記ターミネーション電圧レベルが、前記外部電圧の１／２であることを特徴とする第十の発明に記載の半導体メモリ素子を提供する。

第十四の発明としては、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインを備える半導体メモリ素子の駆動方法であって、ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するステップと、前記駆動ステップ以後に、前記グローバルデータラインを前記駆動時の駆動力より低い駆動力で駆動するステップとを含むことを特徴とする半導体メモリ素子の駆動方法を提供する。

第十五の発明としては、前記予定されたターミネーション電圧レベルが、外部電圧の１／２であることを特徴とする第十四の発明に記載の半導体メモリ素子の駆動方法を提供する。

第十六の発明としては、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備え、前記信号生成手段が、前記ターミネーションイネーブル信号を前記一定時間遅延させる遅延部と、前記ターミネーションイネーブル信号と遅延部の出力信号とを受信して、前記オーバードライビング信号として、一定時間の間アクティブになる第１オーバードライビング信号及び第２オーバードライビング信号を出力する出力部とを備え、前記遅延部が、少なくとも一つ以上であって奇数個のインバータを備えることを特徴とするターミネーション回路。

以下、本発明の最も好ましい実施形態を、添付する図面を参照して詳細に説明する。

図６は、本発明に係るターミネーション回路１００を説明するためのブロック図である。

同図に示すように、ターミネーション回路１００は、コア領域（図１の読み出し感知増幅器２０と書き込みドライバー７０とがある領域を意味する）とインターフェス領域（図１のデータ出力マルチプレクサー３０と書き込み感知増幅器６０とがある領域を意味する）との間に入出力されるデータを伝達するためのグローバル入出力ラインＧＩＯと、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１に応答して、グローバル入出力ラインＧＩＯにターミネーション駆動するメインターミネーション駆動部１１０と、第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２に応答して、グローバル入出力ラインＧＩＯにターミネーション駆動する補助ターミネーション駆動部１２０と、を備える。

ここで、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１は、グローバル入出力ラインＧＩＯのターミネーション動作区間でアクティブになる信号であり、第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２は、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１のアクティブ区間の初期に一定時間の間アクティブになる信号である。

図７は、図６のターミネーション回路の第１の実施形態を説明するための回路図である。

同図に示すように、メインターミネーション駆動部１１０Ａは、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１の反転信号に応答する第１ＰＭＯＳトランジスタＰＭ１と、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１に応答する第１ＮＭＯＳトランジスタＮＭ１と、第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳトランジスタＮＭ１との間に接続した第１ＰＭＯＳダイオードＰＭＤ１、第１抵抗Ｒ１及び第２抵抗Ｒ２、第１ＮＭＯＳダイオードＮＭＤ１を備えることができる。ここで、第１ＰＭＯＳ／ＮＭＯＳダイオードＰＭＤ１、ＮＭＤ１と、第１抵抗Ｒ１及び第２抵抗Ｒ２は、ターミネーション動作時に消費される電流を小さくするためのものであって、大きな抵抗値を有する第１抵抗Ｒ１及び第２抵抗Ｒ２を使用し、小さなサイズの第１ＰＭＯＳ／ＮＭＯＳダイオードＰＭＤ１、ＮＭＤ１を使用することができる。

補助ターミネーション駆動部１２０Ａは、第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２の反転信号に応答する第２ＰＭＯＳトランジスタＰＭ２と、第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２に応答する第２ＮＭＯＳトランジスタＮＭ２と、第２ＰＭＯＳトランジスタＰＭ２と第２ＮＭＯＳトランジスタＮＭ２との間に接続した第２ＰＭＯＳダイオードＰＭＤ２、第３抵抗Ｒ３及び第４抵抗Ｒ４、第２ＮＭＯＳダイオードＮＭＤ２と、を備えることができる。ここで、第２ＰＭＯＳ／ＮＭＯＳダイオードＰＭＤ２、ＮＭＤ２と、第３抵抗Ｒ３及び第４抵抗Ｒ４は、ターミネーション動作時に大きな駆動力を供給するためのものであって、小さな抵抗値を有する第３抵抗Ｒ３及び第４抵抗Ｒ４を使用し、大きなサイズの第２ＰＭＯＳ／ＮＭＯＳダイオードＰＭＤ２、ＮＭＤ２を使用することができる。

一方、本発明の第１の実施形態には、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１及び第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２を生成する信号生成部（図示せず）と、グローバル入出力ラインＧＩＯに載せられたデータをラッチするためのラッチ部１４０Ａとを更に備えることができ、信号生成部とラッチ部１４０Ａの詳細については後述する。

図８は、図６の第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１及び第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２と、それに応じるグローバル入出力ラインＧＩＯの電圧レベルを説明するための図である。

同図に示すように、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１及び第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２がアクティブになる一定時間の間（Ｔ）、グローバル入出力ラインＧＩＯは、大きな駆動力によりターミネーション電圧レベルＶ＿ＴＥＲＭで十分に駆動される。従来のグローバル入出力ラインＧＩＯ＿ＯＬＤの場合、論理「ロー」のデータが入力されてもターミネーション電圧レベルＶ＿ＴＥＲＭが十分に確保されないから、そのデータを正確に判断し難いことが分かる。しかしながら、本発明のグローバル入出力ラインＧＩＯ＿ＮＥＷの場合、ターミネーション電圧レベルＶ＿ＴＥＲＭが十分に確保されるから、そのデータを正確に判断できるようになる。

図９は、図６のターミネーション回路の第２の実施形態を説明するための回路図である。

同図に示すように、ターミネーション回路１００Ｂは、ターミネーション駆動時にグローバル入出力ラインＧＩＯをターミネーション電圧レベルＶ＿ＴＥＲＭにするためのメインターミネーション駆動部１１０Ｂ、及びターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期の一定時間の間追加的にターミネーション駆動する補助ターミネーション駆動部１２０Ｂを備えることができる。

メインターミネーション駆動部１１０Ｂは、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭを反転した信号に応答して、外部電圧ＶＤＤとグローバル入出力ラインＧＩＯとの間に「Ａ」電流経路を形成する第１メインターミネーション駆動部１１１と、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭに応答して、グローバル入出力ラインＧＩＯと接地電圧ＶＳＳとの間に「Ｂ」電流経路を形成する第２メインターミネーション駆動部１１２と、を備える。ここで「Ａ」電流経路は、外部電圧端ＶＤＤ→第１ＰＭＯＳトランジスタＰＭ１→ＰＭＯＳ型ダイオードＰＭＤ１→第１抵抗Ｒ１→第２抵抗Ｒ２→グローバル入出力ラインＧＩＯの経路を言い、「Ｂ」電流経路は、グローバル入出力ラインＧＩＯ→第３抵抗Ｒ３→第４抵抗Ｒ４→ＮＭＯＳ型ダイオードＮＭＤ１→第１ＮＭＯＳトランジスタＮＭ１→接地電圧端ＶＳＳの経路を言う。

補助ターミネーション駆動部１２０Ｂは、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期に一定時間の間、論理「ロー」にアクティブになる第１オーバードライビング信号ＯＶＤＰＢと論理「ハイ」にアクティブになる第２オーバードライビング信号ＯＶＤＰによって制御され、第１オーバードライビング信号ＯＶＤＰＢに応答して、外部電圧ＶＤＤとグローバル入出力ラインＧＩＯとの間に「Ｃ」電流経路を形成する第１補助ターミネーション駆動部１２１と、第２オーバードライビング信号ＯＶＤＰに応答して、グローバル入出力ラインＧＩＯと接地電圧ＶＳＳとの間に「Ｄ」電流経路を形成する第２補助ターミネーション駆動部１２２と、を備える。ここで「Ｃ」電流経路は、外部電圧端ＶＤＤ→第２ＰＭＯＳトランジスタＰＭ２→第２抵抗Ｒ２→グローバル入出力ラインＧＩＯの経路を言い、「Ｄ」電流経路は、グローバル入出力ラインＧＩＯ→第３抵抗Ｒ３→第２ＮＭＯＳトランジスタＮＭ２→接地電圧端ＶＳＳの経路を言う。

ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期に一定時間の間は、メインターミネーション駆動部１１０Ｂと補助ターミネーション駆動部１２０Ｂが共に駆動して、グローバル入出力ラインＧＩＯをターミネーション電圧レベルＶ＿ＴＥＲＭにし、以後、補助ターミネーション駆動部１２０Ｂが非アクティブになって、メインターミネーション駆動部１１０Ｂでグローバル入出力ラインＧＩＯを駆動する。すなわち、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期に一定時間の間は、「Ａ」電流経路と、「Ｂ」電流経路と、「Ｃ」電流経路、及び「Ｄ」電流経路を用いて、大きな駆動力でグローバル入出力ラインＧＩＯを駆動し、以後、消費電流を減らすために「Ａ」電流経路と「Ｂ」電流経路を用いてグローバル入出力ラインＧＩＯを駆動する。

一方、本発明の第２の実施形態には、第１オーバードライビング信号ＯＶＤＰＢ及び第２オーバードライビング信号ＯＶＤＰを生成する信号生成部１３０と、グローバル入出力ラインＧＩＯに載せられたデータをラッチするためのラッチ部１４０Ｂと、を更に備えることができる。

信号生成部１３０は、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭを受けて一定時間遅延させる遅延部１３１と、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭと遅延部１３１の出力信号を受けて、第１オーバードライビング信号ＯＶＤＰＢ及び第２オーバードライビング信号ＯＶＤＰを出力する出力部１３２と、を備えることができる。そして、遅延部１３１は、少なくとも１つ以上の奇数個のインバータを備えて、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭの反転遅延された信号を生成する。ここで、第１の実施形態の第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１は、第２の実施形態のターミネーションイネーブル信号ＥＮ＿ＴＥＲＭと同じ信号であり、第１の実施形態の第２ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ２は、第２オーバードライビング信号ＯＶＤＰと同じ信号と言える。

一方、ラッチ部１４０Ｂは、３状態（ｓｔａｔｅ）ラッチでターミネーションアクティブ区間以外において動作する。すなわち、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ（第１の実施形態の場合、第１ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭ１）が論理「ロー」の場合、ラッチ動作を行い、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭが論理「ハイ」の場合、ラッチ動作を止めるようになる。それにより、グローバル入出力ラインＧＩＯに載せられているデータに応じて、論理「ハイ」又は論理「ロー」をラッチして、グローバル入出力ラインＧＩＯがフローティングされることを防止する。

図１０は、図９のターミネーション回路１００のターミネーション動作を説明するためのタイミング図である。

同図に示すように、各信号を再び説明すれば、内部リードパルスＩＲＤＰは、リードコマンド時に生成される信号であり、入出力ストローブ信号ＩＯＳＴＢＰは、図１の読み出し感知増幅器２０をイネーブルさせるための信号であり、「ＹＢＳＴＣ」信号は、内部リードパルスＩＲＤＰにより論理「ハイ」になり、バースト長に応じて論理「ロー」に遷移する信号であり、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭは、「ＹＢＳＴＣ」信号が論理「ハイ」になる時に論理「ハイ」にセット（ｓｅｔ）され、「ＹＢＳＴＣ」信号が論理「ロー」に遷移した後、一定遅延時間以後に論理「ロー」にリセットされる信号である。そして、第２オーバードライビング信号ＯＶＤＰは、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭとその信号を反転遅延させた信号とを論理組み合わせて生成された信号であって、一定時間（Ｔ）の間アクティブになる信号であり、第１オーバードライビング信号ＯＶＤＰＢ（図７、図１０に図示せず）は、第２オーバードライビング信号ＯＶＤＰと位相が反対の信号であって、第１オーバードライビング信号ＯＶＤＰＢも、一定時間（Ｔ）の間アクティブになる信号である。

例えば、グローバル入出力ラインＧＩＯが論理「ハイ」がラッチされた状態で論理「ロー」のデータを読み出し動作する場合、ターミネーションイネーブル信号ＥＮ＿ＴＥＲＭが論理「ハイ」にアクティブになり、第１オーバードライビング信号ＯＶＤＰＢは、論理「ロー」にアクティブになり、第２オーバードライビング信号ＯＶＤＰは、論理「ハイ」にアクティブになって、ターミネーション回路１００は、グローバル入出力ラインＧＩＯを一定時間（Ｔ）の間大きな駆動力で駆動するようになる。そして、グローバル入出力ラインは、速くターミネーション電圧レベルＶ＿ＴＥＲＭで駆動され、以後、入出力ストローブ信号ＩＯＳＴＢＰがアクティブになれば、グローバル入出力ラインＧＩＯの電圧レベルが更に低くなる。図１のデータ出力マルチプレクサー３０は、十分に低くなったグローバル入出力ラインＧＩＯの電圧レベルを認識することができ、グローバル入出力ラインＧＩＯは、再度ターミネーション電圧レベルＶ＿ＴＥＲＭを維持する。ここで、注意すべき点は、第１オーバードライビング信号ＯＶＤＰＢ及び第２オーバードライビング信号ＯＶＤＰが、入出力ストローブ信号ＩＯＳＴＢＰがアクティブになる時点の前に非アクティブにならなければならないという点である。これは、第１オーバードライビング信号ＯＶＤＰＢ及び第２オーバードライビング信号ＯＶＤＰと入出力ストローブ信号ＩＯＳＴＢＰのアクティブ区間が重なるようになれば、ターミネーション駆動力の大きな「Ｔ」区間で読み出し感知増幅器２０が動作しても、グローバル入出力ラインＧＩＯに正しくデータを載せることができない場合を防止するためのことである。

結局、本発明に係る半導体メモリ素子は、ターミネーション動作時にターミネーションイネーブル信号ＥＮ＿ＴＥＲＭのアクティブ区間の初期の一定時間（Ｔ）の間メインターミネーション駆動部１１０と補助ターミネーション駆動部１２０を共に駆動して、グローバル入出力ラインＧＩＯをより速くターミネーション電圧レベルＶ＿ＴＥＲＭである外部電圧ＶＤＤの１／２電圧レベルで駆動するようになる。それにより、以後動作する読み出し感知増幅器２０は、データをグローバル入出力ラインＧＩＯに安定的に載せることができ、データ出力マルチプレクサー３０も、所望のデータを正確に認識するようになる。

上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

例えば、前述の実施形態では、読み出し動作時にグローバル入出力ラインＧＩＯのターミネーション動作の場合を例に挙げて説明したが、本発明は、書き込み動作時にグローバル入出力ラインＧＩＯのターミネーション動作にも適用することができる。また、グローバル入出力ラインＧＩＯとともに、データを送受信するデータラインにも適用できる。

上述の本発明によれば、グローバル入出力ラインＧＩＯにデータを迅速かつ明確に載せることができることによって、より安定した半導体メモリ素子の動作を確保することができ、区間に応じて電流を效率的に消費することによって、不要に消費される電流を予防するという効果を得ることができる。

一般的な半導体メモリ素子の一部構成を説明するためのブロック図 図１のターミネーション回路が駆動する場合、グローバル入出力ラインの電圧レベルの変動幅を説明するための図 図１のターミネーション回路を説明するための回路図 図３のターミネーション回路のターミネーション動作を説明するためのタイミング図 従来のターミネーション回路で発生し得る問題点を説明するためのタイミング図 本発明に係るターミネーション回路を説明するためのブロック図 図６のターミネーション回路の第１の実施形態を説明するための回路図 図６の第１ターミネーションイネーブル信号及び第２ターミネーションイネーブル信号並びにそれに応じるグローバル入出力ラインの電圧レベルを説明するための図 図６のターミネーション回路の第２の実施形態を説明するための回路図 図９のターミネーション回路のターミネーション動作を説明するためのタイミング図

符号の説明

１００ ターミネーション回路
１１０ メインターミネーション駆動部
１２０ 補助ターミネーション駆動部

Claims (16)

1. コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、
   ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、
   前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段と
   を備えることを特徴とする半導体メモリ素子。
2. 前記ターミネーションイネーブル信号を受信して、前記オーバードライビング信号を生成する信号生成手段を更に備えることを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記オーバードライビング信号が、一定時間の間アクティブになる第１オーバードライビング信号及び第２オーバードライビング信号であることを特徴とする請求項１に記載の半導体メモリ素子。
4. 前記信号生成手段が、
   前記ターミネーションイネーブル信号を前記一定時間遅延させる遅延部と、
   前記ターミネーションイネーブル信号と遅延部の出力信号とを受信して、前記第１オーバードライビング信号及び第２オーバードライビング信号を出力する出力部と
   を備えることを特徴とする請求項３に記載の半導体メモリ素子。
5. 前記遅延部が、少なくとも一つ以上であって奇数個のインバータを備えることを特徴とする請求項４に記載の半導体メモリ素子。
6. 前記グローバルデータラインに載せられたデータをラッチするラッチ手段を更に備えることを特徴とする請求項１に記載の半導体メモリ素子。
7. 前記ラッチ手段が、前記ターミネーションイネーブル信号に応答する３状態ラッチであることを特徴とする請求項６に記載の半導体メモリ素子。
8. 前記補助駆動手段が、
   前記第１オーバードライビング信号に応答して、第１電源電圧と前記グローバルデータラインとの間に第１電流経路を形成する第１補助駆動部と、
   前記第２オーバードライビング信号に応答して、前記グローバルデータラインと第２電源電圧との間に第２電流経路を形成する第２補助駆動部と
   を備えることを特徴とする請求項３に記載の半導体メモリ素子。
9. 前記メイン駆動手段が、
   前記ターミネーションイネーブル信号を反転した信号に応答して、前記第１電源電圧と前記グローバルデータラインとの間に第３電流経路を形成する第１メイン駆動部と、
   前記ターミネーションイネーブル信号に応答して、前記グローバルデータラインと第２電源電圧との間に第４電流経路を形成する第２メイン駆動部と
   を備えることを特徴とする請求項８に記載の半導体メモリ素子。
10. 前記第１電源電圧が外部電圧であり、前記第２電源電圧が接地電圧であることを特徴とする請求項８に記載の半導体メモリ素子。
11. 前記一定時間の間前記第１補助駆動部及び第２補助駆動部と第１メイン駆動部及び第２メイン駆動部とが前記グローバルデータラインを駆動することを特徴とする請求項９に記載の半導体メモリ素子。
12. 前記一定時間以後に前記第１メイン駆動部及び第２メイン駆動部が前記グローバルデータラインを駆動することを特徴とする請求項９に記載の半導体メモリ素子。
13. 前記ターミネーション電圧レベルが、前記外部電圧の１／２であることを特徴とする請求項１０に記載の半導体メモリ素子。
14. コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインを備える半導体メモリ素子の駆動方法であって、
    ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するステップと、
    前記駆動ステップ以後に、前記グローバルデータラインを前記駆動時の駆動力より低い駆動力で駆動するステップと
    を含むことを特徴とする半導体メモリ素子の駆動方法。
15. 前記予定されたターミネーション電圧レベルが、外部電圧の１／２であることを特徴とする請求項１４に記載の半導体メモリ素子の駆動方法。
16. コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、
    ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、
    前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備え、
    前記信号生成手段が、
    前記ターミネーションイネーブル信号を前記一定時間遅延させる遅延部と、
    前記ターミネーションイネーブル信号と遅延部の出力信号とを受信して、
    前記オーバードライビング信号として、一定時間の間アクティブになる第１オーバードライビング信号及び第２オーバードライビング信号を出力する出力部とを備え、
    前記遅延部が、少なくとも一つ以上であって奇数個のインバータを備えることを特徴とするターミネーション回路。

Images