KR100533384B1 - 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치 - Google Patents
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Abstract
본 발명은 소정의 리드 제어신호에 응답하여, 센스앰프에 의해 제 1 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 제 1 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 데이터 신호를 상기 제 1 전위수준으로 변환하여 데이터 출력단으로 출력하는 제 1 레벨쉬프터와; 라이트 제어신호에 응답하여, 데이터 입력단으로부터 전송되는 제 1 전위수준의 외부 데이터 신호를 제 2 전위수준으로 구동하여 상기 글로벌 입출력 라인으로 출력하는 제 2 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 외부 데이터 신호를 상기 제 1 전위수준으로 변환하여 라이트 드라이버로 출력하는 제 2 레벨쉬프터를 포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치에 관한 것이다.
Description
본 발명은 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 글로벌 입출력 라인의 구동 신호의 진폭을 낮취 줌으로써, 데이터 전송시의 전류소모를 감소시키고, 고진폭 전압신호를 사용함에 따른 고속동작시의 문제를 해결하여 고주파수 동작이 가능하도록 하는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터의 구조를 가지는 각각의 셀(cell)에 데이터를 저장하는 휘발성 메모리 소자로서, 디램 셀의 기본적인 기능인 데이터의 입력/출력 동작은 셀 내 트랜지스터의 게이트 입력이 되는 워드라인의 온/오프에 의해서 이루어진다.
데이터의 입출력과 관련된 장치의 내부 구성은 도 1에 도시된 바와 같다. 즉, 도 1에 도시된 바와 같이, 일반적인 디램 메모리 장치에서, 메모리 셀 영역은 다수의 뱅크로 구분되어 구성되어 있다. 그리고, 각 셀에 저장되어 있는 데이터에 대한 리드(read) 동작은 입출력 센스앰프(IO sense amplifier)에 의하여 증폭된 셀 데이터가 글로벌 입출력 라인(Global Input Output line, Global IO line)을 통해 DQ블록으로 전달됨으로써 이루어진다. 그리고, 외부로부터 입력된 데이터에 대한 메모리 셀로의 라이트(write) 동작은 DQ블록으로부터 입력된 외부 데이터가 글로벌 입출력 라인을 통해 라이트 드라이버(write driver)에 전달된 후 메모리 셀 내에 저장됨으로써 이루어진다.
한편, 디램에 있어 고속동작에 대한 필요성이 점점 더 증가함에 따라, 고주파수 환경 하에서도 디램 메모리 장치 내의 각 장치들에 대한 안정적인 고속동작 수행이 필요하게 되었고, 특히 글로벌 입출력 라인을 통해 데이터를 리드/라이트함에 있어서는 전류 소모를 감소시키고, 고속동작 시 타이밍 마진의 감소 현상를 억제하는 것이 필요하게 되었다.
그러나, 종래 글로벌 입출력 라인을 통한 데이터의 입출력시에는 Vdd 또는 Vperi로 사용되는 내부전압(Vint)과 동일한 전위수준을 갖는 전압신호를 사용하였다. 따라서, 상기 일반적인 디램 입출력 구성에 따라 입출력 동작을 수행할 경우, 진폭이 큰 신호를 사용하여 글로벌 입출력 라인을 통해 데이터를 전송함으로 인해, 소모 전류가 증가하고 그라운드 바운싱(ground bouncing)이 증가하는 문제가 발생하였다. 뿐만 아니라, 각 뱅크(bank)와 DQ블록 간의 전송선 길이 차이로 인하여 상기 각 뱅크로부터 입출력되는 데이터의 플라이트 타임(flight time)이 달라지고 데이터를 래치(latch)하기 위한 타이밍 마진(timing margin)이 감소하여 고속 동작시 문제가 발생하게 되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 글로벌 입출력 라인을 통하여 데이터를 입출력할 때, 사용되는 전송신호의 전위를 적절히 조절하여 고속 동작시 소모전류와 그라운드 바운싱이 증가하는 것을 방지할 뿐만 아니라, 각 뱅크와 DQ 블록간의 전송선 길이 차이로 인하여 고속동작시 타이밍 마진이 감소하는 것을 방지할 수 있는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소정의 리드 제어신호에 응답하여, 센스앰프에 의해 제 1 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 데이터 신호를 상기 제 1 전위수준으로 변환하여 데이터 출력단으로 출력하는 레벨쉬프터를 포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮은 것을 특징으로 한다.
본 발명에서, 상기 드라이버는 상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 풀-업 수단과, 상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 풀-다운 수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 드라이버는 상기 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐(skew)를 조절하기 위한 지연부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 레벨쉬프터의 동작여부를 스위칭하는 스위치소자를 포함하는 것이 바람직하다.
또한, 본 발명은 상기 기술적 과제를 달성하기 위하여, 소정의 라이트 제어신호에 응답하여, 데이터 입력단으로부터 전송되는 제 1 전위수준의 외부 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 외부 데이터 신호를 상기 제 1 전위수준으로 변환하여 라이트(write) 드라이버로 출력하는 레벨쉬프터를 포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮은 것을 특징으로 한다.
본 발명에서, 상기 드라이버는 상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 풀-업 수단과, 상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 풀-다운 수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 드라이버는 상기 외부 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 지연부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 레벨쉬프터의 동작여부를 스위칭하는 스위치소자를 포함하는 것이 바람직하다.
또한, 본 발명은 소정의 리드 제어신호에 응답하여, 센스앰프에 의해 제 1 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 제 1 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 데이터 신호를 상기 제 1 전위수준으로 변환하여 데이터 출력단으로 출력하는 제 1 레벨쉬프터와; 라이트 제어신호에 응답하여, 데이터 입력단으로부터 전송되는 제 1 전위수준의 외부 데이터 신호를 제 2 전위수준으로 구동하여 상기 글로벌 입출력 라인으로 출력하는 제 2 드라이버와; 상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 외부 데이터 신호를 상기 제 1 전위수준으로 변환하여 라이트 드라이버로 출력하는 제 2 레벨쉬프터를 포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮은 것을 특징으로 한다.
본 발명에서, 상기 제 1 드라이버는 상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 1 풀-업 수단과, 상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 1 풀-다운 수단을 포함하며; 제 2 상기 드라이버는 상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 2 풀-업 수단과, 상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 2 풀-다운 수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 드라이버는 상기 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 1 지연부를 더 포함하며, 상기 제 2 드라이버는 상기 외부 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 2 지연부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 제 1 레벨쉬프터의 동작여부를 스위칭하는 제 1 스위치소자를, 상기 제 2 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 제 2 레벨쉬프터의 동작여부를 스위칭하는 제 2 스위치소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮고; 상기 제 1 드라이버는 상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 1 풀-업 수단과, 상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 1 풀-다운 수단과, 상기 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 1 지연부를 포함하며; 상기 제 1 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 제 1 레벨쉬프터의 동작여부를 스위칭하는 제 1 스위치소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮고; 제 2 상기 드라이버는 상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 2 풀-업 수단과, 상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 2 풀-다운 수단과, 상기 외부 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 2 지연부를 포함하며; 상기 제 2 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 제 2 레벨쉬프터의 동작여부를 스위칭하는 제 2 스위치소자를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 구성을 설명하기 위한 개략도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 제 1 구현체는 리드 제어신호(rd_ctrl)에 응답하여, 입출력 센스앰프(110)에 의해 Vdd 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 상기 Vdd 전위수준보다 낮은 Vglobal 전위 수준으로 구동하여 글로벌 입출력 라인(gio_0, gio_1,...)으로 출력하는 제 1 드라이버(120)와; 상기 글로벌 입출력 라인(gio_0, gio_1,...)을 통해 전송된 상기 Vglobal 전위수준의 데이터 신호를 상기 Vdd 전위수준으로 변환하여 데이터 입출력단(DQ0, DQ1,...)으로 출력하는 제 1 레벨쉬프터(130)와; 라이트 제어신호(wt_ctrl)에 응답하여, 데이터 입출력단(DQ0, DQ1,...)으로부터 전송되는 Vdd 전위수준의 외부 데이터 신호를 Vglobal 전위수준으로 구동하여 상기 글로벌 입출력 라인(gio_0, gio_1,...)으로 출력하는 제 2 드라이버(140)와; 상기 글로벌 입출력 라인(gio_0, gio_1,...)을 통해 전송된 상기 Vglobal 전위수준의 외부 데이터 신호를 상기 Vdd 전위수준으로 변환하여 라이트 드라이버(160)로 출력하는 제 2 레벨쉬프터(150)를 포함하여 구성되는 것을 특징으로 한다.
도 3a 또는 도 4a는 Vdd 전위수준의 셀 또는 외부 데이터 신호를 Vglobal 전위수준으로 변환하여 글로벌 입출력 라인으로 전송하는 제 1 또는 제 2 드라이버의 구성도이며, 도 3b 또는 도 4b는 글로벌 입출력 라인을 통해 전송된 Vglobal 전위수준의 신호를 Vdd 전위수준으로 재변환시키는 제 1 또는 제 2 레벨쉬프터의 구성도이다. 이하, 도 2 내지 도 4b를 참조하여 본 발명에 따른 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 동작을 구체적으로 설명한다.
먼저, 셀에 저장된 데이터의 리드(read)동작을 설명한다. 전체 메모리 셀 영역은 뱅크(bank)로 구분되어 있으며, 각 셀에 저장된 데이터는 입출력 센스 앰프(110)에 의하여 Vdd 전위수준의 데이터 신호로 증폭된다. 이 때, 본 발명에서 상기 Vdd 전위수준의 데이터 신호는 곧바로 글로벌 입출력 라인(gio_0, gio_1,...)으로 전송되지 않고, 보다 저진폭의 신호로 변환되기 위하여 제 1 드라이버(120)로 전송된다. 그리고, 제 1 드라이버(120)에 의해 이 Vdd전위수준의 신호들은 적절한 전위수준의 데이터신호, 특히 Vdd 전위수준보다 더 낮은 Vglobal 전위수준의 신호로 변환된다. 도 3a는 이러한 제 1 드라이버(120)의 회로구성을 도시한 것으로서 이를 참조하여 그 동작을 설명하면 다음과 같다.
도 3a에 도시된 바와 같이, 제 1 드라이버(120)는 입력 신호로서 data_와 datab_를 입력받는다. 여기서, data_는 각 셀에 저장되어 있는 데이터를 나타내며, datab_는 data_에 대한 반전 신호를 의미한다. 그리고, 리드제어신호(rd_ctrl)은 리드(read) 동작을 나타내는 제어신호로서, 제 1 드라이버의 동작을 제어하기 위하여 노어게이트(NR31)와 노어게이트(NR32)에 입력된다.
우선, 리드 제어신호(rd_ctrl)가 하이레벨일 경우에는, 노어게이트(NR31)의 출력은 data_의 레벨에 관계없이 항상 로우(low)레벨이 되고, 인버터(IV30)를 통과한 후 피모스(P30)의 게이트에 입력되는 신호는 하이레벨이 되므로 피모스(P30)는 턴-오프되어 동작하지 않는다. 마찬가지로, 노어게이트(NR32)의 출력도 datab_의 레벨에 관계없이 항상 로우 레벨이 되므로, 엔모스(N30)도 턴-오프되어 동작하지 않게 된다. 따라서, 이 때에는 반도체 메모리 장치는 리드 동작을 수행하지 않는 상태에 있게 된다.
반면, 리드 제어신호(rd_ctrl)가 로우 레벨일 경우에는, data_ 및 datab_의 레벨에 따라 글로벌 입출력라인(Global IO)으로 Vglobal 또는 접지 전위수준의 신호가 출력된다. 즉, data_는 로우 레벨이고 datab_는 하이레벨인 경우, 제 1 지연수단(310)을 거쳐 노어게이트(NR31)에 입력된 data_는 인버터(IV30)를 통과한 후 로우 레벨로 피모스(P30)의 게이트에 입력되어 피모스(P30)를 턴-온시키며, 제 2 지연수단(320)을 거쳐 노어게이트(NR32)에 입력된 datab_는 로우 레벨로 엔모스(N30)의 게이트에 입력되어 엔모스(N30)를 턴-오프시킨다. 이에 따라, 글로벌 입출력 라인(Global IO)으로는 Vglobal 전위수준의 신호가 출력되어 이후 설명될 제 1 레벨쉬프터(130)로 전송된다. 한편, 반대로, data_는 하이 레벨이고 datab_는 로우레벨인 경우에는, 피모스(P30)는 턴-오프되고 엔모스(N30)는 턴-온되어 글로벌 입출력 라인(Global IO)으로는 접지 전위수준의 신호가 출력되어 마찬가지로 제 1 레벨쉬프터(130)로 전송된다. 이와 같이, Vdd 전위수준의 셀 데이터 신호는 제 1 드라이버(120)에 의하여 상대적으로 더 낮은 Vglobal 전위수준의 신호로 변환되어 글로벌 입출력 라인(Global IO)을 통해 전송된다. 한편, 여기서 제 1 지연부(300)는 상기 제 1 또는 제 2 지연수단(310, 320)을 포함하며, 데이터 신호인 data_ 또는 datab_를 각각 일정 시간 지연시킴으로써, 상기 신호 간에 신호의 상승 및 하강에 따른 데이터 스큐(skew)를 조절하기 위하여 사용된다.
이어서, 글로벌 입출력 라인(Global IO)을 통하여 전송된 Vglobal 전위수준의 데이터 신호는 제 1 레벨쉬프터(130)로 입력되어, 다시 Vdd 전위수준의 신호로 변환된다. 도 3b를 참조하여 제 1 레벨쉬프터(130)의 동작을 자세히 살펴 본다.
우선, 메모리 장치가 리드 동작을 수행하지 않을 때에는 리드 제어신호(rd_ctrl)는 하이레벨이 되고, 이 제어신호는 인버터(IV31)를 통과한 후 로우레벨로 천이되어 엔모스(N35)를 턴-오프시키므로, 제 1 레벨쉬프터(130)는 동작을 하지 않는다.
반대로, 메모리 장치가 리드 동작을 수행할 때에는 리드 제어신호(rd_ctrl)는 로우 레벨이 되면서 엔모스(N35)를 턴-온시켜 제 1 레벨쉬프터(130)를 동작하게 한다. 먼저, 글로벌 입출력 라인(Global IO)을 통하여 전송된 신호의 전위가 Vglobal 수준인 경우에는, 엔모스(N31)는 턴-온되고 엔모스(N32)는 턴-오프된다. 이에 따라 노드 A의 전위는 풀-다운 구동되어 Vss 전위수준이 되고, PMOS(P32)는 노드 A의 Vss 전위수준의 신호를 입력받아 턴-온되어 노드 B의 전위를 Vdd 수준으로 구동한다. 결국, 출력단으로는 Vdd 전위 수준의 신호가 출력된다.
한편, 상기 전송된 신호의 전위가 Vss 수준인 경우에는, 엔모스(N31)는 턴-오프되고 엔모스(N32)는 턴-온된다. 이에 따라 노드 B의 전위는 풀-다운 구동되어 Vss 전위수준이 되고, PMOS(P31)는 노드 B의 Vss 전위수준의 신호를 입력받아 턴-온되어 노드 A의 전위를 Vdd 수준으로 구동한다. 그리고, 노드 A로부터 이러한 Vdd 전위수준의 신호를 게이트로 입력받는 피모스(P32)는 턴-오프된다. 결국, 엔모스(N32)의 풀-다운 구동에 의하여 출력단으로는 Vss 전위 수준의 신호가 출력된다. 따라서, 글로벌 입출력 라인(Global IO)를 통하여 전송된 Vglobal 전위수순의 데이터 신호는 제 1 레벨 쉬프터(130)에 의하여 Vdd전위 수준으로 변환되어 데이터 출력단으로 출력된다.
셀에 저장된 데이터의 리드동작을 정리하면, 입출력 센스 앰프(110)에 의하여 Vdd 전위 수준의 데이터 신호로 증폭된 데이터(data_, datab_)는 곧 바로 글로벌 입출력 라인(gio_0, gio_1,...)으로 전송되지 않고, 제 1 드라이버(120)에 의하여 더 낮은 전위수준(Vglobal)으로 변환된 후, 글로벌 입출력 라인(Global IO)을 통해 전송된다. 그리고, 이러한 데이터 신호는 제 1 레벨 쉬프터(130)에 의하여 다시 Vdd전위 수준으로 변환된 후, 출력단을 통하여 출력된다.
다음으로, 외부 데이터의 라이트(write)동작을 설명한다. 데이터 입력단(DQ0, DQ1,...)을 통하여 입력된 Vdd 전위 수준의 외부데이터는 곧 바로 글로벌 입출력 라인(gio_0, gio_1,...)으로 전송되지 않고, 보다 저진폭의 신호로 변환되기 위하여 제 2 드라이버(140)로 전송된다. 그리고, 제 2 드라이버(140)에 의해 이 신호들은 소정 전위수준의 데이터신호, 특히 Vdd 전위수준보다 더 낮은 Vglobal 전위수준의 신호로 변환된다.
도 4a는 이러한 제 2 드라이버(140)의 회로구성을 도시한 것으로서 그 동작 원리는 도 3a의 제 1 드라이버(120)와 동일하다. 즉, 제 2 드라이버(140)는 외부데이터(ex-data_)와 그 반전신호(ex-datab_)를 입력받는다. 그리고, 라이트제어신호(wt_ctrl)는 라이트(read) 동작을 나타내는 제어신호로서, 제 2 드라이버(140)의 동작을 제어하기 위하여 노어게이트(NR41)와 노어게이트(NR42)에 입력된다.
우선, 라이트 제어신호(wt_ctrl)가 하이레벨일 경우에는, 피모스(P40)와 엔모스(N40)는 턴-오프되어 동작하지 않는다. 따라서, 이 때에는 반도체 메모리 장치는 라이트 동작을 수행하지 않는다.
반면, 라이트 제어신호(wt_ctrl)가 로우 레벨일 경우에는, ex-data_ 및 ex-datab_의 레벨에 따라 글로벌 입출력라인으로 Vglobal 또는 접지 전위수준의 신호가 출력된다. 즉, ex-data_는 로우 레벨이고 ex-datab_는 하이레벨인 경우, 제 3 지연수단(410)을 거쳐 노어게이트(NR41)에 입력된 ex-data_는 피모스(P40)를 턴-온시키며, 제 4 지연수단(420)을 거쳐 노어게이트(NR42)에 입력된 ex-datab_는 로우 레벨로서 엔모스(N40)를 턴-오프시킨다. 이에 따라, 글로벌 입출력 라인(Global IO)으로는 Vglobal 전위수준의 신호가 출력되어 이후 설명될 제 2 레벨쉬프터(150)로 전송된다. 한편, 반대로, ex-data_는 하이 레벨이고 ex-datab_는 로우레벨인 경우에는, 피모스(P40)는 턴-오프되고 엔모스(N40)는 턴-온되어 글로벌 입출력 라인(Global IO)으로는 접지 전위수준의 신호가 출력되어 제 2 레벨쉬프터(150)로 전송된다. 이와 같이, Vdd 전위수준의 외부 데이터 신호는 제 2 드라이버(120)에 의하여 상대적으로 더 낮은 Vglobal 전위수준의 신호로 변환되어 글로벌 입출력 라인(Global IO)을 통해 전송된다. 한편, 여기서 제 2 지연부(400)는 상기 제 3 또는 제 4 지연수단(410, 420)을 포함하며, 외부 데이터 신호인 ex-data_ 또는 ex-datab_를 각각 일정 시간 지연시킴으로써, 상기 신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위하여 사용된다.
이어서, 글로벌 입출력 라인(Global IO)을 통하여 전송된 Vglobal 전위수준의 외부 데이터 신호는 제 2 레벨쉬프터(150)로 입력되어, 상기 제 1 레벨쉬프터(130)에서와 동일한 동작 원리에 의하여 다시 Vdd 전위수준의 신호로 변환된다. 도 4b를 참조하여 제 2 레벨쉬프터(150)의 동작을 자세히 살펴 본다.
우선, 메모리 장치가 라이트 동작을 수행하지 않을 때에는 라이트 제어신호(wt_ctrl)는 하이레벨이 되어, 엔모스(N45)를 턴-오프시키므로, 제 2 레벨쉬프터(150)는 동작을 하지 않는다.
반대로, 메모리 장치가 라이트 동작을 수행할 때에는 라이트 제어신호(wt_ctrl)는 로우 레벨이 되면서 엔모스(N45)를 턴-온시켜 제 2 레벨쉬프터(150)를 동작하게 한다. 먼저, 글로벌 입출력 라인(Global IO)을 통하여 전송된 외부 데이터 신호의 전위가 Vglobal 수준인 경우에는, 상기 제 1 레벨쉬프터(130)에서와 마찬가지 동작에 의하여 제 2 레벨쉬프터(150)의 출력단으로는 Vdd 전위 수준의 신호가 출력된다. 한편, 상기 신호의 전위가 Vss 수준인 경우에는, 그 출력단으로는 Vss 전위 수준의 신호가 출력된다. 따라서, 글로벌 입출력 라인(Global IO)를 통하여 전송된 Vglobal 전위수순의 외부 데이터 신호는 제 2 레벨 쉬프터(150)에 의하여 Vdd전위 수준으로 변환된 후, 도 2의 라이트 드라이버(160)로 출력되어 각 메모리 셀에 기록된다.
외부 데이터의 라이트 동작을 정리하면, Vdd 전위 수준의 외부데이터 신호는 곧바로 글로벌 입출력 라인(gio_0, gio_1,...)으로 전송되지 않고, 제 2 드라이버(140)에 의하여 더 낮은 전위수준(Vglobal)으로 변환된 후, 글로벌 입출력 라인(Global IO)을 통해 전송된다. 그리고, 이러한 외부 데이터 신호는 제 2 레벨 쉬프터(150)에 의하여 다시 Vdd전위 수준으로 변환된 후, 라이트 드라이버(160)로 출력되어 각 메모리 셀에 기록된다.
이상 설명한 바와 같이, 본 구현체에 따른 반도체 메모리 장치는 셀 데이터의 리드 동작과 외부 데이터의 라이트 동작 시, 글로벌 입출력 라인의 구동 전압 신호의 진폭을 낮춰 줄 수 있으며, 이에 따라 데이터 전송시의 전류소모 및 메모리 뱅크 간의 플라이트 타임(flight time) 차이에 따른 데이터 래치를 위한 타이밍 마진의 감소현상을 억제할 수 있다. 뿐만 아니라, 고속동작시에도 고주파수 동작이 가능하도록 할 수 있으며, 글로벌 입출력 라인 수의 증가시에도 안정적인 칩동작이 가능하도록 할 수 있다.
한편, 상기와 같은 구현체 외에 본 발명은 리드(read) 동작 수행과 관련하여 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 제 2 구현체를 제공한다. 즉, 본 구현체의 반도체 메모리 장치는 리드 제어신호(rd_ctrl)에 응답하여, 입출력 센스앰프(110)에 의해 Vdd 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 상기 Vdd 전위수준보다 낮은 Vglobal 전위수준으로 구동하여 글로벌 입출력 라인(gio_0, gio_1,...)으로 출력하는 제 1 드라이버(120)와; 상기 글로벌 입출력 라인(gio_0, gio_1,...)을 통해 전송된 상기 Vglobal 전위수준의 데이터 신호를 상기 Vdd 전위수준으로 변환하여 데이터 출력단(DQ0, DQ1,...)으로 출력하는 제 1 레벨쉬프터(130)를 포함하여 구성되며, 그 동작원리는 상기에서 설명한 제 1 구현체에서의 데이터 리드 동작과 동일하다.
또한, 본 발명은 라이트(write) 동작 수행과 관련하여 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치도 제공한다. 즉, 본 구현체의 반도체 메모리 장치는 라이트 제어신호(wt_ctrl)에 응답하여, 데이터 입력단(DQ0, DQ1,...)으로부터 전송되는 Vdd 전위수준의 외부 데이터 신호를 Vglobal 전위수준으로 구동하여 상기 글로벌 입출력 라인(gio_0, gio_1,...)으로 출력하는 제 2 드라이버(140)와; 상기 글로벌 입출력 라인(gio_0, gio_1,...)을 통해 전송된 상기 Vglobal 전위수준의 외부 데이터 신호를 상기 Vdd 전위수준으로 변환하여 라이트 드라이버(160)로 출력하는 제 2 레벨쉬프터(150)를 포함하여 구성되며, 그 동작원리는 상기 제 1 구현체에서의 외부 데이터 라이트 동작과 동일하다.
상기의 본 발명은 데이터의 리드 동작과 라이트 동작을 글로벌 입출력 라인을 통해 수행하는 모든 종류의 메모리 장치에 널리 적용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 글로벌 입출력 라인의 구동 전압 신호의 진폭을 낮춰 줌으로써, 데이터 전송시의 전류소모 및 메모리 뱅크 간의 플라이트 타임(flight time) 차이에 따른 데이터 래치를 위한 타이밍 마진 감소현상을 억제할 수 있으며, 고속동작시에도 고주파수 동작이 가능하도록 할 수 있을 뿐만 아니라, 글로벌 입출력 라인 수의 증가시에도 안정적인 칩동작이 가능하도록 하는 이점을 가진다.
도 1은 종래 기술에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 일실시예에 따른 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 구성을 설명하기 위한 개략도이다.
도 3a는 Vdd 전위수준의 셀 데이터 신호를 Vglobal 전위수준으로 변환하여 글로벌 입출력 라인으로 전송하는 제 1 드라이버의 구성도이다.
도 3b는 글로벌 입출력 라인을 통해 전송된 Vglobal 전위수준의 신호를 Vdd 전위수준으로 재변환시키는 제 1 레벨쉬프터의 구성도이다.
도 4a는 Vdd 전위수준의 외부 데이터 신호를 Vglobal 전위수준으로 변환하여 글로벌 입출력 라인으로 전송하는 제 2 드라이버의 구성도이다.
도 4b는 글로벌 입출력 라인을 통해 전송된 Vglobal 전위수준의 신호를 Vdd 전위수준으로 재변환시키는 제 2 레벨쉬프터의 구성도이다.
Claims (17)
- 소정의 리드(read) 제어신호에 응답하여, 센스앰프에 의해 제 1 전위 수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 제 2 전위 수준으로 구동하여 글로벌 입출력 라인으로 출력하는 드라이버와;상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위 수준의 데이터 신호를 상기 제 1 전위수준으로 변환하여 데이터 출력단으로 출력하는 레벨쉬프터를포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 2 전위 수준은 상기 제 1 전위 수준보다 상대적으로 낮은 반도체 메모리 장치.
- 제 1항에 있어서, 상기 드라이버는상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 풀-업 수단과,상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지 전위수준으로 구동하는 풀-다운 수단을 포함하는 반도체 메모리 장치.
- 제 3항에 있어서,상기 드라이버는 상기 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐(skew)를 조절하기 위한 지연부를 더 포함하는 반도체 메모리 장치.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 레벨쉬프터의 동작여부를 스위칭하는 스위치소자를 포함하는 반도체 메모리 장치.
- 소정의 라이트(write) 제어신호에 응답하여, 데이터 입력단으로부터 전송되는 제 1 전위수준의 외부 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 드라이버와;상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 외부 데이터 신호를 상기 제 1 전위수준으로 변환하여 라이트 드라이버로 출력하는 레벨쉬프터를포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
- 제 6항에 있어서,상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮은 반도체 메모리 장치.
- 제 6항에 있어서, 상기 드라이버는상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 풀-업 수단과,상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 풀-다운 수단을 포함하는 반도체 메모리 장치.
- 제 8항에 있어서,상기 드라이버는 상기 외부 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 지연부를 더 포함하는 반도체 메모리 장치.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서,상기 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 레벨쉬프터의 동작여부를 스위칭하는 스위치소자를 포함하는 반도체 메모리 장치.
- 소정의 리드 제어신호에 응답하여, 센스앰프에 의해 제 1 전위수준으로 증폭되어 전송되는 메모리 셀의 데이터 신호를 제 2 전위수준으로 구동하여 글로벌 입출력 라인으로 출력하는 제 1 드라이버와;상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 데이터 신호를 상기 제 1 전위수준으로 변환하여 데이터 출력단으로 출력하는 제 1 레벨쉬프터와;라이트 제어신호에 응답하여, 데이터 입력단으로부터 전송되는 제 1 전위수준의 외부 데이터 신호를 제 2 전위수준으로 구동하여 상기 글로벌 입출력 라인으로 출력하는 제 2 드라이버와;상기 글로벌 입출력 라인을 통해 전송된 상기 제 2 전위수준의 외부 데이터 신호를 상기 제 1 전위수준으로 변환하여 라이트 드라이버로 출력하는 제 2 레벨쉬프터를포함하여 구성되는 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
- 제 11항에 있어서,상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮은 반도체 메모리 장치.
- 제 11항에 있어서, 상기 제 1 드라이버는상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 1 풀-업 수단과,상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지 전위수준으로 구동하는 제 1 풀-다운 수단을 포함하며;제 2 상기 드라이버는상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 2 풀-업 수단과,상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 2 풀-다운 수단을 포함하는 반도체 메모리 장치.
- 제 13항에 있어서,상기 제 1 드라이버는 상기 데이터 신호와 상기 데이터의 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 1 지연부를 더 포함하며,상기 제 2 드라이버는 상기 외부 데이터 신호와 상기 외부데이터의 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 2 지연부를 더 포함하는 반도체 메모리 장치.
- 제 11항 내지 제 14항 중 어느 한 항에 있어서,상기 제 1 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 제 1 레벨쉬프터의 동작여부를 스위칭하는 제 1 스위치소자를, 상기 제 2 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 제 2 레벨쉬프터의 동작여부를 스위칭하는 제 2 스위치소자를 포함하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮고;상기 제 1 드라이버는 상기 리드 제어신호와 상기 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 1 풀-업 수단과, 상기 리드 제어신호와 상기 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지 전위수준으로 구동하는 제 1 풀-다운 수단과, 상기 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 1 지연부를 포함하며;상기 제 1 레벨쉬프터는 상기 리드 제어신호에 응답하여 상기 제 1 레벨쉬프터의 동작여부를 스위칭하는 제 1 스위치소자를 포함하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 제 2 전위수준은 상기 제 1 전위수준보다 상대적으로 낮고;제 2 상기 드라이버는 상기 라이트 제어신호와 상기 외부 데이터 신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 상기 제 2 전위수준으로 구동하는 제 2 풀-업 수단과, 상기 라이트 제어신호와 상기 외부 데이터의 반전신호의 논리연산에 의한 제어신호에 응답하여 상기 글로벌 입출력 라인을 접지전위수준으로 구동하는 제 2 풀-다운 수단과, 상기 외부 데이터 신호와 상기 반전신호 간에 신호의 상승 및 하강에 따른 데이터 스큐를 조절하기 위한 제 2 지연부를 포함하며;상기 제 2 레벨쉬프터는 상기 라이트 제어신호에 응답하여 상기 제 2 레벨쉬프터의 동작여부를 스위칭하는 제 2 스위치소자를 포함하는 반도체 메모리 장치.
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