KR100227268B1 - 멀티 뱅크 메모리장치 - Google Patents
멀티 뱅크 메모리장치 Download PDFInfo
- Publication number
- KR100227268B1 KR100227268B1 KR1019960029038A KR19960029038A KR100227268B1 KR 100227268 B1 KR100227268 B1 KR 100227268B1 KR 1019960029038 A KR1019960029038 A KR 1019960029038A KR 19960029038 A KR19960029038 A KR 19960029038A KR 100227268 B1 KR100227268 B1 KR 100227268B1
- Authority
- KR
- South Korea
- Prior art keywords
- bank
- local
- column select
- line
- select line
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 17
- 238000003491 array Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 102100023319 Dihydrolipoyl dehydrogenase, mitochondrial Human genes 0.000 description 6
- 101000908058 Homo sapiens Dihydrolipoyl dehydrogenase, mitochondrial Proteins 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 208000010201 Exanthema Diseases 0.000 description 5
- 201000005884 exanthem Diseases 0.000 description 5
- 206010037844 rash Diseases 0.000 description 5
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100021568 B-cell scaffold protein with ankyrin repeats Human genes 0.000 description 1
- 101000971155 Homo sapiens B-cell scaffold protein with ankyrin repeats Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- UFULAYFCSOUIOV-UHFFFAOYSA-N cysteamine Chemical compound NCCS UFULAYFCSOUIOV-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
개시된 멀티 뱅크 메모리장치는 자체 전압 부스팅 회로를 사용하여 로컬 칼럼 선택라인 구동회로를 구동함으로써 뱅크 어드레스를 지정할 경우에 라인 로딩으로 인한 칼럼 선택라인 구동전압의 감소를 보충한다.
복수의 메모리 블록과, 제1 및 제2로우 디코더와, 복수의 칼럼 디코더들을 구비하고, 복수의 메모리 블록들 각각은; 복수의 글로벌 입/출력 라인; 복수의 글로벌 입/출력 라인의 대응하는 라인에 각각 연결된 복수의 로컬 입/출력 라인 그룹; 복수의 로컬 칼럼 선택 신호들에 각각 응답하여 복수의 로컬 입/출력 라인 그룹들과 대응하는 메모리 셀 어레이 사이의 데이터 전송을 제어하기 위한 복수의 데이터 전송 그룹; 및 복수의 로컬 칼럼 선택신호들을 각각 발생하기 위한 복수의 데이터 전송 그룹; 및 복수의 로컬 칼럼 선택신호들을 각각 발생하기 위하여 CMOS 레벨의 제1뱅크 선택신호와 반전된 제1뱅크 선택신호 또는 제2뱅크 선택신호와 반전된 제2뱅크 선택신호를 각기 제1선택신호와 제2선택신호로 하고 제1선택신호에 응답하여 프리차지하고 대응하는 글로벌 칼럼 라인이 선택될 경우에 프리차지한 전압 레벨을 부스트하여 대응하는 글로벌 칼럼선택 라인이 CMOS 레벨의 신호가 대응하는 로컬 칼럼 선택라인으로 인가되게 하며 제2선택신호에 응답하여 대응하는 로컬 칼럼 선택라인을 풀다운하는 복수의 로컬 칼럼 선택라인 회로를 구비한다.
Description
본 발명은 멀티 뱅크 메모리장치에 관한 것이다.
보다 상세하게는 뱅크 어드레스를 지정할 경우에 라인 로딩으로 인한 칼럼선택라인 구동전압의 감소를 보충할 수 있는 셀프 전압 부스팅 기능을 갖는 멀티 뱅크 메모리장치에 관한 것이다.
메모리 장치의 고속화 및 고집적화를 구현하기 위하여 복수의 셀 어레이를 복수의 블록으로 구성하고, 그 복수의 블록들을 칼럼 및 로우 방향으로 배열하여 하나의 뱅크를 형성하며, 이들 뱅크들이 모여서 멀티 뱅크를 이루는 구성 방식은 메모리장치의 분야에서 통상적으로 사용되고 있다.
그리고 복수의 뱅크를 결합함으로써 발생되는 부하 효과를 줄여 안정된 데이터의 액세스가 가능 즉, 메모리장치의 안정성을 높이는 연구가 활발하게 진행되고 있다.
제1도는 종래의 멀티 뱅크 구조를 갖는 반도체 메모리장치의 전체 구성을 보인 블록도이다.
이에 도시된 바와 같이 멀티 뱅크는 복수의 뱅크 더미와, 복수의 뱅크 더미가 공유하고 데이터 입력(DQ1DQn)에 각기 독립적으로 존재하는 복수의 칼럼 디코더(CD0CDn)와, 각각의 뱅크별로 구비되는 복수의 로우 디코더(BD0BDn)와, 상기 칼럼 디코더(CD0CDn)의 출력을 복수의 뱅크에 동일하게 사용하기 위한 글로벌(global) 칼럼 선택라인(a)으로 구성된다.
제2도는 종래의 멀티 뱅크 메모리 장치를 설명하기 위한 상세 회로도로서, 좌우로 동일한 구성을 가지는 부분 회로(100)들이 모여 제1뱅크 및 제2뱅크를 이루는 것을 나타내고 있다.
이에 도시된 바와 같이 상기 부분 회로(100)는, 글로벌 칼럼 선택라인(a:GCSL)과 소스 전압원의 사이에 연결되고 두개의 라인으로 구성된 제1 및 제2뱅크 선택라인(b)을 통해 전달되는 정·부의 뱅크정보(BANKO, BANKOB)(여기서, 정의 뱅크정보(BANKO)는 VPP 레벨로 스위칭하고, 부의 뱅크정보(BANKOB)는 CMOS 레벨로 스위칭한다)에 응답하여 칼럼선택 제어신호를 발생하는 로컬 칼럼 선택라인 구동회로(110)와, 복수의 로컬 입출력라인(c)과 뱅크 메모리의 비트 라인들 각각에 대응하여 연결되고 상기 칼럼선택 제어신호에 응답하여 동시에 구동되는 복수의 트랜지스터(M3M6)를 구비하는 칼럼 선택부(120)와, 복수의 로컬 입출력라인(c)의 각각에 대응하여 연결되고 상기 복수의 로컬 입출력라인(c)에서 전달되는 비트 신호를 증폭하는 센스 증폭기(도면에 도시되지 않았음)를 포함하는 복수의 글로벌 입출력라인(d)을 구비한다.
제3도는 종래의 로컬 칼럼 선택라인 구동회로를 설명하기 위한 부분 회로도이다.
이에 도시된 바와 같이 상기 로컬 칼럼 선택라인 구동회로(110)는, 제1단자가 글로벌 칼럼 선택라인(GCSL)에 연결되고 제2단자가 로컬 칼럼 선택라인(LCSL)에 연결되며 제3단자가 제1뱅크 선택라인(L1)에 연결된 제1 NMOS 트랜지스터(M1)와, 제1단자가 로컬 칼럼 선택라인(LCSL)에 연결되고 제2단자가 접지에 연결되며 제3단자가 제2뱅크 선택라인(L2)에 연결된 제2NMOS 트랜지스터(M2)로 구성된다.
이와 같이 구성된 종래의 멀티 뱅크 메모리장치는 먼저 칼럼 디코더(CD0CDn)에 의하여 글로벌 칼럼 선택라인(GCSL)이 지정되고, 뱅크 선택라인(L1)을 통해 정의 뱅크정보(BANK1)가 입력되면, 로컬 칼럼 선택라인 구동회로(110)에 종속된 제1NMOS 트랜지스터(M1)의 제1단자에 VDD전압이 인가되고 제3단자에는 VPP 전압이 인가되므로 제1NMOS 트랜지스터(M1)가 턴 온된다.
이 때, 제2NMOS 트랜지스터(M2)는 턴 오프상태가 되므로 로컬 칼럼 선택라인 구동회로(110)는 VDD의 전압레벨로 풀업된다.
상기 로컬 칼럼 선택라인 구동회로(110)의 풀업전압에 의하여 복수의 NMOS트랜지스터(M3M6)가 동시에 턴 온되므로 뱅크의 비트 신호가 제2도의 로컬 입출력라인(c)을 경유하여 글로벌 로컬 입출력라인(d)에 로드된 후 센스 증폭기에 의해 증폭되어 출력된다.
제4도의 타이밍도를 참조하여 설명하면, 로우 어드레스 스트로브 신호(RASH)가 "로우" 액티브 상태로 천이된 후 긴 액티브 구간동안 뱅크 어드레스(칼럼 어드레스)(ADDR)가 변화될 때마다 뱅크정보의 전압레벨 VPP가 일정량씩 다운된다.
즉, VPP 레벨로 스위칭하는 뱅크정보가 뱅크 선택라인의 로딩에 의해 VPP 전하를 소모하게 되고, 뱅크 어드레스(ADDR)가 변화할 때마다 VPP 레벨이 일정량씩 다운된다.
그러므로 셀 데렌를 독출할 경우에 뱅크정보의 전압레벨을 감소시켜 데이터의 액세스 실패가 발생할 수 있고, 저전압 마진이 상당히 나빠진다.
그리고 VPP 발생기는 긴 로우 어드레스스트로브 신호(RASH)의 액티브 구간내에서 뱅크 어드레스(ADDR)가 계속적으로 변화할 경우에 소모되는 VPP 전하를 보상할 수 없으므로 칩 전체의 VPP 관련 실패를 유발시킨다.
또한 긴 로우 어드레스 스토로브 신호(RASH)의 액티브 구간에서 칼럼 어드레스 스트로브 신호(CASH)에 의해 제어되는 뱅크 정보전압(VPP) 발생기를 구성하기 위해서는 VPP 발생기의 펌핑용 커패시턴스의 펌핑과, 프리차지 동작을 이루는 사이클 타임을 충분히 감소시켜야 되는 문제가 발생되고, 이를 해결하는 것은 쉽지 않다는 것이 본 분야에서 널리 알려져 있다.
따라서 본 발명의 목적은 로컬 칼럼 선택라인 구동회로를 구동하기 위해 고전압의 뱅크정보 전압레벨을 사용하지 않고 자체 전압 부스팅 회로를 사용함으로써 뱅크 어드레스가 변화할 경우에 뱅크 지정라인의 로딩으로 인한 뱅크정보 전압의 전하소모를 제거할 수 있는 멀티 뱅크 메모리장치를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명의 멀티 뱅크 메모리장치에 따르면, 제1 및 제2메모리 뱅크들을 가지고 상기 제1 및 제2메모리 뱅크들의 각각이 로우들과 칼럼들로 배열된 메모리 셀들의 어레이를 구비하는 복수의 메모리 블록; 상기 복수의 메모리 블록들의 제1 및 제2메모리 뱅크들의 메모리 셀들의 어레이의 로우들을 각각 선택하기 위한 제1 및 제2로우 디코더; 상기 복수의 메모리 블록들 각각의 제1 및 제2메모리 뱅크들의 메모리 셀들의 어레이의칼럼들을 각각 선택하기 위한 복수의 칼럼 디코더들을 구비하고, 상기 복수의 메모리 블록들 각각은; 복수의 글로벌 입/출력 라인; 상기 복수의 글로벌 입/출력 라인의 대응하는 라인에 각각 연결된 복수개의 로컬 입/출력 라인 그룹; 복수의 로컬 칼럼 선택 신호들에 각각 응답하여 상기 복수의 로컬 입/출력 라인 그룹들과 대응하는 상기 메모리 셀 어레이 사이의 데이터 전송을 제어하기 위한 복수의 데이터 전송 그룹; 및 상기 복수의 로컬 칼럼 선택신호들을 각각 발생하기 위하여 CMOS 레벨의 제1뱅크 선택신호와 반전된 제1뱅크 선택신호 또는 제2뱅크 선택신호와 반전된 제2뱅크 선택신호를 각기 제1선택신호와 제2선택신호로 하고 상기 제1선택신호에 응답하여 프리차지하고 상기 대응하는 글로벌 칼럼 선택 라인이 선택될 경우에 상기 프리차지된 전압 레벨을 부스트하여 상기 대응하는 글로벌 칼럼선택 라인의 CMOS 레벨의 신호가 상기 대응하는 로컬 칼럼 선택라인으로 인가되게 하며 상기 제2선택신호에 응답하여 상기 대응하는 로컬 칼럼 선택라인을 풀다운하는 복수의 로컬 칼럼 선택라인 회로를 구비한 것을 특징으로 한다.
제1도는 종래의 멀티 뱅크 구조를 갖는 반도체 메모리장치의 전체 구성을 보인 블록도.
제2도는 종래의 멀티 뱅크 구조를 갖는 반도체 메모리장치의 구성을 보인 상세회로도.
제3도는 종래의 로컬 칼럼 선택라인 구동회로를 설명하기 위한 부분 회로도.
제4도는 종래의 멀티 뱅크 구조를 갖는 반도체 메모리장치의 동작을 설명하기 위한 동작 타이밍도.
제5도는 본 발명에 의한 멀티 뱅크 구조를 갖는 반도체 메모리장치의 바람직한 실시예를 보인 회로도.
제6도는 본 발명에 의한 로컬 칼럼 선택라인 구동회로의 바람직한 실시예를 보인 부분 회로도.
제7도는 본 발명에 의한 멀티뱅크 구조를 갖는 반도체 메모리장치의 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
110 : 로컬 칼럼 선택라인 구동회로 111 : 풀다운부
112 : 프리차지부 114 : 풀업부
120 : 칼럼 선택부 M7M9 : NMOS 트랜지스터
LCSC : 로컬 칼럼 선택라인 GCSL : 글로벌 칼럼 선택라인
N : 셀프 부스팅 노드 L1 : 제1뱅크 선택라인
이하 첨부된 제5도 내지 제7도의 도면을 참조하여 본 발명의 멀티 뱅크 메모리 장치를 상세히 설명한다.
제5도는 본 발명에 의한 멀티 뱅크 메모리장치의 바람직한 실시예를 보인 회로도로서, 좌우로 동일한 구성을 가지는 부분 회로들이 모여서 제1뱅크와 제2뱅크를 이루는 것을 나타내고 있다.
이에 도시된 바와 같이 뱅크의 부분회로(100)는, 글로벌 칼럼 선택라인(a)과 소스 전압전원의 사이에 연결되고 두 개의 라인으로 구성된 제1 및 제2뱅크선택라인(b)을 통해 전달되는 정·부의 뱅크정보(BANKO, BANKOB)(CMOS 레벨의 정보)에 응답하여 칼럼선택 제어신호를 로컬 칼럼 선택라인 구동회로(110)와, 복수의 로컬 입출력라인(c)과 뱅크 메모리의 비트 라인들 각각에 대응하여 연결되고 상기 칼럼선택 제어신호에 응답하여 동시에 구동되는 복수의 트랜지스터(M3M6)를 구비하는 칼럼 선택부(120)와, 복수의 로컬 입출력라인(c)의 각각에 대응하여 연결되고 로컬 입출력라인에서 전달되는 비트 신호를 증폭하는 센스 증폭기(도면에 도시되지 않았음)를 포함하는 복수의 글로벌 입출력라인(d)으로 구성된다.
제6도는 본 발명에 의한 로컬 칼럼 선택라인 구동회로의 바람직한 실시예를 보인 부분 회로도이다.
이에 도시된 바와 같이 본 발명의 로컬 칼럼 선택라인 구동회로(110)는, 로컬 칼럼 선택라인(LCSL)과 접지사이에 연결되고 제2뱅크 선택라인(L2)을 통해 전송된 제2뱅크 선택신호에 응답하여 로컬 칼럼 선택라인(LCSL)을 풀다운시키는 풀다운부(111)와, 제1뱅크 선택라인(L1)과 셀프 부스팅 노드(N)의 사이에 연결되고 제1뱅크 선택라인의 액티브 선단에 응답하여 셀프 부스팅 노드(N)를 전원전압 레벨보다 낮은 CMOS 레벨의 전압으로 프리차지시키는 프리차지부(112)와, 글로벌 칼럼 선택라인(GCSL)과 로컬 칼럼 선택라인(LCSL)의 사이에 연결되고, 글로벌 칼럼선택신호의 액티브 선단에 응답하여 셀프 부스팅 노드(N)을 전원전압 레벨보다 높은 전압 레벨로 셀프 부스팅시켜 로컬 칼럼 선택라인(LCSL)을 상기 전원전압으로 충분히 풀업시키는 풀업부(114)를 구비한다.
상기 풀다운부(111), 프리차지부(112), 및 풀업부(114)는 각각이 NMOS 트랜지스터(M9, M8, N7)로 구성된다.
이와 같이 구성된 본 발명은 제2엔모스 트래지스터(M8)의 제1단자에 VDD레벨의 전압이 안기되면 셀프 부스팅노드(N)는 0V에서 VDDVtn으로 프리차지된다.
이후에 글로벌 칼럼 선택라인(GCSL)의 전압이 0V에서 VDD로 천이하면, 셀프 부스팅 노드(N)는 충분한 레벨로 셀프 부스팅된다.
그리고, 셀프 부스팅 노드(N)가 NDD + Vtn이상으로 부스팅되면, 글로벌 칼럼 선택라인의 CMOS 레벨은 충분히 로컬 칼럼 선택라인(LCSL)으로 전달된다.
제7도의 타이밍도에서 알 수 있는 바와 같이 제7도에서 로우 어드레스 스트로브 신호(RASH)가 "로우"인 액티브 상태로 천이한 후 칼럼 어드레스가 지정된 때마다 뱅크정보의 전압레벨 VPP가 일정량씩 감소하는 데 반하여 본 발명의 실시예에서는 VPP의 전압레벨이 항상 일정하게 유지된다.
이상에서와 같이 본 발명은 로컬 칼럼 선택라인 구동회를 구동하기 위해 뱅크정보 전압레벨을 사용하지 않고, 자체 전압 부스팅 회로를 사용함으로써 뱅크 어드레스가 변화될 경우에 뱅크지정 라인의 로딩으로 인한 뱅크정보 전압의 전하소모를 근원적으로 제거하고, 뱅크정보 라인의 부하 효과를 최소화하여 뱅크어드레스의 셋업 타임 마진을 개선할 수 있을 뿐만 아니라 데이터를 액세스할 경우에 페일(fail)이 발생하는 것을 방지하여 칩의 동작을 안정하게 할 수 있다.
Claims (6)
- 제1 및 제2메모리 뱅크들을 가지고 상기 제1 및 제2메모리 뱅크들의 각각이 로우들과 칼럼들로 배열된 메모리 셀들의 어레이를 구비하는 복수의 메모리 블록; 상기 복수의 메모리 블록들의 제1 및 제2메모리 뱅크들의 메모리 셀들의 어레이의 로우들을 각각 선택하기 위한 제1 및 제 우 디코더; 상기 복수의 메모리 블록들 각각의 제1 및 제2메모리 뱅크들의 메모리 셀들의 어레이의 칼럼들을 각각 선택하기 위한 복수의 칼럼 디코더들을 구비하고, 상기 복수의 메모리 블록들을 각각은 복수의 글로벌 입/출력 라인; 상기 복수의 글로벌 입/출력 라인의 대응하는 라인에 각각 연결된 복수의 로컬 입/출력 라인 그룹; 복수의 로컬 칼럼 선택 신호들에 각각 응답하여 상기 복수의 로컬 입/출력 라인 그룹들과 대응하는 상기 메모리 셀 어레이 사이의 데이터 전송을 제어하기 위한 복수의 데이터 전송 그룹; 및 상기 복수의 로컬 칼럼 선택신호들 각각 발생하기 위하여 CMOS 레벨의 제1뱅크 선택신호와 반전된 제1뱅크 선택신호 또는 제2뱅크 선택신호와 반전된 제2뱅크 선택신호를 각기 제1선택신호와 제2선택신호로 하고 상기 제1선택신호에 응답하여 프리차지하고 상기 대응하는 글로벌 칼럼 선택 라인이 선택될 경우에 상기 프리차지된 전압 레벨을 부스트하여 상기 대응하는 글로벌 칼럼선택 라인의 CMOS 레벨의 신호가 상기 대응하는 로컬 칼럼 선택라인으로 인가되게 하며 상기 제2선택신호에 응답하여 상기 대응하는 로컬 칼럼 선택라인을 풀다운하는 복수의 로컬 칼럼 선택라인 회로를 구비한 것을 특징으로 하는 멀티 뱅크 메모리장치.
- 제1항에 있어서, 상기 복수의 로컬 칼럼 선택 라인 회로들 각각은; 제1단자가 상기 로컬 칼럼 선택라인의 하나에 결합되고 제2단자가 접지단자에 연결되며 게이트 단자가 상기 제2선택신호에 결합되어 상기 제2선택신호에 따라 상기 로컬 칼럼 선택 라인의 전압 레벨을 풀다운하는 제1NMOS 트랜지스터; 제1단자가 상기 글로벌 칼럼 선택 라인에 결합되고 제2단자가 상기 로컬 칼럼 선택라인에 연결되며 게이트 전극을 가지는 제2NMOS 트랜지스터; 제1단자가 상기 제1선택신호에 연결되고 제2단자가 상기 제2NMOS 트랜지스터의 게이트 단자에 연결되며 게이트 단자가 전원전압에 연결된 제3NMOS 트랜지스터를 구비하고, 상기 제1선택신호에 응답하여 상기 제2NMOS 트랜지스터의 게이트 단자를 전원전압보다 작은 전압 레벨로 프리차지하고 상기 제2NMOS 트랜지스터의 게이트 단자의 전압 레벨이 상기 제2NMOS 트랜지스터의 제1단자에 결합된 글로벌 칼럼 선택 라인이 선택될 경우에 상기 제2NMOS 트랜지스터의 게이트 단자를 전원전압 이상의 전압 레벨로 부스트하는 것을 특징으로 하는 멀티 뱅크 메모리장치.
- 제2항에 있어서, 상기 복수개의 메모리 블록들의 제1 및 제2뱅크들의 각각의 메모리 셀 어레이는; 22 패턴을 가지는 복수의 어레이 그룹 내에 배열되는 것을 특징으로 하는 멀티 뱅크 메모리장치.
- 제3항에 있어서, 상기 어레이 그룹은; 4개의 서브 셀 어레이로 구성됨을 특징으로 하는 멀티 뱅크 메모리장치.
- 제4항에 있어서, 상기 어레이 그룹의 서브 어레이들의 각각은; 상기 복수의 로컬 입/출력 라인들의 대응하는 쌍 사이에 배열된 것을 특징으로 하는 멀티 뱅크 메모리 장치.
- 제4항에 있어서, 상기 각각의 어레이 그룹의 셀 서브 어레이들은; 서로 다른 셀 서브 어레이들과 한 쌍씩 교대로 배열되는 것을 특징으로 하는 멀티 뱅크 메모리 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029038A KR100227268B1 (ko) | 1996-07-18 | 1996-07-18 | 멀티 뱅크 메모리장치 |
| JP10850797A JP4309483B2 (ja) | 1996-07-18 | 1997-04-25 | マルチバンクメモリ装置 |
| TW086109768A TW332926B (en) | 1996-07-18 | 1997-07-11 | Multi-bank memory device |
| US08/896,080 US5930196A (en) | 1996-07-18 | 1997-07-17 | Multi-bank memory device with compensation for line loading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029038A KR100227268B1 (ko) | 1996-07-18 | 1996-07-18 | 멀티 뱅크 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012445A KR980012445A (ko) | 1998-04-30 |
| KR100227268B1 true KR100227268B1 (ko) | 1999-11-01 |
Family
ID=19466679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029038A KR100227268B1 (ko) | 1996-07-18 | 1996-07-18 | 멀티 뱅크 메모리장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930196A (ko) |
| JP (1) | JP4309483B2 (ko) |
| KR (1) | KR100227268B1 (ko) |
| TW (1) | TW332926B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110011631A (ko) | 2008-05-30 | 2011-02-08 | 도소 가부시키가이샤 | 하이드록시알킬트리에틸렌디아민류의 제조 방법, 및 그것을 사용한 폴리우레탄 수지 제조용의 촉매 조성물 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3252895B2 (ja) * | 1997-11-07 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
| KR100512933B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법 |
| KR100533384B1 (ko) * | 2004-04-12 | 2005-12-06 | 주식회사 하이닉스반도체 | 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치 |
| KR100609039B1 (ko) * | 2004-06-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 입출력 라인 회로 |
| JP2007095262A (ja) | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
| JP2010257552A (ja) * | 2009-04-28 | 2010-11-11 | Elpida Memory Inc | 半導体記憶装置 |
| US8649239B2 (en) | 2012-05-24 | 2014-02-11 | International Business Machines Corporation | Multi-bank random access memory structure with global and local signal buffering for improved performance |
| KR20130132044A (ko) * | 2012-05-25 | 2013-12-04 | 에스케이하이닉스 주식회사 | 컬럼 선택 신호 생성 회로 |
| KR102398663B1 (ko) | 2015-07-09 | 2022-05-16 | 삼성전자주식회사 | 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2725570B2 (ja) * | 1993-11-02 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
-
1996
- 1996-07-18 KR KR1019960029038A patent/KR100227268B1/ko not_active IP Right Cessation
-
1997
- 1997-04-25 JP JP10850797A patent/JP4309483B2/ja not_active Expired - Fee Related
- 1997-07-11 TW TW086109768A patent/TW332926B/zh not_active IP Right Cessation
- 1997-07-17 US US08/896,080 patent/US5930196A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110011631A (ko) | 2008-05-30 | 2011-02-08 | 도소 가부시키가이샤 | 하이드록시알킬트리에틸렌디아민류의 제조 방법, 및 그것을 사용한 폴리우레탄 수지 제조용의 촉매 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012445A (ko) | 1998-04-30 |
| JP4309483B2 (ja) | 2009-08-05 |
| JPH1040683A (ja) | 1998-02-13 |
| US5930196A (en) | 1999-07-27 |
| TW332926B (en) | 1998-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6205071B1 (en) | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode | |
| US6459627B1 (en) | Semiconductor memory device | |
| USRE37176E1 (en) | Semiconductor memory | |
| JP4039532B2 (ja) | 半導体集積回路装置 | |
| US5699303A (en) | Semiconductor memory device having controllable supplying capability of internal voltage | |
| US6236605B1 (en) | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier | |
| KR20040013727A (ko) | 불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동장치 및 방법 | |
| KR100227268B1 (ko) | 멀티 뱅크 메모리장치 | |
| US5818790A (en) | Method for driving word lines in semiconductor memory device | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| JPH1139875A (ja) | 半導体記憶装置 | |
| US6661734B2 (en) | Semiconductor memory device | |
| JP3039059B2 (ja) | ダイナミックｒａｍの読み出し回路 | |
| US20020109538A1 (en) | Semiconductor device including a control signal generation circuit allowing reduction in size | |
| JPH0963271A (ja) | 半導体記憶装置 | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JP3568876B2 (ja) | 集積メモリおよびメモリに対する作動方法 | |
| KR20030074142A (ko) | 고속 감지 증폭기를 이용한 반도체 장치 | |
| KR100335118B1 (ko) | 메모리 소자의 구동 회로 | |
| KR100316521B1 (ko) | 반도체 메모리의 오버 드라이브 회로 | |
| JP2000163960A (ja) | 半導体集積回路装置 | |
| US4719597A (en) | Driving circuit for a shared sense amplifier with increased speed clock generation circuit for reading addressed memory cells | |
| JP2000090663A (ja) | ダイナミック型ｒａｍ | |
| KR100361866B1 (ko) | 반도체 메모리 소자의 워드라인 구동방법 | |
| JP3621250B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090714 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |