KR100335118B1 - 메모리 소자의 구동 회로 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 고속으로 칩을 탐색 가능한 메모리 소자의 구동 회로를 제공하도록 한 것으로서, 다수의 셀 어레이로 구성된 셀 블록, 외부 어드레스 신호를 입력받아 디코딩하여 상기 다수의 셀에 연결된 워드라인들 중 어느 하나를 선택하는 워드라인 구동부, 상기 셀에 저장된 데이터를 감지하고 증폭하는 센스 앰프, 일단이 직류 구동전원에 연결되며 항상 턴온되어 타단을 상기 직류 구동전원 레벨로 프리차지 시키는 제 1 도전형 모스 트랜지스터와, 일단이 상기 제 1 도전형 모스 트랜지스터의 타단에 공통으로 연결되고 타단이 접지전원에 연결되며 각 게이트단이 상기 워드라인들에 각각 연결되는 제 2 도전형 모스 트랜지스터들로 구성되며 워드라인 구동부의 출력 신호에 의해 워드라인 구동 검출 신호를 발생시키는 워드라인 구동 신호 검출부, 상기 외부 어드레스 신호의 변화에 따른 검출 신호와 워드라인 구동 검출 신호를 동시에 입력받아 상기 센스 앰프를 인에이블 시키는 센스 앰프 구동부를 포함하여 구성된다.

Description

메모리 소자의 구동 회로{DRIVER CIRCUIT FOR MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 칩을 고속으로 탐색하는데 적당한 센스 앰프 구동 회로에 관한 것이다.
일반적으로 DRAM 은 외부에서 인가되는 X,Y 어드레스 신호를 받아들여 다수의 셀 캐패시터(cell capacitor) 중 1 개를 선택하여 저장되어 있던 전하를 전압으로 바꾸어 일련의 증폭 과정을 통해 증폭한 뒤 외부에 전달한다.
또한 어드레스와 동시에 외부에서 데이터에 대응하여 입력된 전압을 지정된 셀 캐패시터에 전하 형태로 저장한다.
다수의 셀 캐패시터 중 원하는 셀에 빠른 시간내에 접근하여 미세한 신호를 정확하고 신속하게 증폭해내기 위해 DRAM은 여러 경로들의 다양한 회로들을 포함하고 있다.
한편 로우 어드레스신호를 고정하고 컬럼 어드레스만을 변화시켜줌에 따라 비트 라인에 실려 있는 셀 데이터를 순차적으로 출력할 경우, 어드레스 입력에 동기되어 데이터의 전송 및 관련 회로의 활성화를 제어하는 신호, 예를 들면 /CAS 신호가 필요하다.
그러나 /CAS(Coloum Address Strobe) 신호 대신 ATD(Address Transiton Detection)신호를 발생시키어 각종 제어 신호로 사용한다.
고속 DRAM을 설계하기 위해서는 각각의 회로들의 지연시간을 감소시켜야 한다.
이하 첨부도면을 참조하여 종래 기술에 따른 센스 앰프의 구동 회로에 대해 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 메모리 블록을 나타낸 구성 블록도로서, 메모리 셀 블록(10)과, 어드레스를 입력받아 워드라인 신호(WL)를 발생시키는 워드라인 구동부(20)와, 상기 셀 블록(10)에서 출력된 셀 데이터(D,/D)를 센싱 증폭하는 센스 앰프(30)와, 상기 어드레스 신호와 외부 제어 신호가 변화되면서 발생되는 ATD (Address Transition Detection)신호를 받아 상기 센스 앰프(30)를 활성화시키는센스 앰프 구동부(40)를 포함하여 구성된다.
상기와 같이 구성된 종래 기술에 따른 메모리 소자의 구동 회로는 어드레스가 입력되면 워드라인 구동부(20)는 상기 어드레스를 디코딩하여 선택적으로 워드라인 신호(WL)를 발생한다.
이어 상기 워드라인 신호(WL)에 의해 M 개의 워드라인(WL1~WLM) 중 하나의 워드라인 예를 들면, 제 1 워드라인(WL1)이 선택되며, 상기 선택된 제 1 워드라인을 고전압으로 부트스트랩핑(bootstrapping)한다.
이에 따라 셀 데이터(D,/D)가 셀 블록(10)내에 구성된 비트라인(도시 생략)으로 전송되며, 상기 어드레스 신호(AX0~AXJ)의 변화에 따라 발생되는 ATD 신호 (ATD0~ATDJ)는 딜레이되어 센스 앰프 구동부(40)에 입력된다.
이어 상기 센스 앰프 구동부(40)는 상기 셀 데이터(D,/D)의 출력 시간보다 마진을 두어 인에이블되도록 ATD 신호를 딜레이시켜 센스 앰프 인에이블 신호 (Sense amplifier enable;SAEN)를 발생시킨다.
이어 상기 센스 앰프 인에이블 신호(SAEN)가 인에이블되면 센스 앰프(30)는 상기 셀 데이터(D,/D)를 감지 및 증폭하여 증폭된 데이터(DO)를 데이터 버스 라인 (Data bus line)으로 전송한다.
이와 같이 종래기술에 따른 메모리 소자의 구동 회로는 칩의 탐색 시간을 확보하는데 있어서, 워드라인 신호와 센스 앰프 인에이블 신호의 마진을 어드레스 신호에 의해 발생되는 ATD 신호의 딜레이로 확보한다.
그러나 상기와 같은 종래기술에 따른 메모리 소자의 구동 회로는 단순히 외부 어드레스 입력 신호의 변화에 의해 발생되는 ATD신호의 딜레이만으로 워드라인과 센스 앰프의 시간 마진을 확보하므로써, 칩의 고속 탐색 시간을 확보하는데 어려움이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 워드라인 구동 신호를 검출하여 센스 앰프 구동 회로에 인가함으로써 칩의 고속 탐색 시간을 가능하도록 한 메모리 소자의 구동 회로를 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 메모리 블록을 나타낸 구성 블록도
도 2 는 도 1 에 따른 동작 파형도
도 3 은 본 발명에 따른 메모리 블록을 나타낸 구성 블록도
도 4 는 도 3 에 따른 동작 파형도
도면의 주요 부분에 대한 부호의 설명
100 : 셀 블록 101 : 워드라인 구동부
102 : 센스 앰프 103 : 센스 앰프 구동부
104 : 워드라인 구동 신호 검출부
상기의 목적을 달성하기 위한 본 발명에 따른 메모리 소자의 구동 회로는 다수의 셀 어레이로 구성된 셀 블록, 외부 어드레스 신호를 입력받아 디코딩하여 상기 다수의 셀에 연결된 워드라인들 중 어느 하나를 선택하는 워드라인 구동부, 상기 셀에 저장된 데이터를 감지하고 증폭하는 센스 앰프, 일단이 직류 구동전원에 연결되며 항상 턴온되어 타단을 상기 직류 구동전원 레벨로 프리차지 시키는 제 1 도전형 모스 트랜지스터와, 일단이 상기 제 1 도전형 모스 트랜지스터의 타단에 공통으로 연결되고 타단이 접지전원에 연결되며 각 게이트단이 상기 워드라인들에 각각 연결되는 제 2 도전형 모스 트랜지스터들로 구성되며 워드라인 구동부의 출력 신호에 의해 워드라인 구동 검출 신호를 발생시키는 워드라인 구동 신호 검출부, 상기 외부 어드레스 신호의 변화에 따른 검출 신호와 워드라인 구동 검출 신호를 동시에 입력받아 상기 센스 앰프를 인에이블 시키는 센스 앰프 구동부를 포함하여 구성됨을 특징으로 한다.
이하 본 발명의 실시예에 따른 메모리 소자의 구동 회로에 대해 첨부도면을 참조하여 설명하면 다음과 같다.
도 3 은 본 발명의 실시예에 따른 메모리 소자의 구동 회로를 나타낸 구성 블록도이고, 도 4 는 도 3 에 따른 동작 파형도이다.
도 3 에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 소자의 구동 회로는 M 열(row)과 N 행(colum)의 셀 어레이로 구성된 셀 블록(100)과, 상기 셀 블록(100)의 하나의 열을 선택하기 위한 어드레스 신호(AX0~AXi)를 입력받아 M 개의 워드라인 신호(WL)를 발생하는 워드라인 구동부(101)와, 상기 셀 블록(100)의 출력 데이터(D,/D)를 감지하여 증폭하는 센스 앰프(102)와, 상기 워드라인 신호(WL)를 입력받아 워드라인 구동 검출신호(WLED)를 발생시키는 워드라인 구동 검출부(104)와, 상기 워드라인 구동 검출신호(WLED)와 ATD 신호를 입력받아 상기 센스 앰프 (102)를 구동시키는 센스 앰프 구동부(103)를 포함하여 구성된다.
여기서 상기 워드라인 구동 신호 검출부(104)는 상기 워드라인 구동부(101)로부터 출력되는 M 개의 워드라인 신호(WL0~WLM)를 각각 게이트 입력으로 하고 소오스는 접지되어 있으며 드레인단이 공통으로 연결된 M 개의 NMOS 트랜지스터 (MN0~MNm)와, 상기 NMOS 트랜지스터들(MN0~MNm)의 드레인인 노드 X에 공통으로 드레인에 연결되고, 접지전압을 게이트 입력으로 받으며 소오스단이 동작 전원(VCC)에 연결된 하나의 PMOS트랜지스터(MP0)로 구성된다.
따라서, 상기 노드 X는 상기 PMOS 트랜지스터(MPO)가 접지전압(VSS)을 게이트 입력으로 하기 때문에 항상 고전압(VCC)으로 프리차아지 되어 있다.
그리고 상기 ATD(Address Transition Detector;ATD0~ATDj) 신호는 어드레스 신호와 외부 신호, 예를 들면 칩선택신호 (/CS), 라이트 인에이블 신호(/WE)의 변화에 따라 발생된다.
상기와 같이 구성된 본 발명의 실시예에 따른 메모리 소자의 구동 회로의 동작에 대해 첨부도면 도 4 를 참조하여 설명하면 다음과 같다.
도면에서 화살표는 신호들의 인에이블 인과관계를 나타내고 있다.
먼저 로우 디코더(row decoder)(도시 생략)를 구비한 워드라인 구동부(101)는 입력되는 어드레스 신호(AX0~AXi)를 디코딩하여 선택적으로 M 개의 워드라인 (WL1~WLM)을 선택하는 신호를 출력한다.
이어 상기 M 개의 워드라인(WL1~WLM) 중 하나의 워드라인 예를 들면, 제 1 워드라인(WL1)이 선택되면, 상기 선택된 제 1 워드라인(WL1)을 고전압으로 부트스트랩핑(bootstrapping)한다.
이처럼 선택된 워드라인이 고전압으로 승압됨에 따라 셀 데이터(D,/D)는 비트라인(도시 생략)으로 전송되며, 상기 어드레스 신호(AX0~AXi)의 변화에 따라 발생되는 ATD 신호(ATD0~ATDj)는 딜레이되어 센스 앰프 구동부(103)에 입력된다(A).
이어 상기 센스 앰프 구동부(103)는 상기 셀 데이터(D,/D)의 출력 시간보다 타이밍 마진(timing margin)을 두어 인에이블되도록 ATD 신호를 딜레이시켜 센스 앰프 인에이블 신호(Sense amplifier enable;SAEN)를 발생시킨다.
이어 상기 센스 앰프 인에이블 신호가 인에이블되면 센스 앰프(102)는 상기 셀 데이터(D,/D)를 감지 및 증폭하여 증폭된 데이터(DO)를 데이터 버스 라인(Databus line;DB line)으로 전송한다.
그리고 상기 고전압으로 승압된 워드라인(WL1) 선택 신호에 의해 상기 워드라인 구동 신호 검출부(104)의 제 1 NMOS 트랜지스터(MN0)는 턴온된다.
즉 게이트 입력인 상기 워드라인 신호(WL1)가 하이 레벨로 상승하므로 제 1 NMOS 트랜지스터(MN0)는 턴온되어 노드 X 의 전위를 로우 레벨로 하강시킨다.
이 때 상기 워드라인 구동 신호 검출부(104)의 NMOS 트랜지스터들의 드레인에 공통으로 드레인이 연결된 PMOS(MP0)는 게이트 입력이 접지 전압이므로 소오스단에 인가되는 외부전원(VCC)에 의해 항상 고전압으로 프리차아지 되어 있다.
이는 상기 노드 X의 전위가 하강하므로써 워드라인 구동 검출 신호(WLED)는 하이 레벨에서 로우 레벨로 하강한다.
이어 상기 워드라인 구동 검출 신호(WLED)는 센스 앰프 구동부(103)에 입력되고, 또한 어드레스 변화에 따라 발생된 ATD 신호도 상기 센스 앰프 구동부(103)에 입력된다.
이어 상기 센스 앰프 구동부(103)는 상기 신호들(WLED,ATD)을 조합하여 센스 앰프 인에이블 신호(SAEN)를 발생시키어 센스 앰프(102)를 구동한다.
이어 상기 센스 앰프(102)는 셀 데이터(D,/D)신호를 검출하여 증폭 데이터 (DO)를 데이터 버스 라인으로 전송한다.
이와 같이 워드라인 구동 검출 신호(WLED)에 동기되어 셀로부터 셀 데이터신호(D,/D)가 발생되며, 상기 센스앰프 인에이블 신호(SAEN)는 기본적으로 상기 셀 데이터 신호(D,/D)가 발생되는 시간보다 최소한의 타이밍 마진(margin)을 두어 인에이블되도록 한다.
이를 위해 상기 ATD 신호를 딜레이시킨 신호와 워드라인 구동 검출 신호 (WLED)를 조합하여 상기 셀 데이터 신호(D,/D)와 항상 일정한 타이밍 마진을 두고 센스 앰프 인에이블 신호(SAEN)가 발생된다.
이어 상기 센스 앰프 인에이블 신호(SAEN)가 인에이블되면 센스 앰프는 구동하고 이 때 상기 셀 데이터 신호(D,/D)를 감지 및 증폭하여 출력 데이터(D0)를 발생한다.
이와 같이 본 발명에 따른 메모리 소자의 구동 회로는 칩을 설계함에 있어서 액세스 타임을 좌우하는 부분 중의 하나인 워드라인과 센스 앰프 인에이블 신호와의 타이밍 마진을 직접 워드라인 구동 신호를 검출함으로써 항상 타이밍 마진을 최적화할 수 있다.
상기와 같은 본 발명의 실시예에 따른 메모리 소자의 구동 회로는 워드라인과 센스 앰프 인에이블 신호와의 타이밍 마진을 직접 워드라인 구동 신호를 검출하여 센스 앰프 인에이블 신호를 발생시킴으로써 타이밍 마진을 최적화시키고 칩의 엑세스 타임을 고속으로 할 수 있는 효과가 있다.

Claims (6)

  1. 다수의 셀 어레이로 구성된 셀 블록,
    외부 어드레스 신호를 입력받아 디코딩하여 상기 다수의 셀에 연결된 워드라인들 중 어느 하나를 선택하는 워드라인 구동부,
    상기 셀에 저장된 데이터를 감지하고 증폭하는 센스 앰프,
    일단이 직류 구동전원에 연결되며 항상 턴온되어 타단을 상기 직류 구동전원 레벨로 프리차지 시키는 제 1 도전형 모스 트랜지스터와, 일단이 상기 제 1 도전형 모스 트랜지스터의 타단에 공통으로 연결되고 타단이 접지전원에 연결되며 각 게이트단이 상기 워드라인들에 각각 연결되는 제 2 도전형 모스 트랜지스터들로 구성되며 상기 워드라인 구동부의 출력 신호에 의해 워드라인 구동 검출 신호를 발생시키는 워드라인 구동 신호 검출부,
    상기 외부 어드레스 신호의 변화에 따른 검출 신호와 워드라인 구동 검출 신호를 동시에 입력받아 상기 센스 앰프를 인에이블 시키는 센스 앰프 구동부를 포함하여 구성됨을 특징으로 하는 메모리 소자의 구동 회로.
  2. 청구항2는 삭제 되었습니다.
  3. 청구항3는 삭제 되었습니다.
  4. 제 1항에 있어서, 상기 제 1 도전형 모스 트랜지스터는 피모스(PMOS)인 것을 특징으로 하는 메모리 소자의 구동회로.
  5. 제 1항에 있어서, 상기 제 2 도전형 모스 트랜지스터는 엔모스(NMOS)인 것을 특징으로 하는 메모리 소자의 구동회로.
  6. 제 1 항에 있어서, 상기 워드라인 구동 신호 검출부는 상기 워드라인 구동부에 의해 선택된 워드라인에 연결된 제 2 도전형 모스 트랜지스터의 일단 신호로 상기 워드라인 구동 검출 신호를 발생시키는 것을 특징으로 하는 메모리 소자의 구동 회로.
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