KR102375030B1 - 입력 버퍼 회로 - Google Patents

입력 버퍼 회로 Download PDF

Info

Publication number
KR102375030B1
KR102375030B1 KR1020197026837A KR20197026837A KR102375030B1 KR 102375030 B1 KR102375030 B1 KR 102375030B1 KR 1020197026837 A KR1020197026837 A KR 1020197026837A KR 20197026837 A KR20197026837 A KR 20197026837A KR 102375030 B1 KR102375030 B1 KR 102375030B1
Authority
KR
South Korea
Prior art keywords
voltage
transistor
node
coupled
input
Prior art date
Application number
KR1020197026837A
Other languages
English (en)
Other versions
KR20190108649A (ko
Inventor
슈이찌 쯔까다
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20190108649A publication Critical patent/KR20190108649A/ko
Application granted granted Critical
Publication of KR102375030B1 publication Critical patent/KR102375030B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

반도체 디바이스에서 입력 신호를 수신하기 위한 장치가 기재된다. 예시적 장치는: 제1 및 제2 입력 전압에 응답하여 제1 및 제2 중간 전압을 제공하는 제1 증폭기, 제1 및 제2 전압 단자, 회로 노드, 제1 전압 단자 및 회로 노드 사이에 연결되고 제1 및 제2 중간 전압 중 적어도 하나에 응답하여 켜지는 제1 트랜지스터, 제1 및 제2 인버터를 포함하는 제2 증폭기 - 제1 및 제2 인버터 중 적어도 하나는 회로 노드와 제2 전압 단자 사이에 연결됨 - , 및 제1 및 제2 출력 노드 - 제1 출력 노드는 제1 인버터의 입력 노드 및 제2 인버터의 출력 노드에 연결되고, 제2 출력 노드는 제1 인버터의 출력 노드 및 제2 인버터의 입력 노드에 연결됨 - 를 포함한다.

Description

입력 버퍼 회로
높은 데이터 신뢰도, 높은 메모리 액세스 속도, 및 감소된 칩 크기가 반도체 메모리로부터 요구되는 특징이다.
최근, 반도체 디바이스를 위한 전력 소비량을 감소시키면서 액세스 속도를 증가시키기 위한 노력이 있어 왔다. 액세스 속도를 증가시키기 위한 이 노력의 일부로서, 어드레스 신호, 커맨드 신호 및 클록 신호를 수신하기 위한 입력 버퍼에서 더 빠른 동작을 갖는 입력 수신기 회로를 포함하는 것이 바람직할 수 있다. 동시에, 최근 반도체 디바이스(가령, 저전력 더블 데이터 레이트 동기식 DRAM)를 충족시키기 위해 입력 수신기 회로에서 광범위한 입력 신호를 수용하는 것이 바람직할 수 있다. 예를 들어, LPDDR4(Low Power Double Data Rate 4) 규격(JESD209-4)이 데이터 입력 기준 전압(VREF) 동작 포인트가 데이터 입력을 위한 파워 서플라이 전압(VDD)의 10% 내지 42%이다. 이들 라인을 따라, 차동 증폭기를 포함하는 입력 수신기 회로가 개발되었다. 예를 들어, 데이터 래치 유형 입력 버퍼가 메모리 디바이스(가령, LPDDR4)를 위한 입력 버퍼로서 사용되었다. 메모리 디바이스 내 데이터 래치 유형 입력(DQ) 버퍼가 클록 신호 CLK가 논리 하이 레벨일 때 데이터 입력 신호와 VREF 간 전압 차이를 증폭함으로써 데이터 신호를 증폭하고 데이터 신호를 래치하며, 클록 신호 CLK가 논리 로우 레벨일 때 각각의 노드를 프리차지함으로써 DQ 버퍼 내 각각의 노드를 초기화한다. DQ 입력 버퍼는 신호 입력에 응답하여 증폭 및 래치 동작의 시퀀스를 수행하고 그런 다음 각각의 클록 사이클 동안 프리차지 동작을 수행한다. 입력 트랜지스터의 소스 노드가 파워 서플라이 전압 VDD을 수신할 수 있고 입력 노드(IN+ 노드 및 IN- 노드)에 연결된 입력 트랜지스터의 게이트 노드가 증폭 및 래치 동작의 시퀀스를 수행하면서 데이터 입력 신호 DQ 및 기준 전압 VREF을 수신할 수 있다. 그러나, 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF이 더 높아질 경우(가령, VREF=42% * VDD), 입력 트랜지스터는 입력 트랜지스터 M1 및 M2의 더 작은 VGS 때문에 충분히 빠르게 구동되지 않을 수 있다.
도 1은 종래의 데이터 입력 버퍼 회로의 회로도이다. 종래의 데이터 입력 버퍼 회로는 트랜지스터 M1, M2, M3, M4, M5 및 M6를 포함하는 제1 증폭기를 포함한다. 트랜지스터 M0는 제1 증폭기의 스위치이다. 데이터 입력 신호 DQ가 트랜지스터 M1의 게이트에 연결된 IN+ 노드에 제공된다. 기준 전압 VREF이 트랜지스터 M2의 게이트에 연결된 IN- 노드에 제공된다. 반전된 클록 신호 CLKB가 트랜지스터 M0를 활성화하고 트랜지스터 M7-M10를 비활성화하는 논리 로우 레벨일 때 증폭 및 래치 동작의 시퀀스가 실행된다. 파워 서플라이 전압 VDD이 트랜지스터 M1 및 M2를 통해 노드(노드1 및 노드2)에 제공되며, 데이터 입력 신호 DQ에 따라, 반전된 클록 신호 CLKB가 논리적 로우 레벨인 것에 응답하여, 노드(노드1 및 노드2)의 전압이 프리차지 레벨 VSS로부터 증가된다. 따라서, 노드(노드1 및 노드2) 간 전압 차이 Vdiff가 입력 데이터 입력 신호 DQ의 전압과 기준 전압 VREF 간 차이를 기초로 야기될 수 있다. 파워 서플라이 전압 VDD이 노드(노드1 및 노드2)에 제공되기 때문에, 전압 차이 Vdiff가 트랜지스터 M3의 임계 전압 VTh 또는 트랜지스터 M4의 임계 전압 VTh을 초과할 때 OUT- 노드 및 OUT+ 노드에서의 전압이 트랜지스터 M3 및 M4 각각을 통해 프리차지 레벨 VSS로부터 증가될 수 있다. 거의 파워 서플라이 전압 VDD까지 증가된 노드1 및 노드2의 전압 때문에, 제1 증폭기는 제1 증폭기의 OUT- 노드와 OUT+ 노드 간 전압 차이를 래치하고, 논리적 하이 레벨 신호(VDD)가 OUT- 노드와 OUT+ 노드 중 하나에 제공되고 논리적 로우 레벨 신호(VSS)가 OUT- 노드와 OUT+ 노드 중 나머지 하나에 제공된다. 프리차지 동작에서, 반전된 클록 신호 CLKB가 논리적 하이 레벨일 때, 노드1, 노드2, OUT- 및 OUT+ 노드가 프리차지 트랜지스터 M7, M8, M9 및 M10에 의해 논리적 로우 레벨 신호(VSS)로 프리차지된다. 트랜지스터 M3의 임계값 VTh을 넘는 노드1의 전압의 증가가 트랜지스터 M1과 관련된 커패시터(도시되지 않음) 및 OUT-노드에 연결된 커패시터(가령, 트랜지스터 M4 및 M6의 게이트에서의 커패시터, 트랜지스터 M3의 채널 커패시터 및 트랜지스터 M5의 드레인 커패시터)를 구동시키고, 이들 커패시터의 총 커패시턴스가 현저히 크다. 마찬가지로, 트랜지스터 M2와 관련된 커패시터의 총 커패시턴스가 크다. 따라서, 데이터 입력 신호 DQ 및 기준 전압 VREF이 더 높을 때, 파워 서플라이 전압 VDD 주위로 노드(노드1 및 노드2)의 전압을 증가시키고 OUT- 노드 및 OUT+ 노드에 전압을 증가시키기 위한 증폭 및 래치 동작의 시퀀스를 완료하기 위한 시간이 더 길고, 증폭 및 래치 동작의 시퀀스가 데이터 입력 버퍼 회로 내 프리차지 동작에 의해 완료되지 않을 수 있다.
도 2는 종래의 데이터 입력 버퍼 회로의 회로도이다. 종래의 데이터 입력 버퍼 회로는 제1 증폭기 및 제2 증폭기를 포함한다. 제1 증폭기는 트랜지스터 M1 및 M2를 포함한다. 제2 증폭기는 트랜지스터 M12, M13, M14, M15, M16 및 M17를 포함한다. 트랜지스터 M0는 제1 증폭기의 스위치이고 트랜지스터 M11는 제2 증폭기의 스위치이다. 클록 신호 CLK가 논리적 하이 레벨이고 반전된 클록 신호 CLKB가 논리적 로우 레벨일 때, 증폭 및 래치 동작의 시퀀스가 실행된다. 전압 차이가 트랜지스터 M12 및 M13의 게이트에서 노드(노드1 및 노드2) 간 속도를 증가시키는 것에 응답하여, 제2 증폭기가 데이터 신호를 래치하고 논리적 로우 레벨에서의 신호(VSS)가 OUT- 노드와 OUT+ 노드 중 하나로 제공되고, 프리차지 레벨(VDD)이 OUT- 노드와 OUT+ 노드 중 나머지 노드에 출력되는 것에 제공된다. 프리차지 동작에서, 노드1 및 노드2가 논리적 로우 레벨(VSS)로 설정되고, 트랜지스터 M12 및 M13가 노드1 및 노드2의 논리적 로우 레벨 신호를 수신하고 파워 서플라이 전압 VDD을 OUT- 노드 및 OUT+ 노드에 연결하는 것에 응답하여 OUT- 노드 및 OUT+ 노드가 파워 서플라이 전압 VDD에 프리차지된다. 각각의 트랜지스터 M1 및 M2가 도 1의 각각의 트랜지스터 M1 및 M2 내 MOS 커패시터보다 작은 커패시턴스를 갖는 MOS 커패시터를 포함하기 때문에, 노드1 및 노드2의 전압이 도 1의 노드1 및 노드2의 전압보다 빠르게 증가된다. 그러나 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF이 더 높아질 경우(가령, VREF=42% * VDD) 노드1과 노드2 간 전압 차이가 생성되기 전에 제2 증폭기는 래치 동작을 완료할 수 있다. 따라서, 제2 증폭기의 활성화는 지연될 필요가 있다. 다른 한편으로, 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF이 더 낮아지는 경우, 노드1 및 노드2의 전압이 트랜지스터 M1 및 M2의 더 큰 VGS 때문에 너무 빠르게 증가되며, 노드1 및 노드2의 전압이 거의 파워 서플라이 전압 VDD에 도달하며 제2 증폭기가 증폭을 완료하기 전에 전압 차이가 사라지며, 이는 데이터 래칭 장애를 초래한다.
도 1은 종래의 데이터 입력 버퍼 회로의 회로도이다.
도 2는 종래의 데이터 입력 버퍼 회로의 회로도이다.
도 3은 본 발명에 따르는 반도체 디바이스의 블록도이다.
도 4는 본 발명의 실시예에 따르는 데이터 입력 회로를 포함하는 입/출력 회로의 개략도이다.
도 5는 본 발명의 실시예에 따르는 입력 버퍼 회로의 회로도이다.
도 6는 본 발명의 실시예에 따르는 입력 버퍼 회로의 회로도이다.
도 7는 본 발명의 실시예에 따르는 입력 버퍼 회로의 회로도이다.
본 발명의 다양한 실시예가 첨부된 도면을 참조하여 이하에서 상세히 설명될 것이다. 이하의 상세한 설명이, 본 발명이 실시될 수 있는 특정 양태 및 실시예를 예시로서 도시하는 첨부된 도면을 참조한다. 이들 실시예는 해당 분야의 통상의 기술자가 본 발명을 실시할 수 있기에 충분히 상세히 기재된다. 그 밖의 다른 실시예가 사용될 수 있으며, 구조적, 논리적, 및 전기적 변경이 본 발명의 범위 내에서 이뤄질 수 있다. 본 명세서에 개시된 다양한 실시예가 반드시 상호 배타적인 것은 아닌데, 일부 개시된 실시예가 하나 이상의 그 밖의 다른 개시된 실시예와 조합되어 새로운 실시예를 형성할 수 있기 때문이다.
도 3은 본 발명의 실시예에 따르는 반도체 디바이스의 블록도이다. 반도체 디바이스(10)는 예를 들어 단일 반도체 칩으로 집적되는 LPDDR4 SDRAM일 수 있다. 반도체 디바이스(10)는 메모리 모듈 기판, 마더 보드 등인 외부 기판(2) 상에 장착될 수 있다. 도 3에 도시된 바와 같이, 반도체 디바이스(10)는 메모리 셀 어레이(11)를 포함한다. 메모리 셀 어레이(11)는 복수의 뱅크(bank)를 포함하며, 각각의 뱅크는 복수의 워드 라인 WL, 복수의 비트 라인 BL, 및 복수의 워드 라인 WL과 복수의 비트 라인 BL의 교차부에 배열되는 복수의 메모리 셀 MC를 포함한다. 워드 라인 WL의 선택이 로우 디코더(12)에 의해 수행되며 비트 라인 BL의 선택이 컬럼 디코더(13)에 의해 수행된다. 감지 증폭기(18)는 대응하는 비트 라인 BL에 연결되고 로컬 I/O 라인 쌍 LIOT/B에 연결된다. 로컬 IO 라인 쌍 LIOT/B이 연결되어 스위치로서 기능하는 전송 게이트 TG 19를 통해 IO 라인 쌍 MIOT/B을 유지할 수 있다.
반도체 디바이스(10) 내에 포함되는 복수의 외부 단자의 설명으로 돌아와서, 복수의 외부 단자는 어드레스 단자(21), 커맨드 단자(22), 클록 단자(23), 데이터 단자(24) 및 파워 서플라이 단자(25 및 26)를 포함한다. 데이터 단자(24)는 메모리의 읽기 동작을 위해 출력 버퍼에 연결될 수 있다. 또는, 데이터 단자(24)는 차후 설명될 메모리의 읽기/쓰기 액세스를 위한 입력 버퍼로 연결될 수 있다. 도 3은 동적 랜덤 액세스 메모리(DRAM)의 예시를 도시하지만, 신호 입/출력을 위한 외부 단자를 갖는 임의의 디바이스가 본 발명의 실시예의 외부 단자로서 포함될 수 있다.
어드레스 단자(21)에 어드레스 신호 ADD 및 뱅크 어드레스 신호 BADD가 공급된다. 어드레스 단자(21)에 공급되는 어드레스 신호 ADD 및 뱅크 어드레스 신호 BADD가 어드레스 입력 회로(31)를 통해 어드레스 디코더(32)로 전송된다. 어드레스 디코더(32)는 어드레스 신호 ADD를 수신하고 디코딩된 로우 어드레스 신호 XADD를 로우 디코더(12)로 공급하며, 디코딩된 컬럼 어드레스 신호 YADD를 컬럼 디코더(13)로 공급한다. 어드레스 디코더(32)는 또한 뱅크 어드레스 신호 BADD를 수신하고 상기 뱅크 어드레스 신호 BADD를 로우 디코더(12) 및 컬럼 디코더(13)로 공급한다.
커맨드 단자(22)에 커맨드 신호 COM가 공급된다. 커맨드 신호 COM는 하나 이상의 개별 신호를 포함할 수 있다. 커맨드 단자(22)로 입력되는 커맨드 신호 COM는 커맨드 입력 회로(33)를 통해 커맨드 디코더(34)로 입력된다. 커맨드 디코더(34)는 커맨드 신호 COM을 디코딩하여 다양한 내부 커맨드 신호를 생성할 수 있다. 예를 들어, 내부 커맨드는 워드 라인을 선택하기 위한 로우 커맨드 신호 및 비트 라인을 선택하기 위한 컬럼 커맨드 신호, 가령, 읽기 커맨드 또는 쓰기 커맨드를 포함할 수 있다.
따라서, 읽기 커맨드가 발행되고 로우 어드레스 및 컬럼 어드레스에 읽기 커맨드가 적절하게 공급될 때, 읽기 데이터가 이들 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 어레이(11) 내 메모리 셀 MC로부터 읽힌다. 읽기 데이터 DQ는 데이터 단자(24)로부터 읽기/쓰기 증폭기(15) 및 입/출력(IO) 회로(17)를 통해 외부로 출력된다. 마찬가지로, 쓰기 커맨드가 발행되고 로우 어드레스 및 컬럼 어드레스에 쓰기 커맨드가 적시에 공급되고, 그런 다음 쓰기 데이터 DQ가 데이터 단자(24)로 공급될 때, 쓰기 데이터 DQ는 입/출력 회로(17) 및 읽기/쓰기 증폭기(15)를 통해 메모리 셀 어레이(11)로 공급되고 로우 어드레스 및 컬럼 어드레스에 의해 지정되는 메모리 셀 MC 내에 써진다. 하나의 실시예에 따라 입/출력 회로(17)는 입력 버퍼를 포함할 수 있다. 클록 단자(23)에 외부 클록 신호 CLK 및 CLKB가 각각 공급된다. 이들 외부 클록 신호 CLK 및 CLKB는 서로 상보적이며 입/출력 회로(17)에 공급된다. 입/출력 회로(17)는 쓰기 데이터 DQ의 입력 타이밍 및 읽기 데이터 DQ의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용되는 외부 클록 신호 CLK 및 CLKB를 수신한다.
파워 서플라이 단자(25)에 파워 서플라이 전위 VDD 및 VSS가 공급된다. 이들 파워 서플라이 전위 VDD 및 VSS는 전압 생성기(39)로 공급된다. 전압 생성기(39)는 파워 서플라이 전위 VDD 및 VSS를 기초로 다양한 내부 전위 VPP, VOD, VARY, VPERI 등을 생성할 수 있다. 내부 전위 VPP는 로우 디코더(12)에서 주로 사용될 수 있고, 내부 전위 VOD 및 VARY는 메모리 셀 어레이(11) 내에 포함되는 감지 증폭기(18)에서 주로 사용될 수 있으며, 내부 전위 VPERI는 그 밖의 다른 많은 회로 블록에서 사용될 수 있다.
파워 서플라이 전위 VDDQ 및 VSSQ는 입/출력 회로(17)로 공급된다. 파워 서플라이 전위 VDDQ 및 VSSQ는 파워 서플라이 단자(25)로 각각 공급되는 파워 서플라이 전위 VDD 및 VSS와 동일한 전위일 수 있다. 그러나,전용 파워 서플라이 전위 VDDQ 및 VSSQ가 입/출력 회로(17)를 위해 사용되어 입/출력 회로(17)에 의해 생성되는 파워 서플라이 노이즈가 타 회로 블록으로 전파되지 않게 할 수 있다.
도 4는 본 발명의 실시예에 따르는 데이터 입력 회로를 포함하는 입/출력 회로(17)의 개략도이다. 입/출력 회로(17)는 데이터 스트로브 단자 DQS, 상보적 데이터 스트로브 단자 DQSB 및 복수의 데이터 단자 DQ0 - DQn - 여기서 "n+1"이 복수의 데이터 단자의 개수임 - 를 포함하는 데이터 단자(424)를 포함한다. 데이터 스트로브 신호가 높은 데이터 율로 데이터를 캡처하기 위해 사용된다. 입/출력 회로(17)는 데이터 스트로브(DQS) 입력 회로(170), 복수의 데이터 입력 회로(417) 및 복수의 데이터 단자 각각의 복수의 래치 회로(416)를 더 포함한다. 복수의 데이터 입력 회로(417)는, 도 5-7에서 설명될 바와 같이, 입/출력 회로(17)에 포함되는 임의의 데이터 입력 회로일 수 있다. 복수의 데이터 입력 회로(417)가 기준 전압(VREF) 및 각자의 데이터 단자(424)로부터 각자의 데이터를 수신하고, 출력 신호를 제공한다. 각각의 래치 회로(416)는 DQS 입력 회로(170)로부터 데이터 스트로브 신호를 수신하고 데이터를 캡처하기 위한 각자의 데이터 입력 회로로부터의 각자의 출력 신호를 수신한다.
도 5는 본 발명의 한 실시예에 따르는 입력 버퍼 회로(5)를 포함하는 장치의 회로도이다. 입력 버퍼 회로(5)는 일부 실시예에서 도 3 및 4의 입/출력 회로(17)에 포함될 수 있다. 입력 버퍼 회로(5)는 데이터 입력 신호 DQ, 가령, 도 3의 데이터 단자(24)에 공급되는 쓰기 데이터 중 하나를 수신할 수 있는 입력 노드 IN+, 및 기준 전압(VREF)이 공급되는 기준 노드 IN-를 포함할 수 있다. 입력 버퍼 회로(5)는 증폭기(511 및 512)를 포함할 수 있다. 증폭기(511)는 트랜지스터(51 및 52)를 포함할 수 있다. 트랜지스터(51)는 노드(530)와 노드(531) 사이에 연결될 수 있다. 트랜지스터(51)는 입력 노드 IN+에 연결된 게이트를 포함한다. 트랜지스터(52)는 노드(530)와 노드(532) 사이에 연결될 수 있다. 트랜지스터(52)는 기준 노드 IN-에 연결된 게이트를 포함한다. 노드(530)는 증폭기(511)에 대한 전압 스위치로서 기능할 수 있는 트랜지스터(50)의 게이트에서 수신되는 반전된 클록 신호 CLKB에 따라 도 3의 파워 서플라이 단자(25) 중 하나에서 트랜지스터(51 및 52)로 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드일 수 있다. 증폭기(511)는 트랜지스터(51 및 52)를 통한 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF에 응답하여 노드(531 및 532) 상의 중간 전압을 제공할 수 있다.
입력 버퍼 회로(5)는 도 3의 파워 서플라이 단자(25) 중 하나로부터 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드와 노드(535)(가령, 회로 노드) 사이의 트랜지스터(518)를 포함할 수 있다. 입력 버퍼 회로(5)는 증폭기(511 및 512) 사이에 트랜지스터(522 및 523)를 포함할 수 있는 제어 회로(515)를 포함할 수 있다. 트랜지스터(522 및 523)는 각각 노드(531 및 532) 상의 중간 전압을 수신하는 게이트를 포함한다. 각각의 트랜지스터(522 및 523)에 대해, 소스 또는 드레인 중 하나가 트랜지스터(518)의 게이트에 연결된 노드(534)에 연결될 수 있다. 따라서, 트랜지스터(522 및 523)를 통한 노드(531 및 532) 상 중간 전압 중 적어도 하나에 따를 수 있는 노드(534)에서의 전압에 의해 트랜지스터(518)의 게이트가 켜질 수 있다. 입력 버퍼 회로(5)는 노드(531) 상의 중간 전압 중 하나가 공급되는 소스 및 드레인 중 하나 및 출력 노드 OUT-에 연결되는 소스 및 드레인 중 다른 하나를 포함할 수 있는 트랜지스터(53)를 포함할 수 있다. 트랜지스터(53)의 게이트가 출력 노드 OUT+에 연결될 수 있다. 입력 버퍼 회로(5)는 노드(532) 상의 중간 전압 중 다른 하나가 공급되는 소스 및 드레인 중 하나 및 출력 노드 OUT+에 연결되는 소스 및 드레인 중 나머지 하나를 포함할 수 있는 트랜지스터(54)를 포함할 수 있다. 트랜지스터(54)의 게이트가 출력 노드 OUT-에 연결될 수 있다.
증폭기(512)는 인버터(513 및 514)를 포함할 수 있다. 트랜지스터(518)는 증폭기(512)에 대한 전압 스위치로서 기능할 수 있다. 예를 들어, 인버터(513)는 노드(535)와 도 3의 파워 서플라이 단자(25) 중 다른 하나로부터의 파워 서플라이 전위 VSS 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(55 및 519)를 포함할 수 있다. 인버터(514)는 도 3의 파워 서플라이 단자(25) 중 다른 하나로부터 노드(535)와 파워 서플라이 전위 VSS 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(56 및 520)를 포함할 수 있다. 예를 들어, 트랜지스터(55 및 56)의 유형이 서로 동일하며 트랜지스터(519 및 520)의 유형이 서로 동일할 수 있다. 예를 들어, 트랜지스터(519)는 노드(535)와 출력 노드 OUT- 사이에 연결될 수 있다. 트랜지스터(519)는 출력 노드 OUT+에 연결된 게이트를 포함할 수 있다. 트랜지스터(520)는 노드(535)와 출력 노드 OUT+ 사이에 연결될 수 있다. 트랜지스터(520)는 출력 노드 OUT-에 연결된 게이트를 포함할 수 있다. 노드(535)는 앞서 기재된 바와 같이, 노드(534)의 전압에 따라 도 3의 파워 서플라이 단자(25) 중 하나로부터 트랜지스터(518)를 통해 트랜지스터(519 및 520)로 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드일 수 있다. 다시 말하면, 출력 노드 OUT-는 트랜지스터(520 및 56)의 게이트에 대응하는 인버터(514)의 입력 노드, 및 트랜지스터(519 및 55)의 소스 또는 드레인에 대응하는 인버터(513)의 출력 노드에 연결될 수 있다. 마찬가지로, 출력 노드 OUT+는 트랜지스터(519 및 55)의 게이트에 대응하는 인버터(513)의 입력 노드 및 트랜지스터(520 및 56)의 소스 또는 드레인에 대응하는 인버터(514)의 출력 노드에 연결될 수 있다.
반전된 클록 신호 CLKB가 트랜지스터(50)를 활성화하고 트랜지스터(57, 58, 59 및 510)를 비활성화하는 논리적 로우 레벨일 때 증폭 및 래치 동작의 시퀀스가 실행된다. 파워 서플라이 전압 VDD가 트랜지스터(51 및 52)를 통해 노드(531 및 532)에 제공되고, 데이터 입력 신호 DQ에 따라, 반전된 클록 신호 CLKB가 논리적 로우 레벨임에 응답하여, 노드(531 및 532)의 전압이 프리차지 레벨 VSS로부터 증가된다. 따라서, 노드(531 및 532) 간 전압 차이 Vdiff가 입력 데이터 입력 신호 DQ의 전압과 기준 전압 VREF 간 차이를 기초로 야기될 수 있다. 파워 서플라이 전압 VDD가 노드(531 및 532)에 제공될 수 있고, 노드(531 및 532)의 전압이 트랜지스터(53)의 임계 전압 VTh 및 트랜지스터(54)의 임계 전압 VTh을 각각 초과할 때 출력 노드 OUT- 및 OUT+의 전압이 트랜지스터(53 및 54)를 각각 통과하여 프리차지 레벨 VSS에서부터 증가될 수 있다. 트랜지스터(522) 또는 트랜지스터(523)가 켜져서 노드(534)의 전압을 VDD에서 VSS로 변경할 수 있고, 노드(531)의 전압 또는 노드(532)의 전압이 트랜지스터(522 또는 523)의 임계 전압 VTh을 초과함을 검출하면 트랜지스터(518)를 켬으로써 증폭기(512)를 활성화할 수 있다. 트랜지스터(519 및 520)가 트랜지스터(518)를 통해 파워 서플라이 전압 VDD을 수신할 수 있기 때문에, 증폭기(512)의 트랜지스터(519 및 520)의 구동 전류가 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF에 의해 영향 받지 않을 수 있다. 따라서, 노드(531 및 532)의 전압이 파워 서플라이 전압 VDD에 거의 도달할 때까지 기다리지 않고 구동 전류를 크게 설정함으로써, 증폭기(512)는 증폭 및 래치 동작의 시퀀스를 완료할 수 있고 출력 노드 OUT- 및 OUT+의 전압을 제공할 수 있다. 프리차지 동작에서, 트랜지스터(521)에 의해 노드(534)는 파워 서플라이 전압 VDD로 프리차지될 수 있다.
도 6은 본 발명의 하나의 실시예에 따르는 입력 버퍼 회로(6)의 회로도이다. 입력 버퍼 회로(6)는 일부 실시예에서 도 3 및 4의 입/출력 회로(17)에 포함될 수 있다. 입력 버퍼 회로(6)는 데이터 입력 신호 DQ, 가령, 도 3의 데이터 단자(24)에 공급되는 쓰기 데이터 중 하나를 수신할 수 있는 입력 노드 IN+, 및 기준 전압(VREF)이 공급되는 기준 노드 IN-를 포함할 수 있다. 입력 버퍼 회로(6)는 증폭기(611 및 612)를 포함할 수 있다. 증폭기(611)는 트랜지스터(61 및 62)를 포함할 수 있다. 트랜지스터(61)는 노드(630)와 노드(631) 사이에 연결될 수 있다. 트랜지스터(61)는 입력 노드 IN+에 연결된 게이트를 포함한다. 트랜지스터(62)는 노드(630)와 노드(632) 사이에 연결될 수 있다. 트랜지스터(62)는 기준 노드 IN-에 연결된 게이트를 포함한다. 노드(630)는 증폭기(611)에 대한 전압 스위치로서 기능할 수 있는 트랜지스터(60)의 게이트에서 수신되는 반전된 클록 신호 CLKB에 따라 도 3의 파워 서플라이 단자(25) 중 하나에서 트랜지스터(61 및 62)로 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드일 수 있다. 증폭기(611)는 트랜지스터(61 및 62)를 통한 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF에 응답하여 노드(631 및 632) 상의 중간 전압을 제공할 수 있다.
입력 버퍼 회로(6)는 도 3의 파워 서플라이 단자(25) 중 하나로부터 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드와 노드(635)(가령, 회로 노드) 사이의 트랜지스터(618)를 포함할 수 있다. 입력 버퍼 회로(6)는 증폭기(611 및 612) 사이에 트랜지스터(622 및 623)를 포함할 수 있는 제어 회로(615)를 포함할 수 있다. 트랜지스터(622 및 623)는 각각 노드(631 및 632) 상의 중간 전압을 수신하는 게이트를 포함한다. 각각의 트랜지스터(622 및 623)에 대해, 소스 또는 드레인 중 하나가 트랜지스터(618)의 게이트에 연결된 노드(634)에 연결될 수 있다. 따라서, 트랜지스터(622 및 623)를 통한 노드(631 및 632) 상 중간 전압 중 적어도 하나에 따를 수 있는 노드(634)에서의 전압에 의해 트랜지스터(618)의 게이트가 활성화될 수 있다.
증폭기(612)는 인버터(613 및 614)를 포함할 수 있다. 트랜지스터(618)는 증폭기(612)에 대한 전압 스위치로서 기능할 수 있다. 예를 들어, 인버터(613)는 노드(635)와 도 3의 파워 서플라이 단자(25) 중 다른 하나로부터의 파워 서플라이 전위 VSS 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(616 및 619)를 포함할 수 있다. 예를 들어, 인버터(614)는 노드(635)와 도 3의 파워 서플라이 단자(25) 중 다른 하나로부터의 파워 서플라이 전위 VSS 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(617 및 620)를 포함할 수 있다. 예를 들어, 트랜지스터(616 및 617)의 유형이 서로 동일하며 트랜지스터(619 및 620)의 유형이 서로 동일할 수 있다. 예를 들어, 트랜지스터(619)는 노드(635)와 출력 노드 OUT- 사이에 연결될 수 있다. 트랜지스터(619)는 출력 노드 OUT+에 연결된 게이트를 포함할 수 있다. 트랜지스터(620)는 노드(635)와 출력 노드 OUT+ 사이에 연결될 수 있다. 트랜지스터(620)는 출력 노드 OUT-에 연결된 게이트를 포함할 수 있다. 노드(635)는 앞서 기재된 바와 같이, 노드(634)의 전압에 따라 도 3의 파워 서플라이 단자(25) 중 하나로부터 트랜지스터(618)를 통해 트랜지스터(619 및 620)로 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드일 수 있다. 다시 말하면, 출력 노드 OUT-는 트랜지스터(620 및 617)의 게이트에 대응하는 인버터(614)의 입력 노드, 및 트랜지스터(619 및 616)의 소스 또는 드레인에 대응하는 인버터(613)의 출력 노드에 연결될 수 있다. 마찬가지로, 출력 노드 OUT+는 트랜지스터(619 및 616)의 게이트에 대응하는 인버터(614)의 출력 노드 및 트랜지스터(620 및 617)의 소스 또는 드레인에 대응하는 인버터(613)의 입력 노드에 연결될 수 있다.
입력 버퍼 회로(6)는 증폭기(611 및 612) 사이의 스위치(626)를 포함할 수 있다. 예를 들어, 스위치는 트랜지스터(624 및 625)를 포함할 수 있다. 트랜지스터(624)는 노드(631)와 출력 노드 OUT- 사이에 연결될 수 있다. 트랜지스터(625)는 노드(632)와 출력 노드 OUT+ 사이에 연결될 수 있다. 스위치(626)의 트랜지스터(624 및 625)의 게이트가 각각 제어 회로(615) 내 트랜지스터(622 및 623) 각각의 소스 또는 드레인에 연결될 수 있다. 따라서, 스위치(626)는 노드(634) 상의 전압에 반응하여, 노드(631)를 출력 노드 OUT-로 연결할 수 있고 노드(632)를 출력 노드 OUT+으로 연결할 수 있다.
반전된 클록 신호 CLKB가 트랜지스터(60)를 활성화하고 트랜지스터(67, 68, 69 및 610)를 비활성화하는 논리적 로우 레벨일 때 증폭 및 래치 동작의 시퀀스가 실행된다. 파워 서플라이 전압 VDD가 트랜지스터(61 및 62)를 통해 노드(631 및 632)에 제공되고, 데이터 입력 신호 DQ에 따라, 반전된 클록 신호 CLKB가 논리적 로우 레벨임에 응답하여, 노드(631 및 632)의 전압이 프리차지 레벨 VSS로부터 증가된다. 따라서, 트랜지스터(622) 또는 트랜지스터(623)의 게이트에 연결된 노드(631) 또는 노드(632)의 전압이 각각 트랜지스터(622)의 임계 전압 VTh 또는 트랜지스터(623)의 임계 전압 VTh를 초과할 때, 노드(631 및 632) 간 전압 차이 Vdiff가 입력 데이터 입력 신호 DQ의 전압과 기준 전압 VREF 간 차이를 기초로 야기될 수 있다. 따라서, 제어 회로(615) 내 트랜지스터(622 및 623)가 각각 활성화될 수 있다. 활성화 트랜지스터(622) 또는 활성화된 트랜지스터(623)에 반응하여 노드(634)의 전압이 파워 서플라이 전압 VDD에서부터 파워 서플라이 전압 VSS로 감소할 수 있다. 따라서, 노드(634)의 전압의 감소가 트랜지스터(618)를 활성화할 수 있고 트랜지스터(624 및 625)를 비활성화할 수 있다. 예를 들어, 노드(634)와 출력 노드 OUT- 간 전압 차이가 트랜지스터(624)의 임계 전압 Vt보다 낮을 때 트랜지스터(624)는 비활성화될 수 있고, 노드(634)와 출력 노드 OUT+ 간 전압 차이가 트랜지스터(625)의 임계 전압 Vt보다 낮을 때 트랜지스터(625)는 비활성화될 수 있고, 노드(631 및 632) 간 전압 차이 Vdiff가 증폭 동작에 적합할 수 있다. 트랜지스터(624 및 625)가 비활성화될 때까지 출력 노드 OUT- 및 OUT+가 노드(631 및 632)의 전압을 유지할 수 있다. 트랜지스터(624 및 625)가 비활성화될 때까지 노드(631 및 632) 간 전압 차이 Vdiff가 유지될 수 있고 노드(634)의 전압의 감소 때문에 트랜지스터(624 및 625)의 비활성화에 반응하여 증폭기(612)에 의해 증폭 및 래치될 수 있다. 따라서, 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF에 무관하게 증폭기(612)는 증폭 및 래치 동작의 시퀀스를 시작할 수 있다.
도 7은 본 발명의 하나의 실시예에 따르는 입력 버퍼 회로(7)의 회로도이다. 입력 버퍼 회로(7)는 일부 실시예에서 도 3 및 4의 입/출력 회로(17)에 포함될 수 있다. 입력 버퍼 회로(7)는 데이터 입력 신호 DQ, 가령, 도 3의 데이터 단자(24)에 공급되는 쓰기 데이터 중 하나를 수신할 수 있는 입력 노드 IN+, 및 기준 전압(VREF)이 공급되는 기준 노드 IN-를 포함할 수 있다. 입력 버퍼 회로(7)는 증폭기(711 및 712)를 포함할 수 있다. 증폭기(711)는 트랜지스터(71 및 72)를 포함할 수 있다. 트랜지스터(71)는 노드(730)와 노드(731) 사이에 연결될 수 있다. 트랜지스터(71)는 입력 노드 IN+에 연결된 게이트를 포함한다. 트랜지스터(72)는 노드(730)와 노드(732) 사이에 연결될 수 있다. 노드(731 및 732)는, 트랜지스터(716 및 717)를 통해 서로에 대해 절연될 수 있다. 트랜지스터(72)는 기준 노드 IN-에 연결된 게이트를 포함한다. 노드(730)는 증폭기(711)에 대한 전압 스위치로서 기능할 수 있는 트랜지스터(70)의 게이트에서 수신되는 반전된 클록 신호 CLKB에 응답하여 도 3의 파워 서플라이 단자(25) 중 하나로부터 트랜지스터(71 및 72)로 파워 서플라이 전위 VDD가 공급되는 파워 서플라이 노드일 수 있다. 증폭기(711)는 각각 트랜지스터(71 및 72)를 통한 데이터 입력 신호 DQ의 제1 입력 전압 및 제2 입력 전압(가령, 기준 전압 VREF)에 응답하여 노드(731 및 732) 상의 중간 전압을 제공할 수 있다.
증폭기(712)는 인버터(718 및 719)를 포함할 수 있다. 인버터(718)는 트랜지스터(714) 및 트랜지스터(716)를 포함할 수 있다. 인버터(719)는 트랜지스터(715) 및 트랜지스터(717)를 포함할 수 있다. 예를 들어, 인버터(718)는 노드(733)(가령, 회로 노드)와 도 3의 파워 서플라이 단자(25)의 하나로부터의 파워 서플라이 전위 VDD 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(714 및 716)를 포함할 수 있다. 인버터(719)는 노드(734)(가령, 회로 노드)와 도 3의 파워 서플라이 단자(25)의 하나로부터의 파워 서플라이 전위 VDD 사이에 연결될 수 있으며, 상이한 유형의 트랜지스터(715 및 717)를 포함할 수 있다. 예를 들어, 트랜지스터(714 및 715)의 유형이 서로 동일하며 트랜지스터(716 및 717)의 유형이 서로 동일할 수 있다. 예를 들어, 트랜지스터(716)는 노드(733)와 출력 노드 OUT+ 사이에 연결될 수 있다. 트랜지스터(716)는 출력 노드 OUT-에 연결된 게이트를 포함할 수 있다. 예를 들어, 트랜지스터(717)는 노드(734)와 출력 노드 OUT- 사이에 연결될 수 있다. 트랜지스터(717)는 출력 노드 OUT+에 연결된 게이트를 포함할 수 있다.
예를 들어, 스위치(720)는 트랜지스터(726 및 727)를 포함할 수 있다. 트랜지스터(726 및 727)는 각각 노드(731 및 732) 상의 중간 전압을 수신할 수 있는 게이트를 가진다. 따라서, 트랜지스터(726 및 727)는 각각 노드(731 및 732) 상의 중간 전압에 응답하여 활성화될 수 있다(가령, 켜질 수 있다). 노드(733 및 734)는 앞서 기재된 바와 같이, 노드(731 및 732)의 중간 전압에 응답하여 트랜지스터(726 및 727)를 통해 도 3의 파워 서플라이 단자(25)의 다른 하나로부터 트랜지스터(716 및 717)로 파워 서플라이 전위 VSS가 공급되는 파워 서플라이 노드일 수 있다. 다시 말하면, 출력 노드 OUT-는 트랜지스터(714 및 716)의 게이트에 대응하는 인버터(718)의 입력 노드, 및 트랜지스터(715 및 717)의 소스 또는 드레인에 대응하는 인버터(719)의 출력 노드에 연결될 수 있다. 마찬가지로, 출력 노드 OUT+는 트랜지스터(715 및 717)의 게이트에 대응하는 인버터(719)의 입력 노드 및 트랜지스터(714 및 716)의 소스 또는 드레인에 대응하는 인버터(718)의 출력 노드에 연결될 수 있다.
반전된 클록 신호 CLKB가 트랜지스터(70), 파워 서플라이 전압 VSS와 노드(731 및 732) 사이에 연결된 트랜지스터(77 및 78)를 활성화하는 논리적 로우 레벨로 설정될 때, 증폭 및 래치 동작의 시퀀스가 실행될 수 있다. 마찬가지로, 클록 신호 CLKT가 파워 서플라이 전압 VDD과 출력 노드 OUT+ 및 OUT- 사이에 각각 연결된 트랜지스터(728 및 729)를 비활성화하는 논리적 하이 레벨로 설정된다. 파워 서플라이 전압 VDD가 트랜지스터(71 및 72)를 통해 노드(731 및 732)에 제공되고, 데이터 입력 신호 DQ에 따라, 반전된 클록 신호 CLKB가 논리적 로우 레벨임에 응답하여, 노드(731 및 732)의 전압이 프리차지 레벨 VSS로부터 증가된다. 따라서, 노드(731 및 732)의 전압이 트랜지스터(726)의 임계 전압 VTh 또는 트랜지스터(727)의 임계 전압 VTh을 초과할 때, 입력 데이터 입력 신호 DQ와 기준 전압 VREF 간 차이를 기초로 노드(731 및 732) 간 전압 차이 Vdiff가 야기될 수 있다. 트랜지스터(71 및 72)는 각각 트랜지스터(726 및 727)의 게이트 커패시터를 구동함으로써 트랜지스터(726 및 727)를 활성화할 수 있기 때문에, 반전된 클록 신호 CLKB가 논리적 로우 레벨로 설정된 후 노드(731 및 732)의 중간 전압이 빠르게 증가될 수 있다. 따라서 노드(731)의 전압 또는 노드(732)의 전압이 각각 트랜지스터(726)의 임계 전압 VTh 또는 트랜지스터(727)의 임계 전압 VTh을 초과할 때 증폭기(712)는 트랜지스터(726 및 727)의 활성화에 의해 증폭 및 래치 동작의 시퀀스를 완료할 수 있다. 따라서, 데이터 입력 신호 DQ의 전압 및 기준 전압 VREF에 무관하게 증폭기(712)는 증폭 및 래치 동작의 시퀀스를 시작할 수 있다. 프리차지 동작에서, 트랜지스터(728 및 729)에 의해 출력 노드 OUT- 및 OUT+가 파워 서플라이 전압 VDD로 프리차지될 수 있다.
앞서 기재된 실시예에서 사용되는 논리 레벨은 예시에 불과하다. 그러나 또 다른 실시예에서, 본 명세서에 특정하게 기재된 바가 아닌 다른 신호의 논리 레벨의 조합이 본 발명의 범위 내에서 사용될 수 있다.
본 발명이 특정 선호되는 실시예 및 예시의 맥락에서 개시되어 있지만, 해당 분야의 통상의 기술자라면, 본 발명이 특정하게 개시된 실시예 너머 그 밖의 다른 대안 실시예 및/또는 발명의 용도 및 이의 자명한 변형예 및 균등예까지 확장됨을 이해할 것이다.
실시예의 특정 특징 및 양태의 다양한 조합 또는 부분 조합이 만들어지고 본 발명의 범위 내에 있을 수 있음이 고려된다. 개시된 실시예의 다양한 특징 및 양태가 서로 조합되거나 치환되어 개시된 발명의 다양한 모드를 형성할 수 있음이 이해되어야 한다.
본 발명의 실시예에서, 장치는 제1 및 제2 입력 전압, 제1 및 제2 전압 단자, 및 회로 노드에 응답하여 제1 및 제2 중간 전압을 제공하도록 구성된 제1 증폭기를 포함한다. 제1 트랜지스터는 제1 전압 단자와 회로 노드 사이에 연결되고 제1 및 제2 중간 전압 중 적어도 하나에 응답하여 켜지도록 구성된다. 제2 증폭기는 제1 및 제2 인버터를 포함하고, 제1 및 제2 인버터 중 적어도 하나가 회로 노드와 제2 전압 단자 사이에 연결된다. 제1 출력 노드는 제1 인버터의 입력 노드 및 제2 인버터의 출력 노드에 연결된다. 제2 출력 노드는 제1 인버터의 출력 노드 및 제2 인버터의 입력 노드에 연결된다.
추가로 또는 대안으로, 추가 회로 노드 및 제1 전압 단자와 상기 추가 회로 노드 사이에 연결된 제2 트랜지스터가 더 포함되며, 제1 인버터는 회로 노드와 제2 전압 단자 사이에 연결되고, 제1 트랜지스터는 제1 중간 전압에 응답하여 켜지도록 구성되고 제2 트랜지스터는 제2 중간 전압에 응답하여 켜지도록 구성된다.
추가로 또는 대안으로, 회로 노드 및 추가 회로 노드는 서로 절연되는, 장치.
추가로 또는 대안으로, 제2 증폭기는 제1 중간 전압이 제1 트랜지스터의 임계 전압을 초과하거나 제2 중간 전압이 제2 트랜지스터의 임계 전압을 초과하는 것에 응답하여 활성화되도록 구성된다.
추가로 또는 대안으로, 제1 및 제2 중간 전압 중 하나가 공급되는 게이트를 가지며 소스 및 드레인 중 하나가 제1 트랜지스터의 게이트에 연결되는 제2 트랜지스터를 포함하는 제어 회로가 더 포함된다.
추가로 또는 대안으로, 제1 중간 전압이 공급되는 게이트를 가지며 소스 및 드레인 중 하나는 제1 트랜지스터의 게이트로 연결되는 제2 트랜지스터, 및 제2 중간 전압이 공급되는 게이트를 가지며 소스 및 드레인 중 하나는 제1 트랜지스터의 게이트에 연결되는 제3 트랜지스터를 포함하는 제어 회로가 더 포함된다.
추가로 또는 대안으로, 소스 및 드레인 중 하나에 제1 중간 전압이 공급되며 상기 소스 및 드레인 중 다른 하나가 제1 출력 노드에 연결되는 제4 트랜지스터, 및 소스 및 드레인 중 하나에 제2 중간 전압이 공급되고 상기 소스 및 드레인 중 다른 하나가 제2 출력 노드에 연결되는 제5 트랜지스터가 더 포함된다.
추가로 또는 대안으로, 제4 트랜지스터는 제2 출력 노드에 연결된 게이트를 가지며 제5 트랜지스터는 제1 출력 노드에 연결된 게이트를 가진다.
추가로 또는 대안으로, 제4 트랜지스터는 제2 트랜지스터의 소스 및 드레인 중 하나에 연결된 게이트를 가지며 제5 트랜지스터는 제3 트랜지스터의 소스 및 드레인 중 하나에 연결된 게이트를 가진다.
추가로 또는 대안으로, 제1 출력 노드 또는 제2 출력 노드가 제4 트랜지스터 및 제5 트랜지스터의 임계 전압을 초과할 때 제4 및 제5 트랜지스터는 비활성화되도록 구성된다.
본 발명의 또 다른 양태에서, 장치가 제1 입력 전압 및 제2 입력 전압을 수신하도록 구성되고 제1 노드 상에 제1 중간 전압을 제공하고 제2 노드 상에 제2 중간 전압을 제공하도록 더 구성된 제1 증폭기를 포함한다. 제1 전압 스위치가 클록 신호에 응답하여 제1 파워 단자로부터 제1 증폭기로 제1 파워 서플라이 전압을 제공하도록 구성된다. 제2 전압 스위치가 제1 중간 전압 및 제2 중간 전압에 응답하여 제1 파워 서플라이 전압을 제공하도록 구성된다. 제2 증폭기가 제2 전압 스위치로부터의 제1 파워 서플라이 전압에 응답하여 적어도 하나의 출력 신호를 제공하도록 구성된다.
추가로 또는 대안으로, 제1 입력 전압이 데이터 입력 신호로서 제공되며 제2 입력 전압이 기준 전압이다.
추가로 또는 대안으로, 제1 중간 전압을 수신하도록 구성된 게이트를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 중간 전압에 응답하여 제1 파워 서플라이 전압에서부터 제2 파워 서플라이 전압으로 제3 노드의 전압을 변경하도록 구성됨 - 가 더 포함되며, 제1 전압 스위치는 제3 노드에 연결된 게이트를 포함하는 트랜지스터를 포함한다.
추가로 또는 대안으로, 소스 및 드레인을 포함하는 제2 트랜지스터 - 상기 소스 및 드레인 중 하나가 제1 노드에 연결되며 상기 소스 및 드레인 중 다른 하나가 출력 노드에 연결됨 - 가 더 포함되며, 제1 트랜지스터는 제1 중간 전압이 제2 트랜지스터의 임계 전압을 초과하는 것에 응답하여 제3 노드의 전압을 변경하도록 구성된다.
추가로 또는 대안으로, 제2 중간 전압을 수신하도록 구성된 게이트를 포함하며, 제2 중간 전압에 응답하여, 제1 파워 서플라이 전압에서부터 제2 파워 서플라이 전압으로 제3 노드의 전압을 변경하도록 구성된 제2 트랜지스터가 더 포함된다.
추가로 또는 대안으로, 소스 및 드레인을 포함하는 제3 트랜지스터 - 소스 및 드레인 중 하나가 제1 노드에 연결되고 상기 소스 및 드레인 중 다른 하나가 제1 출력 노드에 연결됨, 소스 및 드레인을 포함하는 제4 트랜지스터 - 소스 및 드레인 중 하나가 제2 노드에 연결되고 상기 소스 및 드레인 중 다른 하나가 제2 출격 노드에 연결됨 - 가 더 포함되며, 제1 트랜지스터는 제1 중간 전압이 제3 트랜지스터의 임계 전압을 초과함에 응답하여 제3 노드의 전압을 변경하도록 구성되며, 제2 트랜지스터는 제2 중간 전압이 제4 트랜지스터의 임계 전압을 초과함에 응답하여 제3 노드의 전압을 변경하도록 구성된다.
추가로 또는 대안으로, 제3 트랜지스터 및 제4 트랜지스터는 제3 노드에 연결되며, 제1 출력 노드 또는 제2 출력 노드의 전압이 제3 트랜지스터 및 제4 트랜지스터의 임계 전압을 초과하지 않을 때 제3 및 제4 트랜지스터는 비활성화되도록 구성된다.
본 발명의 또 다른 양태에서, 장치가 클록 신호에 응답하여 제1 파워 단자로부터 제1 증폭기로 제1 파워 서플라이 전압을 제공하도록 구성된 제1 전압 스위치를 포함한다. 제1 증폭기가 제1 입력 전압 및 제2 입력 전압을 수신하도록 구성되고 제1 노드 상에 제1 중간 전압을 제공하고 제2 노드 상에 제2 중간 전압을 제공하도록 더 구성된다. 제2 전압 스위치가 제1 중간 전압 및 제2 중간 전압에 응답하여 제2 파워 단자로부터 제2 파워 서플라이 전압을 제공하도록 구성된다. 제2 증폭기가 제2 전압 스위치로부터의 제2 파워 서플라이 전압에 응답하여 적어도 하나의 출력 신호를 제공하도록 구성된다.
추가로 또는 대안으로, 제1 입력 전압이 데이터 입력 신호로서 제공되며 제2 입력 전압이 기준 전압이다.
추가로 또는 대안으로, 제2 전압 스위치는 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 제1 트랜지스터의 게이트는 제1 중간 전압을 수신하도록 구성되며, 제2 트랜지스터의 게이트는 제2 중간 전압을 수신하도록 구성된다.
추가로 또는 대안으로, 제2 증폭기는 제1 트랜지스터와 제1 파워 단자 사이에 연결된 제1 인버터, 및 제2 트랜지스터와 제1 파워 단자 사이에 연결된 제2 인버터를 더 포함한다.
추가로 또는 대안으로, 제2 증폭기는 제1 중간 전압이 제1 트랜지스터의 임계 전압을 초과하거나 제2 중간 전압이 제2 트랜지스터의 임계 전압을 초과하는 것에 응답하여 활성화되도록 구성된다.
본 발명의 범위 내에 있는 그 밖의 다른 변경이 본 개시 내용을 기초로 해당 분야의 통상의 기술자에게 쉽게 자명할 것이다. 따라서, 본 발명의 적어도 일부의 범위가 앞서 기재된 특정 개시된 실시예에 의해 한정되지 않아야 한다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 장치로서,
    제1 및 제2 입력 전압에 응답하여 제1 및 제2 중간 전압을 제공하도록 구성된 제1 증폭기,
    제1 및 제2 전압 단자,
    회로 노드,
    제1 전압 단자와 회로 노드 사이에 연결되고 제1 및 제2 중간 전압 중 적어도 하나에 응답하여 켜지도록 구성된 제1 트랜지스터,
    제1 및 제2 인버터를 포함하는 제2 증폭기 - 제1 및 제2 인버터 중 적어도 하나는 회로 노드와 제2 전압 단자 사이에 연결됨 -,
    제1 및 제2 출력 노드 - 제1 출력 노드는 제1 인버터의 입력 노드 및 제2 인버터의 출력 노드에 연결되고, 제2 출력 노드는 제1 인버터의 출력 노드 및 제2 인버터의 입력 노드에 연결됨 -, 및
    제1 및 제2 중간 전압 중 하나가 공급되는 게이트를 가지며 소스 및 드레인 중 하나가 제1 트랜지스터의 게이트에 연결되는 제2 트랜지스터를 포함하는 제어 회로를 포함하는, 장치.
  6. 장치로서,
    제1 및 제2 입력 전압에 응답하여 제1 및 제2 중간 전압을 제공하도록 구성된 제1 증폭기,
    제1 및 제2 전압 단자,
    회로 노드,
    제1 전압 단자와 회로 노드 사이에 연결되고 제1 및 제2 중간 전압 중 적어도 하나에 응답하여 켜지도록 구성된 제1 트랜지스터,
    제1 및 제2 인버터를 포함하는 제2 증폭기 - 제1 및 제2 인버터 중 적어도 하나는 회로 노드와 제2 전압 단자 사이에 연결됨 -,
    제1 및 제2 출력 노드 - 제1 출력 노드는 제1 인버터의 입력 노드 및 제2 인버터의 출력 노드에 연결되고, 제2 출력 노드는 제1 인버터의 출력 노드 및 제2 인버터의 입력 노드에 연결됨 -, 및
    제1 중간 전압이 공급된 게이트를 가지며 소스 및 드레인 중 하나가 제1 트랜지스터의 게이트로 연결되는 제2 트랜지스터, 및 제2 중간 전압이 공급되는 게이트를 갖고 소스 및 드레인 중 하나가 제1 트랜지스터의 게이트로 연결되는 제3 트랜지스터를 포함하는 제어 회로를 포함하는, 장치.
  7. 제6항에 있어서,
    소스 및 드레인 중 하나에 제1 중간 전압이 공급되고 소스 및 드레인의 나머지 하나가 제1 출력 노드에 연결되는 제4 트랜지스터, 및
    소스 및 드레인 중 하나에 제2 중간 전압이 공급되고 소스 및 드레인 중 나머지 하나가 제2 출력 노드에 연결되는 제5 트랜지스터를 더 포함하는, 장치.
  8. 제7항에 있어서, 제4 트랜지스터는 제2 출력 노드에 연결된 게이트를 가지며 제5 트랜지스터는 제1 출력 노드에 연결된 게이트를 갖는, 장치.
  9. 제7항에 있어서, 제4 트랜지스터는 제2 트랜지스터의 소스 및 드레인 중 하나에 연결된 게이트를 가지며 제5 트랜지스터는 제3 트랜지스터의 소스 및 드레인 중 하나에 연결된 게이트를 갖는, 장치.
  10. 제9항에 있어서, 제4 트랜지스터는 제4 트랜지스터의 게이트와 제1 출력 노드 간 전압 차이가 제4 트랜지스터의 임계 전압보다 낮을 때 비활성화되도록 구성되고, 제5 트랜지스터는 제5 트랜지스터의 게이트와 제2 출력 노드 간 전압 차이가 제5 트랜지스터의 임계 전압보다 낮을 때 비활성화되도록 구성되는, 장치.
  11. 삭제
  12. 삭제
  13. 장치로서,
    제1 입력 전압 및 제2 입력 전압을 수신하도록 구성되고 제1 노드 상에 제1 중간 전압을 제공하고 제2 노드 상에 제2 중간 전압을 제공하도록 더 구성된 제1 증폭기 - 제1 입력 전압이 데이터 입력 신호로서 제공되고 제2 입력 전압이 기준 전압임 -,
    클록 신호에 응답하여 제1 파워 단자로부터 제1 증폭기로 제1 파워 서플라이 전압을 제공하도록 구성된 제1 전압 스위치,
    제1 중간 전압 및 제2 중간 전압에 응답하여 제1 파워 서플라이 전압을 제공하도록 구성된 제2 전압 스위치, 및
    제2 전압 스위치로부터의 제1 파워 서플라이 전압에 응답하여 적어도 하나의 출력 신호를 제공하도록 구성된 제2 증폭기를 포함하고,
    상기 장치는 제1 중간 전압을 수신하도록 구성된 게이트를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 중간 전압에 응답하여 제1 파워 서플라이 전압에서부터 제2 파워 서플라이 전압으로 제3 노드의 전압을 변경하도록 구성됨 - 를 더 포함하며,
    제2 전압 스위치는 제3 노드에 연결된 게이트를 포함하는 트랜지스터를 포함하는, 장치.
  14. 제13항에 있어서,
    소스 및 드레인을 포함하는 제2 트랜지스터 - 상기 소스 및 드레인 중 하나가 제1 노드에 연결되며 상기 소스 및 드레인 중 다른 하나가 출력 노드에 연결됨 - 를 더 포함하고,
    제1 트랜지스터는 제1 중간 전압이 제1 트랜지스터의 임계 전압을 초과함에 응답하여 제3 노드의 전압을 변경하도록 구성되는, 장치.
  15. 제13항에 있어서,
    제2 중간 전압을 수신하도록 구성된 게이트를 포함하며, 제2 중간 전압에 응답하여, 제1 파워 서플라이 전압에서부터 제2 파워 서플라이 전압으로 제3 노드의 전압을 변경하도록 구성된 제2 트랜지스터를 더 포함하는, 장치.
  16. 제15항에 있어서,
    소스 및 드레인을 포함하는 제3 트랜지스터 - 상기 소스 및 드레인 중 하나가 제1 노드에 연결되며 상기 소스 및 드레인 중 다른 하나가 제1 출력 노드에 연결됨 - 를 더 포함하고,
    소스 및 드레인을 포함하는 제4 트랜지스터 - 상기 소스 및 드레인 중 하나가 제2 노드에 연결되며 상기 소스 및 드레인 중 다른 하나가 제2 출력 노드에 연결됨 - 를 더 포함하고,
    제1 트랜지스터는 제1 중간 전압이 제1 트랜지스터의 임계 전압을 초과함에 응답하여 제3 노드의 전압을 변경하도록 구성되며,
    제2 트랜지스터는 제2 중간 전압이 제2 트랜지스터의 임계 전압을 초과함에 응답하여 제3 노드의 전압을 변경하도록 구성되는, 장치.
  17. 제16항에 있어서, 제3 트랜지스터 및 제4 트랜지스터는 제3 노드에 연결된 게이트를 가지며,
    제3 트랜지스터는 제3 노드와 제1 출력 노드 간 전압 차이가 제3 트랜지스터의 임계 전압보다 낮을 때 비활성화되도록 구성되고, 제4 트랜지스터는 제3 노드와 제2 출력 노드 간 전압 차이가 제4 트랜지스터의 임계 전압보다 낮을 때 비활성화되도록 구성되는, 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020197026837A 2017-02-14 2018-02-13 입력 버퍼 회로 KR102375030B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/432,864 2017-02-14
US15/432,864 US9911471B1 (en) 2017-02-14 2017-02-14 Input buffer circuit
PCT/US2018/017984 WO2018152099A1 (en) 2017-02-14 2018-02-13 Input buffer circuit

Publications (2)

Publication Number Publication Date
KR20190108649A KR20190108649A (ko) 2019-09-24
KR102375030B1 true KR102375030B1 (ko) 2022-03-17

Family

ID=61257240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197026837A KR102375030B1 (ko) 2017-02-14 2018-02-13 입력 버퍼 회로

Country Status (6)

Country Link
US (4) US9911471B1 (ko)
EP (1) EP3583598A4 (ko)
KR (1) KR102375030B1 (ko)
CN (1) CN110326044B (ko)
TW (1) TWI654616B (ko)
WO (1) WO2018152099A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10630293B2 (en) * 2017-03-31 2020-04-21 Adanced Micro Devices, Inc. High speed transmitter
US10211832B1 (en) 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998019307A1 (en) 1996-10-28 1998-05-07 Micron Technology, Inc. High speed input buffer
US20050116746A1 (en) 2003-11-27 2005-06-02 Dong-Jin Lee Input buffer for detecting an input signal
US20140176221A1 (en) * 2012-12-20 2014-06-26 Qualcomm Incorporated Sense amplifier including a level shifter

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780689A (en) * 1987-07-20 1988-10-25 Comlinear Corporation Amplifier input circuit
US5247479A (en) * 1991-05-23 1993-09-21 Intel Corporation Current sensing amplifier for SRAM
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5606320A (en) * 1994-12-06 1997-02-25 Pacesetter Inc. Method and apparatus for micropower analog-to-digital conversion in an implantable medical device
JP3597655B2 (ja) * 1996-04-17 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5977798A (en) * 1997-02-28 1999-11-02 Rambus Incorporated Low-latency small-swing clocked receiver
US6127849A (en) * 1998-08-11 2000-10-03 Texas Instruments Incorporated Simultaneous bi-directional input/output (I/O) circuit
JP4226710B2 (ja) * 1999-01-25 2009-02-18 富士通マイクロエレクトロニクス株式会社 入力バッファ回路、及び半導体装置の動作試験方法
US6462584B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Generating a tail current for a differential transistor pair using a capacitive device to project a current flowing through a current source device onto a node having a different voltage than the current source device
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
US6324110B1 (en) 1999-03-12 2001-11-27 Monolithic Systems Technology, Inc. High-speed read-write circuitry for semi-conductor memory
JP2000331483A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体記憶装置
JP2001110185A (ja) * 1999-10-07 2001-04-20 Mitsubishi Electric Corp クロック同期型半導体記憶装置
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US6191989B1 (en) * 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
JP2002093177A (ja) 2000-09-11 2002-03-29 Hitachi Ltd 半導体装置
JP3850264B2 (ja) 2001-10-29 2006-11-29 株式会社ルネサステクノロジ 半導体装置
TWI271035B (en) * 2002-01-11 2007-01-11 Samsung Electronics Co Ltd Receiver circuit of semiconductor integrated circuit
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
US6950368B2 (en) 2003-02-25 2005-09-27 Micron Technology, Inc. Low-voltage sense amplifier and method
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
KR100518573B1 (ko) * 2003-05-15 2005-10-04 삼성전자주식회사 신호 검출 회로 및 신호 검출 방법
US7049853B2 (en) * 2003-10-20 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Resetable control circuit devices for sense amplifiers
US7075842B2 (en) * 2004-02-13 2006-07-11 Fujitsu Limited Differential current-mode sensing methods and apparatuses for memories
KR100670683B1 (ko) * 2005-03-31 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
JP4912016B2 (ja) 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100699862B1 (ko) * 2005-08-26 2007-03-27 삼성전자주식회사 반도체 장치의 이중 기준 입력 수신기 및 이의 입력 데이터신호 수신방법
JP2007073143A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 半導体記憶装置
KR100650844B1 (ko) * 2005-12-07 2006-11-27 주식회사 하이닉스반도체 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법
WO2007072588A1 (ja) * 2005-12-20 2007-06-28 Matsushita Electric Industrial Co., Ltd. 比較器及びａ／ｄ変換器
US7324368B2 (en) 2006-03-30 2008-01-29 Arm Limited Integrated circuit memory with write assist
JP2007310936A (ja) 2006-05-17 2007-11-29 Toshiba Corp 半導体記憶装置
KR100930384B1 (ko) * 2007-06-25 2009-12-08 주식회사 하이닉스반도체 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
US7463519B1 (en) * 2007-08-22 2008-12-09 Nscore Inc. MIS-transistor-based nonvolatile memory device for authentication
KR100995656B1 (ko) * 2007-09-04 2010-11-19 주식회사 하이닉스반도체 리시버 회로
US7760576B2 (en) * 2007-11-08 2010-07-20 Qualcomm Incorporated Systems and methods for low power, high yield memory
KR100897296B1 (ko) * 2008-02-14 2009-05-14 주식회사 하이닉스반도체 듀티 싸이클 보정 회로 및 그의 듀티 보정 방법
KR100915833B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리시버
KR101505554B1 (ko) * 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
JP5142906B2 (ja) * 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
US8111579B2 (en) * 2008-11-10 2012-02-07 Intel Corporation Circuits and methods for reducing minimum supply for register file cells
JP2010244607A (ja) * 2009-04-03 2010-10-28 Elpida Memory Inc 半導体記憶装置
KR101090469B1 (ko) * 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
JP2011040111A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置
JP2011050004A (ja) * 2009-08-28 2011-03-10 Elpida Memory Inc 半導体装置及び位相検知回路
JP5657876B2 (ja) * 2009-10-07 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体メモリ装置
JP2011170942A (ja) 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置
US8462572B2 (en) * 2010-09-13 2013-06-11 Stichting Imec Nederland Variability resilient sense amplifier with reduced energy consumption
US8520429B2 (en) * 2011-05-05 2013-08-27 International Business Machines Corporation Data dependent SRAM write assist
JP5777991B2 (ja) 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
US8718216B2 (en) * 2011-09-23 2014-05-06 International Business Machines Corporation Digital phase detector with zero phase offset
US8605528B2 (en) * 2011-11-03 2013-12-10 International Business Machines Corporation Sense amplifier having an isolated pre-charge architecture, a memory circuit incorporating such a sense amplifier and associated methods
JP2013114731A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 半導体記憶装置
US8693264B2 (en) * 2012-02-21 2014-04-08 Lsi Corporation Memory device having sensing circuitry with automatic latching of sense amplifier output node
US8624632B2 (en) * 2012-03-29 2014-01-07 International Business Machines Corporation Sense amplifier-type latch circuits with static bias current for enhanced operating frequency
KR101388833B1 (ko) * 2012-10-30 2014-04-23 삼성전기주식회사 입력 버퍼 회로
TWI509606B (zh) * 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
TWI528361B (zh) * 2013-12-10 2016-04-01 智原科技股份有限公司 靜態記憶胞
GB2529686A (en) * 2014-08-29 2016-03-02 Ibm High-speed comparator for analog-to-digital converter
KR20160150327A (ko) * 2015-06-22 2016-12-30 에스케이하이닉스 주식회사 차동 증폭기 회로
US9438211B1 (en) * 2015-07-16 2016-09-06 Huawei Technologies Co., Ltd. High speed latch and method
US20170148495A1 (en) * 2015-11-20 2017-05-25 Micron Technology, Inc. Input receiver circuit
US10014049B2 (en) * 2016-06-22 2018-07-03 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프
US10020040B2 (en) * 2016-09-13 2018-07-10 Toshiba Memory Corporation Semiconductor memory device
US9911471B1 (en) 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10211832B1 (en) * 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit
US10199081B1 (en) * 2017-12-06 2019-02-05 Micron Technology, Inc. Apparatuses and methods for providing bias signals in a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998019307A1 (en) 1996-10-28 1998-05-07 Micron Technology, Inc. High speed input buffer
US20050116746A1 (en) 2003-11-27 2005-06-02 Dong-Jin Lee Input buffer for detecting an input signal
US20140176221A1 (en) * 2012-12-20 2014-06-26 Qualcomm Incorporated Sense amplifier including a level shifter

Also Published As

Publication number Publication date
WO2018152099A1 (en) 2018-08-23
TW201841152A (zh) 2018-11-16
US10339988B2 (en) 2019-07-02
CN110326044A (zh) 2019-10-11
US9911471B1 (en) 2018-03-06
EP3583598A4 (en) 2020-11-25
US20180233180A1 (en) 2018-08-16
CN110326044B (zh) 2023-04-28
US20190272858A1 (en) 2019-09-05
KR20190108649A (ko) 2019-09-24
EP3583598A1 (en) 2019-12-25
TWI654616B (zh) 2019-03-21
US20190115055A1 (en) 2019-04-18
US10204666B2 (en) 2019-02-12
US10529392B2 (en) 2020-01-07

Similar Documents

Publication Publication Date Title
CN111192612B (zh) 用于减小行地址到列地址延迟的设备和方法
US8873307B2 (en) Semiconductor device
CN110729000B (zh) 减小行地址到列地址延迟的设备及方法
JP4629249B2 (ja) 半導体記憶装置及びその情報読み出し方法
US11349479B2 (en) Input buffer circuit
US10529392B2 (en) Input buffer circuit
US10902899B2 (en) Apparatuses and method for reducing row address to column address delay
US11120847B2 (en) Apparatuses and method for reducing row address to column address delay for a voltage threshold compensation sense amplifier
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
US10734060B2 (en) Input buffer circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right