CN110326044B - 输入缓冲器电路 - Google Patents

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Abstract

本发明描述一种用于接收半导体装置中的输入信号的设备。实例设备包含：第一放大器，其响应于第一及第二输入电压而提供第一及第二中间电压；第一及第二电压端子；电路节点；第一晶体管，其经耦合于所述第一电压端子与所述电路节点之间，且响应于所述第一及第二中间电压中的至少一者而接通；第二放大器，其包含第一及第二反相器，所述第一及第二反相器中的至少一者经耦合于所述电路节点与所述第二电压端子之间；及第一及第二输出节点，所述第一输出节点经耦合到所述第一反相器的输入节点及所述第二反相器的输出节点，且所述第二输出节点经耦合到所述第一反相器的输出节点及所述第二反相器的输入节点。

Description

输入缓冲器电路
背景技术
高数据可靠性、高存储器存取速度及经减小芯片尺寸是半导体存储器所需求的特征。
近年来，已努力增大存取速度，同时减小半导体装置的功率消耗。作为增大存取速度的所述努力的部分，可期望在输入缓冲器中包含具有较快操作的输入接收器电路以用于接收地址信号、命令信号及时钟信号。同时，可期望适应输入接收器电路处的宽范围的输入信号，以满足最新半导体装置(例如，低功率双数据速率同步DRAM)。例如，低功率双数据速率4(LPDDR4)规格(JESD209-4)指定从数据输入的电力供应电压(VDD)的10％到42％的数据输入参考电压(VREF)操作点范围。沿着这些线，已开发出包含差分放大器的输入接收器电路。例如，数据锁存型输入缓冲器已经用作存储器装置(例如，LPDDR4)的输入缓冲器。当时钟信号CLK处于逻辑高电平时，存储器装置中的数据锁存型输入(DQ)缓冲器通过放大数据输入信号与VREF之间的电压差而放大数据信号并锁存数据信号，并当时钟信号CLK处于逻辑低电平时，通过对每一节点预充电而初始化DQ缓冲器中的每一节点。DQ输入缓冲器在每一时钟循环期间依次响应于信号输入及预充电操作而执行一系列放大及锁存操作。输入晶体管的源极节点可接收电力供应电压VDD，且经耦合到输入节点(IN+节点及IN-节点)的输入晶体管的栅极节点可分别接收数据输入信号DQ及参考电压VREF，同时执行一系列放大及锁存操作。然而，如果数据输入信号DQ的电压及参考电压VREF变得更高(例如，VREF＝42％*VDD)，那么输入晶体管可归因于输入晶体管M1及M2的较小VGS而不足够快速地被驱动。
图1是常规数据输入缓冲器电路的电路图。常规数据输入缓冲器电路包含第一放大器，所述第一放大器包含晶体管M1、M2、M3、M4、M5及M6。晶体管M0是第一放大器的开关。数据输入信号DQ经提供到经耦合到晶体管M1的栅极的IN+节点。参考电压VREF经提供到经耦合到晶体管M2的栅极的IN-节点。当反相时钟信号CLKB处于激活晶体管M0并取消激活晶体管M7到M10的逻辑低电平时，执行一系列放大及锁存操作。电力供应电压VDD通过晶体管M1及M2而被提供到节点(节点1及节点2)，且取决于数据输入信号DQ，节点(节点1及节点2)的电压响应于反相时钟信号CLKB处于逻辑低电平而从预充电电平VSS增大。因此，可基于输入数据输入信号DQ的电压与参考电压VREF之间的差而导致节点(节点1及节点2)之间的电压差Vdiff。因为电力供应电压VDD经提供到节点(节点1及节点2)，所以当电压差Vdiff超过晶体管M3的阈值电压VTh或晶体管M4的阈值电压VTh时，OUT-节点及OUT+节点处的电压可分别通过晶体管M3及M4从预充电电平VSS增大。归因于增大到近似电力供应电压VDD的节点1及节点2的电压，第一放大器锁存第一放大器的OUT-节点与OUT+节点之间的电压差，且逻辑高电平信号(VDD)经提供到OUT-节点及OUT+节点中的一者，且逻辑低电平信号(VSS)经提供到OUT-节点及OUT+节点中的另一者。在预充电操作中，当反相时钟信号CLKB处于逻辑高电平时，节点(节点1、节点2、OUT-及OUT+)通过预充电晶体管M7、M8、M9及M10而预充电到逻辑低电平信号(VSS)。节点1的电压增大到高于晶体管M3的阈值值VTh驱动与晶体管M1相关的电容器(未展示)及经耦合到OUT-节点的电容器(例如，晶体管M4及M6的栅极处的电容器、晶体管M3的通道电容器及晶体管M5的漏极电容器)，且这些电容器的总电容非常大。类似地，与晶体管M2相关的电容器的总电容较大。因此，当数据输入信号DQ及参考电压VREF较高时，使节点(节点1及节点2)的电压增大到约电力供应电压VDD并完成一系列放大及锁存操作以增大OUT-节点及OUT+节点处的电压的时间较长，且所述系列放大及锁存操作可能非通过数据输入缓冲器电路中的预充电操作而完成。
图2是常规数据输入缓冲器电路的电路图。常规数据输入缓冲器电路包含第一放大器及第二放大器。第一放大器包含晶体管M1及M2。第二放大器包含晶体管M12、M13、M14、M15、M16及M17。晶体管M0是第一放大器的开关，且晶体管M11是第二放大器的开关。当时钟信号CLK处于逻辑高电平且反相时钟信号CLKB处于逻辑低电平时，执行一系列放大及锁存操作。响应于晶体管M12及M13的栅极处的节点(节点1及节点2)之间的电压增大速度中的差，第二放大器锁存数据信号，且处于逻辑低电平(VSS)的信号经提供到OUT-节点及OUT+节点中的一者，且预充电电平(VDD)经提供到在OUT-及OUT+中的另一者处输出的另一者。在预充电操作中，响应于晶体管M12及M13接收栅极处的节点1及节点2的逻辑低电平信号，并将电力供应电压VDD耦合到OUT-节点及OUT+节点，节点1及节点2经设置到逻辑低电平(VSS)，且OUT-节点及OUT+节点经预充电到电力供应电压VDD。由于晶体管M1及M2中的每一者包含具有小于图1的晶体管M1及M2中的每一者中的MOS电容器的电容的MOS电容器，所以节点1及节点2的电压比图1的节点1及节点2的电压更快地增大。然而，如果数据输入信号DQ的电压及参考电压VREF变得更高(例如，VREF＝42％*VDD)，那么第二放大器可在产生节点1与节点2之间的电压差之前完成锁存操作。因此，需要延迟第二放大器的激活。另一方面，如果数据输入信号DQ的电压及参考电压VREF变得更低，那么节点1及节点2的电压归因于晶体管M1及M2的较大VGS而过快地增大，且节点1及节点2的电压在第二放大器完成放大之前达到近似电力供应电压VDD且电压差消失，这导致数据锁存失效。
附图说明
图1是常规数据输入缓冲器电路的电路图。
图2是常规数据输入缓冲器电路的电路图。
图3是根据本发明的半导体装置的框图。
图4是根据本发明的实施例的包含数据输入电路的输入/输出电路的示意图。
图5是根据本发明的实施例的输入缓冲器电路的电路图。
图6是根据本发明的实施例的输入缓冲器电路的电路图。
图7是根据本发明的实施例的输入缓冲器电路的电路图。
具体实施方式
将在下文中参考附图而详细解释本发明的各种实施例。下文详细描述参考凭借说明展示其中可实践本发明的特定方面及实施例的随附图式。足够详细地描述足额写实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例且可在不脱离本发明的范围的情况下作出结构、逻辑及电改变。本文中揭示的各种实施例未必相互排斥，这是因为某些所揭示的实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图3是根据本发明的实施例的半导体装置的框图。半导体装置10可为集成到(例如)单个半导体芯片中的LPDDR4 SDRAM。半导体装置10可经安装于外部衬底2上，所述外部衬底2是存储器模块衬底、母板或类似物。如图3中所示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个库，每一库包含多个字线WL、多个位线BL及布置于多个字线WL及多个位线BL的交叉点处的多个存储器单元MC。通过行解码器12而执行字线WL的选择，且通过列解码器13而执行位线BL的选择。感测放大器18经耦合到对应位线BL及经连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作开关的转移门TG 19而连接到主IO线对MIOT/B。
转到包含于半导体装置10中的多个外部端子的解释，多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24及电力供应端子25及26。数据端子24可经耦合到用于存储器的读取操作的输出缓冲器。替代地，数据端子24可经耦合到输入缓冲器以用于存储器的读取/写入存取，其将在下文描述。图3展示动态随机存期存储器(DRAM)的实例，然而，可包含具有用于信号输入/输出的外部端子的任何装置作为本发明的实施例的外部端子。
地址端子21被供应地址信号ADD及库地址信号BADD。供应到地址端子21的地址信号ADD及库地址信号BADD经由地址输入电路31而转移到地址解码器32。地址解码器32接收地址信号ADD并将经解码行地址信号XADD供应到行解码器12，并将经解码列地址信号YADD供应到列解码器13。地址解码器32还接收库地址信号BADD，并将库地址信号BADD供应到行解码器12及列解码器13。
命令端子22被供应命令信号COM。命令信号COM可包含一或多个单独信号。到命令端子22的命令信号COM输入经由命令输入电路33而输入到命令解码器34。命令解码器34解码命令信号COM以产生各种内部命令信号。例如，内部命令可包含用以选择字线的行命令信号及用以选择位线的列命令信号(例如读取命令或写入命令)。
因此，当读取命令被发出且行地址及列地址及时地与读取命令一起被供应时，从通过这些行地址及列地址而标示的存储器单元阵列11中的存储器单元MC读取读取数据。读取数据DQ经由读取/写入放大器15及输入/输出(IO)电路17而从数据端子24向外部输出。类似地，当写入命令被发出且行地址及列地址及时地与写入命令一起被供应时，且接着写入数据DQ被供应到数据端子24时，经由输入/输出电路17及读取/写入放大器15而将写入数据DQ供应到存储器单元阵列11，并将其写入于由行地址及列地址标示的存储器单元MC中。根据一个实施例，输入/输出电路17可包含输入缓冲器。时钟端子23分别被供应外部时钟信号CLK及CLKB。这些外部时钟信号CLK及CLKB彼此互补并经供应到输入/输出电路17。输入/输出电路17接收用作用于确定写入数据DQ的输入时序及读取数据DQ的输出时序的时序信号的外部时钟信号CLK及CLKB。
电力供应端子25被供应电力供应电势VDD及VSS。这些电力供应电势VDD及VSS被供应到电压产生器39。电压产生器39可基于电力供应电势VDD及VSS来产生各种内部电势VPP、VOD、VARY、VPERI及类似物。内部电势VPP可主要用于行解码器12中，内部电势VOD及VARY可主要用于包含于存储器单元阵列11中的感测放大器18中，且内部电势VPERI可用于许多其它电路块中。
电力供应电势VDDQ及VSSQ经供应到输入/输出电路17。电力供应电势VDDQ及VSSQ可为与分别供应到电力供应端子25的电力供应电势VDD及VSS相同的电势。然而，专用电力供应电势VDDQ及VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的电力供应器噪声不传播到其它电路块。
图4是根据本发明的实施例的包含数据输入电路的输入/输出电路17的示意图。输入/输出电路17包含数据端子424，所述数据端子424包含数据选通端子DQS、互补数据选通端子DQSB及多个数据端子DQ0到DQn，其中“n+1”是多个数据端子的数目。数据选通信号用于以高数据速率捕获数据。输入/输出电路17还包含分别到多个数据端子的数据选通(DQS)输入电路170、多个数据输入电路417及多个锁存电路416。多个数据输入电路417可为包含于如将在图5到7中描述的输入/输出电路17中的任何数据输入电路。多个数据输入电路417接收参考电压(VREF)及来自相应数据端子424的相应数据，并提供输出信号。每一锁存电路416接收来自DQS输入电路170的数据选通信号及来自相应数据输入电路的相应输出信号以用于捕获数据。
图5是根据本发明的实施例的包含输入缓冲器电路5的设备的电路图。在一些实施例中，输入缓冲器电路5可经包含于图3及4的输入/输出电路17中。输入缓冲器电路5可包含可接收数据输入信号DQ(例如经供应到图3中的数据端子24的写入数据的一者)的输入节点IN+，及被供应参考电压(VREF)的参考节点IN-。输入缓冲器电路5可包含放大器511及512。放大器511可包含晶体管51及52。晶体管51可经耦合于节点530与节点531之间。晶体管51包含经耦合到输入节点IN+的栅极。晶体管52可经耦合于节点530与节点532之间。晶体管52包含经耦合到参考节点IN-的栅极。节点530可为电力供应节点，所述电力供应节点响应于在可用作放大器511的电压开关的晶体管50的栅极处接收的反相时钟信号CLKB而从到晶体管51及52的图3中的电力供应端子25的一者被供应电力供应电势VDD。放大器511可分别经由晶体管51及52响应于数据输入信号DQ的电压及参考电压VREF而将中间电压提供于节点531及532上。
输入缓冲器电路5可包含从图3中的电力供应端子25的一者被供应电力供应电势VDD的电力供应节点与节点535(例如，电路节点)之间的晶体管518。输入缓冲器电路5可包含控制电路515，所述控制电路515可包含放大器511与512之间的晶体管522及523。晶体管522及523包含分别接收节点531及532上的中间电压的栅极。针对晶体管522及523中的每一者，源极或漏极中的一者可经耦合到节点534，所述节点534耦合到晶体管518的栅极。因此，晶体管518的栅极可通过节点534处的电压而接通，所述节点534处的所述电压可经由晶体管522及523而响应于节点531及532上的中间电压中的至少一者。输入缓冲器电路5可包含晶体管53，所述晶体管53可包含被供应节点531上的中间电压中的一者的源极及漏极中的一者及经耦合到输出节点OUT-的源极及漏极中的另一者。晶体管53的栅极可经耦合到输出节点OUT+。输入缓冲器电路5可包含晶体管54，所述晶体管54可包含被供应节点532上的中间电压中的另一者的源极及漏极中的一者及经耦合到输出节点OUT+的源极及漏极中的另一者。晶体管54的栅极可经耦合到输出节点OUT-。
放大器512可包含反相器513及514。晶体管518可用作放大器512的电压开关。例如，反相器513可经耦合节点535与来自图3中的电力供应端子25在的另一者的电力供应电势VSS之间，并可包含不同类型的晶体管55及519。反相器514可经耦合于节点535与来自图3中的电力供应端子25中的另一者的电力供应电势VSS之间，并可包含不同类型的晶体管56及520。例如，晶体管55及56的类型可为相同的，且晶体管519及520的类型可为相同的。例如，晶体管519可经耦合于节点535与输出节点OUT-之间。晶体管519可包含经耦合到输出节点OUT+的栅极。晶体管520可经耦合于节点535与输出节点OUT+之间。晶体管520可包含经耦合到输出节点OUT-的栅极。节点535可为电力供应节点，所述电力供应节点经由晶体管518响应于如先前所描述的节点534的电压而从到晶体管519及520的图3中的电力供应端子25中的一者被供应电力供应电势VDD。换句话来说，输出节点OUT-可经耦合到对应于晶体管520及56的栅极的反相器514的输入节点，及对应于晶体管519及55的源极或漏极的反相器513的输出节点。类似地，输出节点OUT+可经耦合到对应于晶体管519及55的栅极的反相器513的输出节点，及对应于晶体管520及56的源极或漏极的反相器514的输出节点。
当反相时钟信号CLKB处于激活晶体管50及取消激活晶体管57、58、59及510的逻辑低电平时，可执行一系列放大及锁存操作。电力供应电压VDD通过晶体管51及52而被提供到节点531及532，且取决于数据输入信号DQ，节点531及532的电压响应于反相时钟信号CLKB处于逻辑低电平而从预充电电平VSS增大。因此，可基于输入数据输入信号DQ的电压与参考电压VREF之间的差而导致节点531与532之间的电压差Vdiff。因为电力供应电压VDD可经提供到节点531及532，所以当节点531及532的电压分别超过晶体管53的阈值电压VTh及晶体管54的阈值电压VTh时，输出节点OUT-及OUT+的电压可分别通过晶体管53及54而从预充电电平VSS增大。晶体管522或晶体管523可经接通以将节点534的电压从VDD改变到VSS，并可通过在检测到节点531的电压或节点532的电压超过晶体管53或54的阈值电压VTh之后接通晶体管518而激活放大器512。因为晶体管519及520可经由晶体管518而接收电力供应电压VDD，所以放大器512的晶体管519及520的驱动电流可不受数据输入信号DQ的电压及参考电压VREF影响。因此，放大器512可完成一系列放大及锁存操作，并可通过将驱动电流配置成大的而提供输出节点OUT-及OUT+的电压，而无需等待节点531及532的电压达到近似电力供应电压VDD。在预充电操作中，节点534可通过晶体管521而预充电到电力供应电压VDD。
图6是根据本发明的实施例的输入缓冲器电路6的电路图。在一些实施例中，输入缓冲器电路6可经包含于图3及4的输入/输出电路17中。输入缓冲器电路6可包含可接收数据输入信号DQ(例如经供应到图3中的数据端子24的写入数据中的一者)的输入节点IN+，及被供应参考电压(VREF)的参考节点IN-。输入缓冲器电路6可包含放大器611及612。放大器611可包含晶体管61及62。晶体管61可经耦合于节点630与节点631之间。晶体管61包含经耦合到输入节点IN+的栅极。晶体管62可经耦合于节点630与节点632之间。晶体管62包含经耦合到参考节点IN-的栅极。节点630可为电力供应节点，所述电力供应节点响应于在可用作放大器611的电压开关的晶体管60的栅极处接收的反相时钟信号CLKB而从到晶体管61及62的图3中的电力供应端子25中的一者被供应电力供应电势VDD。放大器611可分别经由晶体管61及62响应于数据输入信号DQ的电压及参考电压VREF而在节点631及632上提供中间电压。
输入缓冲器电路6可包含从图3中的电力供应端子25中的一者被供应电力供应电势VDD的电力供应节点与节点635(例如，电路节点)之间的晶体管618。输入缓冲器电路6可包含控制电路615，所述控制电路615可包含放大器611与612之间的晶体管622及623。晶体管622及623包含分别接收节点631及632上的中间电压的栅极。针对晶体管622及623中的每一者，源极或漏极中的一者可经耦合到节点634，所述节点634耦合到晶体管618的栅极。因此，晶体管618的栅极可通过节点634的电压而激活，所述节点634的所述电压可经由晶体管622及623而响应于节点631及632上的中间电压中的至少一者。
放大器612可包含反相器613及614。晶体管618可用作放大器612的电压开关。例如，反相器613可经耦合于节点635与来自图3中的电力供应端子25中的另一者的电力供应电势VSS之间，并可包含不同类型的晶体管616及619。反相器614可经耦合于节点635与来自图3中的电力供应端子25中的另一者的电力供应电势VSS之间，并可包含不同类型的晶体管617及620。例如，晶体管616及617的类型可为相同的，且晶体管619及620的类型可为相同的。例如，晶体管619可经耦合于节点635与输出节点OUT-之间。晶体管619可包含经耦合到输出节点OUT+的栅极。晶体管620可经耦合于节点635与输出节点OUT+之间。晶体管620可包含经耦合到输出节点OUT-的栅极。节点635可为电力供应节点，所述电力供应节点经由晶体管618响应于如先前所描述的节点634的电压而从到晶体管619及620的图3中的电力供应端子25中的一者被供应电力供应电势VDD。换句话来说，输出节点OUT-可经耦合到对应于晶体管620及617的栅极的反相器614的输入节点，及对应于晶体管619及616的源极或漏极的反相器613的输出节点。类似地，输出节点OUT+可经耦合到对应于晶体管619及616的栅极的反相器614的输出节点，及对应于晶体管620及617的源极或漏极的反相器613的输入节点。
输入缓冲器电路6可包含放大器611与612之间的开关626。例如，开关可包含晶体管624及625。晶体管624可经耦合于节点631与输出节点OUT-之间。晶体管625可经耦合于节点632与输出节点OUT+之间。开关626的晶体管624及625的栅极可经分别耦合到控制电路615中的晶体管622及623中的每一者的源极或漏极中的一者。因此，响应于节点634上的电压，开关626可将节点631耦合到输出节点OUT-，并可将节点632耦合到输出节点OUT+。
当反相时钟信号CLKB处于激活晶体管60及取消激活晶体管67、68、69及610的逻辑低电平时，可执行一系列放大及锁存操作。电力供应电压VDD通过晶体管61及62而被提供到节点631及632，且取决于数据输入信号DQ，节点631及632的电压响应于反相时钟信号CLKB处于逻辑低电平而从预充电电平VSS增大。因此，当经耦合到晶体管622或晶体管623的栅极的节点631或节点632的电压分别超过晶体管622的阈值电压VTh或晶体管623的阈值电压VTh时，可基于输入数据输入信号DQ的电压与参考电压VREF之间的差而导致节点631与632之间的电压差Vdiff。因此，可分别激活控制电路615中的晶体管622及623。响应于激活晶体管622或经激活晶体管623，节点634的电压可从电力供应电压VDD减小到电力供应电压VSS。因此，节点634的电压的减小可激活晶体管618并可取消激活晶体管624及625。例如，晶体管624及625可当输出节点OUT-及OUT+的电压中的较高者变为阈值电压Vt时取消激活，且节点631与632之间的电压差Vdiff可适于放大操作。输出节点OUT-及OUT+可保持节点631及632的电压，直到晶体管624及625被取消激活。节点631与632之间的电压差Vdiff可维持，直到晶体管624及625的取消激活，且可响应于归因于节点634的电压的减小的晶体管624及625的取消激活而由放大器612放大并锁存。因此，不管数据输入信号DQ的电压及参考电压VREF如何，放大器612可开始一系列放大及锁存操作。
图7是根据本发明的实施例的输入缓冲器电路7的电路图。在一些实施例中，输入缓冲器电路7可经包含于图3及4的输入/输出电路17中。输入缓冲器电路7可包含可接收数据输入信号DQ(例如经供应到图3中的数据端子24的写入数据的一者)的输入节点IN+，及被供应参考电压(VREF)的参考节点IN-。输入缓冲器电路7可包含放大器711及712。放大器711可包含晶体管71及72。晶体管71可经耦合于节点730与节点731之间。晶体管71包含经耦合到输入节点IN+的栅极。晶体管72可经耦合于节点730与节点732之间。节点731及732可经由晶体管716及717而彼此隔离。晶体管72包含经耦合到参考节点IN-的栅极。节点730可为电力供应节点，所述电力供应节点响应于在可用作放大器711的电压开关的晶体管70的栅极处接收的反相时钟信号CLKB而从到晶体管71及72的图3中的电力供应端子25中的一者被供应电力供应电势VDD。放大器711可分别经由晶体管71及72响应于数据输入信号DQ的第一输入电压及第二输入电压(例如，参考电压VREF)在节点731及732上提供中间电压。
放大器712可包含反相器718及719。反相器718可包含晶体管714及晶体管716。反相器719可包含晶体管715及晶体管717。例如，反相器718可经耦合于节点733(例如，电路节点)与来自图3中的电力供应端子25中的一者的电力供应电势VDD之间，并可包含不同类型的晶体管714及716。反相器719可经耦合于节点734(例如，电路节点)与来自图3中的电力供应端子25中的一者的电力供应电势VDD之间，并可包含不同类型的晶体管715及717。例如，晶体管714及715的类型可为相同的，且晶体管716及717的类型可为相同的。例如，晶体管716可经耦合于节点733与输出节点OUT+之间。晶体管716可包含经耦合到输出节点OUT-的栅极。例如，晶体管717可经耦合于节点734与输出节点OUT-之间。晶体管717可包含经耦合到输出节点OUT+的栅极。
电压开关720可包含晶体管726及727。晶体管726及727具有可分别接收节点731及732上的中间电压的栅极。因此，晶体管726及727可分别响应于节点731及732上的中间电压而激活(例如，接通)。节点733及734可为电力供应节点，所述电力供应节点经由晶体管726及727响应于如先前所描述的节点731及732的中间电压而从到晶体管716及717的图3中的电力供应端子25中的另一者被供应电力供应电势VSS。换句话来说，输出节点OUT-可经耦合到对应于晶体管714及716的栅极的反相器718的输入节点，及对应于晶体管715及717的源极或漏极的反相器719的输出节点。类似地，输出节点OUT+可经耦合到对应于晶体管715及717的栅极的反相器719的输入节点，及对应于晶体管714及716的源极或漏极的反相器718的输出节点。
当反相时钟信号CLKB经设置到激活分别经耦合于电力供应电压VSS与节点731及732之间的晶体管70、晶体管77及78的逻辑低电平时，可执行一系列放大及锁存操作。同时，时钟信号CLKT经设置到取消激活分别经耦合于电力供应电压VDD与输出节点OUT+及OUT-之间的晶体管728及729的逻辑高电平。电力供应电压VDD通过晶体管71及72而被提供到节点731及732，且取决于数据输入信号DQ，节点731及732的电压响应于反相时钟信号CLKB处于逻辑低电平而从预充电电平VSS增大。因此，当节点731及732的电压超过晶体管726的阈值电压VTh或晶体管727的阈值电压VTh时，可基于输入数据输入信号DQ的电压与参考电压VREF之间的差而导致节点731与732之间的电压差Vdiff。因为晶体管71及72可通过分别驱动晶体管726及727的栅极电容器而激活晶体管726及727，所以节点731及732的中间电压可在反相时钟信号CLKB经设置到逻辑低电平之后快速地增大。因此，当节点731的电压或节点732的电压分别超过晶体管726的阈值电压VTh或晶体管727的阈值电压VTh时，放大器712可通过晶体管726及727的激活而完成一系列放大及锁存操作。因此，不管数据输入信号DQ的电压及参考电压VREF，放大器712可开始一系列放大及锁存操作。在预充电操作中，输出节点OUT-及OUT+可通过晶体管728及729而经预充电到电力供应电压VDD。
上文所描述的实施例中使用的信号的逻辑电平仅为实例。然而，在其它实施例中，可使用除了本发明中具体描述的那些信号以外的信号的逻辑电平的组合而不脱离本发明的范围。
尽管已在某些优选实施例及实例的上下文中揭示本发明，但所属领域的技术人员应理解，本发明扩展超出具体所揭示的实施例到本发明的其它替代实施例及/或用法及其明显修改及等效物。
还预期可进行实施例的特定特征及方面的各种组合或子组合，且其仍落于本发明的范围内。应理解，所揭示的实施例的各种特征及方面可彼此组合或替代，以便形成所揭示发明的变化模式。
在本发明的实施例中，一种设备包含：第一放大器，其经配置以响应于第一输入电压及第二输入电压而提供第一中间电压及第二中间电压；第一电压端子及第二电压端子；及电路节点。第一晶体管经耦合于第一电压端子与电路节点之间，并经配置以响应于第一中间电压及第二中间电压中的至少一者而接通。第二放大器包含第一反相器及第二反相器，第一反相器及第二反相器中的至少一者经耦合于电路节点与第二电压端子之间。第一输出节点经耦合到第一反相器的输入节点及第二反相器的输出节点。第二输出节点经耦合到第一反相器的输出节点及第二反相器的输入节点。
另外地或替代地，进一步包含：额外电路节点；及第二晶体管，其经耦合于第一电压端子与额外电路节点之间，其中第一反相器经耦合于电路节点与第二电压端子之间，且其中第一晶体管经配置以响应于第一中间电压而接通，且第二晶体管经配置以响应于第二中间电压而接通。
另外地或替代地，电路节点及额外电路节点彼此隔离。
另外地或替代地，第二放大器经配置以响应于第一中间电压超过第一晶体管的阈值电压抑或第二中间电压超过第二晶体管的阈值电压而激活。
另外地或替代地，进一步包含：控制电路，其包含：第二晶体管，其具有被供应第一中间电压及第二中间电压中的一者的栅极及经耦合到第一晶体管的栅极的源极及漏极中的一者。
另外地或替代地，进一步包含：控制电路，其包含：第二晶体管，其具有被供应第一中间电压的栅极及经耦合到第一晶体管的栅极的源极及漏极中的一者；及第三晶体管，其具有被供应第二中间电压的栅极及经耦合到第一晶体管的栅极的源极及漏极中的一者。
另外地或替代地，进一步包含：第四晶体管，其具有被供应第一中间电压的源极及漏极的一者及经耦合到第一输出节点的源极及漏极中的另一者；及第五晶体管，其具有被供应第二中间电压的源极及漏极中的一者及经耦合到第二输出节点的源极及漏极中的另一者。
另外地或替代地，第四晶体管具有经耦合到第二输出节点的栅极，且第五晶体管具有经耦合到第一输出节点的栅极。
另外地或替代地，第四晶体管具有经耦合到第二晶体管的源极及漏极中的一者的栅极，且第五晶体管具有经耦合到第三晶体管的源极及漏极中的一者的栅极。
另外地或替代地，第四晶体管及第五晶体管经配置以当第一输出节点或第二输出节点的电压超过第四晶体管及第五晶体管的阈值电压时取消激活。
在本发明的另一方面中，一种设备包含：第一放大器，其经配置以接收第一输入电压及第二输入电压，并经进一步配置以在第一节点上提供第一中间电压，并在第二节点上提供第二中间电压。第一电压开关经配置以响应于时钟信号而将第一电力供应电压从第一电力端子提供到所述第一放大器。第二电压开关经配置以响应于第一中间电压及第二中间电压而提供第一电力供应电压。第二放大器经配置以响应于来自第二电压开关的第一电力供应电压而提供至少一个输出信号。
另外地或替代地，第一输入电压经提供为数据输入信号，且第二输入电压是参考电压。
另外地或替代地，进一步包含：第一晶体管，其包含经配置以接收第一中间电压的栅极，第一晶体管经配置以响应于第一中间电压而将第三节点的电压从第一电力供应电压改变到第二电力供应电压，其中第一电压开关包括包含经耦合到第三节点的栅极的晶体管。
另外地或替代地，进一步包含：第二晶体管，其包含源极及漏极，其中源极及漏极的一者经耦合到第一节点，且源极及漏极的另一者经耦合到输出节点，其中第一晶体管经配置以响应于第一中间电压超过第二晶体管的阈值电压而改变第三节点的电压。
另外地或替代地，进一步包含：第二晶体管，其包含经配置以接收第二中间电压的栅极，所述栅极经配置以响应于第二中间电压而将第三节点的电压从第一电力供应电压改变到第二电力供应电压。
另外地或替代地，进一步包含：第三晶体管，其包含源极及漏极，其中源极及漏极的一者经耦合到第一节点，且源极及漏极中的另一者经耦合到第一输出节点；第四晶体管，其包含源极及漏极，其中源极及漏极中的一者经耦合到第二节点，且源极及漏极的另一者经耦合到第二输出节点，其中第一晶体管经配置以响应于第一中间电压超过第三晶体管的阈值电压而改变第三节点的电压，且其中第二晶体管经配置以响应于第二中间电压超过第四晶体管的阈值电压而改变第三节点的电压。
另外地或替代地，第三晶体管及第四晶体管具有经耦合到第三节点的栅极，且其中第三晶体管及第四晶体管经配置以当第一输出节点或第二输出节点的电压超过第三晶体管及第四晶体管的阈值电压时取消激活。
在本发明的另一方面中，一种设备包含：第一电压开关，其经配置以响应于时钟信号而将第一电力供应电压从第一电力端子提供到第一放大器。第一放大器经配置以接收第一输入电压及第二输入电压，并经进一步配置以在第一节点上提供第一中间电压，并在第二节点上提供第二中间电压。第二电压开关经配置以响应于第一中间电压及第二中间电压而提供来自第二电力端子的第二电力供应电压。第二放大器经配置以响应于来自第二电压开关的第二电力供应电压而提供至少一个输出信号。
另外地或替代地，第一输入电压经提供为数据输入信号，且第二输入电压是参考电压。
另外地或替代地，第二电压开关包含第一晶体管及第二晶体管，其中第一晶体管的栅极经配置以接收第一中间电压，且其中第二晶体管的栅极经配置以接收第二中间电压。
另外地或替代地，第二放大器进一步包含：第一反相器，其经耦合于第一晶体管与第一电力端子之间；及第二反相器，其经耦合于第二晶体管与第一电力端子之间。
另外地或替代地，第二放大器经配置以响应于第一中间电压超过第一晶体管的阈值电压或第二中间电压超过第二晶体管的阈值电压而激活。
基于本发明，所属领域的技术人员将容易地明白本发明的范围内的其它修改。因此，期望本文中所揭示的本发明的至少一些的范围不应受上文所描述的特定所揭示的实施例限制。

Claims (19)

1.一种半导体装置，其包括：
第一放大器，其经配置以响应于第一及第二输入电压而提供第一及第二中间电压，其中所述第一放大器包含第一开关组件和第二开关组件，所述第一开关组件耦合在第一节点和第二节点之间，且所述第二开关组件耦合在所述第一节点和第三节点之间；
第一及第二电压端子；
电路节点；
第一晶体管，其经耦合于所述第一电压端子与所述电路节点之间，并经配置以响应于所述第一及第二中间电压中的至少一者而接通；
第二放大器，其包括第一及第二反相器，所述第一及第二反相器中的至少一者经耦合于所述电路节点与所述第二电压端子之间；
第一及第二输出节点，所述第一输出节点经耦合到所述第一反相器的输入节点及所述第二反相器的输出节点，且所述第二输出节点经耦合到所述第一反相器的输出节点及所述第二反相器的输入节点；及
包含开关组件的控制电路，所述控制电路的所述开关组件具有被供应所述第一及第二中间电压中的一者的栅极及经耦合到所述第一晶体管的栅极的源极及漏极中的一者。
2.根据权利要求1所述的半导体装置，其进一步包括：
额外电路节点；及
第二晶体管，其经耦合于所述第一电压端子与所述额外电路节点之间，
其中所述第一反相器经耦合于所述电路节点与所述第二电压端子之间，及
其中所述第一晶体管经配置以响应于所述第一中间电压而接通，且所述第二晶体管经配置以响应于所述第二中间电压而接通。
3.根据权利要求2所述的半导体装置，其中所述电路节点及所述额外电路节点彼此隔离。
4.根据权利要求2所述的半导体装置，其中所述第二放大器经配置以响应于所述第一中间电压超过所述第一晶体管的阈值电压或所述第二中间电压超过所述第二晶体管的阈值电压而激活。
5.根据权利要求1所述的半导体装置，其中所述第一开关组件包括耦合到被供应所述第一输入电压的输入节点的栅极，且所述第二开关组件包括耦合到被供应所述第二输入电压的参考节点的栅极。
6.根据权利要求1所述的半导体装置，其中所述控制电路的所述开关组件的所述栅极被供应所述第一中间电压；且
其中所述控制电路进一步包括第三晶体管，其具有被供应所述第二中间电压的栅极及经耦合到所述第一晶体管的所述栅极的源极及漏极中的一者。
7.根据权利要求6所述的半导体装置，其进一步包括：
第四晶体管，其具有被供应所述第一中间电压的源极及漏极中的一者及经耦合到所述第一输出节点的所述源极及所述漏极中的另一者；及
第五晶体管，其具有被供应所述第二中间电压的源极及漏极中的一者及经耦合到所述第二输出节点的所述源极及所述漏极中的另一者。
8.根据权利要求7所述的半导体装置，其中所述第四晶体管具有经耦合到所述第二输出节点的栅极且所述第五晶体管具有经耦合到所述第一输出节点的栅极。
9.根据权利要求7所述的半导体装置，其中所述第四晶体管具有经耦合到所述控制电路的所述开关组件的所述源极及所述漏极中的所述一者的栅极，且所述第五晶体管具有经耦合到所述第三晶体管的所述源极及所述漏极中的所述一者的栅极。
10.根据权利要求9所述的半导体装置，其中所述第四及第五晶体管经配置以当所述第一输出节点或所述第二输出节点的电压超过所述第四晶体管及所述第五晶体管的阈值电压时取消激活。
11.一种半导体装置，其包括：
第一放大器，其经配置以接收第一输入电压及第二输入电压，并经进一步配置以在第一节点上提供第一中间电压，并在第二节点上提供第二中间电压；
第一电压开关，其经配置以响应于时钟信号而将第一电力供应电压从第一电力端子提供到所述第一放大器；
第二电压开关，其经配置以响应于所述第一中间电压及所述第二中间电压而提供所述第一电力供应电压，其中所述第二电压开关包含第一开关组件和第二开关组件，所述第一开关组件的栅极经配置以接收所述第一中间电压，且所述第二开关组件的栅极经配置以接收所述第二中间电压；
第二放大器，其经配置以响应于来自所述第二电压开关的所述第一电力供应电压而提供至少一个输出信号；以及
第一晶体管，其包含经配置以接收所述第一中间电压的栅极，所述第一晶体管经配置以响应于所述第一中间电压而将第三节点的电压从所述第一电力供应电压改变到第二电力供应电压，
其中所述第一电压开关包括晶体管，所述第一电压开关的所述晶体管包含耦合到所述第三节点的栅极。
12.根据权利要求11所述的半导体装置，其中所述第一输入电压经提供为数据输入信号，且所述第二输入电压是参考电压。
13.根据权利要求11所述的半导体装置，其进一步包括：
第二晶体管，其包含源极及漏极，其中所述源极及所述漏极中的一者经耦合到所述第一节点，且所述源极及所述漏极中的另一者经耦合到输出节点，
其中所述第一晶体管经配置以响应于所述第一中间电压超过所述第二晶体管的阈值电压而改变所述第三节点的所述电压。
14.根据权利要求11所述的半导体装置，其进一步包括：
第二晶体管，其包含栅极，所述栅极经配置以接收所述第二中间电压，所述栅极经配置以响应于所述第二中间电压而将所述第三节点的所述电压从所述第一电力供应电压改变到所述第二电力供应电压。
15.根据权利要求14所述的半导体装置，其进一步包括：
第三晶体管，其包含源极及漏极，其中所述源极及所述漏极中的一者经耦合到所述第一节点，且所述源极及所述漏极中的另一者经耦合到第一输出节点；
第四晶体管，其包含源极及漏极，其中所述源极及所述漏极中的一者经耦合到所述第二节点，且所述源极及所述漏极中的另一者经耦合到第二输出节点，
其中所述第一晶体管经配置以响应于所述第一中间电压超过所述第三晶体管的阈值电压而改变所述第三节点的所述电压，及
其中所述第二晶体管经配置以响应于所述第二中间电压超过所述第四晶体管的阈值电压而改变所述第三节点的所述电压。
16.根据权利要求15所述的半导体装置，其中所述第三晶体管及所述第四晶体管具有经耦合到所述第三节点的栅极，及
其中所述第三及第四晶体管经配置以当所述第一输出节点或所述第二输出节点的电压超过所述第三晶体管及所述第四晶体管的阈值电压时取消激活。
17.一种半导体装置，其包括：
第一电压开关，其经配置以响应于时钟信号而将第一电力供应电压从第一电力端子提供到第一放大器；
所述第一放大器，其经配置以接收第一输入电压及第二输入电压，并经进一步配置以在第一节点上提供第一中间电压，并在第二节点上提供第二中间电压；
第二电压开关，其经配置以响应于所述第一中间电压及所述第二中间电压而提供来自第二电力端子的第二电力供应电压，其中所述第二电压开关包含第一晶体管及第二晶体管，所述第一晶体管的栅极经配置以接收所述第一中间电压，且所述第二晶体管的栅极经配置以接收所述第二中间电压；
第二放大器，其经配置以响应于来自所述第二电压开关的所述第二电力供应电压而提供至少一个输出信号；
第一反相器，其经耦合于所述第一晶体管与所述第一电力端子之间；及
第二反相器，其经耦合于所述第二晶体管与所述第一电力端子之间。
18.根据权利要求17所述的半导体装置，其中所述第一输入电压经提供为数据输入信号，且所述第二输入电压是参考电压。
19.根据权利要求17所述的半导体装置，其中所述第二放大器经配置以响应于所述第一中间电压超过所述第一晶体管的阈值电压抑或所述第二中间电压超过所述第二晶体管的阈值电压而激活。
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