KR100699862B1

KR100699862B1 - 반도체 장치의 이중 기준 입력 수신기 및 이의 입력 데이터신호 수신방법

Info

Publication number: KR100699862B1
Application number: KR1020050078909A
Authority: KR
Inventors: 전영진
Original assignee: 삼성전자주식회사
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-27
Also published as: TW200715711A; CN1921307A; DE102006041648A1; TWI324855B; US7778374B2; KR20070024213A; JP2007068176A; JP4955344B2; US20070064504A1; DE102006041648B4; CN1921307B

Abstract

반도체 장치의 이중 기준(dual reference) 입력 수신기 및 이의 입력 데이터 신호 수신방법이 개시된다. 상기 입력 수신기는 제1 및 제2입력버퍼와 위상검출기를 구비한다. 제1입력버퍼는 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 입력 데이터 신호와 네거티브 입력단자로 입력되는 제1기준전압 사이의 전압차를 감지하여 증폭한다. 제2입력버퍼는 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 제2기준전압과 네거티브 입력단자로 입력되는 입력 데이터 신호 사이의 전압차를 감지하여 증폭한다. 제1기준전압의 레벨은 입력 데이터 신호의 레벨의 중간레벨보다 높고 제2기준전압의 레벨은 입력 데이터 신호의 레벨의 중간레벨보다 낮다. 위상검출기는 제1입력버퍼의 출력신호와 제2입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생한다. 상기 이중 기준 입력 수신기는 단일 방식(single-ended signaling)과 같이 외부에서 입력되는 하나의 데이터 신호만을 이용하므로 반도체 장치의 핀 수를 감소시키는 장점이 있으며 또한 높은 레벨의 제1기준전압과 낮은 레벨의 제2기준전압을 이용하므로 차동 방식(differential signaling)과 같이 큰 입력 데이터 아이(input data eye)를 제공하는 장점이 있다.

Description

반도체 장치의 이중 기준 입력 수신기 및 이의 입력 데이터 신호 수신방법{Dual reference input receiver of semiconductor device and method for receiving input data signal}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 차동 방식에 따른 신호 파형도를 나타내는 도면이다.

도 2는 단일 방식에 따른 신호 파형도를 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 이중 기준(dual reference) 입력 수신기를 나타내는 블록도이다.

도 4는 도 3의 본 발명의 일실시예에 따른 이중 기준 입력 수신기를 상세히 나타내는 회로도이다.

도 5는 도 4의 본 발명의 일실시예에 따른 이중 기준 입력 수신기의 각 신호의 신호 파형도를 나타내는 도면이다.

도 6은 도 4의 본 발명의 일실시예에 따른 이중 기준 입력 수신기의 각 신호의 신호 파형도의 다른 예를 나타내는 도면이다.

도 7은 본 발명의 다른 실시예에 따른 이중 기준 입력 수신기를 나타내는 블록도이다.

도 8은 도 7에 도시된 제1차동증폭형 입력버퍼의 상세한 회로를 나타내는 도면이다.

도 9는 도 7에 도시된 제2차동증폭형 입력버퍼의 상세한 회로를 나타내는 도면이다.

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 입력 수신기 및 이의 입력 데이터 신호 수신방법에 관한 것이다.

시스템에서 반도체 장치들은 서로간에 데이터 신호를 주고 받는다. 반도체 장치들은 이러한 데이터 신호를 수신하여 데이터 신호가 논리 하이(high)인지 논리 로우(low)인지를 구별해야 한다. 따라서 반도체 장치들은 데이터 신호를 수신하기 위한 입력 수신기(receiver)를 구비하며 입력 수신기가 데이터 신호를 수신하여 수신된 신호가 논리 하이인지 또는 논리 로우인지를 구별한다.

시스템에서 반도체 장치들이 서로간에 데이터 신호를 주고 받는 방식에는 차동 방식(differential signaling)과 단일 방식(single-ended signaling)이 있다. 차동 방식 및 단일 방식에 대한 일예가 미국특허 US 6,590,429에 개시되어 있다.

도 1은 차동 방식에 따른 신호 파형도를 나타내는 도면이다.

도 1에 도시된 바와 같이, 차동 방식은 두 반도체 장치들 사이에 두개의 데이터 전송선(transmission line)들을 연결하고 이 두개의 전송선들을 통해 데이터 신호(DATA)와 데이터 신호의 상보 신호(/DATA)를 함께 전송하는 방식이다. 차동 방식은 단일 방식에 비해 공통모드 잡음(common mode noise)에 대해 우수한 내성(tolerance)과 약 두배의 입력 데이터 아이(input data eye)(W1)를 갖는 장점이 있다. 그러나 차동 방식에서는 두개의 신호, 즉 데이터 신호(DATA)와 데이터 신호의 상보 신호(/DATA)가 함께 전송되므로 차동 방식은 반도체 장치들의 핀 수를 증가시키는 단점이 있다.

도 2는 단일 방식에 따른 신호 파형도를 나타내는 도면이다.

도 2에 도시된 바와 같이, 단일 방식은 두 반도체 장치들 사이에 한개의 데이터 전송선을 연결하고 이 한개의 전송선을 통해 데이터 신호(DATA)를 전송하는 방식이다. 단일 방식은 반도체 장치들의 핀 수를 감소시키는 장점이 있다. 반면에 차동 방식에 비해 공통모드 잡음에 대해 취약하고 차동 방식에 비해 약 절반의 입력 데이터 아이(input data eye)(W2)를 갖는 단점이 있다.

한편 시스템의 원가를 감소시키고 시스템의 성능을 향상시키기 위해서는 최소 수의 전송선들을 사용하여 가능한 많은 데이터를 전송하고 그리고 반도체 장치들의 입력 수신기에서 입력 데이터 아이(input data eye)가 큰 것이 바람직하다.

따라서 본 발명이 이루고자하는 기술적 과제는, 차동 방식과 같이 큰 입력 데이터 아이(input data eye)를 제공하고 단일 방식과 같이 핀 수를 감소시킬 수 있는 반도체 장치의 이중 기준(dual reference) 입력 수신기를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 차동 방식과 같이 큰 입력 데 이터 아이(input data eye)를 제공하고 단일 방식과 같이 핀 수를 감소시킬 수 있는 반도체 장치의 입력 데이터 신호 수신방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 입력 수신기는, 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제1기준전압 사이의 전압차를 감지하여 증폭하는 제1입력버퍼, 및 상기 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 제2기준전압과 네거티브 입력단자로 입력되는 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭하는 제2입력버퍼를 구비하는 것을 특징으로 한다.

상기 본 발명의 일실시예에 따른 입력 수신기는 상기 제1입력버퍼의 출력신호와 상기 제2입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 위상검출기를 더 구비하는 것을 특징으로 한다.

상기 제1기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 높다. 상기 제2기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 입력 수신기는, 포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제1기준전압 사이의 전압차를 감지하여 증폭하는 제1입력버퍼, 및 포지티브 입력단자로 입력되는 제2기준전압과 네거티브 입력단자로 입력되는 상기 입 력 데이터 신호 사이의 전압차를 감지하여 증폭하는 제2입력버퍼를 구비하는 것을 특징으로 한다.

상기 본 발명의 다른 실시예에 따른 입력 수신기는 상기 제1입력버퍼의 출력신호와 상기 제2입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 위상검출기를 더 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 입력 수신기는, 제1차동증폭형 입력버퍼, 제2차동증폭형 입력버퍼, 제1감지증폭형 입력버퍼, 제2감지증폭형 입력버퍼, 및 위상검출기를 구비하는 것을 특징으로 한다.

제1차동증폭형 입력버퍼는 포지티브 입력단자로 입력되는 제1기준전압과 네거티브 입력단자로 입력되는 상기 입력 데이터 신호 사이의 전압차를 차동증폭한다. 제2차동증폭형 입력버퍼는 포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제2기준전압 사이의 전압차를 차동증폭한다.

제1감지증폭형 입력버퍼는 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 네거티브 입력단자로 입력되는 상기 제1차동증폭형 입력버퍼의 출력신호와 포지티브 입력단자로 입력되는 상기 제1차동증폭형 입력버퍼의 출력신호의 상보신호 사이의 전압차를 감지증폭한다. 제2감지증폭형 입력버퍼는 상기 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 네거티브 입력단자로 입력되는 상기 제2차동증폭형 입력버퍼의 출력신호와 포지티브 입력단자로 입력되는 상기 제2차동증폭형 입력버퍼의 출력신호의 상보신호 사이의 전압차를 감지증폭한다. 위상검출기는 상기 제1감지증폭형 입력버퍼의 출력신호와 상기 제2감지증폭형 입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 입력 데이터 신호 수신방법은, 제1입력버퍼를 이용하여, 클럭신호의 제1논리 상태 동안 상기 제1입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 입력 데이터 신호 및 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압을 수신하여 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지 증폭하는 단계, 및 제2입력버퍼를 이용하여, 상기 클럭신호의 제1논리 상태 동안 상기 제2입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압과 상기 입력 데이터 신호를 수신하여 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지 증폭하는 단계를 구비하는 것을 특징으로 한다.

상기 본 발명의 일실시예에 따른 입력 데이터 신호 수신방법은, 위상검출기를 이용하여, 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지하 여 증폭된 신호와 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 더 구비하는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 입력 데이터 신호 수신방법은, 제1입력버퍼를 이용하여, 상기 제1입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 입력 데이터 신호 및 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압을 수신하여 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지 증폭하는 단계, 및 제2입력버퍼를 이용하여, 상기 제2입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압과 상기 입력 데이터 신호를 수신하여 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지 증폭하는 단계를 구비하는 것을 특징으로 한다.

상기 본 발명의 다른 실시예에 따른 입력 데이터 신호 수신방법은, 위상검출기를 이용하여, 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지하여 증폭된 신호와 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 더 구비하는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 입력 데이터 신호 수신방법은, 제1차동증폭형 입력버퍼를 이용하여, 상기 제1차동증폭형 입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압과 상기 입력 데이터 신호를 수신하여 상기 제1기준전압과 상기 입력 데이터 신호 사이의 전압차를 차동증폭하는 단계, 및 제2차동증폭형 입력버퍼를 이용하여, 상기 제2차동증폭형 입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호와 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압을 수신하여 상기 입력 데이터 신호와 상기 제2기준전압 사이의 전압차를 차동증폭하는 단계를 구비하는 것을 특징으로 한다.

상기 본 발명의 또 다른 실시예에 따른 입력 데이터 신호 수신방법은, 제1감지증폭형 입력버퍼를 이용하여, 클럭신호의 제1논리 상태 동안 상기 제1감지증폭형 입력버퍼의 네거티브 입력단자 및 포지티브 입력단자로 상기 제1차동증폭형 입력버퍼의 출력신호와 상기 제1차동증폭형 입력버퍼의 출력신호의 상보신호를 수신하여 이 두 신호 사이의 전압차를 감지증폭하는 단계, 및 제2감지증폭형 입력버퍼를 이용하여, 상기 클럭신호의 제1논리 상태 동안 상기 제2감지증폭형 입력버퍼의 네거티브 입력단자 및 포지티브 입력단자로 상기 제2차동증폭형 입력버퍼의 출력신호와 상기 제2차동증폭형 입력버퍼의 출력신호의 상보신호를 수신하여 이 두 신호 사이의 전압차를 감지증폭하는 단계를 더 구비하는 것을 특징으로 한다.

상기 본 발명의 또 다른 실시예에 따른 입력 데이터 신호 수신방법은, 위상검출기를 이용하여, 상기 제1감지증폭형 입력버퍼에 의해 감지증폭된 신호와 상기 제2감지증폭형 입력버퍼에 의해 감지증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 더 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 본 발명의 일실시예에 따른 입력 수신기는 제1입력버퍼(31), 제2입력버퍼(33), 및 위상검출기(35)를 구비한다.

제1입력버퍼(31)는 클럭신호(CLK)에 동기되고 클럭신호(CLK)에 의해 인에이 블 또는 디스에이블되며, 포지티브(+) 입력단자로 입력되는 입력 데이터 신호(DATA)와 네거티브 입력단자(-)로 입력되는 제1기준전압(VREFH) 사이의 전압차를 감지하여 증폭하고 출력신호(SEL1)를 출력한다. 제2입력버퍼(33)는 클럭신호(CLK)에 동기되고 클럭신호(CLK)에 의해 인에이블 또는 디스에이블되며, 포지티브(+) 입력단자로 입력되는 제2기준전압(VREFL)과 네거티브 입력단자(-)로 입력되는 입력 데이터 신호(DATA) 사이의 전압차를 감지하여 증폭하고 출력신호(SEL2)를 출력한다.

위상검출기(35)는 제1입력버퍼의 출력신호(SEL1)와 제2입력버퍼의 출력신호(SEL2) 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호(DI)를 발생한다.

여기에서 제1기준전압(VREFH)의 레벨은 입력 데이터 신호(DATA)의 레벨의 중간레벨보다 높고, 제2기준전압(VREFL)의 레벨은 입력 데이터 신호(DATA)의 레벨의 중간레벨보다 낮다. 제1기준전압(VREFH)으로서 반도체 장치의 내부에서 발생되는 전압이 사용될 수도 있고 필요에 따라 전원전압(VDD)이 사용될 수도 있다. 또한 제2기준전압(VREFL)으로서 반도체 장치의 내부에서 발생되는 전압이 사용될 수도 있고 필요에 따라 접지전압(VSS)이 사용될 수도 있다.

좀더 설명하면, 제1입력버퍼(31)는 입력 데이터 신호(DATA)의 로우(low) 데이터를 검출하기 위해서 사용되며 입력 데이터 신호(DATA)를 제1기준전압(VREFH)과 비교한다. 그 이유는 도 5 및 도 6의 신호 파형도에 보여진 바와 같이 입력 데이터 신호(DATA)의 로우(low) 데이터는 제1기준전압(VREFH)과 가장 큰 전압차이를 갖기 때문이다.

그리고 제2입력버퍼(33)는 입력 데이터 신호(DATA)의 하이(high) 데이터를 검출하기 위해서 사용되며 입력 데이터 신호(DATA)를 제2기준전압(VREFL)과 비교한다. 그 이유는 도 5 및 도 6의 신호 파형도에 보여진 바와 같이 입력 데이터 신호(DATA)의 하이(high) 데이터는 제2기준전압(VREFL)과 가장 큰 전압차이를 갖기 때문이다.

도 4를 참조하면, 제1입력버퍼(31)는 크로스 커플드 감지증폭기(cross-coupled sense amplifier) 형태로 구성되며 입력 수신부(311), 감지증폭부(313), 제어부(315), 및 인버팅 버퍼(I11)를 구비한다. 입력 수신부(311)는, 게이트에 입력 데이터 신호(DATA)가 인가되는 제1입력 트랜지스터(N13) 및 게이트에 제1기준전압(VREFH)이 인가되는 제2입력 트랜지스터(N14)를 포함한다. 제1입력 트랜지스터(N13)의 게이트가 제1입력버퍼(31)의 포지티브 입력단자에 해당하고 제2입력 트랜지스터(N14)의 게이트가 제1입력버퍼(31)의 네거티브 입력단자에 해당한다. 여기에서 제1입력 트랜지스터(N13) 및 제2입력 트랜지스터(N14)는 엔모스 트랜지스터로 구성된다.

감지증폭부(313)는 제1입력 트랜지스터(N13)의 일단 및 제2입력 트랜지스터(N14)의 일단에 연결되고, 제1입력 트랜지스터(N13)의 일단의 레벨과 제2입력 트랜지스터(N14)의 일단의 레벨 사이의 전압차를 감지하여 증폭한다. 감지증폭부(313) 는 크로스 커플되는(cross-coupled) 2개의 피모스 트랜지스터(P12,P13) 및 크로스 커플되는 2개의 엔모스 트랜지스터(N11,N12)를 포함하여 구성된다.

제어부(315)는, 제1입력 트랜지스터(N13)와 제2입력 트랜지스터(N14)의 공통노드와 접지전압(VSS) 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 엔모스 트랜지스터(N15), 전원전압(VDD)과 내부 출력신호(V1)가 출력되는 노드 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 피모스 트랜지스터(P14), 및 전원전압(VDD)과 내부 출력신호의 상보 신호(V1')가 출력되는 노드 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 피모스 트랜지스터(P11)를 포함하여 구성된다.

클럭신호(CLK)의 논리 하이 상태에서는 엔모스 트랜지스터(N15)는 턴온되고 피모스 트랜지스터(P14) 및 피모스 트랜지스터(P11)는 턴오프된다. 이에 따라 입력 수신부(311) 및 감지증폭부(313)가 인에이블되어 정상 동작된다. 클럭신호(CLK)의 논리 로우 상태에서는 엔모스 트랜지스터(N15)는 턴오프되고 피모스 트랜지스터(P14) 및 피모스 트랜지스터(P11)는 턴온된다. 이에 따라 입력 수신부(311) 및 감지증폭부(313)는 디스에이블되어 동작되지 않는다. 이때 내부 출력신호(V1)가 출력되는 노드와 내부 출력신호의 상보 신호(V1')가 출력되는 노드는 전원전압(VDD) 레벨이 된다.

인버팅 버퍼(I11)는 내부 출력신호(V1)를 반전시키고 버퍼링하여 출력신호(SEL1)를 출력한다.

제2입력버퍼(33)는 제1입력버퍼(31)와 마찬가지로 크로스 커플드 감지증폭기 형태로 구성되며 입력 수신부(331), 감지증폭부(333), 제어부(335), 및 인버팅 버 퍼(I31)를 구비한다. 입력 수신부(331)는, 게이트에 제2기준전압(VREFL)이 인가되는 제1입력 트랜지스터(N33) 및 게이트에 입력 데이터 신호(DATA)가 인가되는 제2입력 트랜지스터(N34)를 포함한다. 제1입력 트랜지스터(N33)의 게이트가 제2입력버퍼(33)의 포지티브 입력단자에 해당하고 제2입력 트랜지스터(N34)의 게이트가 제2입력버퍼(33)의 네거티브 입력단자에 해당한다. 여기에서 제1입력 트랜지스터(N33) 및 제2입력 트랜지스터(N34)는 엔모스 트랜지스터로 구성된다.

감지증폭부(333)는 제1입력 트랜지스터(N33)의 일단 및 제2입력 트랜지스터(N34)의 일단에 연결되고, 제1입력 트랜지스터(N33)의 일단의 레벨과 제2입력 트랜지스터(N34)의 일단의 레벨 사이의 전압차를 감지하여 증폭한다. 감지증폭부(333)는 크로스 커플되는(cross-coupled) 2개의 피모스 트랜지스터(P32,P33) 및 크로스 커플되는 2개의 엔모스 트랜지스터(N31,N32)를 포함하여 구성된다.

제어부(335)는, 제1입력 트랜지스터(N33)와 제2입력 트랜지스터(N34)의 공통노드와 접지전압(VSS) 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 엔모스 트랜지스터(N35), 전원전압(VDD)과 내부 출력신호(V2)가 출력되는 노드 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 피모스 트랜지스터(P34), 및 전원전압(VDD)과 내부 출력신호의 상보 신호(V2')가 출력되는 노드 사이에 연결되고 클럭신호(CLK)에 의해 제어되는 피모스 트랜지스터(P31)를 포함하여 구성된다.

클럭신호(CLK)의 논리 하이 상태에서는 엔모스 트랜지스터(N35)는 턴온되고 피모스 트랜지스터(P34) 및 피모스 트랜지스터(P31)는 턴오프된다. 이에 따라 입력 수신부(331) 및 감지증폭부(333)가 인에이블되어 정상 동작된다. 클럭신호(CLK)의 논리 로우 상태에서는 엔모스 트랜지스터(N35)는 턴오프되고 피모스 트랜지스터(P34) 및 피모스 트랜지스터(P31)는 턴온된다. 이에 따라 입력 수신부(331) 및 감지증폭부(333)는 디스에이블되어 동작되지 않는다. 이때 내부 출력신호(V2)가 출력되는 노드와 내부 출력신호의 상보 신호(V2')가 출력되는 노드는 전원전압(VDD) 레벨이 된다.

인버팅 버퍼(I31)는 내부 출력신호(V2)를 반전시키고 버퍼링하여 출력신호(SEL2)를 출력한다.

이상에서와 같이 제2입력버퍼(33)는 제1입력버퍼(31)와 동일한 구성을 갖는다. 그러나 제1입력버퍼(31)에서는 입력 데이터 신호(DATA)가 포지티브(+) 입력단자에 해당하는 엔모스 트랜지스터(N13)의 게이트로 입력되는 반면에 제2입력버퍼(33)에서는 네거티브 입력단자(-)에 해당하는 엔모스 트랜지스터(N34)의 게이트로 입력되는 것이 다르다. 그리고 제1입력버퍼(31)에서는 제1기준전압(VREFH)이 네거티브(-) 입력단자에 해당하는 엔모스 트랜지스터(N14)의 게이트로 입력되고, 제2입력버퍼(33)에서는 제2기준전압(VREFL)이 포지티브(+) 입력단자에 해당하는 엔모스 트랜지스터(N33)의 게이트로 입력된다.

위상검출기(35)는 제1입력버퍼의 출력신호(SEL1)와 제2입력버퍼의 출력신호(SEL2)를 래치하는 SR(Set-Reset) 래치 형태의 제1래치회로(351) 및 제1래치회로(351)의 두 출력신호를 래치하는 SR 래치 형태의 제2래치회로(353)를 포함하여 구성된다. 제2래치회로(353)로부터 제1입력버퍼의 출력신호(SEL1)와 제2입력버퍼의 출력신호(SEL2) 사이의 위상차에 대응하는 출력신호(DI)가 출력된다. 제1래치회로 (351)는 두개의 낸드게이트(ND11,ND13)로 구성되고 제2래치회로(353)는 두개의 낸드게이트(ND31,ND33)로 구성된다.

도 3 및 도 4의 일실시예에서는 제1입력버퍼(31)와 제2입력버퍼(33)가 클럭신호(CLK)에 의해 동기(synchronization) 및 제어되는 경우가 도시되어 있다. 그러나 제1입력버퍼(31)와 제2입력버퍼(33)는 클럭신호(CLK)에 의해 동기 및 제어되지 않는 다른 여러가지 형태로 실시될 수 있음은 당업자에게 자명하다. 또한 도 3 및 도 4에 도시된 일실시예에서는 제1입력버퍼(31)와 제2입력버퍼(33)가 크로스 커플드 감지증폭기(cross-coupled sense amplifier) 형태로 구성된 경우가 도시되어 있으나, 제1입력버퍼(31)와 제2입력버퍼(33)는 다른 여러가지 형태의 증폭기로 실시될 수 있음은 당업자에게 자명하다.

또한 도 3 및 도 4에 도시된 일실시예에서는 위상검출기(35)가 SR(Set-Reset) 래치 형태로 구성된 경우가 도시되어 있으나, 위상검출기(35)는 다른 여러가지 형태로 실시될 수 있음은 당업자에게 자명하다.

도 5 및 도 6은 도 4의 본 발명의 일실시예에 따른 이중 기준 입력 수신기의 각 신호의 신호 파형도를 나타내는 도면이다. 도 5는 제1기준전압(VREFH)의 레벨이 입력 데이터 신호(DATA)의 레벨보다 높고 제2기준전압(VREFL)의 레벨이 입력 데이터 신호(DATA)의 레벨보다 낮은 경우를 나타낸다. 도 6은 제1기준전압(VREFH)의 레벨이 입력 데이터 신호(DATA)의 레벨의 중간레벨보다는 높고 입력 데이터 신호(DATA)의 최고 레벨보다는 낮으며 그리고 제2기준전압(VREFL)의 레벨은 입력 데이터 신호(DATA)의 레벨의 중간레벨보다는 낮고 입력 데이터 신호(DATA)의 최소 레벨 보다는 높은 경우를 나타낸다.

이하 도 5의 신호 파형도를 참조하여 도 4의 이중 기준 입력 수신기의 동작과 본 발명의 일실시예에 따른 입력 데이터 신호 수신방법이 설명된다. 본 발명의 일실시예에 따른 입력 데이터 신호 수신방법은 도 4의 본 발명의 일실시예에 따른 이중 기준 입력 수신기에 의해 실행된다.

클럭신호(CLK)의 논리 로우 구간동안에는 제1입력버퍼(31)의 내부 출력신호(V1) 및 이의 상보 신호(V1')가 전원전압(VDD) 레벨이 되고 또한 제2입력버퍼(33)의 내부 출력신호(V2) 및 이의 상보 신호(V2')가 전원전압(VDD) 레벨이 된다.

입력 데이터 신호(DATA)가 도 4의 이중 기준 입력 수신기에 입력되면, 클럭신호(CLK)의 논리 하이 구간동안 제1입력버퍼(31)에 의해 제1기준전압(VREFH)과 입력 데이터 신호(DATA) 사이의 전압차가 감지증폭되고 제2입력버퍼(33)에 의해 제2기준전압(VREFL)과 입력 데이터 신호(DATA) 사이의 전압차가 감지증폭된다.

먼저 클럭신호(CLK)의 논리 하이 구간동안 입력 데이터 신호(DATA)의 레벨이 로우 레벨인 경우에는(P1 구간) 이때 DATA와 VREFH 사이에는 큰 전압차이가 존재하고 DATA와 VREFL 사이에는 작은 전압차이가 존재한다. 이에 따라 제1입력버퍼(31)는 빠른 속도로 입력 데이터 신호(DATA)를 디벨럽(develop)하고 제2입력버퍼(33)는 느린 속도로 입력 데이터 신호(DATA)를 디벨럽하게 된다.

그 결과 제1입력버퍼(31)의 내부 출력신호(V1)가 먼저 중간레벨에 도달하고 시간(T) 후에 제2입력버퍼(33)의 내부 출력신호(V2)가 동일한 중간레벨에 도달하게 된다. 따라서 제1입력버퍼의 출력신호(SEL1)가 먼저 논리 하이가 되고 대략 시간 (T) 후에 제2입력버퍼의 출력신호(SEL2)가 논리 하이가 된다. 이와 같이 제1입력버퍼(31)와 제2입력버퍼(33)는 전압차이를 시간차이(T)로 변환하는 역할을 한다.

제1입력버퍼의 출력신호(SEL1)가 제2입력버퍼의 출력신호(SEL2)에 비해 먼저 논리 하이가 되는 경우에는, 출력신호(SEL1)가 논리 하이가 될 때 위상검출기(35)의 출력신호(DI)가 논리 하이가 된다.

다음에 클럭신호(CLK)의 논리 하이 구간동안 입력 데이터 신호(DATA)의 레벨이 하이 레벨인 경우에는(P2 구간) 이때 DATA와 VREFH 사이에는 작은 전압차이가 존재하고 DATA와 VREFL 사이에는 큰 전압차이가 존재한다. 이에 따라 제1입력버퍼(31)는 느린 속도로 입력 데이터 신호(DATA)를 디벨럽하고 제2입력버퍼(33)는 빠른 속도로 입력 데이터 신호(DATA)를 디벨럽하게 된다.

그 결과 제2입력버퍼(33)의 내부 출력신호(V2)가 먼저 중간레벨에 도달하고 시간(T) 후에 제1입력버퍼(31)의 내부 출력신호(V1)가 동일한 중간레벨에 도달하게 된다. 따라서 제2입력버퍼의 출력신호(SEL2)가 먼저 논리 하이가 되고 대략 시간(T) 후에 제1입력버퍼의 출력신호(SEL1)가 논리 하이가 된다.

제2입력버퍼의 출력신호(SEL2)가 제1입력버퍼의 출력신호(SEL1)에 비해 먼저 논리 하이가 되는 경우에는, 출력신호(SEL2)가 논리 하이가 될 때 위상검출기(35)의 출력신호(DI)는 논리 로우가 된다.

상술한 바와 같은 동작에 의하여 위상검출기(35)의 출력신호(DI)가 논리 하이가 되면 반도체 장치의 내부회로는 입력 데이터 신호(DATA)의 레벨이 로우 레벨인 것으로 인식한다. 그리고 위상검출기(35)의 출력신호(DI)가 논리 로우가 되면 반도체 장치의 내부회로는 입력 데이터 신호(DATA)의 레벨이 하이 레벨인 것으로 인식한다.

한편 도 6에 도시된 바와 같이 제1기준전압(VREFH)의 레벨이 입력 데이터 신호(DATA)의 레벨의 중간레벨보다는 높고 입력 데이터 신호(DATA)의 최고 레벨보다는 낮으며 그리고 제2기준전압(VREFL)의 레벨은 입력 데이터 신호(DATA)의 레벨의 중간레벨보다는 낮고 입력 데이터 신호(DATA)의 최소 레벨보다는 높은 경우에도, 본 발명에 따른 이중 기준 입력 수신기는 도 5에 도시된 경우와 거의 동일하게 동작한다.

단지 P1 구간에서 제2기준전압(VREFL)의 레벨이 입력 데이터 신호(DATA)의 최소 레벨보다는 높으므로, 제2입력버퍼(33)의 내부 출력신호(V2)의 상보 신호(V2')가 로우 레벨이 된다.

이때 제2입력버퍼(33)의 디벨럽 속도는 제1입력버퍼(31)와 마찬가지로 빠르며 따라서 제1입력버퍼(31)의 내부 출력신호(V1)와 제2입력버퍼(33)의 내부 출력신호의 상보 신호(V2')는 거의 동일한 속도로 동일한 중간레벨에 도달하게 된다. 이 경우에는 제1입력버퍼의 출력신호(SEL1)가 논리 하이가 되고 제2입력버퍼의 출력신호(SEL2)는 논리 로우가 유지되며, 도 5에서와 마찬가지로 출력신호(SEL1)가 논리 하이가 될 때 위상검출기(35)의 출력신호(DI)가 논리 하이가 된다.

그리고 P2 구간에서는 제1기준전압(VREFH)의 레벨이 입력 데이터 신호(DATA)의 최대 레벨보다는 낮으므로, 제1입력버퍼(31)의 내부 출력신호(V1)의 상보 신호(V1')가 로우 레벨이 된다.

이때 제1입력버퍼(31)의 디벨럽 속도는 제2입력버퍼(33)와 마찬가지로 빠르며 따라서 제2입력버퍼(33)의 내부 출력신호(V2)와 제1입력버퍼(31)의 내부 출력신호의 상보 신호(V1')는 거의 동일한 속도로 동일한 중간레벨에 도달하게 된다. 이 경우에는 제2입력버퍼의 출력신호(SEL2)가 논리 하이가 되고 제1입력버퍼의 출력신호(SEL1)는 논리 로우가 유지되며, 도 5에서와 마찬가지로 출력신호(SEL2)가 논리 하이가 될 때 위상검출기(35)의 출력신호(DI)가 논리 로우가 된다.

도 7은 본 발명의 다른 실시예에 따른 이중 기준(dual reference) 입력 수신기를 나타내는 블록도이다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 입력 수신기는 제1차동증폭형 입력버퍼(71), 제2차동증폭형 입력버퍼(73), 제1감지증폭형 입력버퍼(75), 제2감지증폭형 입력버퍼(77), 및 위상검출기(79)를 구비한다.

제1차동증폭형 입력버퍼(71)는 포지티브 입력단자(+)로 입력되는 제1기준전압(VREFH)과 네거티브 입력단자(-)로 입력되는 입력 데이터 신호(DATA) 사이의 전압차를 차동증폭하여 출력신호(OUTH) 및 이의 상보신호(OUTHB)를 출력한다. 제2차동증폭형 입력버퍼(73)는 포지티브 입력단자(+)로 입력되는 입력 데이터 신호(DATA)와 네거티브 입력단자(-)로 입력되는 제2기준전압(VREFL) 사이의 전압차를 차동증폭하여 출력신호(OUTL) 및 이의 상보신호(OUTLB)를 출력한다.

제1감지증폭형 입력버퍼(75)는 클럭신호(CLK)에 동기되고 클럭신호(CLK)에 의해 인에이블 또는 디스에이블되며, 네거티브(-) 입력단자로 입력되는 제1차동증폭형 입력버퍼(71)의 출력신호(OUTH)와 포지티브(+) 입력단자로 입력되는 제1차동 증폭형 입력버퍼(71)의 출력신호의 상보신호(OUTHB) 사이의 전압차를 감지하여 증폭하고 출력신호(SEL1)를 출력한다. 제2감지증폭형 입력버퍼(77)는 클럭신호(CLK)에 동기되고 클럭신호(CLK)에 의해 인에이블 또는 디스에이블되며, 네거티브(-) 입력단자로 입력되는 제2차동증폭형 입력버퍼(73)의 출력신호(OUTL)와 포지티브(+) 입력단자로 입력되는 제2차동증폭형 입력버퍼(73)의 출력신호의 상보신호(OUTLB) 사이의 전압차를 감지하여 증폭하고 출력신호(SEL2)를 출력한다.

제1감지증폭형 입력버퍼(75)는 도 3 및 도 4의 일실시예에 도시된 입력버퍼(31)와 구성이 동일하다. 제2감지증폭형 입력버퍼(77)는 도 3 및 도 4의 일실시예에 도시된 입력버퍼(33)와 구성이 동일하다. 단지 도 7의 실시예에서는 제1차동증폭형 입력버퍼(71)의 출력신호(OUTH)가 도 4에 도시된 입력 수신부(311)의 제2입력 트랜지스터(N14)의 게이트(제1감지증폭형 입력버퍼(75)의 네거티브(-) 입력단자에 해당한다.)로 입력되고 출력신호(OUTH)의 상보신호(OUTHB)가 입력 수신부(311)의 제1입력 트랜지스터(N13)의 게이트(제1감지증폭형 입력버퍼(75)의 포지티브(+) 입력단자에 해당한다.)로 입력된다.

그리고 도 7의 실시예에서는 제2차동증폭형 입력버퍼(73)의 출력신호(OUTL)가 도 4에 도시된 입력 수신부(331)의 제2입력 트랜지스터(N34)의 게이트(제2감지증폭형 입력버퍼(77)의 네거티브(-) 입력단자에 해당한다.)로 입력되고 출력신호(OUTL)의 상보신호(OUTLB)가 입력 수신부(331)의 제1입력 트랜지스터(N33)의 게이트(제2감지증폭형 입력버퍼(77)의 포지티브(+) 입력단자에 해당한다.)로 입력된다.

제1차동증폭형 입력버퍼(71)와 제1감지증폭형 입력버퍼(75)는 입력 데이터 신호(DATA)의 로우(low) 데이터를 검출하기 위해서 사용된다. 제2차동증폭형 입력버퍼(73)와 제2감지증폭형 입력버퍼(77)는 입력 데이터 신호(DATA)의 하이(high) 데이터를 검출하기 위해서 사용된다.

위상검출기(79)는 제1감지증폭형 입력버퍼(75)의 출력신호(SEL1)와 제2감지증폭형 입력버퍼(77)의 출력신호(SEL2) 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호(DI)를 발생한다. 위상검출기(79)는 도 3 및 도 4의 일실시예에 도시된 위상검출기(35)와 구성이 동일하다.

도 8은 도 7에 도시된 제1차동증폭형 입력버퍼(71)의 상세한 회로를 나타내는 도면이고 도 9는 도 7에 도시된 제2차동증폭형 입력버퍼(73)의 상세한 회로를 나타내는 도면이다.

도 8에 도시된 바와 같이 제1차동증폭형 입력버퍼(71)는 통상적인 차동증폭기로 구성되며 두개의 부하 저항들(R81,R82), 두개의 입력 트랜지스터들(N81,N82), 및 바이어스 트랜지스터(N83)를 포함한다.

입력 트랜지스터(N81)의 게이트에 제1기준전압(VREFH)이 인가되고 입력 트랜지스터(N82)의 게이트에 입력 데이터 신호(DATA)가 인가된다. 입력 트랜지스터(N81)의 게이트가 제1차동증폭형 입력버퍼(71)의 포지티브 입력단자(+)에 해당하고 입력 트랜지스터(N82)의 게이트가 제1차동증폭형 입력버퍼(71)의 네거티브 입력단자(-)에 해당한다. 바이어스 트랜지스터(N83)의 게이트에는 바이어스 트랜지스터(N83)의 턴온 및 턴오프를 제어하는 바이어스 전압(VBIAS)이 인가된다.

부하 저항(R82)과 입력 트랜지스터(N82)의 접속 노드로부터 제1차동증폭형 입력버퍼(71)의 출력신호(OUTH)가 출력되고, 부하 저항(R81)과 입력 트랜지스터(N81)의 접속 노드로부터 제1차동증폭형 입력버퍼(71)의 출력신호의 상보신호(OUTHB)가 출력된다. 여기에서 입력 트랜지스터(N81), 입력 트랜지스터(N82), 및 바이어스 트랜지스터(N83)는 엔모스 트랜지스터로 구성된다.

도 9에 도시된 바와 같이 제2차동증폭형 입력버퍼(73)는 통상적인 차동증폭기로 구성되며 두개의 부하 저항들(R91,R92), 두개의 입력 트랜지스터들(N91,N92), 및 바이어스 트랜지스터(N93)를 포함한다.

입력 트랜지스터(N91)의 게이트에 입력 데이터 신호(DATA)가 인가되고 입력 트랜지스터(N92)의 게이트에 제2기준전압(VREFL)이 인가된다. 입력 트랜지스터(N91)의 게이트가 제2차동증폭형 입력버퍼(73)의 포지티브 입력단자(+)에 해당하고 입력 트랜지스터(N92)의 게이트가 제2차동증폭형 입력버퍼(73)의 네거티브 입력단자(-)에 해당한다. 바이어스 트랜지스터(N93)의 게이트에는 바이어스 트랜지스터(N93)의 턴온 및 턴오프를 제어하는 바이어스 전압(VBIAS)이 인가된다.

부하 저항(R92)과 입력 트랜지스터(N92)의 접속 노드로부터 제2차동증폭형 입력버퍼(73)의 출력신호(OUTL)가 출력되고, 부하 저항(R91)과 입력 트랜지스터(N91)의 접속 노드로부터 제2차동증폭형 입력버퍼(73)의 출력신호의 상보신호(OUTLB)가 출력된다. 여기에서 입력 트랜지스터(N91), 입력 트랜지스터(N92), 및 바이어스 트랜지스터(N93)는 엔모스 트랜지스터로 구성된다.

상기 제1차동증폭형 입력버퍼(71) 및 제2차동증폭형 입력버퍼(73)의 동작은 당업자에게 자명한 것이므로 여기에서 상세한 설명은 생략한다.

이상에서 설명한 도 7의 다른 실시예에 따른 이중 기준 입력 수신기의 동작은 도 3의 일실시예에 따른 이중 기준 입력 수신기의 동작과 거의 동일하고 또한 각 입력 수신기에 의해 실행되는 입력 데이터 신호 수신방법도 거의 동일하다. 따라서 여기에서 도 7의 이중 기준 입력 수신기의 동작과 이 입력 수신기에 의해 실행되는 입력 데이터 신호 수신방법에 대한 상세한 설명은 생략한다.

한편 도 7의 실시예에서는 제1감지증폭형 입력버퍼(75)와 제2감지증폭형 입력버퍼(77)가 클럭신호(CLK)에 의해 동기(synchronization) 및 제어되는 경우가 도시되어 있으나, 클럭신호(CLK)에 의해 동기 및 제어되지 않는 다른 여러가지 형태로 실시될 수 있음은 당업자에게 자명하다. 또한 도 7의 실시예에서는 제1감지증폭형 입력버퍼(75)와 제2감지증폭형 입력버퍼(77)가 도시되어 있으나, 제1감지증폭형 입력버퍼(75)와 제2감지증폭형 입력버퍼(77) 대신에 다른 여러가지 형태의 증폭기가 사용될 수 있음은 당업자에게 자명하다.

또한 도 7의 실시예에서 제1차동증폭형 입력버퍼(71)가 도 8의 회로와 같이 구성되고 제2차동증폭형 입력버퍼(73)가 도 9의 회로와 같이 구성될 수 있으나 다른 여러가지 형태로 실시될 수 있음은 당업자에게 자명하다. 또한 도 7의 실시예에서 위상검출기(79)가 도 4의 일실시예에서와 같이 SR(Set-Reset) 래치 형태로 구성될 수 있으나 다른 여러가지 형태로 실시될 수 있음은 당업자에게 자명하다.

상술한 바와 같이 본 발명에 따른 이중 기준(dual reference) 입력 수신기 및 이의 입력 데이터 신호 수신방법은 단일 방식(single-ended signaling)과 같이 외부에서 입력되는 하나의 데이터 신호(DATA)만을 이용한다. 따라서 입력 데이터 신호(DATA)를 받아 들이는 하나의 핀만 필요하므로 반도체 장치들의 핀 수를 감소시키는 장점이 있다. 또한 상술한 바와 같이 본 발명에 따른 이중 기준 입력 수신기 및 이의 입력 데이터 신호 수신방법은 두개의 기준전압, 즉 높은 레벨의 제1기준전압(VREFH)과 낮은 레벨의 제2기준전압(VREFL)을 이용한다. 따라서 본 발명에 따른 이중 기준 입력 수신기는 차동 방식(differential signaling)과 같이 큰 입력 데이터 아이(input data eye)를 제공하는 장점이 있다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 이중 기준 입력 수신기 및 이의 입력 데이터 신호 수신방법은 차동 방식과 같이 큰 입력 데이터 아이(input data eye)를 제공하고 단일 방식과 같이 핀 수를 감소시킬 수 있는 장점이 있다.

Claims

입력 데이터 신호를 수신하는 입력 수신기에 있어서,

클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제1기준전압 사이의 전압차를 감지하여 증폭하는 제1입력버퍼;

상기 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 포지티브 입력단자로 입력되는 제2기준전압과 네거티브 입력단자로 입력되는 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭하는 제2입력버퍼; 및

상기 제1입력버퍼의 출력신호와 상기 제2입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 위상검출기를 구비하고,

상기 제1기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 높고 상기 제2기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 것을 특징으로 하는 입력 수신기.
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제1항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 수신기.
제1항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 수신기.
제1항에 있어서, 상기 제1입력버퍼 및 상기 제2입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 수신기.
제1항에 있어서, 상기 제1입력버퍼는,

게이트에 상기 입력 데이터 신호가 인가되는 제1입력 트랜지스터 및 게이트에 상기 제1기준전압이 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부;

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부; 및

상기 클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제1입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제1입력버퍼의 네거티브 입력단자인 것을 특징으로 하는 입력 수신기.
제1항에 있어서, 상기 제2입력버퍼는,

게이트에 상기 제2기준전압이 인가되는 제1입력 트랜지스터 및 게이트에 상기 입력 데이터 신호가 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부;

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부; 및

상기 클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제2입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제2입력버퍼의 네거티브 입력단자인 것을 특징으로 하는 입력 수신기.
입력 데이터 신호를 수신하는 입력 수신기에 있어서,

포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제1기준전압 사이의 전압차를 감지하여 증폭하는 제1입력버퍼;

포지티브 입력단자로 입력되는 제2기준전압과 네거티브 입력단자로 입력되는 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭하는 제2입력버퍼; 및

상기 제1입력버퍼의 출력신호와 상기 제2입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 위상검출기를 구비하고,

상기 제1기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 높고 상기 제2기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 것을 특징으로 하는 입력 수신기.
삭제
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제9항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 수신기.
제9항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 수신기.
제9항에 있어서, 상기 제1입력버퍼 및 상기 제2입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 수신기.
제9항에 있어서, 상기 제1입력버퍼는,

게이트에 상기 입력 데이터 신호가 인가되는 제1입력 트랜지스터 및 게이트 에 상기 제1기준전압이 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부; 및

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제1입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제1입력버퍼의 네거티브 입력단자인 것을 특징으로 하는 입력 수신기.
제15항에 있어서, 상기 제1입력버퍼는,

클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 더 구비하는 것을 특징으로 하는 입력 수신기.
제9항에 있어서, 상기 제2입력버퍼는,

게이트에 상기 제2기준전압이 인가되는 제1입력 트랜지스터 및 게이트에 상기 입력 데이터 신호가 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부; 및

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제2입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제2입력버퍼의 네거티브 입력단자 인 것을 특징으로 하는 입력 수신기.
제17항에 있어서, 상기 제2입력버퍼는,

클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 더 구비하는 것을 특징으로 하는 입력 수신기.
입력 데이터 신호를 수신하는 입력 수신기에 있어서,

포지티브 입력단자로 입력되는 제1기준전압과 네거티브 입력단자로 입력되는 상기 입력 데이터 신호 사이의 전압차를 차동증폭하는 제1차동증폭형 입력버퍼;

포지티브 입력단자로 입력되는 상기 입력 데이터 신호와 네거티브 입력단자로 입력되는 제2기준전압 사이의 전압차를 차동증폭하는 제2차동증폭형 입력버퍼;

클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 네거티브 입력단자로 입력되는 상기 제1차동증폭형 입력버퍼의 출력신호와 포지티브 입력단자로 입력되는 상기 제1차동증폭형 입력버퍼의 출력신호의 상보신호 사이의 전압차를 감지증폭하는 제1감지증폭형 입력버퍼;

상기 클럭신호에 의해 동기되고 인에이블 또는 디스에이블되며, 네거티브 입력단자로 입력되는 상기 제2차동증폭형 입력버퍼의 출력신호와 포지티브 입력단자로 입력되는 상기 제2차동증폭형 입력버퍼의 출력신호의 상보신호 사이의 전압차를 감지증폭하는 제2감지증폭형 입력버퍼; 및

상기 제1감지증폭형 입력버퍼의 출력신호와 상기 제2감지증폭형 입력버퍼의 출력신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 위상검출기를 구비하고,

상기 제1기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 높고 상기 제2기준전압의 레벨은 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 것을 특징으로 하는 입력 수신기.
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제19항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 수신기.
제19항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 수신기.
제19항에 있어서, 상기 제1감지증폭형 입력버퍼 및 상기 제2감지증폭형 입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 수신기.
제19항에 있어서, 상기 제1감지증폭형 입력버퍼는,

게이트에 상기 제1차동증폭형 입력버퍼의 출력신호의 상보신호가 인가되는 제1입력 트랜지스터 및 게이트에 상기 제1차동증폭형 입력버퍼의 출력신호가 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부;

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부; 및

상기 클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제1감지증폭형 입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제1감지증폭형 입력버퍼의 네거티브 입력단자인 것을 특징으로 하는 입력 수신기.
제19항에 있어서, 상기 제2감지증폭형 입력버퍼는,

게이트에 상기 제2차동증폭형 입력버퍼의 출력신호의 상보신호가 인가되는 제1입력 트랜지스터 및 게이트에 상기 제2차동증폭형 입력버퍼의 출력신호가 인가되는 제2입력 트랜지스터를 포함하는 입력 수신부;

상기 제1입력 트랜지스터의 일단 및 상기 제2입력 트랜지스터의 일단에 연결되고, 상기 제1입력 트랜지스터의 일단의 레벨과 상기 제2입력 트랜지스터의 일단의 레벨 사이의 전압차를 감지하여 증폭하는 감지증폭부; 및

상기 클럭신호에 응답하여 상기 입력 수신부 및 상기 감지증폭부를 인에이블 또는 디스에이블시키는 제어부를 구비하고,

상기 제1입력 트랜지스터의 게이트가 상기 제2입력버퍼의 포지티브 입력단자이고 상기 제2입력 트랜지스터의 게이트가 상기 제2입력버퍼의 네거티브 입력단자인 것을 특징으로 하는 입력 수신기.
입력 데이터 신호를 수신하는 방법에 있어서,

제1입력버퍼를 이용하여, 클럭신호의 제1논리 상태 동안 상기 제1입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호 및 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압을 수신하여 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지 증폭하는 단계;

제2입력버퍼를 이용하여, 상기 클럭신호의 제1논리 상태 동안 상기 제2입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압과 상기 입력 데이터 신호를 수신하여 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지 증폭하는 단계; 및

위상검출기를 이용하여, 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지하여 증폭된 신호와 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.
제27항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제27항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제27항에 있어서, 상기 제1입력버퍼 및 상기 제2입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.
입력 데이터 신호를 수신하는 방법에 있어서,

제1입력버퍼를 이용하여, 상기 제1입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호 및 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압을 수신하여 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지 증폭하는 단계;

제2입력버퍼를 이용하여, 상기 제2입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압과 상기 입력 데이터 신호를 수신하여 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지 증폭하는 단계; 및

위상검출기를 이용하여, 상기 입력 데이터 신호와 상기 제1기준전압 사이의 전압차를 감지하여 증폭된 신호와 상기 제2기준전압과 상기 입력 데이터 신호 사이의 전압차를 감지하여 증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.
제31항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제31항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제31항에 있어서, 상기 제1입력버퍼 및 상기 제2입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.
입력 데이터 신호를 수신하는 방법에 있어서,

제1차동증폭형 입력버퍼를 이용하여, 상기 제1차동증폭형 입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호의 레벨의 중간레벨보다 높은 제1기준전압과 상기 입력 데이터 신호를 수신하여 상기 제1기준전압과 상기 입력 데이터 신호 사이의 전압차를 차동증폭하는 단계;

제2차동증폭형 입력버퍼를 이용하여, 상기 제2차동증폭형 입력버퍼의 포지티브 입력단자 및 네거티브 입력단자로 상기 입력 데이터 신호와 상기 입력 데이터 신호의 레벨의 중간레벨보다 낮은 제2기준전압을 수신하여 상기 입력 데이터 신호와 상기 제2기준전압 사이의 전압차를 차동증폭하는 단계;

제1감지증폭형 입력버퍼를 이용하여, 클럭신호의 제1논리 상태 동안 상기 제1감지증폭형 입력버퍼의 네거티브 입력단자 및 포지티브 입력단자로 상기 제1차동증폭형 입력버퍼의 출력신호와 상기 제1차동증폭형 입력버퍼의 출력신호의 상보신호를 수신하여 이 두 신호 사이의 전압차를 감지증폭하는 단계;

제2감지증폭형 입력버퍼를 이용하여, 상기 클럭신호의 제1논리 상태 동안 상기 제2감지증폭형 입력버퍼의 네거티브 입력단자 및 포지티브 입력단자로 상기 제2차동증폭형 입력버퍼의 출력신호와 상기 제2차동증폭형 입력버퍼의 출력신호의 상보신호를 수신하여 이 두 신호 사이의 전압차를 감지증폭하는 단계; 및

위상검출기를 이용하여, 상기 제1감지증폭형 입력버퍼에 의해 감지증폭된 신호와 상기 제2감지증폭형 입력버퍼에 의해 감지증폭된 신호 사이의 위상차를 검출하고 검출된 위상차에 대응하는 출력신호를 발생하는 단계를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.
제35항에 있어서, 상기 제1기준전압은 전원전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제35항에 있어서, 상기 제2기준전압은 접지전압인 것을 특징으로 하는 입력 데이터 신호 수신방법.
제35항에 있어서, 상기 제1감지증폭형 입력버퍼 및 상기 제2감지증폭형 입력버퍼는 크로스 커플드 감지증폭기(cross-coupled sense amplifier)를 구비하는 것을 특징으로 하는 입력 데이터 신호 수신방법.