JP3842752B2 - 位相補正回路及び受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、位相補正回路及び受信回路に関し、特に、データ転送の際、データとのクロック位相の調整を行う位相補正回路及び受信回路に関する。
【０００２】
【従来の技術】
図１１は、高速入出力装置（高速Ｉ／Ｏ装置とも記す）を示すブロック図である。送信装置４は、入力されたパラレルデータ１をシリアルデータ２に変換する。ここで、本明細書においてシリアルデータとは、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）による差動ペアの信号である。変換されたシリアルデータ２は受信装置５へ送信される。受信装置５は、シリアルデータ２を入力してパラレルデータ３に変換する。これらのパラレルデータをシリアルデータに変換するシリアル化、及び、シリアルデータをパラレルデータに変換するデシリアル化（Ｓｅｒｉａｌ／Ｄｅｓｅｒｉａｌ）は、クロック同期で行われる。送信装置４から送られてきたシリアルデータ２は受信装置４のクロックとは同期していない。従って、受信器５内においてはシリアルデータ２を正しく読取るためにクロックとの同期を取る必要があり、このためシリアルデータ２とのクロック位相を合わせる必要がある。クロック位相を合わせる機能を実現するには、位相補正回路（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ、ＰＩとも記す）と、データ読取り回路と、が用いられる。
【０００３】
図１２は、データ読取り回路が入力するシリアルデータ２’と位相補正回路がデータ読取り回路へ出力する４相クロックを示すタイミングチャートである。シリアルデータ２’の中央を４相クロックのＲｅｃｌｏｃｋ＿ＩｎＩＰ（ｐｏｓｉｔｉｖｅ＝０）９１とＲｅｃｌｏｃｋ＿ＩｎＩＮ（ｎｅｇａｔｉｖｅ＝ｐ）９３とで打ち抜くことによって正しくデータ読取りが可能となる。このシリアルデータ２’を打ち抜くクロックがずれるとデータが正しく読み取れず、受信器の誤動作の原因となる。
【０００４】
ここで、Ｒｅｃｌｏｃｋ＿ＩｎＩＰ９１とＲｅｃｌｏｃｋ＿ＩｎＩＮ９３はペアである。またこれらと９０度ずれるＲｅｃｌｏｃｋ＿ＩｎＱＰとＲｅｃｌｏｃｋ＿ＩｎＱＮとは別のペアである。
【０００５】
図１３は、クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１とクロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３のデューティ比（Ｄｕｔｙ ｒａｔｉｏ）が５０：５０からずれてしまった場合のタイミングチャートである。ノイズ等を原因として、このデューティ比がずれてしまう場合がある。クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１はデータ中央で打ち抜いているが、クロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３はデューティがずれたために、データ遷移の起きている場所で打ち抜いており、正しくデータが打ちぬけているとは限らない。
【０００６】
図１４は、位相補正回路の出力回路を示す概略図である。ミキサ５２より出力された信号線６１の信号はインテグレータ６２で信号を寝かされ、出力バッファ６３に送られる。出力バッファ６３で増幅された出力信号６５は、一方の信号を図示しないデータ読取り回路に送られ、もう一方の信号をデューティ補正回路（Ｄｕｔｙ Ｃｉｒｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）６４に送り、デューティ補正を行われ、デューティ補正の信号が信号６１にフィードバックされる。このデューティ補正回路６４により、デューティは補正することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の位相補正回路においては、周辺回路の動作により、寄生容量、カップリング容量のために信号６１の電位が変動してしまうことがある。
【０００８】
図１５は、電位変動の起きた信号６１の様子を示す図表である。信号６１’のように信号の正／負（Ｐｏｓｉｔｉｖｅ／Ｎｅｇａｔｉｖｅ）の電位が揺らぐとＣＭＬのため相反する方向に動き、振幅が小さくなってしまう箇所ができる。これが出力バッファ６３で増幅しきれずデータ読取り回路でクロックとして認識されない場合が出てくる。また、電位が変動してしまったためにデューティも崩れてしまう。これによって、データ読取り回路のデータ読取りが正しく行われないという問題点があった。
【０００９】
本発明は上記事情に鑑みて成されたものであり、その目的とするところは、データ転送の際、データとのクロック位相の調整にて動作保証可能な位相補正回路及び受信回路を提供することにある。
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、送信器より送信されたデータと、前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含むことを特徴とする位相補正回路が提供される。
【００１１】
また、本願発明の一態様によれば、送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する位相補正回路において、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第一のオペアンプを備え、前記第一のオペアンプの出力は容量とインバータとに接続してある電位に達した際にインバータが変化する構造を持ち、前記インバータの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記ＮＭＯＳトランジスタのゲートの”ＯＮ”，”ＯＦＦ”のスイッチによって前記インテグレータの容量を変化させ、前記第一のオペアンプは、プラス、マイナス、参照の３つの入力を持つ第二のオペアンプと第三のオペアンプと排他的論理和とを備え、前記第二のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照に接続し、前記第三のオペアンプは、前記第二のオペアンプのマイナス側に接続した信号をプラス側に、前記第二のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第二のオペアンプの出力信号と前記第三のオペアンプの出力信号は前記排他的論理和の入力に接続し、前記第二のオペアンプと前記第三のオペアンプは、第四のオペアンプと第五のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第五のオペアンプのプラス側に接続し、前記第五のオペアンプのマイナス側に前記基準電位を接続し、前記第五のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路が提供される。
【００１２】
また、本願発明の一態様によれば、高速データ転送を行う送受信器の受信器において、送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第六のオペアンプと、前記位相を調整した差動クロック信号よりクロックを造り出す第七のオペアンプとを備え、前記第六のオペアンプの出力は第三のフリップフロップのデータ入力に接続し、前記第七のオペアンプの出力は遅延回路に接続して遅らされたクロックを造り出し前記第三のフリップフロップのクロック入力に接続して前記第六のオペアンプの出力を叩いて出力信号を第四のフリップフロップのデータ入力とＮＡＮＤ入力の一つに接続し、一方、前記遅延回路より遅らされたクロックは第二のインバータで反転されたクロックとして前記第四のフリップフロップのクロックの入力に接続し、前記第三のフリップフロップの出力を叩いて前記ＮＡＮＤ入力のもう一方に接続し、前記ＮＡＮＤの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記位相を調整した差動クロック信号の差分電位が連続して基準電位より小さくなっている間、前記ＮＭＯＳトランジスタのゲートの”ＯＦＦ”のスイッチとして働くことによって、前記インテグレータの容量を変化させ、前記第六のオペアンプと前記第七のオペアンプは、プラス、マイナス、参照の三つの入力を持つ第八のオペアンプと第九のオペアンプと排他的論理和とを備え、前記第八のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照信号として参照に接続し、前記第九のオペアンプは、前記第八のオペアンプのマイナス側に接続した信号をプラス側に、前記第八のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第八のオペアンプの出力信号と前記第九のオペアンプの出力信号は前記排他的論理和の入力に接続し、前記第八のオペアンプと前記第九のオペアンプは、第十のオペアンプと第十一のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第十一のオペアンプのプラス側に接続し、前記第十一のオペアンプのマイナス側に前記基準電位を接続し、前記第十一のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路が提供される。
【００１３】
また、本願発明の一態様によれば、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータに出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータが行う前記差動クロック信号の変形量を制御するコントロール回路と、を有することを特徴とする位相補正回路が提供される。
【００１４】
また、本願発明の一態様によれば、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラと、前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータコントローラの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータから出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータの容量を制御するコントロール回路と、を含む位相補正回路と、前記出力バッファから出力された信号を用いてデータを読取るデータ読取り装置と、を有することを特徴とする受信回路が提供される。
【００１５】
また、本願発明の一態様によれば、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラと、前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータコントローラの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータに出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータの容量を制御するコントロール回路と、を含む位相補正回路と、前記出力バッファから出力された信号を用いてデータを読取るデータ読取り装置と、
を有することを特徴とする受信回路が提供される。
【００１６】
【発明の実施の形態】
本発明に係る位相補正回路及び受信装置の実施形態について、図面を参照しながら詳細に説明する。
【００１７】
図１は、本発明に係る受信装置のブロック図である。この受信装置は、データ読取り回路６と、位相補正回路７と、を有する。位相補正回路７は、４相（０，π／２，π，３π／２）の入力クロック８（Ｃｌｏｃｋ＿Ｉｎ、ＣＭＬ）が入力され、シリアルデータ２’と位相を合わせた４相クロック９（Ｒｅｃｌｏｃｋ＿Ｉｎ）を出力する。一方、シリアルデータ２’が図示しない送信器より送られ、データ読取り回路６にてクロック９でシリアルデータ２’を読取ると同時にクロックとデータとの位相情報信号１０（Ｕｐ／Ｄｎ）を位相補正回路７に送り、受信器内のクロックと同期したデータ１１をデータと位相があったクロック９’と共に以降の処理の回路に送り出す。
【００１８】
図２は、本実施形態の位相補正回路７の概略図である。この位相補正回路は、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラ５１と、電流ＤＡコンバータコントローラ５１の出力及びクロック８を入力し、電流ＤＡコンバーコントローラタ５１の出力５６に基づいてクロック８の位相をシフトして差動クロックを出力するミキサ５２と、このミキサの出力を入力する出力回路５３と、を有する。
【００１９】
図示しないデータ読取り回路６からの位相情報信号１０が電流ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）コントローラ（ＩＤＡＣコントローラとも記す）５１により、Ｕｐ／Ｄｎの電流値に変換され、電流信号５６となる。また、４相入力クロック８がミキサ５２に送られ、ここで電流信号５６と混合されて位相をシフトし、出力回路５３に送られる。
【００２０】
図３は、本実施形態の出力回路５３を示す図である。出力回路５３は、データとの位相が調整された差動クロック信号６１を入力し、この差動クロック信号６１を変形して出力するインテグレータ６２と、インテグレータ６２に出力された信号を増幅する出力バッファ６３と、出力バッファ６３にて増幅された信号を入力し、その信号の位相を調整して出力バッファ６３にフィードバックして出力するデューティ補正回路６４と、差動クロック信号の差分の振幅が所定の量以下になった場合には、インテグレータ６２が行う差動クロック信号の変形量を制御するコントロール回路７１と、を有する。コントローラ７１は、ミキサ５２より出力された信号６１の電位をチェックし、出力バッファ６３で増幅できる電位レベルか否かを判断してインテグレータ６２の容量を変化させる。インテグレータ６２は位相挿入で位相シフトの影響を低減するために、信号波形を寝かせるようにしている。具体的には、スリュー（Ｓｌｅｗ）を持たせた波形にする。容量を変化させることによって、クロックエッジの立ち上がり速度をコントロールして出力バッファ６３で増幅できるレベルの電位までクロックの振幅を回復させることができる。なお、１つの出力回路５３は、上記４相クロックのうち、片方の差動クロックペアの２つクロックを取り扱う。ＰＩ７の内部に０度と１８０度の差動クロックペアと９０度と２７０度の差動クロックペアと２系統分有する。つまり、出力回路５３、ミキサ５２、及びＩＤＡＣコントローラを含むＰＩ７は、０度と１８０度差動クロックペア用と９０度と２７０度差動クロックペア用と２つを有する。従って、一方のクロックペアでのみ説明は行うが別系統のクロックも同様に回路を有している。
【００２１】
図４は、本発明実施形態のコントローラ７１とインテグレータ６２の第１の実施形態を示す回路図である。このコントローラ７１は、オペアンプ２１と、容量１２と、否定論理回路（インバータとも記す）１３と、を有する。また、インテグレータ６２は、一方の差動クロック信号６１ａに接続されるＮＭＯＳトランジスタ１４ａと、ＮＭＯＳトランジスタ１４ａに接続される容量１５ａと、他方の差動クロック信号６１ｂに接続されるＮＭＯＳトランジスタ１４ｂと、ＮＭＯＳトランジスタ１４ｂに接続される容量１５ｂと、を有する。オペアンプ２１は信号ポジティブ（正）信号６１ａの信号Ｉｎｔｅｇｐ及びネガティブ（負）信号６１ｂ（ＣＭＬのため、反転信号となっている）の信号Ｉｎｔｅｇｎとの差分を取る。そして、オペアンプ２１は、その差分の電位と参照信号１７の信号Ｖｒｅｆと比較する。差分の電位が信号Ｖｒｅｆをよりも小さい場合には検知信号を出力する。ここで、容量１２を設けることで、すぐにはインバータ１３を変化させないようにすることができる。すなわち、オペアンプの出力は、差分の電位が信号Ｖｒｅｆよりも小さい場合を何度か繰り返すと、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となる。これにより、ＮＭＯＳトランジスタ１４ａ，１４ｂをオフにし、インテグレータ６２の容量１５ａ，１５ｂを外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。ここで、容量とは、電荷を蓄える機能を有するものであり、配線負荷容量や入力端子容量も含まれる。
【００２２】
本実施形態では、容量１２に所定の量の電荷が溜まるようにしたが、これに限られず、例えば、容量１２を設けなくても良い。この場合には、１回の検知信号で、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となるにすればよい。このように、差分の電位がＶｒｅｆよりも小さくなる回数が１回または少ない場合でも信号を反転させたい場合には、容量を取り除く、若しくは少ない容量のものにすればよい。一方、差分の電位がＶｒｅｆよりも小さくなる回数が多く発生した場合に信号を反転させたい場合には、容量を大きいものにすればよい。
【００２３】
図５は、本実施形態における図４に示したオペアンプ２１の内部の回路を示す図である。本実施形態のオペアンプ３１は、オペアンプ４０ａと４０ｂとを有し、それぞれのオペアンプ内で正信号４１と負信号４２の差を取り、それぞれ参照信号４３と比較する。（正信号４１）−（負信号４２）の場合の差、または、（負信号４２）−（正信号４１）の場合の差のどちらかの場合が参照信号４３をより小さいと、排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）４５で反転が起こり、”Ｈｉｇｈ”を出力信号４６に出力する。このため、容量１２の電荷が溜まっていき、何度か連続するとインバータ１３の閾値を超え、信号が反転される。
【００２４】
図６は、本実施形態における図５のオペアンプ４０ａ，４０ｂの内部の回路を示す図である。オペアンプ８１にて正信号４１と負信号４２とを比較して差分を取り、その結果を信号線８３に出力する。オペアンプ８２にて信号８３と参照信号４３とを比較し、参照信号４３を超えていたら出力バッファ６３で増幅できる信号と做して信号８４に”Ｈｉｇｈ”を出力し、インバータ８５で反転して”Ｌｏｗ”を信号４４に出力する。一方、オペアンプ８２にて信号８３と参照信号４３とを比較して参照信号４３より小さかったら出力バッファ６３で増幅不可と做して信号８４に”Ｌｏｗ”を出力し、インバータ８５で反転して”Ｈｉｇｈ”を信号４４に出力する。
【００２５】
図７は、本実施形態によって、振幅の幅が大きくなることを説明するための図表である。本実施形態によってコントローラ７１を付加することによって、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となる。これにより、ＮＭＯＳトランジスタ１４をオフにし、インテグレータ６２の容量１５を外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。これによって、インテグレータが行う差動クロック信号の変化量が制御され、従来の振幅（図中の実線及び破線）よりも大きな振幅（一点鎖線）になり、これが出力バッファ６３で増幅しきれない事態を回避することができる。従って、データ読取り回路でクロックとして認識されない事態を回避できる。一方、電位が変動してしまったためにデューティも崩れてしまう事態も回避することができる。以上のように、データ読取り回路のデータ読取りが正しく行われないという事態を回避できるため、データ転送の際、データとのクロック位相の調整にて動作保証可能となる。
【００２６】
図８は、本発明に係るコントローラとインテグレータの第２の実施形態を示す回路図である。この実施形態におけるコントローラ７１ａは、図４と比較して、２つのオペアンプ２１ａ及び２１ｂを有している。このオペアンプ２１ａ及び２１ｂは、各々異なるレファレンス信号Ｖｒｅｆ１、Ｖｒｅｆ２を入力する。オペアンプ２１ａは信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎとの差分を取り、その差分の電位と信号Ｖｒｅｆ１と比較する。差分の電位が信号Ｖｒｅｆ１をよりも小さい場合には容量１２ａに所定の量の電荷が溜まる。一方、オペアンプ２１ｂは信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎとの差分を取り、その差分の電位と信号Ｖｒｅｆ２と比較する。差分の電位が信号Ｖｒｅｆ２をよりも小さい場合には容量１２ｂに所定の量の電荷が溜まる。各々異なるレファレンス信号を入力することで、異なる基準でＮＭＯＳトランジスタ１４をオフにし、インテグレータ６２の容量１５を外すようにする。例えば、Ｖｒｅｆ１＞Ｖｒｅｆ２として、Ｖｒｅｆ２が入力されるオペアンプ２１ｂには容量を付加せずに１回の入力でインバータ１３ｂが反転するようにしておく。また、容量１５ａ及び１５ｂと、容量１５ｃ及び１５ｄとを異なるようにして、オフされた時に軽減される負荷を異なるようにしてもよい。これによって、クロックエッジの立ち上がりの速度この容量に応じて早くなり、クロックの振幅を回復させる程度を制御することができる。これによって、より細かい制御を行うことが出来る。
【００２７】
図９は、本発明に係るコントローラとインテグレータの第３の実施形態を示す回路図である。このコントローラ７１ｂは、信号Ｉｎｔｅｇｐ、信号Ｉｎｔｅｇｎ、及びＶｒｅｆ１を入力するオペアンプ２２ａと、信号Ｉｎｔｅｇｐ、信号Ｉｎｔｅｇｎ、及びＶｒｅｆ２を入力するオペアンプ２２ｂと、オペアンプ２２ｂが出力した信号を遅延させて出力する遅延回路２５と、遅延回路の出力をクロック入力し、オペアンプ２２ａの出力を入力するフリップフロップ（ＦＦ）２３と、遅延回路２５の出力信号を反転して出力するインバータ２６と、インバータの出力をクロック入力し、フリップフロップ２３の出力を入力するフリップフロップ２４と、フリップフロップ２３及びフリップフロップ２４の出力を入力し、これら信号は否定論理積を出力するＮＡＮＤゲート２７と、を有する。このコントローラ７１ｂは、カウンタ回路とした場合の一例である。まず、オペアンプ２２ａは、信号線６１ａ及び６１ｂのＩｎｔｅｇｐ，Ｉｎｔｅｇｎを入力しこれらの差を参照信号Ｖｒｅｆ１と比較する。参照信号Ｖｒｅｆ１よりも小さかったらオペアンプ２２ａは配線３３に出力する。一方、オペアンプ２２ｂも同様に、信号Ｉｎｔｅｇｐ，Ｉｎｔｅｇｎの差を参照信号Ｖｒｅｆ２と比較する。ここで、参照信号Ｖｒｅｆ２はクロック信号を必ず発生させるような電位に設定される。従って、オペアンプ２２ｂの出力信号３４はクロック信号が出力される。なお、オペアンプ２２ａ及び２２ｂの構造は、図５及び図６と同じものを用いることが出来る。出力信号３４は出力信号３３がＦＦ２３取れるように遅延回路２５によって少し遅らされる。クロック信号３５で叩かれた信号３３は次段のＦＦ２４に送られる。クロック信号３５をインバータ２６で反転させ、半クロックずれたクロック３６がＦＦ２４を叩いて信号３８を出力する。信号３７と信号３８を否定論理積ゲート（ＮＡＮＤ）２７に通して、信号３３がＨｉｇｈとなっている期間、つまり、電位の揺らぎがある程度ずれてしまっている場合にのみ、ＮＡＮＤ２７が信号３９をＬｏｗとして、ＮＭＯＳトランジスタ２８をｏｆｆにし、インテグレータ６２の容量２９ａ及び２９ｂを外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。本実施形態ではフリップフロップを２段にすることによって、２回以上参照信号３１を超えないとスイッチは動かないようになっているが、これに限られることなく、３段、４段とすることで３回以上のスイッチを実施することは可能である。このように、図９のような構成にすることで、スイッチの回数を定義することができる。すなわち、信号線６１ａ及び６１ｂの信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎの電圧がＶｒｅｆ１を下回った回数が２回発生した際にはＮＭＯＳトランジスタ２８ａ，２８ｂがオフになるようにすることが出来る。このように信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎの電圧がＶｒｅｆ１を下回った回数でＮＭＯＳトランジスタ２８ａ，２８ｂがオフになるようすることができる。
【００２８】
図１０は、本実施形態のインテグレータの他の例である。インテグレータ６１の容量を完全にスイッチするのではなく、半分だけにする例である。容量の一部１５ｅをＮＭＯＳトランジスタ１４ｅでスイッチできるようにしておき、残りの容量１４ｆを固定にしておく。ＮＭＯＳトランジスタ１４ｅによってスイッチされても、容量１５ｆだけは残り、信号６１のクロックエッジの立ち上がりを抑えることができる。
【００２９】
本実施形態では一つのスイッチ切り替えでしか説明していないが、参照信号をもっと細かく増やし、スイッチも数段つければ、もっと細かい容量の調整が可能である。また、信号６１の電位差に応じて、アナログ的にスイッチ用の電位をコントロールして、容量をアナログ的にコントロールすることも可能である。
【００３０】
以上説明してきたように、本実施形態の位相補正回路及び受信装置によれば、位相補正回路内において、ミキサより出力された信号の電位をコントローラでチェックし、出力バッファで増幅できる電位レベルか否かを判断してインテグレータの容量を変化させる。容量を変化させることによって、クロックエッジの立ち上がり速度をコントロールして出力バッファで増幅できるレベルの電位までクロックの振幅を回復させることができる。その結果として正確なクロックが送られ、データ読取り回路で正しくデータを打ち抜き、受信器の正常な動作が保証できる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、データ転送の際、データとのクロック位相の調整にて動作保証可能な位相補正回路及び受信回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る受信装置の実施形態を示すブロック図である。
【図２】本実施形態の位相補正回路７の概略図である。
【図３】本実施形態の出力回路５３を示す図である。
【図４】本発明に係るコントローラ７１とインテグレータ６２の第１の実施形態を示す回路図である。
【図５】本実施形態における図４に示したオペアンプ２１の内部の回路を示す図である。
【図６】本実施形態における図５のオペアンプ４０の内部の回路を示す図である。
【図７】本実施形態によって、振幅の幅が大きくなることを説明するための図表である。
【図８】本発明に係るコントローラとインテグレータの第２の実施形態を示す回路図である。
【図９】本発明に係るコントローラとインテグレータの第３の実施形態を示す回路図である。
【図１０】本実施形態のインテグレータの他の例である。
【図１１】高速入出力装置（高速Ｉ／Ｏ装置とも記す）を示すブロック図である。
【図１２】データ読取り回路が入力するシリアルデータ２’と位相補正回路がデータ読取り回路へ出力する４相クロック９を示すタイミングチャートである。
【図１３】クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１とクロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３のデューティ比（Ｄｕｔｙ ｒａｔｉｏ）が５０：５０からずれてしまった場合のタイミングチャートである。
【図１４】従来技術の出力回路５３の概略を示すブロック図である。
【図１５】電位変動の起きた信号６１の様子を示す図表である。
【符号の説明】
１，３ パラレルデータ
２，２’ シリアルデータ（ＣＭＬ）
４ 送信器
５ 受信器
６ データ読取り回路
７ 位相補正回路
８ ４相（０，π／２，π，３π／４）の入力クロック
９，９’ データと位相を合わせた４Ｐｈａｓｅクロック
１０ 位相情報信号
１１ 受信器内のクロックと同期したデータ
１２ 容量
１３ インバータ
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，２８ａ，２８ｂ ＮＭＯＳトランジスタ
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，２９ａ，２９ｂ インテグレータ容量
１７ 参照信号
１８ オペアンプ出力信号
１９，１９ａ，１９ｂ インバータ出力信号
２１，２１ａ，２１ｂ，２２ａ，２２ｂ オペアンプ
２３，２４ ＦＦ（フリップフロップ）
２５ 遅延回路
２６ インバータ
２７ ＮＡＮＤ
３１，３２ 参照信号
３３ オペアンプ２２ａの出力信号
３４ オペアンプ２２ｂの出力信号
３５ 遅延回路２５の出力のクロック信号
３６ クロック
３７ ＦＦ２４の出力信号
３８ ＦＦ２５の出力信号
３９ ＮＡＮＤ２７の出力信号
４０，４０ａ，４０ｂ オペアンプ
４１，４２，４３ オペアンプ入力信号
４４ａ，４４ｂ オペアンプ４０ａ，４０ｂの出力信号
４５ ＥＸＯＲ
４６ オペアンプの２１の出力信号
５１ ＩＤＡＣコントローラ
５２ ミキサ
５３ 出力回路
５６ 電流信号
６１，６１’，６１ａ，６１ｂ 出力信号
６２，６２ａ，６２ｂ，６２ｃ インテグレータ
６３ 出力バッファ
６４ デューティ補正回路
６５ バッファ出力信号
７１ コントローラ
８１，８２ オペアンプ
８３ オペアンプ８１の出力信号
８４ オペアンプ８２の出力信号
８５ インバータ
９１ データと位相を合わせた０度のクロック
９３ データと位相を合わせた１８０度のクロック
【発明の属する技術分野】
本発明は、位相補正回路及び受信回路に関し、特に、データ転送の際、データとのクロック位相の調整を行う位相補正回路及び受信回路に関する。
【０００２】
【従来の技術】
図１１は、高速入出力装置（高速Ｉ／Ｏ装置とも記す）を示すブロック図である。送信装置４は、入力されたパラレルデータ１をシリアルデータ２に変換する。ここで、本明細書においてシリアルデータとは、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）による差動ペアの信号である。変換されたシリアルデータ２は受信装置５へ送信される。受信装置５は、シリアルデータ２を入力してパラレルデータ３に変換する。これらのパラレルデータをシリアルデータに変換するシリアル化、及び、シリアルデータをパラレルデータに変換するデシリアル化（Ｓｅｒｉａｌ／Ｄｅｓｅｒｉａｌ）は、クロック同期で行われる。送信装置４から送られてきたシリアルデータ２は受信装置４のクロックとは同期していない。従って、受信器５内においてはシリアルデータ２を正しく読取るためにクロックとの同期を取る必要があり、このためシリアルデータ２とのクロック位相を合わせる必要がある。クロック位相を合わせる機能を実現するには、位相補正回路（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ、ＰＩとも記す）と、データ読取り回路と、が用いられる。
【０００３】
図１２は、データ読取り回路が入力するシリアルデータ２’と位相補正回路がデータ読取り回路へ出力する４相クロックを示すタイミングチャートである。シリアルデータ２’の中央を４相クロックのＲｅｃｌｏｃｋ＿ＩｎＩＰ（ｐｏｓｉｔｉｖｅ＝０）９１とＲｅｃｌｏｃｋ＿ＩｎＩＮ（ｎｅｇａｔｉｖｅ＝ｐ）９３とで打ち抜くことによって正しくデータ読取りが可能となる。このシリアルデータ２’を打ち抜くクロックがずれるとデータが正しく読み取れず、受信器の誤動作の原因となる。
【０００４】
ここで、Ｒｅｃｌｏｃｋ＿ＩｎＩＰ９１とＲｅｃｌｏｃｋ＿ＩｎＩＮ９３はペアである。またこれらと９０度ずれるＲｅｃｌｏｃｋ＿ＩｎＱＰとＲｅｃｌｏｃｋ＿ＩｎＱＮとは別のペアである。
【０００５】
図１３は、クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１とクロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３のデューティ比（Ｄｕｔｙ ｒａｔｉｏ）が５０：５０からずれてしまった場合のタイミングチャートである。ノイズ等を原因として、このデューティ比がずれてしまう場合がある。クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１はデータ中央で打ち抜いているが、クロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３はデューティがずれたために、データ遷移の起きている場所で打ち抜いており、正しくデータが打ちぬけているとは限らない。
【０００６】
図１４は、位相補正回路の出力回路を示す概略図である。ミキサ５２より出力された信号線６１の信号はインテグレータ６２で信号を寝かされ、出力バッファ６３に送られる。出力バッファ６３で増幅された出力信号６５は、一方の信号を図示しないデータ読取り回路に送られ、もう一方の信号をデューティ補正回路（Ｄｕｔｙ Ｃｉｒｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）６４に送り、デューティ補正を行われ、デューティ補正の信号が信号６１にフィードバックされる。このデューティ補正回路６４により、デューティは補正することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の位相補正回路においては、周辺回路の動作により、寄生容量、カップリング容量のために信号６１の電位が変動してしまうことがある。
【０００８】
図１５は、電位変動の起きた信号６１の様子を示す図表である。信号６１’のように信号の正／負（Ｐｏｓｉｔｉｖｅ／Ｎｅｇａｔｉｖｅ）の電位が揺らぐとＣＭＬのため相反する方向に動き、振幅が小さくなってしまう箇所ができる。これが出力バッファ６３で増幅しきれずデータ読取り回路でクロックとして認識されない場合が出てくる。また、電位が変動してしまったためにデューティも崩れてしまう。これによって、データ読取り回路のデータ読取りが正しく行われないという問題点があった。
【０００９】
本発明は上記事情に鑑みて成されたものであり、その目的とするところは、データ転送の際、データとのクロック位相の調整にて動作保証可能な位相補正回路及び受信回路を提供することにある。
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、送信器より送信されたデータと、前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含むことを特徴とする位相補正回路が提供される。
【００１１】
また、本願発明の一態様によれば、送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する位相補正回路において、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第一のオペアンプを備え、前記第一のオペアンプの出力は容量とインバータとに接続してある電位に達した際にインバータが変化する構造を持ち、前記インバータの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記ＮＭＯＳトランジスタのゲートの”ＯＮ”，”ＯＦＦ”のスイッチによって前記インテグレータの容量を変化させ、前記第一のオペアンプは、プラス、マイナス、参照の３つの入力を持つ第二のオペアンプと第三のオペアンプと排他的論理和とを備え、前記第二のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照に接続し、前記第三のオペアンプは、前記第二のオペアンプのマイナス側に接続した信号をプラス側に、前記第二のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第二のオペアンプの出力信号と前記第三のオペアンプの出力信号は前記排他的論理和の入力に接続し、前記第二のオペアンプと前記第三のオペアンプは、第四のオペアンプと第五のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第五のオペアンプのプラス側に接続し、前記第五のオペアンプのマイナス側に前記基準電位を接続し、前記第五のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路が提供される。
【００１２】
また、本願発明の一態様によれば、高速データ転送を行う送受信器の受信器において、送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第六のオペアンプと、前記位相を調整した差動クロック信号よりクロックを造り出す第七のオペアンプとを備え、前記第六のオペアンプの出力は第三のフリップフロップのデータ入力に接続し、前記第七のオペアンプの出力は遅延回路に接続して遅らされたクロックを造り出し前記第三のフリップフロップのクロック入力に接続して前記第六のオペアンプの出力を叩いて出力信号を第四のフリップフロップのデータ入力とＮＡＮＤ入力の一つに接続し、一方、前記遅延回路より遅らされたクロックは第二のインバータで反転されたクロックとして前記第四のフリップフロップのクロックの入力に接続し、前記第三のフリップフロップの出力を叩いて前記ＮＡＮＤ入力のもう一方に接続し、前記ＮＡＮＤの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記位相を調整した差動クロック信号の差分電位が連続して基準電位より小さくなっている間、前記ＮＭＯＳトランジスタのゲートの”ＯＦＦ”のスイッチとして働くことによって、前記インテグレータの容量を変化させ、前記第六のオペアンプと前記第七のオペアンプは、プラス、マイナス、参照の三つの入力を持つ第八のオペアンプと第九のオペアンプと排他的論理和とを備え、前記第八のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照信号として参照に接続し、前記第九のオペアンプは、前記第八のオペアンプのマイナス側に接続した信号をプラス側に、前記第八のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第八のオペアンプの出力信号と前記第九のオペアンプの出力信号は前記排他的論理和の入力に接続し、前記第八のオペアンプと前記第九のオペアンプは、第十のオペアンプと第十一のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第十一のオペアンプのプラス側に接続し、前記第十一のオペアンプのマイナス側に前記基準電位を接続し、前記第十一のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路が提供される。
【００１３】
また、本願発明の一態様によれば、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータに出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータが行う前記差動クロック信号の変形量を制御するコントロール回路と、を有することを特徴とする位相補正回路が提供される。
【００１４】
また、本願発明の一態様によれば、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラと、前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータコントローラの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータから出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータの容量を制御するコントロール回路と、を含む位相補正回路と、前記出力バッファから出力された信号を用いてデータを読取るデータ読取り装置と、を有することを特徴とする受信回路が提供される。
【００１５】
また、本願発明の一態様によれば、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラと、前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータコントローラの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、前記インテグレータに出力された信号を増幅する出力バッファと、前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータの容量を制御するコントロール回路と、を含む位相補正回路と、前記出力バッファから出力された信号を用いてデータを読取るデータ読取り装置と、
を有することを特徴とする受信回路が提供される。
【００１６】
【発明の実施の形態】
本発明に係る位相補正回路及び受信装置の実施形態について、図面を参照しながら詳細に説明する。
【００１７】
図１は、本発明に係る受信装置のブロック図である。この受信装置は、データ読取り回路６と、位相補正回路７と、を有する。位相補正回路７は、４相（０，π／２，π，３π／２）の入力クロック８（Ｃｌｏｃｋ＿Ｉｎ、ＣＭＬ）が入力され、シリアルデータ２’と位相を合わせた４相クロック９（Ｒｅｃｌｏｃｋ＿Ｉｎ）を出力する。一方、シリアルデータ２’が図示しない送信器より送られ、データ読取り回路６にてクロック９でシリアルデータ２’を読取ると同時にクロックとデータとの位相情報信号１０（Ｕｐ／Ｄｎ）を位相補正回路７に送り、受信器内のクロックと同期したデータ１１をデータと位相があったクロック９’と共に以降の処理の回路に送り出す。
【００１８】
図２は、本実施形態の位相補正回路７の概略図である。この位相補正回路は、入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラ５１と、電流ＤＡコンバータコントローラ５１の出力及びクロック８を入力し、電流ＤＡコンバーコントローラタ５１の出力５６に基づいてクロック８の位相をシフトして差動クロックを出力するミキサ５２と、このミキサの出力を入力する出力回路５３と、を有する。
【００１９】
図示しないデータ読取り回路６からの位相情報信号１０が電流ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）コントローラ（ＩＤＡＣコントローラとも記す）５１により、Ｕｐ／Ｄｎの電流値に変換され、電流信号５６となる。また、４相入力クロック８がミキサ５２に送られ、ここで電流信号５６と混合されて位相をシフトし、出力回路５３に送られる。
【００２０】
図３は、本実施形態の出力回路５３を示す図である。出力回路５３は、データとの位相が調整された差動クロック信号６１を入力し、この差動クロック信号６１を変形して出力するインテグレータ６２と、インテグレータ６２に出力された信号を増幅する出力バッファ６３と、出力バッファ６３にて増幅された信号を入力し、その信号の位相を調整して出力バッファ６３にフィードバックして出力するデューティ補正回路６４と、差動クロック信号の差分の振幅が所定の量以下になった場合には、インテグレータ６２が行う差動クロック信号の変形量を制御するコントロール回路７１と、を有する。コントローラ７１は、ミキサ５２より出力された信号６１の電位をチェックし、出力バッファ６３で増幅できる電位レベルか否かを判断してインテグレータ６２の容量を変化させる。インテグレータ６２は位相挿入で位相シフトの影響を低減するために、信号波形を寝かせるようにしている。具体的には、スリュー（Ｓｌｅｗ）を持たせた波形にする。容量を変化させることによって、クロックエッジの立ち上がり速度をコントロールして出力バッファ６３で増幅できるレベルの電位までクロックの振幅を回復させることができる。なお、１つの出力回路５３は、上記４相クロックのうち、片方の差動クロックペアの２つクロックを取り扱う。ＰＩ７の内部に０度と１８０度の差動クロックペアと９０度と２７０度の差動クロックペアと２系統分有する。つまり、出力回路５３、ミキサ５２、及びＩＤＡＣコントローラを含むＰＩ７は、０度と１８０度差動クロックペア用と９０度と２７０度差動クロックペア用と２つを有する。従って、一方のクロックペアでのみ説明は行うが別系統のクロックも同様に回路を有している。
【００２１】
図４は、本発明実施形態のコントローラ７１とインテグレータ６２の第１の実施形態を示す回路図である。このコントローラ７１は、オペアンプ２１と、容量１２と、否定論理回路（インバータとも記す）１３と、を有する。また、インテグレータ６２は、一方の差動クロック信号６１ａに接続されるＮＭＯＳトランジスタ１４ａと、ＮＭＯＳトランジスタ１４ａに接続される容量１５ａと、他方の差動クロック信号６１ｂに接続されるＮＭＯＳトランジスタ１４ｂと、ＮＭＯＳトランジスタ１４ｂに接続される容量１５ｂと、を有する。オペアンプ２１は信号ポジティブ（正）信号６１ａの信号Ｉｎｔｅｇｐ及びネガティブ（負）信号６１ｂ（ＣＭＬのため、反転信号となっている）の信号Ｉｎｔｅｇｎとの差分を取る。そして、オペアンプ２１は、その差分の電位と参照信号１７の信号Ｖｒｅｆと比較する。差分の電位が信号Ｖｒｅｆをよりも小さい場合には検知信号を出力する。ここで、容量１２を設けることで、すぐにはインバータ１３を変化させないようにすることができる。すなわち、オペアンプの出力は、差分の電位が信号Ｖｒｅｆよりも小さい場合を何度か繰り返すと、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となる。これにより、ＮＭＯＳトランジスタ１４ａ，１４ｂをオフにし、インテグレータ６２の容量１５ａ，１５ｂを外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。ここで、容量とは、電荷を蓄える機能を有するものであり、配線負荷容量や入力端子容量も含まれる。
【００２２】
本実施形態では、容量１２に所定の量の電荷が溜まるようにしたが、これに限られず、例えば、容量１２を設けなくても良い。この場合には、１回の検知信号で、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となるにすればよい。このように、差分の電位がＶｒｅｆよりも小さくなる回数が１回または少ない場合でも信号を反転させたい場合には、容量を取り除く、若しくは少ない容量のものにすればよい。一方、差分の電位がＶｒｅｆよりも小さくなる回数が多く発生した場合に信号を反転させたい場合には、容量を大きいものにすればよい。
【００２３】
図５は、本実施形態における図４に示したオペアンプ２１の内部の回路を示す図である。本実施形態のオペアンプ３１は、オペアンプ４０ａと４０ｂとを有し、それぞれのオペアンプ内で正信号４１と負信号４２の差を取り、それぞれ参照信号４３と比較する。（正信号４１）−（負信号４２）の場合の差、または、（負信号４２）−（正信号４１）の場合の差のどちらかの場合が参照信号４３をより小さいと、排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）４５で反転が起こり、”Ｈｉｇｈ”を出力信号４６に出力する。このため、容量１２の電荷が溜まっていき、何度か連続するとインバータ１３の閾値を超え、信号が反転される。
【００２４】
図６は、本実施形態における図５のオペアンプ４０ａ，４０ｂの内部の回路を示す図である。オペアンプ８１にて正信号４１と負信号４２とを比較して差分を取り、その結果を信号線８３に出力する。オペアンプ８２にて信号８３と参照信号４３とを比較し、参照信号４３を超えていたら出力バッファ６３で増幅できる信号と做して信号８４に”Ｈｉｇｈ”を出力し、インバータ８５で反転して”Ｌｏｗ”を信号４４に出力する。一方、オペアンプ８２にて信号８３と参照信号４３とを比較して参照信号４３より小さかったら出力バッファ６３で増幅不可と做して信号８４に”Ｌｏｗ”を出力し、インバータ８５で反転して”Ｈｉｇｈ”を信号４４に出力する。
【００２５】
図７は、本実施形態によって、振幅の幅が大きくなることを説明するための図表である。本実施形態によってコントローラ７１を付加することによって、配線１８の電位はインバータ１３の閾値を超えて配線１９の信号がオフ（ｏｆｆ）となる。これにより、ＮＭＯＳトランジスタ１４をオフにし、インテグレータ６２の容量１５を外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。これによって、インテグレータが行う差動クロック信号の変化量が制御され、従来の振幅（図中の実線及び破線）よりも大きな振幅（一点鎖線）になり、これが出力バッファ６３で増幅しきれない事態を回避することができる。従って、データ読取り回路でクロックとして認識されない事態を回避できる。一方、電位が変動してしまったためにデューティも崩れてしまう事態も回避することができる。以上のように、データ読取り回路のデータ読取りが正しく行われないという事態を回避できるため、データ転送の際、データとのクロック位相の調整にて動作保証可能となる。
【００２６】
図８は、本発明に係るコントローラとインテグレータの第２の実施形態を示す回路図である。この実施形態におけるコントローラ７１ａは、図４と比較して、２つのオペアンプ２１ａ及び２１ｂを有している。このオペアンプ２１ａ及び２１ｂは、各々異なるレファレンス信号Ｖｒｅｆ１、Ｖｒｅｆ２を入力する。オペアンプ２１ａは信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎとの差分を取り、その差分の電位と信号Ｖｒｅｆ１と比較する。差分の電位が信号Ｖｒｅｆ１をよりも小さい場合には容量１２ａに所定の量の電荷が溜まる。一方、オペアンプ２１ｂは信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎとの差分を取り、その差分の電位と信号Ｖｒｅｆ２と比較する。差分の電位が信号Ｖｒｅｆ２をよりも小さい場合には容量１２ｂに所定の量の電荷が溜まる。各々異なるレファレンス信号を入力することで、異なる基準でＮＭＯＳトランジスタ１４をオフにし、インテグレータ６２の容量１５を外すようにする。例えば、Ｖｒｅｆ１＞Ｖｒｅｆ２として、Ｖｒｅｆ２が入力されるオペアンプ２１ｂには容量を付加せずに１回の入力でインバータ１３ｂが反転するようにしておく。また、容量１５ａ及び１５ｂと、容量１５ｃ及び１５ｄとを異なるようにして、オフされた時に軽減される負荷を異なるようにしてもよい。これによって、クロックエッジの立ち上がりの速度この容量に応じて早くなり、クロックの振幅を回復させる程度を制御することができる。これによって、より細かい制御を行うことが出来る。
【００２７】
図９は、本発明に係るコントローラとインテグレータの第３の実施形態を示す回路図である。このコントローラ７１ｂは、信号Ｉｎｔｅｇｐ、信号Ｉｎｔｅｇｎ、及びＶｒｅｆ１を入力するオペアンプ２２ａと、信号Ｉｎｔｅｇｐ、信号Ｉｎｔｅｇｎ、及びＶｒｅｆ２を入力するオペアンプ２２ｂと、オペアンプ２２ｂが出力した信号を遅延させて出力する遅延回路２５と、遅延回路の出力をクロック入力し、オペアンプ２２ａの出力を入力するフリップフロップ（ＦＦ）２３と、遅延回路２５の出力信号を反転して出力するインバータ２６と、インバータの出力をクロック入力し、フリップフロップ２３の出力を入力するフリップフロップ２４と、フリップフロップ２３及びフリップフロップ２４の出力を入力し、これら信号は否定論理積を出力するＮＡＮＤゲート２７と、を有する。このコントローラ７１ｂは、カウンタ回路とした場合の一例である。まず、オペアンプ２２ａは、信号線６１ａ及び６１ｂのＩｎｔｅｇｐ，Ｉｎｔｅｇｎを入力しこれらの差を参照信号Ｖｒｅｆ１と比較する。参照信号Ｖｒｅｆ１よりも小さかったらオペアンプ２２ａは配線３３に出力する。一方、オペアンプ２２ｂも同様に、信号Ｉｎｔｅｇｐ，Ｉｎｔｅｇｎの差を参照信号Ｖｒｅｆ２と比較する。ここで、参照信号Ｖｒｅｆ２はクロック信号を必ず発生させるような電位に設定される。従って、オペアンプ２２ｂの出力信号３４はクロック信号が出力される。なお、オペアンプ２２ａ及び２２ｂの構造は、図５及び図６と同じものを用いることが出来る。出力信号３４は出力信号３３がＦＦ２３取れるように遅延回路２５によって少し遅らされる。クロック信号３５で叩かれた信号３３は次段のＦＦ２４に送られる。クロック信号３５をインバータ２６で反転させ、半クロックずれたクロック３６がＦＦ２４を叩いて信号３８を出力する。信号３７と信号３８を否定論理積ゲート（ＮＡＮＤ）２７に通して、信号３３がＨｉｇｈとなっている期間、つまり、電位の揺らぎがある程度ずれてしまっている場合にのみ、ＮＡＮＤ２７が信号３９をＬｏｗとして、ＮＭＯＳトランジスタ２８をｏｆｆにし、インテグレータ６２の容量２９ａ及び２９ｂを外す。この結果として、容量が軽くなるのでクロックエッジの立ち上がり速度は早くなり、クロックの振幅を回復させることができる。本実施形態ではフリップフロップを２段にすることによって、２回以上参照信号３１を超えないとスイッチは動かないようになっているが、これに限られることなく、３段、４段とすることで３回以上のスイッチを実施することは可能である。このように、図９のような構成にすることで、スイッチの回数を定義することができる。すなわち、信号線６１ａ及び６１ｂの信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎの電圧がＶｒｅｆ１を下回った回数が２回発生した際にはＮＭＯＳトランジスタ２８ａ，２８ｂがオフになるようにすることが出来る。このように信号Ｉｎｔｅｇｐ及びＩｎｔｅｇｎの電圧がＶｒｅｆ１を下回った回数でＮＭＯＳトランジスタ２８ａ，２８ｂがオフになるようすることができる。
【００２８】
図１０は、本実施形態のインテグレータの他の例である。インテグレータ６１の容量を完全にスイッチするのではなく、半分だけにする例である。容量の一部１５ｅをＮＭＯＳトランジスタ１４ｅでスイッチできるようにしておき、残りの容量１４ｆを固定にしておく。ＮＭＯＳトランジスタ１４ｅによってスイッチされても、容量１５ｆだけは残り、信号６１のクロックエッジの立ち上がりを抑えることができる。
【００２９】
本実施形態では一つのスイッチ切り替えでしか説明していないが、参照信号をもっと細かく増やし、スイッチも数段つければ、もっと細かい容量の調整が可能である。また、信号６１の電位差に応じて、アナログ的にスイッチ用の電位をコントロールして、容量をアナログ的にコントロールすることも可能である。
【００３０】
以上説明してきたように、本実施形態の位相補正回路及び受信装置によれば、位相補正回路内において、ミキサより出力された信号の電位をコントローラでチェックし、出力バッファで増幅できる電位レベルか否かを判断してインテグレータの容量を変化させる。容量を変化させることによって、クロックエッジの立ち上がり速度をコントロールして出力バッファで増幅できるレベルの電位までクロックの振幅を回復させることができる。その結果として正確なクロックが送られ、データ読取り回路で正しくデータを打ち抜き、受信器の正常な動作が保証できる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、データ転送の際、データとのクロック位相の調整にて動作保証可能な位相補正回路及び受信回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る受信装置の実施形態を示すブロック図である。
【図２】本実施形態の位相補正回路７の概略図である。
【図３】本実施形態の出力回路５３を示す図である。
【図４】本発明に係るコントローラ７１とインテグレータ６２の第１の実施形態を示す回路図である。
【図５】本実施形態における図４に示したオペアンプ２１の内部の回路を示す図である。
【図６】本実施形態における図５のオペアンプ４０の内部の回路を示す図である。
【図７】本実施形態によって、振幅の幅が大きくなることを説明するための図表である。
【図８】本発明に係るコントローラとインテグレータの第２の実施形態を示す回路図である。
【図９】本発明に係るコントローラとインテグレータの第３の実施形態を示す回路図である。
【図１０】本実施形態のインテグレータの他の例である。
【図１１】高速入出力装置（高速Ｉ／Ｏ装置とも記す）を示すブロック図である。
【図１２】データ読取り回路が入力するシリアルデータ２’と位相補正回路がデータ読取り回路へ出力する４相クロック９を示すタイミングチャートである。
【図１３】クロックＲｅｃｌｏｃｋ＿ＩｎＩＰ９１とクロックＲｅｃｌｏｃｋ＿ＩｎＩＮ９３のデューティ比（Ｄｕｔｙ ｒａｔｉｏ）が５０：５０からずれてしまった場合のタイミングチャートである。
【図１４】従来技術の出力回路５３の概略を示すブロック図である。
【図１５】電位変動の起きた信号６１の様子を示す図表である。
【符号の説明】
１，３ パラレルデータ
２，２’ シリアルデータ（ＣＭＬ）
４ 送信器
５ 受信器
６ データ読取り回路
７ 位相補正回路
８ ４相（０，π／２，π，３π／４）の入力クロック
９，９’ データと位相を合わせた４Ｐｈａｓｅクロック
１０ 位相情報信号
１１ 受信器内のクロックと同期したデータ
１２ 容量
１３ インバータ
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，２８ａ，２８ｂ ＮＭＯＳトランジスタ
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，２９ａ，２９ｂ インテグレータ容量
１７ 参照信号
１８ オペアンプ出力信号
１９，１９ａ，１９ｂ インバータ出力信号
２１，２１ａ，２１ｂ，２２ａ，２２ｂ オペアンプ
２３，２４ ＦＦ（フリップフロップ）
２５ 遅延回路
２６ インバータ
２７ ＮＡＮＤ
３１，３２ 参照信号
３３ オペアンプ２２ａの出力信号
３４ オペアンプ２２ｂの出力信号
３５ 遅延回路２５の出力のクロック信号
３６ クロック
３７ ＦＦ２４の出力信号
３８ ＦＦ２５の出力信号
３９ ＮＡＮＤ２７の出力信号
４０，４０ａ，４０ｂ オペアンプ
４１，４２，４３ オペアンプ入力信号
４４ａ，４４ｂ オペアンプ４０ａ，４０ｂの出力信号
４５ ＥＸＯＲ
４６ オペアンプの２１の出力信号
５１ ＩＤＡＣコントローラ
５２ ミキサ
５３ 出力回路
５６ 電流信号
６１，６１’，６１ａ，６１ｂ 出力信号
６２，６２ａ，６２ｂ，６２ｃ インテグレータ
６３ 出力バッファ
６４ デューティ補正回路
６５ バッファ出力信号
７１ コントローラ
８１，８２ オペアンプ
８３ オペアンプ８１の出力信号
８４ オペアンプ８２の出力信号
８５ インバータ
９１ データと位相を合わせた０度のクロック
９３ データと位相を合わせた１８０度のクロック
Claims (20)
- 送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含むことを特徴とする位相補正回路。
- 前記コントロール回路は、前記差動クロック信号及び基準電位を入力し、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの前記基準電位を満たしているかを判断する第一の比較手段を備え、前記第一の比較手段の出力は容量とインバータとに接続してある電位に達した際にインバータが変化する構造を持ち、前記インバータの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記ＮＭＯＳトランジスタのゲートの”ＯＮ”，”ＯＦＦ”のスイッチによって、前記インテグレータの容量を変化させることを特徴とする請求項１記載の位相補正回路。
- 前記コントロール回路は、前記差動クロック信号及び基準電位を入力し、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの前記基準電位を満たしているかを判断する第二の比較手段と、前記位相を調整した差動クロック信号よりクロックを造り出す第三の比較手段とを備え、前記第二の比較手段の出力は第一のフリップフロップのデータ入力に接続し、前記第三の比較手段の出力は遅延回路に接続して遅らされたクロックを造り出し前記第一のフリップフロップのクロック入力に接続して前記第二比較手段の出力を叩いて出力信号を第二のフリップフロップのデータ入力とＮＡＮＤ入力の一つに接続し、一方、前記遅延回路より遅らされたクロックは第一のインバータで反転されたクロックとして前記第二のフリップフロップのクロックの入力に接続し、前記第一のフリップフロップの出力を叩いて前記ＮＡＮＤ入力のもう一方に接続し、前記ＮＡＮＤの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記位相を調整した差動クロック信号の差分電位が連続して基準電位より小さくなっている間、前記ＮＭＯＳトランジスタのゲートの”ＯＦＦ”のスイッチとして働くことによって、前記インテグレータの容量を変化させることを特徴とする請求項１記載の位相補正回路。
- 前記第一の比較手段は、プラス、マイナス、参照の三つの入力を持つ第四の比較手段とプラス、マイナス、参照の三つの入力を持つ第五の比較手段と排他的論理和とを備え、前記第四の比較手段は第一の入力信号をプラス側に、第二の入力信号をマイナス側に、第三の入力信号を参照に接続し、前記第五の比較手段は、前記第二の入力信号をプラス側に、前記第一の入力信号をマイナス側に、前記第三の入力信号を参照に接続し、前記第四の比較手段の出力信号と前記第五の比較手段の出力信号は前記排他的論理和の入力に接続し、前記第一の入力信号及び第二の入力信号は前記差動クロック信号とし、前記第三の入力信号は基準電位とし、前記排他的論理和の出力を前記第一の比較手段の出力信号とすることを特徴とする請求項２記載の位相補正回路。
- 前記第四の比較手段、前記第五の比較手段のうち、少なくとも一つは、第六の比較手段と第七の比較手段とインバータを備え、前記第六の比較手段は前記第一の入力信号または前記第二の入力信号のうち、一方の入力信号を第四の入力信号としてプラス側に、前記第二の入力信号または前記第一の入力信号のうち、他方の入力信号を第五の入力信号としてマイナス側に接続して比較信号を出力し前記第七の比較手段のプラス側に接続し、前記第三の入力信号を前記第七の比較手段のマイナス側に接続し、前記第七の比較手段の出力信号はインバータの入力に接続し、前記インバータの出力を前記第四の比較手段と前記第五の比較手段の出力信号とすることを特徴とする請求項４記載の位相補正回路。
- 前記コントロール回路は、
インテグレータに接続する信号を参照し、振幅が規定値より下がらないようにインテグレータの容量をコントロールするかを判断するための回路を含むことを特徴とする請求項１記載の位相補正回路。 - 送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する位相補正回路において、
前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、
前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第一のオペアンプを備え、前記第一のオペアンプの出力は容量とインバータとに接続してある電位に達した際にインバータが変化する構造を持ち、前記インバータの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記ＮＭＯＳトランジスタのゲートの”ＯＮ”，”ＯＦＦ”のスイッチによって前記インテグレータの容量を変化させ、
前記第一のオペアンプは、プラス、マイナス、参照の３つの入力を持つ第二のオペアンプと第三のオペアンプと排他的論理和とを備え、前記第二のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照に接続し、前記第三のオペアンプは、前記第二のオペアンプのマイナス側に接続した信号をプラス側に、前記第二のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第二のオペアンプの出力信号と前記第三のオペアンプの出力信号は前記排他的論理和の入力に接続し、
前記第二のオペアンプと前記第三のオペアンプは、第四のオペアンプと第五のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第五のオペアンプのプラス側に接続し、前記基準電位を前記第五のオペアンプのマイナス側に接続し、前記第五のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路。 - 高速データ転送を行う送受信器の受信器において、送信器より送信されたデータと前記受信器の差動クロックとの位相を補正する回路にて、前記データと前記差動クロックとの位相を調整した差動クロック信号がインテグレータにて前記位相を調整した差動クロック信号のエッジを寝かせた上で出力バッファで増幅されて出力すると共に、デューティ補正回路にてデューティを補正する信号を前記位相が調整された差動クロック信号にフィードバックする構造を持ち、前記位相が調整された差動クロック信号の差分の振幅とデューティを、前記出力バッファでの増幅とデータ読取り回路とでの動作を保証する、インテグレータの容量のコントロール回路を含み、
前記コントロール回路は、前記位相を調整した差動クロック信号と前記差動クロック信号の振幅が、前記出力バッファ回路で増幅可能かどうかの基準電位を満たしているかを判断する第六のオペアンプと、前記位相を調整した差動クロック信号よりクロックを造り出す第七のオペアンプとを備え、前記第六のオペアンプの出力は第三のフリップフロップのデータ入力に接続し、前記第七のオペアンプの出力は遅延回路に接続して遅らされたクロックを造り出し前記第三のフリップフロップのクロック入力に接続して前記第六のオペアンプの出力を叩いて出力信号を第四のフリップフロップのデータ入力とＮＡＮＤ入力の一つに接続し、
一方、前記遅延回路より遅らされたクロックは第二のインバータで反転されたクロックとして前記第四のフリップフロップのクロックの入力に接続し、前記第三のフリップフロップの出力を叩いて前記ＮＡＮＤ入力のもう一方に接続し、前記ＮＡＮＤの出力はＮＭＯＳトランジスタのゲートに接続してスイッチをもって前記インテグレータの容量と前記位相を調整した差動クロック信号との間に介在し、前記位相を調整した差動クロック信号の差分電位が連続して基準電位より小さくなっている間、前記ＮＭＯＳトランジスタのゲートの”ＯＦＦ”のスイッチとして働くことによって、前記インテグレータの容量を変化させ、
前記第六のオペアンプと前記第七のオペアンプは、プラス、マイナス、参照の三つの入力を持つ第八のオペアンプと第九のオペアンプと排他的論理和とを備え、前記第八のオペアンプは前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に、基準電位を参照信号として参照に接続し、前記第九のオペアンプは、前記第八のオペアンプのマイナス側に接続した信号をプラス側に、前記第八のオペアンプのプラス側に接続した信号をマイナス側に、前記基準電位を参照に接続し、前記第八のオペアンプの出力信号と前記第九のオペアンプの出力信号は前記排他的論理和の入力に接続し、
前記第八のオペアンプと前記第九のオペアンプは、第十のオペアンプと第十一のオペアンプとインバータを備え、前記差動クロックの一方の信号をプラス側に、前記差動クロックのもう一方の信号をマイナス側に接続して比較信号を出力し前記第十一のオペアンプのプラス側に接続し、前記基準電位を前記第十一のオペアンプのマイナス側に接続し、前記第十一のオペアンプの出力信号はインバータの入力に接続することを特徴とする位相補正回路。 - データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、
前記インテグレータに出力された信号を増幅する出力バッファと、
前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、
前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータが行う前記差動クロック信号の変形量を制御するコントロール回路と、
を有することを特徴とする位相補正回路。 - 前記コントロール回路は、
前記差動クロック信号と第一の参照信号を入力し、前記差動クロック信号の差分と前記第一参照信号とを比較し、前記差分が小さい場合には第一の検知信号を出力する第一の比較部と、
前記第一の検知信号を入力し、その信号を反転して出力する第一の否定論理回路と、
を有することを特徴とする請求項９記載の位相補正回路。 - 前記コントロール回路は、
前記第一の検知信号の電荷を保持する第一の容量を有し、
前記第一の否定論理回路は、前記第一の比較部の出力ノードが所定の電位に達した際に動作することを特徴とする請求項１０記載の位相補正回路。 - 前記インテグレータは、
第二の容量と、
前記第二の容量に接続され、前記第一の否定論理回路の出力に基づいて前記第二の容量を制御するスイッチング回路と、
を有することを特徴とする請求項１１記載の位相補正回路。 - 前記スイッチング回路は、トランジスタであり、
前記インテグレータは、前記トランジスタのドレインに接続される第三の容量をさらに有することを特徴とする請求項１２記載の位相補正回路。 - 前記コントロール回路は、
前記差動クロック信号と第二の参照信号を入力し、前記差動クロック信号の差分と前記第二の参照信号とを比較し、前記差分が小さい場合には第二の検知信号を出力する第二の比較部と、
前記差動クロック信号を用いてクロックを発生する第三の比較部と、
前記第三の比較部の出力を遅延して出力する遅延回路と、
前記第二の比較部の出力、及び、クロックとして前記遅延回路の出力を入力し、前記第二の比較部の出力を所定のタイミングで出力する第一のフリップフロップと、
前記遅延回路の出力を入力し、この信号を反転して出力する第二の否定論理回路と、
前記第一のフリップフロップの出力、及び、クロックとして前記第二の否定論理回路の出力を入力し、前記第一のフリップフロップの出力を所定のタイミングにて出力する前記第二のフリップフロップと、
前記第一のフリップフロップの出力及び前記第二のフリップフロップの出力を入力し、これら信号の否定論理積を出力する否定論理積回路と、
を有することを特徴とする請求項９記載の位相補正回路。 - 前記第一の比較部は、
前記差動クロック信号の第一の信号に係る第一の電圧及び第二の信号に係る第二の電圧、並びに参照信号に係る参照電圧を入力し、前記第一の電圧から第二の電圧を引いた電圧と参照電圧とを比較する第四の比較部と、
前記第一の電圧、前記第二の電圧、及び前記参照電圧を入力し、前記第二の電圧から前記第一の電圧を引いた電圧と参照電圧とを比較する第五の比較部と、
前記第四の比較部の出力及び前記第五の比較部の出力を入力し、これら出力信号の排他的論理和を出力する排他的論理和回路と、
を有することを特徴とする請求項１０乃至１３のいずれか一項記載の位相補正回路。 - 前記第四の比較部、前記第五の比較部のうち、少なくとも一つは、
前記第一の電圧及び前記第二の電圧を入力して、前記第一の電圧から前記第二の電圧を引いた電圧を出力する第六の比較部と、
前記第六の比較部の出力する電圧及び前記参照電圧を入力し、前記第六の比較部の出力電圧から前記参照電圧を引いた電圧を出力する第七の比較部と、
前記第七の比較部の出力を反転して出力する第二の否定論理回路と、
を備えることを特徴とする請求項１５記載の位相補正回路。 - 入力した信号を電流値に変換して出力する電流ＤＡコンバータと、
前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、
データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、
前記インテグレータから出力された信号を増幅する出力バッファと、
前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、
前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータが行う前記差動クロック信号の変形量を制御するコントロール回路と、
を有することを特徴とする位相補正回路。 - 入力した信号を電流値に変換して出力する電流ＤＡコンバータコントローラと、
前記電流ＤＡコンバータの出力及びクロックを入力し、前記電流ＤＡコンバータコントローラの出力に基づいて前記クロックの位相をシフトして差動クロックを出力するミキサと、
データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力するインテグレータと、
前記インテグレータから出力された信号を増幅する出力バッファと、
前記出力バッファにて増幅された信号を入力し、その信号の位相を調整して前記出力バッファにフィードバックして出力するデューティ補正回路と、
前記差動クロック信号の差分の振幅が所定の量以下になった場合には、前記インテグレータの容量を制御するコントロール回路と、を含む位相補正回路と、
前記出力バッファから出力された信号を用いてデータを読取るデータ読取り装置と、
を有することを特徴とする受信回路。 - 前記第二の比較手段、前記第三の比較手段のうち、少なくとも一つは、プラス、マイナス、参照の三つの入力を持つ第四の比較手段と、プラス、マイナス、参照の三つの入力を持つ第五の比較手段と、排他的論理和と、を備え、前記第四の比較手段は第一の入力信号をプラス側に、第二の入力信号をマイナス側に、第三の入力信号を参照に接続し、前記第五の比較手段は、前記第二の入力信号をプラス側に、前記第一の入力信号をマイナス側に、前記第三の入力信号を参照に接続し、前記第四の比較手段の出力信号と前記第五の比較手段の出力信号は前記排他的論理和の入力に接続し、前記第一の入力信号及び第二の入力信号は前記差動クロック信号とし、前記第三の入力信号は基準電位とし、前記排他的論理和の出力を出力信号とすることを特徴とする請求項３記載の位相補正回路。
- 前記第二の比較部、前記第三の比較部のうち、少なくとも一つは、
前記差動クロック信号の第一の信号に係る第一の電圧及び第二の信号に係る第二の電圧、並びに参照信号に係る参照電圧を入力し、前記第一の電圧から第二の電圧を引いた電圧と参照電圧とを比較する第四の比較部と、
前記第一の電圧、前記第二の電圧、及び前記参照電圧を入力し、前記第二の電圧から前記第一の電圧を引いた電圧と参照電圧とを比較する第五の比較部と、
前記第四の比較部の出力及び前記第五の比較部の出力を入力し、これら出力信号の排他的論理和を出力する排他的論理和回路と、
を有することを特徴とする請求項１４記載の位相補正回路。
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