JP2003204291A - 通信システム - Google Patents

通信システム

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JP2003204291A
JP2003204291A JP2002000329A JP2002000329A JP2003204291A JP 2003204291 A JP2003204291 A JP 2003204291A JP 2002000329 A JP2002000329 A JP 2002000329A JP 2002000329 A JP2002000329 A JP 2002000329A JP 2003204291 A JP2003204291 A JP 2003204291A
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circuit
equalization
communication system
signal
transmission
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Yoshiharu Kudo
義治 工藤
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Abstract

(57)【要約】 【課題】 高速伝送可能でかつ高周波増幅率の高い等化
回路を有する通信システムを提供する。 【解決手段】 半導体集積回路１００内で生成された送
信信号は半導体集積回路１００内に設置された送信回路
（等化回路）１に入力される。その入力信号の、バッフ
ァ４によりバッファリング信号と、１ビット遅延回路５
により１ビット遅延された後インバータ６により反転さ
れた信号とが、所定の割合で重ね合わされて伝送路２へ
出力される。伝送路２を経由した信号は、半導体集積回
路２００内に設置された、等化回路７により等化された
後、信号判定回路８に入力されディジタル信号に変換さ
れる。このように、送・受信回路の双方に等化回路を設
けることにより、受信回路において受信される電圧波形
の減衰の周波数依存を小さくし、受信回路の等化回路に
必要な高周波成分増幅率を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路な
どのデバイス間でデータを送・受信する通信システムに
関し、特に、伝送路によりシリアルにてデータを送・受
信する通信システムに関するものである。
【０００２】
【従来の技術】ディジタルデータをアナログ信号に変換
し、ある集積回路から別の集積回路にアナログ信号を伝
送するチップ間通信回路においては、データ伝送の大容
量化が急速に進んでいる。従来のデータ伝送量を律則す
る要因として、複数の伝送路を用いて並列にデータ伝送
する時に伝送路の特性のばらつきにより、データ間にス
キュー（位相のずれ）が生じ、すべてのデータ間の同期
が困難になってきていることが挙げられる。これに対
し、近年では伝送路を１本化（シリアル化）して、位相
のずれによる限界を超えた伝送を実現してきた。しかし
ながら、シリアル化により伝送系に要求される帯域はさ
らに上昇し、伝送路の伝送帯域が伝送量を律則する要因
として顕在化してきた。伝送路帯域の不足は伝送路を通
過する電気信号の減衰を生じる。また、伝送路特性の周
波数特性により高周波であるほど減衰が大きく、様々な
周波数成分を持つパルス伝送においては信号波形の劣化
という形となって現れる。この周波数特性の違いを補正
し、各周波数帯の電圧増幅／減衰率を一定化する行為は
電圧の等化と呼ばれる。半導体集積回路間でデータを送
・受信する通信システムにおいては、従来、送信回路側
または受信回路側のいずれかに等化回路が設けられてき
た。
【０００３】送信回路にて予め等化を行っておく手段と
しては図９〜図１１に示す回路が従来より用いられてき
た。図９に示す回路は、最も簡易な構成を有するもので
あって、半導体集積回路１００内にて生成された送信信
号は、半導体集積回路１００内に設けられた送信回路１
に入力される。入力された信号は、バッファ１４にてバ
ッファリングされる外、シフトレジスタで構成される１
ビット遅延回路１５で１ビット遅延された後インバータ
１６でバッファリングされる。そして、バッファ１４と
インバータ１６との出力は所望の割合で重ね合わされて
等化送信信号として出力される。この構成では、正規の
データに対して前のデータが異なる場合（右側の電圧波
形で“イ”、“ハ”の場合）の出力電圧振幅が、前のデ
ータと同一の場合（右側の電圧波形で“ロ”、“ニ”の
場合）の出力電圧振幅と比較して大きくなる。このこと
は、低周波領域に対して高周波領域での出力が大きくな
ることを意味している。
【０００４】また、図１０に示す回路では、符号間干渉
が前ビットの間以外にもあるとし、シフトレジスタで構
成される１ビット遅延回路１７の列を用い連続する何ビ
ットかを出力決定回路１８で比較して、変化の激しい部
分ほど電圧振幅が大きくなるように出力を調整してい
る。また、図１１に示す回路では、信号周波数（すなわ
ち、ビットの繰り返し周波数）以上の周波数帯域の増幅
率を補正するために、ビット幅以下の時間単位で出力を
調整している。すなわち、複数の出力決定回路２０は、
シフトレジスタで構成される１ビット遅延回路１９でシ
フトした信号と入力信号とを比較して、それぞれ電圧値
の異なる出力を出力し、出力決定回路２０の各出力はス
イッチング手段により１ビット期間内で時間をずらして
伝送路に出力される。これにより、図１１の右側の図に
示されるように、各ビットの電圧振幅は、正規のデータ
に対して前のデータが異なる場合（右側の電圧波形で
“イ”、“ハ”の場合）にはデータが変化した直後が最
も出力電圧振幅が大きくなるようにし、かつ1ビット期
間内に段階的に弱め、前のデータと同一の場合（右側の
電圧波形で“ロ”、“ニ”の場合）に比較して、信号周
波数以上の高周波成分においても高周波であるほど出力
電圧振幅を強めるようにしている。
【０００５】一方、受信回路において波形の復元を行う
技術も古くから知られている。この方式は高周波帯域で
の増幅率を高めることにより実現できるものである。図
１２に示す回路では、伝送路より半導体集積回路２００
に入力された受信信号は高周波帯域通過フィルタ２１に
入力され、その透過信号は増幅器２２で増幅された後、
元の受信信号と加算される。そして、このようにして形
成された復元信号は、ビット判定回路に入力され、ディ
ジタル信号に戻される。増幅器２２には、通常図１３
（ａ）に示される、入力抵抗Ｒ１と帰還抵抗Ｒ２が接続
された演算増幅器２５が用いられる。また、演算増幅器
２５には、１３（ｂ）に示される、負荷となるｐチャネ
ルＭＯＳトランジスタＱ１１、Ｑ１２と、信号と参照電
圧Ｖｒｅｆが入力される、差動動作を行うｎチャネルＭ
ＯＳトランジスタＱ１３、Ｑ１４を有する差動増幅器が
用いられる。
【０００６】増幅器２２（演算増幅器２５）の帯域が無
限大であるならば、無限大の高調波まで増幅し、理想的
な復元波形を得ることができるが、実際には増幅器の帯
域は有限であるため、高速化されたデータ伝送では理想
的な復元波形を得ることは困難である。そこで、この帯
域の不足を補うために高速なサンプリングを行う方式も
採用されている。この方式では、図１４に示すように、
並列に複数のサンプルホールド回路２３を配置し、得ら
れたタイミングの異なる複数のアナログ値各々に対して
判定回路２４で隣接したタイミングのデータとの比較を
行い、ディジタルデータの決定を行う。そして、得られ
た各ビットごとの複数のデータに基づいて正規のデータ
の判定を行なう。この方式では、並列に配置される検出
器を順番に動作させることにより、各々が検出動作を行
う周期を長くし、演算・増幅に必要な時間を得ることが
可能になる。ところで、半導体集積回路間の伝送路とし
ては、プリント基板上に形成された伝送線路の場合と両
集積回路間を接続するケーブルの場合があり得る。特に
後者についてはケーブルの選択がユーザサイドに委ねら
れている場合があることから、伝送路の特性をメーカサ
イドで予め特定しておくことはできない。この点に対処
して、受信回路における波形復元方式では、減衰量の異
なる様々な伝送路に対して、自動的に回路特性を調整
し、伝送路特性の差違を吸収する適応等化回路技術が盛
んに開発されている。理想的な増幅が可能であればこの
方式を採用することにより伝送路の特性が明確にされな
くても精度のよい波形復元が可能であり、したがって誤
判定の少ないデータ伝送が可能になる。
【０００７】
【発明が解決しようとする課題】上述した送信回路側等
化回路では、最大出力電圧が電源電圧以下にならざるを
得ないことから、低周波成分の出力振幅をそれよりも小
さくすることにより等化を図らねばならない。一方で、
近年素子寸法が縮小されまた動作速度の向上を図るため
に電源電圧は低減される傾向にあり、そのため受信され
る等化された波形の振幅は縮小されることになる。受信
回路におけるビット判定のマージン、受信波形に混入す
る雑音を考慮すると受信波形の振幅は規定のレベル以上
でなければならず、したがって電源電圧の低下に伴い、
許容される伝送路の減衰量が低下することになる。この
傾向は、伝送データの高速化により伝送路における減衰
量は増大することから、電源電圧の低下に伴い、高速の
データ伝送があるいは長距離のデータ伝送が不可能にな
る。また、送信回路側に等化回路を設ける方式では、送
信回路側で伝送路出力から自動的に伝送路の減衰量を推
定することができないため、予定された特性と異なる特
性の伝送路が用いられた場合には適切な等化が行えない
ことになる。この方式により高周波増幅率が本来要求さ
れる値からはずれる場合、図１５に示すように、しきい
値とのクロスポイントに関して位相のずれが生じるため
である。すなわち、増幅率が適切である場合には、図１
５（ａ）に示すように、クロスポイントはローレベルと
ハイレベルの中間に位置するが、増幅率が不足の場合、
図１５（ｂ）に示すように、ローレベルあるいはハイレ
ベルが続いた後のハイレベルあるいはローレベルの電圧
値がデータ期間の終わりにハイレベルあるいはローレベ
ルに到達することができず、結果としてローレベル時の
電圧値とハイレベル時の電圧値との中間値が本来の値か
らずれてしまう。このクロスポイントに係る位相のずれ
はビット判定時のマージンの低下を招く。図１５（ｃ）
に示す増幅率が過剰の場合にも同様の不都合が生じる。
したがって、送信回路側に等価回路を設ける方式は、あ
る程度伝送路が固定された条件あるいはを許容できる位
相ずれ範囲内の伝送速度での通信に限定される。
【０００８】受信回路側に等化回路を設ける方式では、
伝送路の周波数特性を把握することができるために、等
化回路が伝送路の減衰特性を補償するように、回路の調
整を行うことができる。しかしながら、高周波数帯にお
いては等化回路内の増幅器に帯域の制限があることによ
り、高周波帯域通過フィルタで得た信号を十分増幅する
ことができない。また、高周波成分を高周波帯域通過フ
ィルタによって抽出する場合、元の信号と加算する際の
位相のずれも高速化を妨げる要因となる。高周波成分の
増幅率を高めるほど同成分の位相は遅れる。したがって
低周波領域に対して高周波領域の増幅率を高めるのが困
難であり、高速化に対して十分に対応することは困難で
ある。先に示したようにサンプリングを行う方式もある
が、この方式ではサンプリング回路の帯域が制限要因に
なる。通常、サンプルホールド回路は、信号を遮断／通
過させるゲートと電荷を蓄える容量素子とから構成さ
れ、ゲートが信号通過状態から信号遮断状態に移行した
時の信号電圧を保持する。この動作においてサンプリン
グ値の誤差が生じる。すなわち、ゲートを構成するトラ
ンジスタ自身の寄生容量の充放電による誤差と、トラン
ジスタのオン抵抗と容量による遅延である。容量が十分
大きければ誤差は少なくすることができるが、抵抗と容
量によって決まる遅延量は大きくなり、容量素子にかか
る電圧が本来の伝送路出力に追従できずにずれてしま
う。また、容量が小さければ寄生容量によって生じる誤
差が問題となり、高速動作が困難になる。本発明の課題
は、上述した従来技術の問題点を解決することであっ
て、その目的は、伝送データが高速化されてもまた伝送
距離が長距離化されても、伝送路の減衰特性を十分に補
償することのできる通信システムを提供できるようにす
ることである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、送信回路を有する第１のデバイス
の前記送信回路から受信回路を有する第２のデバイスの
前記受信回路へ電気信号を電気伝送路を介して伝送する
通信システムにおいて、前記送信回路と前記受信回路の
双方に等化回路が備えられている通信システム、が提供
される。
【００１０】［作用］送信回路に設置された等化回路お
よび受信回路に設置された等化回路がそれぞれ互いに他
方の課題を解決し合うことにより、各々の特徴を活かす
ことが可能である。すなわち、送信回路に設置された等
化回路により伝送路終端における低周波減衰率と高周波
減衰率の格差を縮小することができ、また受信回路に設
置された等化回路の高速化に対する負荷を軽減すること
ができる。これによりサンプリング方式の検出回路を用
いずに、高速動作が可能になる。また、送信回路に設置
された等化回路のみでは困難である高減衰率伝送路のデ
ータ伝送を、受信回路に設置された等化回路を用いて増
幅度の補充を行うことにより可能にする。このように送
信回路および受信回路にそれぞれ設置する等化回路を相
補的に使用することで高速かつ高増幅率の通信システム
を得ることができる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を示すブロック図である。半導体集積回路１００内で
生成された送信信号は半導体集積回路１００内に設置さ
れた送信回路１に入力される。その入力信号は、バッフ
ァ４によりバッファリングされる外、シフトレジスタで
構成される１ビット遅延回路５により１ビット遅延され
た後インバータ６により反転される。その反転信号はバ
ッファ４の出力信号と所定の割合で重ね合わされて伝送
路２へ出力される。ここで、送信回路１においては高周
波増幅率が伝送路の高周波減衰率よりも小さくなるよう
に設定をしなければならない。これにより伝送路出力に
おいて出力信号の低周波成分と高周波成分の減衰率の比
を小さくすることができる。伝送路２としてはプリント
基板上のプリント配線（伝送線路）またはケーブルが想
定されている。伝送路２を経由した信号は、半導体集積
回路２００内に設置された、等化回路７と信号判定回路
８を有する受信回路３に入力される。ここで、等化回路
７としては、図１２に示す等化回路など従来受信回路に
用いられてきた等化回路を適宜採用することができる。
信号判定回路８は、等化回路７から出力されるアナログ
信号についてディジタル値を判定する回路であって、通
常用いられているアナログ／ディジタル変換回路を用い
て構成することができる。
【００１２】図２に本実施の形態回路の各部の周波数特
性を示す。ディジタル信号入力に対し、送信回路１の出
力の周波数特性は(a)のようになる。送信回路１の出力
特性は信号周波数ｆ0およびその奇数倍においてピーク
をもつ特性であるが、図２では信号周波数ｆ0を横軸の
フルスケールとしてそれ以上の周波数帯域の特性は図示
されていない。この送信回路出力を(b)の周波数伝達特
性を持つ伝送路に入力した場合の伝送路出力は(c)の特
性となる。信号周波数以下の領域において、この特性の
出力を周波数依存性が一定である波形に修復するために
は(d)の特性が必要となる。送信回路１の(a)の特性を持
つ等化回路は、ビット単位の処理を行う回路であるか
ら、増幅率に関わらず処理速度は一定である。しかしな
がら受信回路３に設けられる等化回路７は必要とされる
増幅率が大きいほど遅延を生じ、高周波成分の増幅が困
難となる。そこで、本実施の形態においては、送信回
路、受信回路それぞれに等化回路を設けそれらの特性を
相補的に設定することで、増幅率すなわち受信側の等化
回路に要求される高周波増幅率をシステム全体に要求さ
れる高周波増幅率の一部で済むようにしている。その結
果、受信側等化回路の駆動帯域を広げることができ、シ
ステム全体の高速化が可能となる。
【００１３】［第２の実施の形態］図３は、本発明の第
２の実施の形態を示すブロック図である。図３におい
て、図１に示した第１の実施の形態の部分と同等の部分
には同一の参照番号が付せられているので重複する説明
は省略するが、本実施の形態においては、受信回路にお
ける等化が等化回路７と等化回路９の２段構成の等化回
路によって実行されている。等化回路９は信号周波数以
上の周波数帯域について増幅を行う。図４は、本実施の
形態回路の各部の周波数特性を示す図であって、同図に
おいては信号周波数ｆ０以上の帯域まで含めた周波数特
性が示されている。送信側等化回路では、（ａ）で示さ
れるように、信号周波数ｆ０以上では信号周波数ｆ０で
の増幅度以上の増幅度が得られていない（信号周波数ｆ
０の奇数倍の周波数において信号周波数ｆ０の増幅度と
ほぼ同じ値のピーク増幅度となる周波数特性が得られて
いる）。このことは、送信側等化回路では信号周波数ｆ
０以上の帯域については等化が行われていないことを意
味する。したがって、（ｂ）の特性を有する伝送路２か
ら出力される信号の特性は（ｃ）に示すように信号周波
数ｆ０以上の周波数において大きく減衰したものとな
る。第１の実施の形態のようにこの信号を受信回路側で
一段の等化回路によって増幅した後ビット判定を行うこ
とも可能であるが、ビット検出マージンを大きくとるた
めには信号周波数ｆ０以上の周波数での減衰を補償する
ことが望まれる。しかしながら伝送路出力の周波数依存
は、信号周波数以下の等化が行われた帯域と、信号周波
数以上の等化が行われない帯域が存在するために、受信
回路の１つの等化回路では２つの帯域に対応した補償を
行うことは困難である。
【００１４】そこで、本実施の形態においては、図３に
示すように、受信回路３内に第１の実施の形態の等化回
路と同等の特性を有する等化回路７の外に信号周波数ｆ
０以上の周波数帯域の増幅を行う等化回路９を設けてい
る。これにより、高周波帯域での十分の等化が可能にな
り、より原波形に近い波形に復元することが可能にな
る。図４の(c)の特性を有する信号に対し受信回路にお
いて理想的な復元を行うために等化回路に要求される特
性(d)が求まる。ここで初段の等化回路７の周波数特性
を(e)とする。(d)と(e)を比較すると分かるように高調
波領域の増幅率が不足している。ここで(d)より(e)を減
じた特性は(f)の特性となる。したがってこの特性を持
つ等化回路９を後段に設けることで理想の復元波形に近
い波形が得られる。よって、第１の実施の形態の場合に
比較してビット検出のマージンを増すことができる。な
お、受信回路の後段に設置される等化回路９は、信号周
波数帯以上の周波数領域での増幅を目的とするものであ
るため、それ以下の周波数帯においてはそれよりも増幅
率が低くなるように（すなわち、1に近くなるように）
設定される。
【００１５】［第３の実施の形態］図５は、本発明の第
３の実施の形態を示すブロック図である。図５におい
て、図１に示した第１の実施の形態の部分と同等の部分
には同一の参照番号が付せられているので重複する説明
は省略する。本実施の形態においては、半導体集積回路
２００内に、伝送路２から伝送された信号が入力される
等化調整回路１０が設けられる。等化調整回路１０は、
伝送路２の出力信号の周波数特性を検出し、等化回路７
が行うべき等化特性を決定して等化回路７を制御する。
伝送路２が、製品出荷時の状態を維持し続ける場合には
等化回路７の等化特性を固定にしておくこともできる
が、ユーザサイドにおいて伝送路の選択が可能である使
用形態の製品にあっては、受信回路側において伝送路の
出力特性に応じて等化特性を調整できることが望まし
い。本実施の形態は、これに対応したものである。ま
た、伝送路２が固定されたものであっても、温度変化な
どの環境変化によりあるいは製品出荷後の経時変化によ
り送信回路や伝送路２の特性が変化する可能性がある。
このような状況に対しても本実施の形態によれば適切に
対処することが可能である。
【００１６】［第４の実施の形態］図６は、本発明の第
４の実施の形態を示すブロック図である。図６におい
て、図３に示した第２の実施の形態の部分と同等の部分
には同一の参照番号が付せられているので重複する説明
は省略する。本実施の形態においては、半導体集積回路
２００内に、等化回路９の出力信号が入力される等化調
整回路１０ａが設けられる。等化調整回路１０ａは、等
化回路９の出力信号を監視してその周波数特性がフラッ
トとなるように、等化回路７と等化回路９とにフィード
バックをかける。これにより、第３の実施の形態より的
確に等化回路の制御を行うことが可能になる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。第１ないし第４の実施の形態におけ
る受信回路３に設置される等化回路７、９を高速動作が
可能なＣＭＯＳインバータを用いて構成した。図７
（ａ）は、本実施例の等化回路の回路図であり、図７
（ｂ）は、該等化回路に用いられている反転増幅器の回
路図である。等化回路７（９）は、図７（ａ）に示すよ
うに、抵抗と容量素子とからなる高周波帯域通過フィル
タ２１と２つの反転増幅器１１およびその各反転増幅器
の出力を加算する手段から構成される。各反転増幅器
は、図７（ｂ）に示すように、１段目の増幅段１２と２
段目のゲイン調整段１３とからなる。増幅段１２は、ゲ
ートが共通接続され、かつ直列接続されたｐチャネルＭ
ＯＳトランジスタＱ1とｎチャネルＭＯＳトランジスタ
Ｑ２によって構成され、いわゆるＣＭＯＳインバータ構
成の増幅器である。ゲイン調整段１３は、ゲートが共通
に増幅段１２の出力端子に接続され、かつ直列接続され
たｐチャネルＭＯＳトランジスタＱ３、Ｑ４、ｎチャネ
ルＭＯＳトランジスタＱ５、Ｑ６と、ｐチャネルＭＯＳ
トランジスタＱ３に並列接続されたｐチャネルＭＯＳト
ランジスタＱ７と、ｎチャネルＭＯＳトランジスタＱ６
に並列接続されたｎチャネルＭＯＳトランジスタＱ８ト
によって構成され、トランジスタＱ３〜Ｑ６のゲートは
トランジスタＱ４、Ｑ５のドレインに共通に接続され、
トランジスタＱ７とトランジスタＱ８のゲートにはそれ
ぞれゲイン調整電圧Ｖｂ１、Ｖｂ２が入力されている。
１段目のＣＭＯＳインバータ構成の増幅段１２は入力信
号を高ゲインで増幅する。また、２段目のゲイン調整段
１３は１段目の増幅を打ち消す働きをし、回路全体のゲ
インを抑制する。図８にそのＤＣ出力の例を示す。ゲイ
ン調整段に入力するゲイン調整電圧Ｖｂ１、Ｖｂ２を増
減することで、図８に示すように、ラインの傾きのみを
すなわちゲインのみを調整することができる。図５、図
６に示される第３、第４の実施の形態においては、等化
調整回路１０、１０ａからゲイン調整電圧Ｖｂ１、Ｖｂ
２が出力される。
【００１８】ここで回路のゲインは１以下あるいは１以
上に任意に調整できるよう設計をし、各増幅回路のゲイ
ン調整を各々適切に設定することにより、信号とその高
周波成分の加算比率を広範囲で任意に設定することが可
能になる。従来の回路では図１３に示したように差動ア
ンプが主に使用されていたが、この差動アンプでは定電
流源が大面積を消費する。また、同図における差動アン
プは入力電圧レンジが狭いことが問題であり、これを拡
大するために、ｐチャネルＭＯＳトランジスタによって
差動回路を構成する差動アンプとｎチャネルＭＯＳトラ
ンジスタによって差動回路を構成する差動アンプとを並
列に配置することも考えられるが、この場合には回路は
さらに大規模になる。これに対して本実施例回路ではＣ
ＭＯＳアンプであるために、広入力電圧レンジの回路が
小面積で構成可能である。また、本実施例における回路
においては、定電流源を持たないために１段目の回路に
おいてトランジスタのゲート−ソース間電圧を差動回路
の場合と比較して大きくすることができる。これにより
電流駆動能力を向上させることができ、次段の駆動を迅
速に行うことができるため、高速動作が可能になる。ま
た、差動型の演算増幅器を用いた線形増幅器と比較する
と、抵抗を介したフィードバックが必要ないために該抵
抗とゲート容量からなる遅延分を抑制することができ
る。
【００１９】
【発明の効果】以上説明したように、本発明の通信シス
テムは、送信回路と受信回路の双方に等化回路を備えた
ものであるので、いずれか一方のみに等化回路を設けた
場合の問題点を解決して、高速で高品質のデータ伝送を
行うことが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のブロック図。
【図２】 本発明の第１の実施の形態の周波数応答特性
を示すグラフ。
【図３】 本発明の第２の実施の形態のブロック図。
【図４】 本発明の第２の実施の形態の周波数応答特性
を示すグラフ。
【図５】 本発明の第３の実施の形態のブロック図。
【図６】 本発明の第４の実施の形態のブロック図。
【図７】 本発明の実施例に用いられた等化回路の回路
図。
【図８】 本発明の実施例に用いられた等化回路の入出
力特性を示すグラフ。
【図９】 送信回路に設けられる等化回路の従来例（そ
の１）。
【図１０】 送信回路に設けられる等化回路の従来例
（その２）。
【図１１】 送信回路に設けられる等化回路の従来例
（その３）。
【図１２】 受信回路に設けられる等化回路の従来例
（その１）。
【図１３】 従来の等化回路に用いられた増幅器の回路
図。
【図１４】 受信回路に設けられる等化回路の従来例
（その２）。
【図１５】 送信回路に設けられた等化回路の等化量不
適合による位相ずれの説明図。
【符号の説明】 １ 送信回路 ２ 伝送路 ３ 受信回路 ４、１４ バッファ ５、１５、１７、１９ １ビット遅延回路 ６、１６ インバータ ７、９ 等化回路 ８ 信号判定回路 １０、１０ａ 等化調整回路 １１ 反転増幅器 １２ 増幅段 １３ ゲイン調整段 １８、２０ 出力決定回路 ２１ 高帯域通過フィルタ ２２ 増幅器 ２３ サンプルホールド回路 ２４ 判定回路 ２５ 演算増幅器 ２６ 定電流源 １００、２００ 半導体集積回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 送信回路を有する第１のデバイスの前記
    送信回路から受信回路を有する第２のデバイスの前記受
    信回路へ電気信号を電気伝送路を介して伝送する通信シ
    ステムにおいて、前記送信回路と前記受信回路の双方に
    等化回路が備えられている通信システム。
  2. 【請求項２】 前記第１のデバイスと前記第２のデバイ
    スとが半導体集積回路であることを特徴とする請求項１
    に記載の通信システム。
  3. 【請求項３】 前記送信回路においてディジタル／アナ
    ログ変換が、前記受信回路においてアナログ／ディジタ
    ル変換が行われることを特徴とする請求項１または２に
    記載の通信システム。
  4. 【請求項４】 前記電気伝送路が、シリアルデータ伝送
    路であることを特徴とする請求項１〜３のいずれかに記
    載の通信システム。
  5. 【請求項５】 前記前記送信回路に備えられた等化回路
    の等化量は、前記電気伝送路の減衰量以下であることを
    特徴とする請求項１〜４のいずれかに記載の通信システ
    ム。
  6. 【請求項６】 前記送信回路に備えられた等化回路の等
    化と前記受信回路に備えられた等化回路の等化とによ
    り、前記電気伝送路による信号劣化が補償されて周波数
    依存性が平坦な信号減衰特性が得られることを特徴とす
    る請求項１〜５のいずれかに記載の通信システム。
  7. 【請求項７】 前記送信回路に備えられた等化回路の等
    化量と前記受信回路に備えられた等化回路の等化量との
    和が、前記電気伝送路の特性に対して最適になるよう
    に、前記受信回路に備えられた等化回路の等化量を自動
    的に調節する機能が前記第２のデバイスに備えられてい
    ることを特徴とする請求項１〜５のいずれかに記載の通
    信システム。
  8. 【請求項８】 前記受信回路に備えられた等化回路は、
    等化帯域の異なる第１、第２の等化回路により構成され
    ていることを特徴とする請求項１〜７のいずれかに記載
    の通信システム。
  9. 【請求項９】 前記第２の等化回路が、前記電気信号の
    信号周波数以上の周波数での等化を行う機能を有してい
    ることを特徴とする請求項８に記載の通信システム。
  10. 【請求項１０】 前記送信回路に備えられた等化回路
    は、該等化回路に入力される入力信号と、該入力信号の
    １ビット遅延信号とを加算する機能を有していることを
    特徴とする請求項１〜９のいずれかに記載の通信システ
    ム。
  11. 【請求項１１】 前記受信回路に備えられた等化回路
    は、該等化回路に入力される入力信号を増幅する第１の
    増幅器と、該入力信号が入力される高周波通過フィルタ
    と、該高周波通過フィルタの通過信号を増幅する第２の
    増幅器と、前記第１の増幅器の出力信号と前記第２の増
    幅器の出力信号とを加算する加算部とを有していること
    を特徴とする請求項１〜１０のいずれかに記載の通信シ
    ステム。
  12. 【請求項１２】 前記第１の増幅器と前記第２の増幅器
    とはそれぞれ、ＣＭＯＳインバータ構成の増幅段と、Ｃ
    ＭＯＳ構成のゲイン調整段とを有していることを特徴と
    する請求項１１に記載の通信システム。
  13. 【請求項１３】 前記ゲイン調整段は、直列接続された
    第１、第２のｐチャネルＭＯＳＦＥＴおよび第１、第２
    のｎチャネルＭＯＳＦＥＴと、前記第１のｐチャネルＭ
    ＯＳＦＥＴに並列接続された第３のｐチャネルＭＯＳＦ
    ＥＴと、前記第２のｎチャネルＭＯＳＦＥＴに並列接続
    された第３のｎチャネルＭＯＳＦＥＴと、を有し、前記
    第１、第２のｐチャネルＭＯＳＦＥＴおよび第１、第２
    のｎチャネルＭＯＳＦＥＴのゲートと、前記第２のｐチ
    ャネルＭＯＳＦＥＴのドレインと、前記第１のｎチャネ
    ルＭＯＳＦＥＴのドレインとが共通に接続されているこ
    とを特徴とする請求項１２に記載の通信システム。
  14. 【請求項１４】 前記第３のｐチャネルＭＯＳＦＥＴの
    ゲートと前記第３のｎチャネルＭＯＳＦＥＴのゲートと
    には、それぞれゲイン調整信号が入力されることを特徴
    とする請求項１３に記載の通信システム。
  15. 【請求項１５】 前記ゲイン調整信号は、前記電気伝送
    路からの出力信号または前記受信回路の前記等化回路の
    出力信号に基づいて形成されることを特徴とする請求項
    １４に記載の通信システム。
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