JP2006180459A - イコライザおよび半導体装置 - Google Patents

Abstract

【課題】受信信号のＳ／Ｎ比低下を抑制可能であって、直流信号による断線テストが容易であり、送信信号の再現性に優れたイコライザおよび半導体装置を提供する。
【解決手段】ロウパスフィルタ４は、受信端１から与えられる受信信号を受けて、受信信号から高周波成分を除去した信号を出力する。減算部５は、ロウパスフィルタ４からの出力信号を受信信号から減算する。加算部６は、受信端１からの受信信号と減算部５からの出力信号とを加算する。これにより、加算部６からの出力信号は、高周波成分が強調された周波数特性となる。そして、アンプ２は、加算部６からの出力信号を増幅して、出力端３に送出する。
【選択図】 図２

Description

この発明は、伝送路上で信号の減衰により波形が変化した伝送信号を、元の波形に戻すイコライザおよび半導体装置に関する。

プリント基板上のプリント配線等の伝送路においては、伝送する信号に含まれる周波数成分が高周波となるほど信号の減衰量が増加する。このため、伝送路を経て信号受信端に到達した受信信号の波形は、送信端における送信信号から見て高周波成分が減衰した、歪んだものとなる。

特にデジタル信号の場合、伝送路の信号減衰によって信号のＨｉｇｈ・Ｌｏｗが受信端にて正しく認識できなくなってしまうと、送信側の半導体集積回路装置と受信側の半導体集積回路装置との間での信号のやり取りが困難になる。

下記特許文献１の図１には、伝送路上で信号の減衰により波形が変化した伝送信号を、元の波形に戻すイコライザの回路構成例が示されている。同図においては、ハイパスフィルタ２２とアンプ２４と加算器２０とを備える、受信端でのイコライザ１８が示されている。

このイコライザ１８では、ハイパスフィルタ２２により抽出された受信信号の高周波成分がアンプ２４により増幅され、増幅された高周波成分が加算器２０により受信信号に加えられる回路構成が採用されている。この回路構成により、減衰した高周波成分が補償されるのである。

なお、下記非特許文献１にも、特許文献１と同様の回路構成が示されている。また、特許文献１および非特許文献１以外にも、下記特許文献２および３が本願発明に関連する。

特開２００４−１２０４６８号公報 特開平９−１６７９４４号公報 特開２００３−１６８９４４号公報 Jong-Sang Choi et al.,「A CMOS 3.5Gbps Continuous-time Adaptive Cable Equalizer with Joint Adaptation Method of Low-Frequency Gain and High-Frequency Boosting」 2003 Symposium on VLSI Circuits Digest of Technical Papers 4-89114-034-8 ,pp.103-106

上記特許文献１のイコライザ１８の回路構成の場合、ハイパスフィルタ２２とアンプ２４とにより高周波成分のみを増幅しているため、送信信号以外の高周波（例えばスイッチング時のノイズ等）も増幅してしまうこととなる。一方、原受信信号については増幅が行われずに、増幅後の高周波成分が加算される。

よって、高周波成分の加算後の受信信号においては、高周波成分信号の比率が高くなると同時にノイズの比率も高くなる。このことは、受信信号のＳ／Ｎ比の低下を意味する。

また、ハイパスフィルタは一般的に、伝送路上の容量素子と当該容量素子の一端に懸架された抵抗素子とで構成される。このようなハイパスフィルタを上記イコライザ１８に採用した場合、伝送路上の容量素子の一端と他端とが絶縁されていることから、上記イコライザ１８中の受信端（ｂ）−ハイパスフィルタ２２−アンプ２４間の経路に断線が生じていないかどうかの、直流信号による断線テストが困難となる。よって、直流信号による断線判別を行うには余剰なテスト回路が必要となる。

また、上記特許文献１のイコライザ１８の回路構成の場合、加算器２０に達する前に、ハイパスフィルタ２２の経路にアンプ２４が設けられている。この場合、ハイパスフィルタ２２及びアンプ２４経由の信号と、加算器２０に直接に入力される原受信信号とでは、経路上の各回路における信号遅延が存在する分だけハイパスフィルタ２２及びアンプ２４経由の信号の方が、加算器２０への到達が遅れる。よって、加算器２０にて足しあわされる両信号の同時性が損なわれる。このことは、送信信号を忠実に再現することを困難にし、送信信号の再現性低下を招く。

この発明は上記の事情に鑑みてなされたもので、受信信号のＳ／Ｎ比低下を抑制可能であって、直流信号による断線テストが容易であり、送信信号の再現性に優れたイコライザおよび半導体装置を提供することを目的とする。

請求項１に記載の発明は、受信信号を受けるロウパスフィルタと、前記ロウパスフィルタからの出力信号を前記受信信号から減算する減算部と、前記受信信号と前記減算部からの出力信号とを加算する加算部と、前記加算部からの出力信号を増幅するアンプとを備えるイコライザである。

請求項２に記載の発明は、受信信号を受けるロウパスフィルタと、前記ロウパスフィルタからの出力信号を前記受信信号から減算する減算部と、前記減算部からの出力信号を増幅するアンプとを備えるイコライザである。

請求項４に記載の発明は、受信信号を、前記受信信号に正比例した信号に変換し、変換後の信号を出力する信号変換部と、前記信号変換部からの出力信号を前記受信信号から減算する減算部と、前記受信信号と前記減算部からの出力信号とを加算する加算部と、前記加算部からの出力信号を増幅するアンプとを備え、前記信号変換部の入出力ゲインは、前記受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、前記所定周波数を超える領域では逓減するイコライザである。

請求項５に記載の発明は、受信信号を、前記受信信号に正比例した信号に変換し、変換後の信号を出力する信号変換部と、前記信号変換部からの出力信号を前記受信信号から減算する減算部と、前記減算部からの出力信号を増幅するアンプとを備え、前記信号変換部の入出力ゲインは、前記受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、前記所定周波数を超える領域では逓減するイコライザである。

請求項１に記載のイコライザによれば、ロウパスフィルタからの出力信号を受信信号から減算して得られる、高周波成分を主成分とする信号を受信信号に加算し、加算後の信号を増幅する。よって、受信信号の高周波成分のみを増幅して受信信号に加算するイコライザと比較すると、請求項１に記載のイコライザでは、受信信号の低周波成分をも増幅しているので、受信信号のＳ／Ｎ比の低下を抑制することが可能である。また、請求項１に記載のイコライザは、ハイパスフィルタではなくロウパスフィルタを採用している。ロウパスフィルタは一般的に、伝送路上の抵抗素子と当該抵抗素子の一端に懸架された容量素子とで構成され、伝送路上の抵抗素子の一端と他端とは絶縁していないので、受信端−ロウパスフィルタ−減算部−加算部−アンプ間の経路に断線が生じていないかどうかの、直流信号による断線テストを容易に行うことができる。さらに、請求項１に記載のイコライザでは、加算部の後の経路にアンプを配置している。よって、ロウパスフィルタおよび減算部を通過して加算部に到達する信号に、アンプによる信号遅延は発生せず、加算部にて演算される受信信号と減算部からの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。

請求項２に記載のイコライザによれば、ロウパスフィルタからの出力信号を受信信号から減算して得られる、高周波成分を主成分とする信号を増幅する。よって、受信信号の高周波成分のみを増幅して受信信号に加算する場合と比較すると、請求項２に記載のイコライザでは、受信信号の低周波成分をも増幅しているので、受信信号のＳ／Ｎ比の低下を抑制することが可能である。また、請求項２に記載のイコライザは、ハイパスフィルタではなくロウパスフィルタを採用している。ロウパスフィルタは一般的に、伝送路上の抵抗素子と当該抵抗素子の一端に懸架された容量素子とで構成され、伝送路上の抵抗素子の一端と他端とは絶縁していないので、受信端−ロウパスフィルタ−減算部−アンプ間の経路に断線が生じていないかどうかの、直流信号による断線テストを容易に行うことができる。さらに、請求項２に記載のイコライザでは、減算部の後の経路にアンプを配置している。よって、ロウパスフィルタを通過して減算部に到達する信号に、アンプによる信号遅延は発生せず、減算部にて演算される、受信信号とロウパスフィルタからの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。さらに、請求項１に記載のイコライザに比べて加算器が不要であるので、簡単な回路構成で請求項１に記載のイコライザと同様の効果を奏することができる。

請求項４に記載のイコライザによれば、信号変換部の入出力ゲインは、受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、所定周波数を超える領域では逓減する。よって、信号変換部がロウパスフィルタと等価な働きをするので、請求項１に記載のイコライザと同様に、受信信号のＳ／Ｎ比の低下を抑制することが可能である。また、請求項１に記載のイコライザと同様に、信号変換部および減算部を通過して加算部に到達する信号に、アンプによる信号遅延は発生せず、加算部にて演算される受信信号と減算部からの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。また、請求項３に記載のイコライザと同様に、イコライザの信号処理に適した信号に変換することもできる。

請求項５に記載のイコライザによれば、信号変換部の入出力ゲインは、受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、所定周波数を超える領域では逓減する。よって、信号変換部がロウパスフィルタと等価な働きをするので、請求項２に記載のイコライザと同様に、受信信号のＳ／Ｎ比の低下を抑制することが可能である。また、請求項２に記載のイコライザと同様に、信号変換部を通過して減算部に到達する信号に、アンプによる信号遅延は発生せず、減算部にて演算される受信信号と信号変換部からの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。また、請求項２に記載のイコライザと同様に、簡単な回路構成で請求項１に記載のイコライザと同様の効果を奏することができる。また、請求項３に記載のイコライザと同様に、イコライザの信号処理に適した信号に変換することもできる。

＜原理＞
本発明に係るイコライザの説明に先立って、本発明の原理を図１乃至図４により説明する。

図１は、伝送路２０１ａ，２０１ｂによって連結された、送信回路１０１を含む半導体回路装置１００と、受信回路３０１を含む半導体回路装置３００と、を示す図である。なお、半導体回路装置１００及び３００は、例えばプリント基板（図示せず）上に実装された半導体ＩＣ（Integrated Circuit）チップであり、伝送路２０１ａ，２０１ｂは、例えばプリント基板（図示せず）上のプリント配線である。

送信回路１０１からは、正論理信号と、正論理信号とは相補的関係にある負論理信号とが出力される。送信回路１０１からの正論理信号は、正論理側伝送路２０１ａにより受信回路３０１に伝達され、送信回路１０１からの負論理信号は、負論理側伝送路２０１ｂにより受信回路３０１に伝達される。本発明は、この受信回路３０１として機能するイコライザである。

図１では、送信回路１０１から送出された送信信号（例えばＨｉｇｈ・Ｌｏｗ・Ｈｉｇｈ…との情報が並んだ信号）と、受信回路３０１にて受信した受信端信号とが示されている。受信端信号には、伝送路２０１ａ，２０１ｂで受けたノイズ等の影響により、その波形に鈍りが見られる。

図２は、本発明に係るイコライザの原理を示す回路図である。図２に示すとおり、このイコライザは、ロウパスフィルタ４と、減算部５と、加算部６と、アンプ２とを備える。

また、図３は図２のイコライザの動作原理を示すボード線図（Bode diagram）である。本発明に係るイコライザの動作原理につき、図３を用いて説明を行う。

ロウパスフィルタ４は、受信端１から与えられる受信信号（図３のグラフＣＨ１に示す周波数特性を有する）を受けて、受信信号から高周波成分を除去した信号（図３のグラフＣＨ２に示す周波数特性を有する）を出力する。

減算部５は、ロウパスフィルタ４からの出力信号を受信信号から減算する。これにより、減算部５からの出力信号は、図３のグラフＣＨ３に示す周波数特性を有する。

加算部６は、受信端１からの受信信号と減算部５からの出力信号とを加算する。これにより、加算部６からの出力信号は、図３のグラフＣＨ４に示すように高周波成分が強調された周波数特性となる。そして、アンプ２は、加算部６からの出力信号を増幅して、出力端３に送出する。

このように、図２に示したイコライザによれば、ロウパスフィルタ４からの出力信号（ＣＨ２）を受信信号（ＣＨ１）から減算して得られる、高周波成分を主成分とする信号（ＣＨ３）を受信信号（ＣＨ１）に加算し、加算後の信号（ＣＨ４）を増幅する。よって、上記特許文献１に記載の技術のように、受信信号の高周波成分のみを増幅して受信信号に加算するイコライザと比較すると、図２のイコライザでは、高周波成分（ＣＨ３）のみならず、受信信号（ＣＨ１）の低周波成分をも増幅しているので、受信信号のＳ／Ｎ比の低下を抑制することが可能である。

また、図２のイコライザは、ハイパスフィルタではなくロウパスフィルタ４を採用している。ロウパスフィルタは一般的に、伝送路上の抵抗素子と当該抵抗素子の一端に懸架された容量素子とで構成され、伝送路上の抵抗素子の一端と他端とは絶縁していない。よって、受信端１−ロウパスフィルタ４−減算部５−加算部６−アンプ２間の経路に断線が生じていないかどうかの、直流信号による断線テストを容易に行うことができる。

さらに、図２のイコライザでは、加算部６の後の経路にアンプ２を配置している。よって、ロウパスフィルタ４および減算部５を通過して加算部６に到達する信号に、アンプ２による信号遅延は発生せず、加算部６にて演算される受信端１からの受信信号と減算部５からの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。

なお、図２のイコライザよりも簡単な構成で、図２のイコライザと等価な機能を実現可能なイコライザを図４に示す。図４に示すとおり、このイコライザは、ロウパスフィルタ４と、減算部５と、アンプ２とを備え、図２のイコライザから加算部６を省略した構成となっている。

図４のイコライザにおいても、ロウパスフィルタ４が、受信端１から与えられる受信信号（図３のグラフＣＨ１）を受けて、受信信号から高周波成分を除去した信号（図３のグラフＣＨ２）を出力する。ただし、ロウパスフィルタ４における通過帯域の入出力ゲインの値は、１倍よりも小さな値に設定されている。

減算部５は、ロウパスフィルタ４からの出力信号を受信信号から減算する。これにより、減算部５からの出力信号は、図３のグラフＣＨ３に示す周波数特性を有する。ただし、ロウパスフィルタ４における通過帯域の入出力ゲインの値は１倍よりも小さいので、減算部５からの出力信号においては、低周波成分が完全に失われているわけではない。よって、結果的に、減算部５からの出力信号は、高周波成分が強調された周波数特性となる。

そして、アンプ２は、減算部５からの出力信号を増幅して、出力端３に送出する。

図３のグラフＣＨ３およびＣＨ４から分かるとおり、グラフＣＨ３にグラフＣＨ１を加えずとも、グラフＣＨ３において低周波成分が完全に失われていなければ、グラフＣＨ３を増幅することにより、グラフＣＨ４を得ることは可能である。

よって、減算部５からの出力信号に対して加算部６により受信信号を加算しなくとも、減算部５からの出力信号を直接、アンプ２により増幅すれば、主成分たる高周波成分以外の信号成分をも増幅することとなる。

すなわち、上記特許文献１に記載の技術のように、受信信号の高周波成分のみを増幅して受信信号に加算するイコライザと比較すると、図４のイコライザでも、高周波成分のみならず受信信号の低周波成分をも増幅しているので、受信信号のＳ／Ｎ比の低下を抑制することが可能である。

また、図４のイコライザも、ハイパスフィルタではなくロウパスフィルタ４を採用している。よって、受信端１−ロウパスフィルタ４−減算部５−アンプ２間の経路に断線が生じていないかどうかの、直流信号による断線テストを容易に行うことができる。

さらに、図４のイコライザでも、減算部５の後の経路にアンプ２を配置している。よって、ロウパスフィルタ４を通過して減算部５に到達する信号に、アンプ２による信号遅延は発生せず、減算部５にて演算される受信端１からの受信信号とロウパスフィルタ４からの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。

さらに、図４のイコライザによれば、図２のイコライザに比べて加算部６が不要であるので、簡単な回路構成で図２のイコライザと同様の効果を奏することができる。

以下に記述する実施の形態１乃至４では、図４のイコライザに基づいて、より詳細な回路構成の説明を行う。

＜実施の形態１＞
図５は、受信回路３０１ａとして機能する、本実施の形態に係るイコライザの回路図である。このイコライザも、図４中に示したロウパスフィルタ４及びアンプ２を備えている。また、図５中の加算器５１ａ，５１ｂが、図４の減算部５に相当する。加えて、図５のイコライザは、電圧−電流信号変換部６０ａ，６０ｂおよび抵抗５２ａ，５２ｂをも備えている。なお、加算器５１ａ，５１ｂおよび抵抗５２ａ，５２ｂは、アンプ前段部５０を構成する。

本実施の形態においては、正論理信号の伝送路と負論理信号の伝送路とを詳細に示すために、正論理の電圧信号を受信する受信端１ａと負論理の電圧信号を受信する受信端１ｂとを明示しており、これに対応してその後の信号経路も二線で示している。

図５においては、受信端１ａ，１ｂにて受信した、正論理及び負論理の電圧信号Ｓ１，Ｓ２がそれぞれ、ロウパスフィルタ４に入力されるとともに、電圧−電流信号変換部６０ａにも入力される。

電圧−電流信号変換部６０ａは、受信した電圧信号Ｓ１，Ｓ２を、当該電圧信号に正比例した電流信号Ｓ６，Ｓ７に変換し、変換後の信号をそれぞれ、減算部５たる加算器５１ａ，５１ｂに出力する。

また、電圧−電流信号変換部６０ｂは、ロウパスフィルタ４からの出力電圧信号Ｓ４，Ｓ５をそれぞれ、当該出力電圧信号に正比例した電流信号Ｓ８，Ｓ９に変換し、変換後の電流信号Ｓ８，Ｓ９をそれぞれ、減算部５たる加算器５１ａ，５１ｂに出力する。

加算器５１ａ，５１ｂにおいてはそれぞれ、電圧−電流信号変換部６０ａからの正論理の電流信号Ｓ６及び電圧−電流信号変換部６０ｂからの電流信号Ｓ８の足し合わせと、電圧−電流信号変換部６０ａからの負論理の電流信号Ｓ７及び電圧−電流信号変換部６０ｂからの電流信号Ｓ９の足し合わせとが行われる。

ここで、加算器５１ａ，５１ｂが減算部として機能することにつき説明する。ロウパスフィルタ４を介した電圧−電流信号変換部６０ｂの入力端においては、正論理の電圧信号Ｓ１と負論理の電圧信号Ｓ２とが正負逆転して、その正信号入力端（「＋」と表示）および負信号入力端（「−」と表示）にそれぞれ電圧信号Ｓ５，Ｓ４として入力されている。

変換後の電流信号Ｓ９，Ｓ８の正論理・負論理は、変換前の電圧信号Ｓ５，Ｓ４と変わらないので、加算器５１ａにおいては結局のところ、正論理の電流信号Ｓ６と負論理の電流信号Ｓ８とが加算され、負論理の電流信号Ｓ７と正論理の電流信号Ｓ９とが加算されることとなる。これはすなわち、受信した電圧信号Ｓ１，Ｓ２から、ロウパスフィルタ４を通過後の電圧信号Ｓ５，Ｓ４を、それぞれ減算していることに相当する。

加算器５１ａ，５１ｂでは、後述するように、電流信号から電圧信号Ｓ１０，Ｓ１１への再変換が行われる。そして、電圧信号Ｓ１０，Ｓ１１はアンプ２の入力端にそれぞれ入力される。アンプ２からの出力信号Ｓ１３，Ｓ１４は、それぞれ出力端３ａ，３ｂに与えられる。

なお、アンプ２の入力端には、抵抗５２ａ，５２ｂの一端が接続され、抵抗５２ａ，５２ｂの他端には電源電位ＶＤＤが与えられている。

このような抵抗５２ａ，５２ｂを導入すれば、抵抗５２ａ，５２ｂの値を適切に設定することにより、アンプ２に入力される信号の強度を調節することが可能であって、受信信号の伝送路の特性に応じてイコライザの周波数特性を設定することができる。

図６は、ロウパスフィルタ４の詳細構成の一例を示す図である。なお、図６のロウパスフィルタについては、符号４ａを付して区別する。

ロウパスフィルタ４ａは、４つのＮｃｈＭＯＳトランジスタ（N-Channel Metal Oxide Semiconductor Transistor）Ｎ１ａ，Ｎ２ａ，Ｎ１ｂ，Ｎ２ｂで構成される。

ＮｃｈＭＯＳトランジスタＮ１ａのドレインまたはソースの一方には正論理の電圧信号Ｓ１が与えられる。また、ＮｃｈＭＯＳトランジスタＮ１ｂのドレインまたはソースの一方には負論理の電圧信号Ｓ２が与えられる。

ＮｃｈＭＯＳトランジスタＮ１ａのドレインまたはソースの他方は正論理の電圧信号Ｓ５を出力する。また、ＮｃｈＭＯＳトランジスタＮ１ａのドレインまたはソースの他方は、ＮｃｈＭＯＳトランジスタＮ２ａのゲートに接続されている。ＮｃｈＭＯＳトランジスタＮ１ｂのドレインまたはソースの他方は負論理の電圧信号Ｓ４を出力する。また、ＮｃｈＭＯＳトランジスタＮ１ｂのドレインまたはソースの他方は、ＮｃｈＭＯＳトランジスタＮ２ｂのゲートに接続されている。

また、ＮｃｈＭＯＳトランジスタＮ２ａのソース及びドレインは短絡されて、接地電位ＧＮＤを与えられている。ＮｃｈＭＯＳトランジスタＮ２ｂについても同様に、ソース及びドレインが短絡されて、接地電位ＧＮＤを与えられている。

ＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂのゲートには、外部より電圧信号Ｓ３が与えられる。電圧信号Ｓ３の信号強度は、ＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂの三極管領域（線形領域）にて可変である。

上記の接続構成により、ＮｃｈＭＯＳトランジスタＮ２ａおよびＮ２ｂはいずれも容量素子として機能し、また、ＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂはいずれも可変抵抗素子として機能する。すなわち、ロウパスフィルタ４ａは、伝送路上の抵抗素子と当該抵抗素子の一端に懸架された容量素子とで構成された、一般的なロウパスフィルタである。

上述のように、電圧信号Ｓ３の信号強度がＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂの三極管領域にて可変であれば、ロウパスフィルタ４ａのカットオフ周波数は可変である。

よって、ロウパスフィルタ４ａのカットオフ周波数の値を適切に設定することにより、アンプ２に入力される信号Ｓ１０，Ｓ１１の強度を調節することが可能であって、受信信号の伝送路２０１ａ，２０１ｂの特性に応じてイコライザの周波数特性を設定することができる。

なお、図７は、ロウパスフィルタ４の詳細構成の他の一例を示す図である。図７のロウパスフィルタについては、符号４ｂを付して区別する。

ロウパスフィルタ４ｂでは、ＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂのゲートに、電圧信号Ｓ３に代わって電源電位ＶＤＤが与えられている。この点を除いては、ロウパスフィルタ４ｂは、図６のロウパスフィルタ４ａと同様の構成である。

すなわち、図７のロウパスフィルタ４ｂでは、カットオフ周波数が固定値となる。よって、ＮｃｈＭＯＳトランジスタＮ１ａおよびＮ１ｂの、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、制御不要のロウパスフィルタを構成可能である。

図８は、受信した電圧信号Ｓ１，Ｓ２を、当該電圧信号に正比例した電流信号Ｓ６，Ｓ７に変換可能な電圧−電流信号変換部６０ａ、及び、受信した電圧信号Ｓ４，Ｓ５を、当該電圧信号に正比例した電流信号Ｓ８，Ｓ９に変換可能な電圧−電流信号変換部６０ｂの詳細構成の一例を示す図である。

なお、電圧−電流信号変換部６０ａの入出力ゲインは、受信した電圧信号Ｓ１，Ｓ２に含まれる信号成分の周波数帯域において一定であり、電圧−電流信号変換部６０ｂの入出力ゲインも、受信した電圧信号Ｓ４，Ｓ５に含まれる信号成分の周波数帯域において一定である。

また、電圧−電流信号変換部６０ａ，６０ｂ間では、入力信号たる電圧信号Ｓ１，Ｓ２および出力信号たる電流信号Ｓ６，Ｓ７が、電圧信号Ｓ４，Ｓ５および電流信号Ｓ８，Ｓ９に変わるだけであって、その他は同一の回路構成である。よって、図８では電圧−電流信号変換部６０ａの回路構成のみを示し、電圧−電流信号変換部６０ｂの場合の各信号はカッコ内にて示すこととした。以下の記述においても、図８と同様、電圧−電流信号変換部６０ｂの場合の各信号についてはカッコ内にて示す。

電圧−電流信号変換部６０ａ（６０ｂ）は、６つのＰｃｈＭＯＳトランジスタＰ１〜Ｐ６および２つのＮｃｈＭＯＳトランジスタＮ３，Ｎ４で構成される。

ＰｃｈＭＯＳトランジスタＰ５のゲートには正論理の電圧信号Ｓ１（負論理の電圧信号Ｓ４）が与えられる。また、ＰｃｈＭＯＳトランジスタＰ６のゲートには負論理の電圧信号Ｓ２（正論理の電圧信号Ｓ５）が与えられる。

ＰｃｈＭＯＳトランジスタＰ５のソースには、ＰｃｈＭＯＳトランジスタＰ１のドレインが接続されている。また、ＰｃｈＭＯＳトランジスタＰ６のソースには、ＰｃｈＭＯＳトランジスタＰ２のドレインが接続されている。ＰｃｈＭＯＳトランジスタＰ１，Ｐ２のソースにはともに、電源電位ＶＤＤが与えられている。ＰｃｈＭＯＳトランジスタＰ１，Ｐ２のゲートにはともに、バイアス電位biasが与えられている。

ＰｃｈＭＯＳトランジスタＰ３のドレインは、ＰｃｈＭＯＳトランジスタＰ４のドレインに接続されるとともに、ＰｃｈＭＯＳトランジスタＰ５のソースにも接続されている。また、ＰｃｈＭＯＳトランジスタＰ３のソースは、ＰｃｈＭＯＳトランジスタＰ４のソースに接続されるとともに、ＰｃｈＭＯＳトランジスタＰ６のソースにも接続されている。

ＰｃｈＭＯＳトランジスタＰ３のゲートは、ＰｃｈＭＯＳトランジスタＰ５のゲートに接続され、ＰｃｈＭＯＳトランジスタＰ４のゲートは、ＰｃｈＭＯＳトランジスタＰ６のゲートに接続されている。

ＰｃｈＭＯＳトランジスタＰ５のドレインは、ＮｃｈＭＯＳトランジスタＮ３のドレインに接続されるとともに、ＮｃｈＭＯＳトランジスタＮ３のゲートにも接続されている。また、ＰｃｈＭＯＳトランジスタＰ６のドレインは、ＮｃｈＭＯＳトランジスタＮ４のドレインに接続されるとともに、ＮｃｈＭＯＳトランジスタＮ４のゲートにも接続されている。ＮｃｈＭＯＳトランジスタＮ３，Ｎ４のソースにはともに、接地電位ＧＮＤが与えられている。

そして、ＮｃｈＭＯＳトランジスタＮ３，Ｎ４のドレインにおける各電流Ｉｎ，Ｉｐが、電圧−電流信号変換部６０ａ（６０ｂ）からの出力信号たる電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）となる。

図９は、電圧−電流信号変換部６０ａ（６０ｂ）における、入力端ＰＩに入力される電圧信号Ｓ１（Ｓ４）と、電流Ｉｎ，Ｉｐ（すなわち、電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９））との関係を示すグラフである。

図８の回路構成を採用し、ＰｃｈＭＯＳトランジスタＰ１〜Ｐ６およびＮｃｈＭＯＳトランジスタＮ３，Ｎ４の、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、図９に示すように、電圧信号Ｓ１（Ｓ４）に正比例した、電流Ｉｎ，Ｉｐ、すなわち、電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）を得ることができる。

なお、入力端ＮＩに入力される電圧信号Ｓ２（Ｓ５）と、電流Ｉｎ，Ｉｐ（すなわち、電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９））との関係についても、図９と同様となる。

また、図１０は、電圧−電流信号変換部６０ａ（６０ｂ）における、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる周波数成分と、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）と電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）との間の入出力ゲインとの関係を示すグラフである。

図８の回路構成を採用し、ＰｃｈＭＯＳトランジスタＰ１〜Ｐ６およびＮｃｈＭＯＳトランジスタＮ３，Ｎ４の、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、図１０に示すように、電圧−電流信号変換部６０ａ（６０ｂ）の入出力ゲインを、受信した電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域において一定とすることができる。

このように、上記の電圧−電流信号変換部６０ａ（６０ｂ）は、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域において入出力ゲインが一定で、入力される電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）を、これに正比例した電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）に変換し、変換後の電流信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）を出力する。

よって、イコライザの動作電源電圧が小さい場合であっても、受信信号をその動作電源電圧に適した信号に縮小化して、イコライザでの信号処理に適した信号に変換することができる。あるいは逆に、受信信号の振幅が小さくて変化に乏しい場合であっても、大きな振幅の信号に拡大化して、イコライザでの信号処理に適した信号に変換することもできる。

図１１は、アンプ前段部５０の詳細構成を示す図である。なお、図１１のアンプ前段部については、符号５０ａを付して区別する。

アンプ前段部５０ａは、２つのＰｃｈＭＯＳトランジスタＰ７ａ，Ｐ７ｂおよび４つのＮｃｈＭＯＳトランジスタＮ５ａ，Ｎ６ａ，Ｎ５ｂ，Ｎ６ｂを一組として、この構成が二組で構成される。このうち、ＰｃｈＭＯＳトランジスタＰ７ａ，Ｐ７ｂおよびＮｃｈＭＯＳトランジスタＮ５ａ，Ｎ５ｂを一組としてその二組分が、抵抗５２ａおよび５２ｂのそれぞれを構成し、ＮｃｈＭＯＳトランジスタＮ６ａ，Ｎ６ｂを一組としてその二組分が、加算器５１ａおよび５１ｂのそれぞれを構成する。

なお、加算器５１ａは、電流信号Ｓ６およびＳ８を加算して、その結果を電圧信号Ｓ１０に再変換して出力する。また、加算器５１ｂは、電流信号Ｓ７およびＳ９を加算して、その結果を電圧信号Ｓ１１に再変換して出力する。

また、抵抗５２ａ，５２ｂ間および加算器５１ａ，５１ｂ間では、入力信号たる電流信号Ｓ６，Ｓ８および出力信号たる電圧信号Ｓ１０が、電流信号Ｓ７，Ｓ９および電圧信号Ｓ１１に変わるだけであって、その他は同一の回路構成であるので、図１１では、抵抗５２ａおよび加算器５１ａの回路構成のみを示し、抵抗５２ｂおよび加算器５１ｂの場合の各信号はカッコ内にて示すこととした。以下の記述においても、図１１と同様、抵抗５２ｂおよび加算器５１ｂの場合の各信号についてはカッコ内にて示す。

ＮｃｈＭＯＳトランジスタＮ６ａのゲートには正論理の電流信号Ｓ６（負論理の電流信号Ｓ７）が与えられる。また、ＮｃｈＭＯＳトランジスタＮ６ｂのゲートには負論理の電流信号Ｓ８（正論理の電流信号Ｓ９）が与えられる。ＮｃｈＭＯＳトランジスタＮ６ａ，Ｎ６ｂのソースにはともに、接地電位ＧＮＤが与えられている。

ＮｃｈＭＯＳトランジスタＮ６ａのドレインには、ＮｃｈＭＯＳトランジスタＮ５ａのソースが接続され、ＮｃｈＭＯＳトランジスタＮ６ｂのドレインには、ＮｃｈＭＯＳトランジスタＮ５ｂのソースが接続されている。また、ＮｃｈＭＯＳトランジスタＮ５ａのドレインには、ＰｃｈＭＯＳトランジスタＰ７ａのドレインが接続され、ＮｃｈＭＯＳトランジスタＮ５ｂのドレインには、ＰｃｈＭＯＳトランジスタＰ７ｂのドレインが接続されている。また、ＰｃｈＭＯＳトランジスタＰ７ａ，Ｐ７ｂのソースにはともに、電源電位ＶＤＤが与えられている。

ＰｃｈＭＯＳトランジスタＰ７ａ，Ｐ７ｂのドレイン同士も接続されており、このノードでの電圧が、アンプ前段部５０ａからのアンプ２への出力信号たる電圧信号Ｓ１０（Ｓ１１）となる。

ＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂのゲートには、外部より電圧信号Ｓ１２ａ（Ｓ１２ｂ）が与えられる。加えて、ＮｃｈＭＯＳトランジスタＮ５ａおよびＮ５ｂのゲートにも、外部より電圧信号Ｓ１２ａ（Ｓ１２ｂ）の反転信号たる電圧信号／Ｓ１２ａ（／Ｓ１２ｂ）が与えられる。電圧信号Ｓ１２ａ（Ｓ１２ｂ），／Ｓ１２ａ（／Ｓ１２ｂ）の信号強度は、ＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂ、並びに、ＮｃｈＭＯＳトランジスタＮ５ａおよびＮ５ｂの三極管領域（線形領域）にて可変である。なお、電圧信号Ｓ１２は電圧信号Ｓ１２ａおよびＳ１２ｂで構成される。

上記の接続構成によれば、電圧信号Ｓ１２ａ（Ｓ１２ｂ），／Ｓ１２ａ（／Ｓ１２ｂ）の信号強度がＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂ、並びに、ＮｃｈＭＯＳトランジスタＮ５ａおよびＮ５ｂの三極管領域にて可変であれば、抵抗５２ａ，５２ｂの抵抗値は可変である。

よって、可変抵抗５２ａ，５２ｂの抵抗値を適切に設定することにより、アンプ２に入力される信号Ｓ１０，Ｓ１１の強度を調節することが可能であって、受信信号の伝送路２０１ａ，２０１ｂの特性に応じてイコライザの周波数特性を設定することができる。

なお、図１２は、アンプ前段部５０の詳細構成の他の一例を示す図である。図１２のアンプ前段部については、符号５０ｂを付して区別する。

アンプ前段部５０ｂでは、図１１のアンプ前段部５０ａ中のＮｃｈＭＯＳトランジスタＮ５ａおよびＮ５ｂが省略され、ＮｃｈＭＯＳトランジスタＮ６ａのドレインとＰｃｈＭＯＳトランジスタＰ７ａのドレインとが直接に接続され、ＮｃｈＭＯＳトランジスタＮ６ｂのドレインとＰｃｈＭＯＳトランジスタＰ７ｂのドレインとが直接に接続されている。

また、ＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂのゲートには、電圧信号Ｓ１２ａに代わって接地電位ＧＮＤが与えられている。そして、ＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂが抵抗５２ｃ（５２ｄ）を構成し、ＮｃｈＭＯＳトランジスタＮ６ａおよびＮ６ｂが加算器５１ｃ（５１ｄ）を構成する。

それらの点を除いては、図１２のアンプ前段部５０ｂは、図１１のアンプ前段部５０ａと同様の構成である。

すなわち、図１２のアンプ前段部５０ｂでは、抵抗５２ｃ，５２ｄの抵抗値が固定値となる。よって、ＰｃｈＭＯＳトランジスタＰ７ａおよびＰ７ｂの、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、制御不要の抵抗を構成可能である。

＜実施の形態２＞
本実施の形態は、実施の形態１に係るイコライザの変形例であって、実施の形態１においてロウパスフィルタ４を省略し、代わりに電圧−電流信号変換部６０ｂにロウパスフィルタ機能を持たせたものである。

電圧−電流信号変換部６０ｂを構成するＰｃｈＭＯＳトランジスタＰ１〜Ｐ６およびＮｃｈＭＯＳトランジスタＮ３，Ｎ４の、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、電圧−電流信号変換部６０ａ（６０ｂ）の入出力ゲインを、受信した電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域において一定とすることができるのは、図１０に示した通りである。

本実施の形態においては、電圧−電流信号変換部６０ｂの入出力ゲインが、受信した電圧信号Ｓ４，Ｓ５に含まれる信号成分の周波数帯域のうち所定周波数以下の領域においては一定であり、その所定周波数を超える領域では逓減するように、電圧−電流信号変換部６０ｂの各ＭＯＳトランジスタの、ゲートサイズやチャネル領域の不純物注入量等を設計する。

その他の点については、実施の形態１に係るイコライザと同様のため、説明を省略する。

本実施の形態によれば、電圧−電流信号変換部６０ｂがロウパスフィルタ４と等価な働きをするので、実施の形態１に係るイコライザと同様に、受信信号のＳ／Ｎ比の低下を抑制することが可能である。

また、実施の形態１に係るイコライザと同様に、電圧−電流信号変換部６０ｂを通過して減算部５に到達する信号に、アンプ２による信号遅延は発生せず、減算部５にて演算される受信信号と電圧−電流信号変換部６０ｂからの出力信号との間で両信号の同時性が保たれやすい。よって、送信信号の再現性に優れる。

また、図４のイコライザと同様に、簡単な回路構成で図２のイコライザと同様の効果を奏することができる。また、電圧−電流信号変換部６０ｂにより、イコライザの信号処理に適した信号に変換することもできる。

＜実施の形態３＞
本実施の形態も、実施の形態１に係るイコライザの変形例であって、実施の形態１における電圧−電流信号変換部６０ａ，６０ｂに代わって、電圧−電圧信号変換部を採用したものである。

図１３は、受信回路３０１ｂとして機能する、本実施の形態に係るイコライザの回路図である。このイコライザも、図５中に示した加算器５１ａ，５１ｂと同様の加算器５１ｅ，５１ｆ、抵抗５２ａ，５２ｂと同様の抵抗５２ｅ，５２ｆ、ロウパスフィルタ４及びアンプ２を備えている。なお、加算器５１ｅ，５１ｆおよび抵抗５２ｅ，５２ｆは、アンプ前段部５０ｃを構成する。

ただし、図１３のイコライザは、電圧−電流信号変換部６０ａ，６０ｂの代わりに、電圧−電圧信号変換部６１ａ，６１ｂを備える。

電圧−電圧信号変換部６１ａは、受信した電圧信号Ｓ１，Ｓ２を、当該電圧信号に正比例した電圧信号Ｓ６ａ，Ｓ７ａに変換し、変換後の信号をそれぞれ、減算部５たる加算器５１ｅ，５１ｆに出力する。

また、電圧−電圧信号変換部６１ｂは、ロウパスフィルタ４からの出力電圧信号Ｓ４，Ｓ５をそれぞれ、当該出力電圧信号に正比例した電圧信号Ｓ８ａ，Ｓ９ａに変換し、変換後の電圧信号Ｓ８ａ，Ｓ９ａをそれぞれ、減算部５たる加算器５１ｅ，５１ｆに出力する。

加算器５１ｅ，５１ｆにおいてはそれぞれ、電圧−電圧信号変換部６１ａからの正論理の電圧信号Ｓ６ａ及び電圧−電圧信号変換部６１ｂからの電圧信号Ｓ８ａの足し合わせと、電圧−電圧信号変換部６１ａからの負論理の電圧信号Ｓ７ａ及び電圧−電圧信号変換部６１ｂからの電圧信号Ｓ８ａの足し合わせとが行われる。

加算器５１ｅ，５１ｆからは、足し合わせの結果たる電圧信号Ｓ１０ａ，Ｓ１１ａが出力される。そして、電圧信号Ｓ１０ａ，Ｓ１１ａはアンプ２の入力端にそれぞれ入力される。アンプ２からの出力信号Ｓ１３，Ｓ１４は、それぞれ出力端３ａ，３ｂに与えられる。

なお、アンプ２の入力端には、抵抗５２ｅ，５２ｆの一端が接続され、抵抗５２ｅ，５２ｆの他端には電源電位ＶＤＤが与えられている。

図１４は、受信した電圧信号Ｓ１，Ｓ２を、当該電圧信号に正比例した電圧信号Ｓ６ａ，Ｓ７ａに変換可能な電圧−電圧信号変換部６１ａ、及び、受信した電圧信号Ｓ４，Ｓ５を、当該電圧信号に正比例した電圧信号Ｓ８ａ，Ｓ９ａに変換可能な電圧−電圧信号変換部６１ｂの詳細構成の一例を示す図である。

なお、電圧−電圧信号変換部６１ａの入出力ゲインは、受信した電圧信号Ｓ１，Ｓ２に含まれる信号成分の周波数帯域において一定であり、電圧−電圧信号変換部６１ｂの入出力ゲインも、受信した電圧信号Ｓ４，Ｓ５に含まれる信号成分の周波数帯域において一定である。

また、電圧−電圧信号変換部６１ａ，６１ｂ間では、入力信号たる電圧信号Ｓ１，Ｓ２および出力信号たる電圧信号Ｓ６ａ，Ｓ７ａが、電圧信号Ｓ４，Ｓ５および電圧信号Ｓ８ａ，Ｓ９ａに変わるだけであって、その他は同一の回路構成であるので、図１４では、電圧−電圧信号変換部６１ａの回路構成のみを示し、電圧−電圧信号変換部６１ｂの場合の各信号はカッコ内にて示すこととした。以下の記述においても、図１４と同様、電圧−電圧信号変換部６１ｂの場合の各信号についてはカッコ内にて示す。

電圧−電圧信号変換部６１ａ（６１ｂ）は、６つのＰｃｈＭＯＳトランジスタＰ１〜Ｐ６および２つのＮｃｈＭＯＳトランジスタＮ３，Ｎ４で構成される。

ＰｃｈＭＯＳトランジスタＰ５のゲートには正論理の電圧信号Ｓ１（負論理の電圧信号Ｓ４）が与えられる。また、ＰｃｈＭＯＳトランジスタＰ６のゲートには負論理の電圧信号Ｓ２（正論理の電圧信号Ｓ５）が与えられる。

ＰｃｈＭＯＳトランジスタＰ５のソースには、ＰｃｈＭＯＳトランジスタＰ１のドレインが接続されている。また、ＰｃｈＭＯＳトランジスタＰ６のソースには、ＰｃｈＭＯＳトランジスタＰ２のドレインが接続されている。ＰｃｈＭＯＳトランジスタＰ１，Ｐ２のソースにはともに、電源電位ＶＤＤが与えられている。ＰｃｈＭＯＳトランジスタＰ１，Ｐ２のゲートにはともに、バイアス電位biasが与えられている。

ＰｃｈＭＯＳトランジスタＰ３のドレインは、ＰｃｈＭＯＳトランジスタＰ４のドレインに接続されるとともに、ＰｃｈＭＯＳトランジスタＰ５のソースにも接続されている。また、ＰｃｈＭＯＳトランジスタＰ３のソースは、ＰｃｈＭＯＳトランジスタＰ４のソースに接続されるとともに、ＰｃｈＭＯＳトランジスタＰ６のソースにも接続されている。

ＰｃｈＭＯＳトランジスタＰ３のゲートは、ＰｃｈＭＯＳトランジスタＰ５のゲートに接続され、ＰｃｈＭＯＳトランジスタＰ４のゲートは、ＰｃｈＭＯＳトランジスタＰ６のゲートに接続されている。

ＰｃｈＭＯＳトランジスタＰ５のドレインは、ＮｃｈＭＯＳトランジスタＮ３のドレインに接続されている。また、ＮｃｈＭＯＳトランジスタＮ３のゲートには、電源電位ＶＤＤが与えられている。また、ＰｃｈＭＯＳトランジスタＰ６のドレインは、ＮｃｈＭＯＳトランジスタＮ４のドレインに接続されている。また、ＮｃｈＭＯＳトランジスタＮ４のゲートには、電源電位ＶＤＤが与えられている。ＮｃｈＭＯＳトランジスタＮ３，Ｎ４のソースにはともに、接地電位ＧＮＤが与えられている。

そして、ＮｃｈＭＯＳトランジスタＮ３，Ｎ４のドレインにおける各電圧ＮＯ，ＰＯが、電圧−電圧信号変換部６１ａ（６１ｂ）からの出力信号たる電圧信号Ｓ６ａ（Ｓ８ａ），Ｓ７ａ（Ｓ９ａ）となる。

図１５は、電圧−電圧信号変換部６１ａ（６１ｂ）における、入力端ＰＩに入力される電圧信号Ｓ１（Ｓ４）と、電圧ＮＯ，ＰＯ（すなわち、電圧信号Ｓ６ａ（Ｓ８ａ），Ｓ７ａ（Ｓ９ａ））との関係を示すグラフである。

図１４の回路構成を採用し、ＰｃｈＭＯＳトランジスタＰ１〜Ｐ６およびＮｃｈＭＯＳトランジスタＮ３，Ｎ４の、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、図１５に示すように、電圧信号Ｓ１（Ｓ４）に正比例した、電圧ＮＯ，ＰＯ、すなわち、電圧信号Ｓ６ａ（Ｓ８ａ），Ｓ７ａ（Ｓ９ａ）を得ることができる。

なお、入力端ＮＩに入力される電圧信号Ｓ２（Ｓ５）と、電圧ＮＯ，ＰＯ（すなわち、電圧信号Ｓ６ａ（Ｓ８ａ），Ｓ７ａ（Ｓ９ａ））との関係についても、図１５と同様となる。

また、図１６は、電圧−電圧信号変換部６１ａ（６１ｂ）における、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる周波数成分と、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）と電圧信号Ｓ６ａ（Ｓ８ａ），Ｓ７ａ（Ｓ９ａ）との間の入出力ゲインとの関係を示すグラフである。

図１４の回路構成を採用し、ＰｃｈＭＯＳトランジスタＰ１〜Ｐ６およびＮｃｈＭＯＳトランジスタＮ３，Ｎ４の、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、図１６に示すように、電圧−電圧信号変換部６１ａ（６１ｂ）の入出力ゲインを、受信した電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域において一定とすることができる。

このように、上記の電圧−電圧信号変換部６１ａ（６１ｂ）は、電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域において入出力ゲインが一定で、入力される電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）を、これに正比例した電圧信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）に変換し、変換後の電圧信号Ｓ６（Ｓ８），Ｓ７（Ｓ９）を出力する。

このように、電流信号ではなく電圧信号に変換する場合であっても、受信信号を縮小化したり、あるいは、大きな振幅の信号に拡大化して、イコライザでの信号処理に適した信号に変換することができる。

図１７は、アンプ前段部５０の詳細構成を示す図である。なお、図１７のアンプ前段部については、符号５０ｃを付して区別する。

アンプ前段部５０ｃは、ＰｃｈＭＯＳトランジスタＰ７ｃおよび２つのＮｃｈＭＯＳトランジスタＮ６ｃ，Ｎ６ｄを一組として、この二組分で構成される。このうち、ＰｃｈＭＯＳトランジスタＰ７ｃの二組分が、抵抗５２ｅおよび５２ｆのそれぞれを構成し、ＮｃｈＭＯＳトランジスタＮ６ｃ，Ｎ６ｄを一組としてその二組分が、加算器５１ｅおよび５１ｆのそれぞれを構成する。

なお、加算器５１ｅは、電圧信号Ｓ６ａおよびＳ８ａを加算して、その結果を電圧信号Ｓ１０ａとして出力する。また、加算器５１ｆは、電圧信号Ｓ７ａおよびＳ９ａを加算して、その結果を電圧信号Ｓ１１ａとして出力する。

また、抵抗５２ｅ，５２ｆ間および加算器５１ｅ，５１ｆ間では、入力信号たる電圧信号Ｓ６ａ，Ｓ８ａおよび出力信号たる電圧信号Ｓ１０ａが、電圧信号Ｓ７ａ，Ｓ９ａおよび電圧信号Ｓ１１ａに変わるだけであって、その他は同一の回路構成であるので、図１７では、抵抗５２ｅおよび加算器５１ｅの回路構成のみを示し、抵抗５２ｆおよび加算器５１ｆの場合の各信号はカッコ内にて示すこととした。以下の記述においても、図１７と同様、抵抗５２ｆおよび加算器５１ｆの場合の各信号についてはカッコ内にて示す。

ＮｃｈＭＯＳトランジスタＮ６ｃのゲートには正論理の電圧信号Ｓ６ａ（負論理の電圧信号Ｓ７ａ）が与えられる。また、ＮｃｈＭＯＳトランジスタＮ６ｄのゲートには負論理の電圧信号Ｓ８ａ（正論理の電圧信号Ｓ９ａ）が与えられる。ＮｃｈＭＯＳトランジスタＮ６ｃ，Ｎ６ｄのソースにはともに、接地電位ＧＮＤが与えられている。

ＮｃｈＭＯＳトランジスタＮ６ｃのドレインおよびＮｃｈＭＯＳトランジスタＮ６ｄのドレインにはともに、ＰｃｈＭＯＳトランジスタＰ７ｃのドレインが接続されている。また、ＰｃｈＭＯＳトランジスタＰ７ｃのソースには、電源電位ＶＤＤが与えられている。

そして、ＰｃｈＭＯＳトランジスタＰ７ｃのドレインの電圧が、アンプ前段部５０ｃからのアンプ２への出力信号たる電圧信号Ｓ１０ａ（Ｓ１１ａ）となる。

すなわち、図１７のアンプ前段部５０ｃでは、抵抗５２ｅ，５２ｆの抵抗値が固定値となる。よって、ＰｃｈＭＯＳトランジスタＰ７ｃの、ゲートサイズやチャネル領域の不純物注入量等を適切に設計することで、制御不要の抵抗を構成可能である。

なお、実施の形態１の場合のように、ＰｃｈＭＯＳトランジスタＰ７ｃのゲートに図５における信号Ｓ１２を与えて、抵抗５２ｅ，５２ｆを可変抵抗としても良い。

また、実施の形態１だけでなく、実施の形態２に係るイコライザに、本実施の形態を適用しても良い。

＜実施の形態４＞
本実施の形態も、実施の形態１に係るイコライザの変形例であって、実施の形態１における可変抵抗５２ａ，５２ｂの抵抗値を決する電圧信号Ｓ１２、および、ロウパスフィルタ４ａのカットオフ周波数を決する電圧信号Ｓ３を、自動的に最適値に生成するものである。

図１８に、本実施の形態に係るイコライザを示す。図１８に示されているとおり、本実施の形態に係るイコライザは、アンプ２からの出力信号Ｓ１３およびＳ１４を受けて受信信号Ｓ１，Ｓ２のビットエラーレートを測定するビットエラーレートテスト回路（ＢＥＲＴ：Bit Error Rate Tester）、または、アンプ２からの出力信号Ｓ１３およびＳ１４を受けて受信信号Ｓ１，Ｓ２のアイパターンを検出するアイパターン検出器７０をさらに備える。

そして、このビットエラーレートテスト回路またはアイパターン検出器７０は、可変抵抗５２ａ，５２ｂの抵抗値を調節するための抵抗値調整信号を電圧信号Ｓ１２として送出し、さらに、ロウパスフィルタ４ａのカットオフ周波数を調節するためのカットオフ周波数調整信号を電圧信号Ｓ３として送出する。

ブロック７０がビットエラーレートテスト回路の場合は、受信信号Ｓ１，Ｓ２のビットエラーレートが最小となるよう、抵抗値調整信号およびカットオフ周波数調整信号たる出力信号Ｓ３およびＳ１２を生成する。また、ブロック７０がアイパターン検出器の場合は、受信信号Ｓ１，Ｓ２のアイパターンが最大面積となるよう、抵抗値調整信号およびカットオフ周波数調整信号たる出力信号Ｓ３およびＳ１２を生成する。

よって、可変抵抗５２ａ，５２ｂの抵抗値およびロウパスフィルタ４ａのカットオフ周波数を最適に設定することができ、受信信号の伝送路の特性に応じてイコライザの周波数特性を自動的に設定することができる。

なお、本実施の形態においては、ビットエラーレートテスト回路またはアイパターン検出器７０が、抵抗値調整信号およびカットオフ周波数調整信号の双方を出力する場合を示したが、いずれか一方のみを出力する構成例であっても良い。

また、実施の形態１だけでなく、実施の形態２または３に係るイコライザに、本実施の形態を適用しても良い。

＜実施の形態５＞
本実施の形態は、実施の形態１〜４のいずれかに係るイコライザを搭載した半導体装置である。

上記特許文献３の図３、図９および図１２においては、インダクタ素子を含むイコライザが示されている。このようなイコライザを半導体装置に実装する場合について考える。

図１９は、インダクタ素子を含むイコライザが形成された半導体基板と、その半導体基板を包含するフリップチップパッケージとを含む半導体装置たる、半導体チップの断面図である。この半導体チップは、一方主面にソルダーボールＳＢが形成されたパッケージ基板Ｓｐと、パッケージ基板Ｓｐの他方主面の外周に形成されたパッケージリングＰＲと、パッケージリングＰＲに接着された放熱板ＲＢを有している。そして、パッケージ基板Ｓｐ、パッケージリングＰＲおよび放熱板ＲＢが、フリップチップパッケージを構成する。

放熱板ＲＢには樹脂ＲＳ２を介して、イコライザが形成された半導体基板Ｓｓの一方主面が接着されている。半導体基板Ｓｓの他方主面には層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬの表面には複数のバンプＢＰが形成されている。複数のバンプＢＰは、それぞれパッケージ基板Ｓｐの所定の部分に電気的に接続されている。なお、複数のバンプＢＰ周辺、および、層間絶縁膜ＩＬの表面近傍には、樹脂ＲＳ１が形成されており、複数のバンプＢＰとパッケージ基板Ｓｐとの接続が強固になるようにされている。

図２０は、イコライザが形成された半導体基板Ｓｓの、層間絶縁膜ＩＬ形成側主面から見た上面図である。また、図２１は、図２０中の切断線XXI-XXIにおける断面図である。

図２０、図２１に示すように、半導体基板Ｓｓの表面にはイコライザＥＱが形成されている。そして、半導体基板Ｓｓ表面およびイコライザＥＱを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬの表面には導電性のパッドＰＤが形成され、このパッドＰＤにそれぞれ、バンプＢＰが形成されている。なお、パッドＰＤとイコライザＥＱとは、層間絶縁膜ＩＬ中の配線ＷＲにより電気的に接続されている。

イコライザＥＱには、リング状のインダクタ素子ＩＤが含まれている。インダクタ素子ＩＤは、回路動作時に磁界ＭＦを発生する。インダクタ素子ＩＤを用いたイコライザＥＱの場合、フリップチップパッケージを採用すると、インダクタ素子ＩＤの発生する磁界ＭＦがフリップチップパッケージのバンプＢＰと干渉してしまい、イコライザＥＱの周波数特性が変動してしまう。また、同一パッケージ内に複数のイコライザＥＱを配置する場合、イコライザＥＱ内のインダクタ素子ＩＤとバンプＢＰとの位置関係により、各イコライザＥＱの回路特性にバラツキが発生しやすい。

本実施の形態に係る半導体装置においては、実施の形態１〜４のいずれかに係るイコライザを搭載するため、イコライザにはインダクタ素子が含まれない（図６および図７のロウパスフィルタの構成を参照）。よって、インダクタ素子を含むイコライザを半導体装置に実装する場合に生じる、上記のような問題は、本実施の形態に係る半導体装置において生じない。

図２２は、本実施の形態に係る半導体装置が有する半導体基板の上面図である。また、図２３は、図２２中の切断線XXIII-XXIIIにおける断面図である。図２２および図２３中の各符号は、図２０および図２１において示したものと同様であるので、それらの説明は省略する。

図２２および図２３においては、イコライザＥＱ内にインダクタ素子ＩＤは形成されていない。そして、このイコライザＥＱは、実施の形態１〜４のいずれかに記載のイコライザである。すなわち、半導体基板Ｓｓの表面には、図６および図７のロウパスフィルタ４ａおよび４ｂのように、インダクタ素子を有しないイコライザＥＱが形成されている。そして、パッケージ基板Ｓｐ、パッケージリングＰＲおよび放熱板ＲＢで構成されるフリップチップパッケージが、半導体基板Ｓｓを包含している。

よって、インダクタ素子を用いたイコライザならば、フリップチップパッケージを採用すると、インダクタ素子の発生する磁界が、イコライザの周波数特性を変動させてしまうといった問題や、イコライザ内のインダクタ素子とバンプとの位置関係により、イコライザの回路特性にバラツキが発生しやすいといった問題があるが、本発明では、イコライザＥＱにインダクタ素子が含まれないので、このような問題は生じない。また、インダクタ素子が含まれないので、回路レイアウト面積増大の問題も生じない。

＜実施の形態６＞
本実施の形態も、実施の形態１に係るイコライザの変形例であって、実施の形態１における受信端１ａ，１ｂとアンプ２の入力端との間に、キャパシタを設けたものである。

図２４は、受信回路３０１ｃとして機能する、本実施の形態に係るイコライザの回路図である。このイコライザも、図５中に示した加算器５１ａ，５１ｂ、抵抗５２ａ，５２ｂ、電圧−電流信号変換部６０ａ，６０ｂ、ロウパスフィルタ４及びアンプ２を備えている。

さらに図２４のイコライザは、正論理信号の伝送路および負論理信号の伝送路のそれぞれにおいて、受信信号Ｓ１，Ｓ２をそれぞれ受ける一方電極と、アンプ２に入力される信号Ｓ１０，Ｓ１１をそれぞれ受ける他方電極とを有するキャパシタＣＰａ，ＣＰｂを備える。

このようなキャパシタＣＰａ，ＣＰｂを設ければ、キャパシタＣＰａ，ＣＰｂがそれぞれ、受信信号の高周波成分をアンプ２に伝達するバイパスとして機能するので、イコライザの高周波特性を向上させることができる。

また、実施の形態１だけでなく、実施の形態２〜５に係るイコライザに、本実施の形態を適用しても良い。

＜変形例＞
上記実施の形態１乃至６においては、図４のイコライザに基づいて説明を行った。しかし、図２のイコライザにおいても、上記実施の形態１乃至６の場合と同様に構成することができる。

すなわち、実施の形態１を図２のイコライザに適用する場合には、実施の形態１に係る図５の回路において、加算器５１ａ，５１ｂの後段であって、抵抗５２ａ，５２ｂの前段に、それぞれ他の加算器（図示せず、なお、これらが加算部６に相当する）を設ける。さらに、減算部５たる加算器５１ａ，５１ｂのみならず、これら他の加算器にも電圧−電流信号変換部６０ａからの出力信号Ｓ６およびＳ７を与える。そして、加算部６たる他の加算器では、減算部５たる加算器５１ａ，５１ｂからの出力信号と電圧−電流信号変換部６０ａからの出力信号Ｓ６およびＳ７との加算を行い、その結果をアンプ２に入力するのである。

また、実施の形態２を図２のイコライザに適用する場合には、実施の形態１を図２のイコライザに適用する上述の構成から、ロウパスフィルタ４を削除すればよい。そして、実施の形態２の場合と同様、電圧−電流信号変換部６０ｂの入出力ゲインが、受信した電圧信号Ｓ１（Ｓ４），Ｓ２（Ｓ５）に含まれる信号成分の周波数帯域のうち所定周波数以下の領域においては一定であり、その所定周波数を超える領域では逓減するように、電圧−電流信号変換部６０ｂの各ＭＯＳトランジスタの、ゲートサイズやチャネル領域の不純物注入量等を設計すればよい。

また、実施の形態３を図２のイコライザに適用する場合には、実施の形態１または２を図２のイコライザに適用する上述の構成において、電圧−電流信号変換部６０ａ，６０ｂを実施の形態３に記載の電圧−電圧信号変換部６１ａ，６１ｂに変更すればよい。

また、実施の形態４を図２のイコライザに適用する場合には、実施の形態１または２を図２のイコライザに適用する上述の構成において、実施の形態４に記載のビットエラーレートテスト回路またはアイパターン検出器７０を追加すればよい。

また、実施の形態５を図２のイコライザに適用する場合には、実施の形態１または２を図２のイコライザに適用する上述の構成において、実施の形態５に記載のフリップチップパッケージを有する半導体装置を採用すればよい。

また、実施の形態６を図２のイコライザに適用する場合には、実施の形態１または２を図２のイコライザに適用する上述の構成において、実施の形態６に記載のキャパシタＣＰａ，ＣＰｂを追加すればよい。

上記のように構成することで、図２のイコライザにおいても、上記実施の形態１乃至６の各場合と同様の効果を得ることができる。

伝送路によって連結された、送信回路を含む半導体回路装置と、受信回路を含む半導体回路装置とを示す図である。 本発明に係るイコライザの原理を示す回路図である。 図２のイコライザの動作原理を示すボード線図（Bode diagram）である。 図２のイコライザよりも簡単な構成で等価な機能を実現可能なイコライザをを示す回路図である。 実施の形態１に係るイコライザを示す回路図である。 ロウパスフィルタの詳細構成の一例を示す図である。 ロウパスフィルタの詳細構成の他の一例を示す図である。 電圧−電流信号変換部の詳細構成の一例を示す図である。 電圧−電流信号変換部における、入力端に入力される電圧信号と、出力される電流信号との関係を示すグラフである。 電圧−電流信号変換部における、入力端に入力される電圧信号に含まれる周波数成分と、入出力ゲインとの関係を示すグラフである。 アンプ前段部の詳細構成の一例を示す図である。 アンプ前段部の詳細構成の他の一例を示す図である。 実施の形態３に係るイコライザを示す回路図である。 電圧−電圧信号変換部の詳細構成の一例を示す図である。 電圧−電圧信号変換部における、入力端に入力される電圧信号と、出力される電圧信号との関係を示すグラフである。 電圧−電圧信号変換部における、入力端に入力される電圧信号に含まれる周波数成分と、入出力ゲインとの関係を示すグラフである。 アンプ前段部の詳細構成の一例を示す図である。 実施の形態４に係るイコライザを示す図である。 インダクタ素子を含むイコライザが形成された半導体基板を備えた半導体チップの断面図である。 イコライザが形成された半導体基板を示す上面図である。 イコライザが形成された半導体基板を示す断面図である。 実施の形態５に係る半導体装置が有する半導体基板の上面図である。 実施の形態５に係る半導体装置が有する半導体基板の断面図である。 実施の形態６に係るイコライザを示す回路図である。

符号の説明

１ 受信端、２ アンプ、４ ロウパスフィルタ、５ 減算部、６ 加算部、６０ａ，６０ 電圧−電流信号変換部、６１ａ，６１ｂ 電圧−電圧信号変換部、５２ａ〜５２ｆ 抵抗、７０ ビットエラーレートテスト回路またはアイパターン検出器、ＥＱ イコライザ、Ｓｓ 半導体基板、ＣＰａ，ＣＰｂ キャパシタ。

Claims (11)

1. 受信信号を受けるロウパスフィルタと、
   前記ロウパスフィルタからの出力信号を前記受信信号から減算する減算部と、
   前記受信信号と前記減算部からの出力信号とを加算する加算部と、
   前記加算部からの出力信号を増幅するアンプと
   を備えるイコライザ。
2. 受信信号を受けるロウパスフィルタと、
   前記ロウパスフィルタからの出力信号を前記受信信号から減算する減算部と、
   前記減算部からの出力信号を増幅するアンプと
   を備えるイコライザ。
3. 請求項１または請求項２に記載のイコライザであって、
   前記ロウパスフィルタからの出力信号を、当該出力信号に正比例した信号に変換し、変換後の信号を前記減算部に出力する第１信号変換部と、
   前記受信信号を、前記受信信号に正比例した信号に変換し、変換後の信号を、前記減算部に、または、前記減算部に加えて前記加算部にも、出力する第２信号変換部と
   をさらに備え、
   前記第１及び第２信号変換部の入出力ゲインは、前記受信信号に含まれる信号成分の周波数帯域において一定である
   イコライザ。
4. 受信信号を、前記受信信号に正比例した信号に変換し、変換後の信号を出力する信号変換部と、
   前記信号変換部からの出力信号を前記受信信号から減算する減算部と、
   前記受信信号と前記減算部からの出力信号とを加算する加算部と、
   前記加算部からの出力信号を増幅するアンプと
   を備え、
   前記信号変換部の入出力ゲインは、前記受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、前記所定周波数を超える領域では逓減する
   イコライザ。
5. 受信信号を、前記受信信号に正比例した信号に変換し、変換後の信号を出力する信号変換部と、
   前記信号変換部からの出力信号を前記受信信号から減算する減算部と、
   前記減算部からの出力信号を増幅するアンプと
   を備え、
   前記信号変換部の入出力ゲインは、前記受信信号に含まれる信号成分の周波数帯域のうち所定周波数以下の領域において一定であり、前記所定周波数を超える領域では逓減する
   イコライザ。
6. 請求項１、請求項２、請求項４または請求項５に記載のイコライザであって、
   抵抗
   をさらに備え、
   前記アンプの入力端には、前記抵抗の一端が接続され、
   前記抵抗の他端には電源電位が与えられた
   イコライザ。
7. 請求項１または請求項２に記載のイコライザであって、
   前記ロウパスフィルタのカットオフ周波数は可変である
   イコライザ。
8. 請求項６に記載のイコライザであって、
   前記抵抗の抵抗値は可変である
   イコライザ。
9. 請求項７または請求項８に記載のイコライザであって、
   前記アンプからの出力信号を受けて前記受信信号のビットエラーレートを測定するビットエラーレートテスト回路、または、前記アンプからの出力信号を受けて前記受信信号のアイパターンを検出するアイパターン検出器
   をさらに備え、
   前記ビットエラーレートテスト回路、または、前記アイパターン検出器は、前記抵抗の抵抗値を調節するための抵抗値調整信号、または、前記ロウパスフィルタのカットオフ周波数を調節するためのカットオフ周波数調整信号を送出し、
   前記ビットエラーレートテスト回路は、前記ビットエラーレートが最小となるよう、前記抵抗値調整信号または前記カットオフ周波数調整信号を生成し、
   前記アイパターン検出器は、前記アイパターンが最大面積となるよう、前記抵抗値調整信号または前記カットオフ周波数調整信号を生成する
   イコライザ。
10. 請求項１、請求項２、請求項４または請求項５のいずれかに記載のイコライザが形成された半導体基板と、
    前記半導体基板を包含するフリップチップパッケージと
    を備え、
    前記イコライザにはインダクタ素子が含まれない
    半導体装置。
11. 請求項１、請求項２、請求項４または請求項５に記載のイコライザであって、
    前記受信信号を受ける一方電極と、前記アンプに入力される信号を受ける他方電極とを有するキャパシタを更に備える
    イコライザ。
    

Images