JPWO2004010497A1 - 半導体装置 - Google Patents

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Abstract

本発明は半導体装置に関し、特に、グランド端子と、その周辺に配置された複数の信号端子とを備える半導体装置において、その性能を向上させる技術を提供することを目的とする。そして、上記目的を達成するために、機能ブロック（１１）に接続されているグランド端子（５，３５）を、機能ブロック（１２）に接続されているグランド端子（６，３６）から分離させている。そのため、一方の機能ブロックにグランド端子を介して与えられる接地電位が、他方の機能ブロックに流れる電流の大きさによって変動することが無い。その結果、機能ブロックのそれぞれの性能が向上し、半導体装置の性能が向上する。

Description

本発明は半導体装置に関し、特に、グランド端子と、その周辺に配置された複数の信号端子とを備える半導体装置に関する。
図１１は従来の半導体装置１０１の構造を示す平面図であって、その底面から見た際の外観を示している。また、図１２は従来の半導体装置１０１の構成を示すブロック図であって、簡単のために図１１に示す電源端子１０７及び信号端子１０４の記載は省略している。
図１１，１２に示すように、従来の半導体装置１０１は、複数の機能ブロックから構成される半導体集積回路１１０と、その半導体集積回路１１０を収納するパッケージ１０２と、パッケージ１０２から露呈している、一つのグランド端子１０５、複数の信号端子１０４及び電源端子１０７とを備えている。
半導体集積回路１１０は、例えばデジタル回路である機能ブロック１１１と、例えばアナログ回路である機能ブロック１１２とを備えている。機能ブロック１１１には、その動作基準となる接地電位が与えられる電極（以後、「電極１１１ａ」と呼ぶ）が設けられており、機能ブロック１１２には、その動作基準となる接地電位が与えられる電極（以後、「電極１１２ａ」と呼ぶ）が設けられている。
パッケージ１０２は、半導体装置１０１の外形１０６を形成するモールド樹脂１０３から成る。そのモールド樹脂１０３は、グランド端子１０５、電源端子１０７及び信号端子１０４を露出させつつ、グランド端子１０５と、電源端子１０７と、信号端子１０４とを封止している。
グランド端子１０５、電源端子１０７及び信号端子１０４は、パッケージ１０２の底面に設けられており、電源端子１０７と各信号端子１０４とはグランド端子１０５の周辺に配置されている。グランド端子１０５は、図１２に示すように、パッケージ１０２の内部で、上述の電極１１１ａ及び電極１１２ａに電気的に接続されており、半導体装置１０１の外部からグランド端子１０５に接地電位１２０が与えられる。これにより、グランド端子１０５と各機能ブロック１１１，１１２とが電気的に接続され、各機能ブロック１１１，１１２には、グランド端子１０５を介して、それらの動作の基準となる接地電位が与えられる。
信号端子１０４は、図１２には図示していないが、パッケージ１０２の内部で、機能ブロック１１１または機能ブロック１１２に電気的に接続されている。機能ブロック１１１に接続されている、ある信号端子１０４には、半導体装置１０１の外部から、例えばデジタル回路の動作の基準となるクロック信号やその他の入力信号が与えられ、その結果、外部からの入力信号が機能ブロック１１１に供給される。また、機能ブロック１１１に接続されている他の信号端子１０４には、機能ブロック１１１からの出力信号が供給される。これにより、半導体装置１０１の外部の装置が、機能ブロック１１１からの出力信号を受け取ることができる。
機能ブロック１１２に接続されている、ある信号端子１０４には、半導体装置１０１の外部から、例えばアンテナ（図示せず）で受信された高周波信号が与えられ、その結果、その高周波信号が機能ブロック１１２に供給される。また、機能ブロック１１２に接続されている他の信号端子１０４には、機能ブロック１１２からの出力信号が与えられる。なお以後、半導体装置１０１の外部から信号が与えられる信号端子１０４を「入力信号端子１０４」、機能ブロック１１１，１１２からの出力信号が与えられる信号端子１０４を「出力信号端子１０４」と呼ぶ場合がある。
電源端子１０７は、図１２には図示していないが、パッケージ１０２の内部で、機能ブロック１１１及び機能ブロック１１２に電気的に接続されており、半導体装置１０１の外部から、半導体集積回路１１０が動作するために必要な電源、例えばプラス電位が与えられる。これにより、各機能ブロック１１１，１１２には、電源端子１０７を介して電源が与えられ、グランド端子１０５を介して与えられた接地電位を基準に、各機能ブロック１１１，１１２は動作する。
半導体集積回路１１０が動作すると、機能ブロック１１１，１１２には、それぞれ電流Ｉ１１１，Ｉ１１２が流れる。これらの電流Ｉ１１１，Ｉ１１２は、電源端子１０７、入力信号端子１０４あるいは出力信号端子１０４から、グランド端子１０５に流れる。
グランド端子１０５に電流Ｉ１１１，Ｉ１１２が流れると、グランド端子１０５の、抵抗やインダクタンスなどのインピーダンス１１５によって、半導体装置１０１の外部からグランド端子１０５に与えられた接地電位１２０と、電極１１１ａ，１１２ａに実際に与えられている接地電位との間に電位差を生じる。グランド端子１０５には、電流Ｉ１１１，Ｉ１１２の両方が流れるため、この電位差は、各電流Ｉ１１１，Ｉ１１２の大きさによって変化する。つまり、機能ブロック１１１，１１２の一方の機能ブロックに与えられる接地電位は、自分自身に流れる電流の大きさのみならず、他方の機能ブロックに流れる電流の大きさによっても変動する。従って、一方の機能ブロックの性能が、他方の機能ブロックに流れる電流の大きさによって劣化し、これにより半導体装置１０１全体としての性能が劣化することがあった。
本発明は、上記のような問題を解決するために成されたものであり、半導体装置の性能を向上させる技術を提供することを目的とする。
本発明に係る半導体装置の第１の態様は、第１の機能ブロックと、第２の機能ブロックとを有する半導体集積回路と、前記半導体集積回路を収納するパッケージと、前記パッケージから露呈したグランド端子及び信号端子とを備え、前記グランド端子は、互いに分離されている第１，２のグランド端子を含み、前記信号端子は、前記グランド端子の周囲に配置されている複数の第１の信号端子を含み、前記第１のグランド端子は、前記第１の機能ブロックと電気的に接続され、前記第２のグランド端子は、前記第２の機能ブロックと電気的に接続されているものである。
本発明に係る半導体装置の第２の態様は、前記第２のグランド端子は、前記第１のグランド端子を取り囲んでいるものである。
本発明に係る半導体装置の第３の態様は、前記信号端子は第２の信号端子を更に含み、前記第２のグランド端子は、前記第２の信号端子をも取り囲んでいるものである。
本発明に係る半導体装置の第１の態様によれば、第１の機能ブロックに接続されている第１のグランド端子が、第２の機能ブロックに接続されている第２のグランド端子から分離しているため、一方の機能ブロックにグランド端子を介して与えられる接地電位が、他方の機能ブロックに流れる電流の大きさによって変動することが無い。その結果、第１，２の機能ブロックのそれぞれの性能が向上し、半導体装置の性能が向上する。
本発明に係る半導体装置の第２の態様によれば、第２のグランド端子が第１のグランド端子を取り囲んでいるため、第１のグランド端子の電位が、第１の信号端子での電位の変化の影響を受けにくくなる。
本発明に係る半導体装置の第３の態様によれば、第２のグランド端子が第２の信号端子をも取り囲んでいるため、第１のグランド端子のみならず、第２の信号端子の電位も、第１の信号端子での電位の変化の影響を受けにくくなる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
図１は、本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
図２は、本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
図３は、本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
図４は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
図５は、本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
図６は、本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
図７は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
図８は、本発明の実施の形態３に係る半導体装置の構造を示す平面図である。
図９は、本発明の実施の形態３に係る半導体装置の構造を示す平面図である。
図１０は、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
図１１は、従来の半導体装置の構造を示す平面図である。
図１２は、従来の半導体装置の構成を示すブロック図である。
１．実施の形態１
図１，３は本発明の実施の形態１に係る半導体装置１の構造を示す平面図であって、図４は図３に示す矢視ＩＩＩ−ＩＩＩにおける断面図である。図１は底面から見た際の外観を示しており、図３は上面から見た際の内部を示している。なお図３では、半導体装置１の内部の構造を示すために、図１に示すモールド樹脂３の記載を省略し、半導体装置１の外形７を破線で示している。
また、図２は本実施の形態１に係る半導体装置１の構成を示すブロック図であって、簡単のために図１に示す電源端子８及び信号端子４の記載を省略している。
図１〜４に示すように、実施の形態１に係る半導体装置１は、複数の機能ブロックを有する半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ２と、パッケージ２から露呈しているグランド端子６６、複数の信号端子４及び一つの電源端子８を備えている。
半導体集積回路１０は半導体チップ２１上に形成されており、例えば二つの機能ブロック１１，１２を備えてる。機能ブロック１１は例えばデジタル回路で構成されており、機能ブロック１２は例えばアナログ回路で構成されている。具体的には、例えば、実施の形態１に係る半導体装置１をデジタル変調信号の受信機に採用する場合には、機能ブロック１２は、受信信号から希望信号を取り出すフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路などを含むアナログ回路で構成されており、機能ブロック１１は、復調されたデジタル信号に対して誤り訂正などを行う複合器などを含むデジタル回路で構成されている。
図３に示すように、半導体チップ２１の上面において、機能ブロック１１が形成されている領域（図示せず）には、機能ブロック１１の動作基準となる接地電位が与えられる電極２５が設けられており、機能ブロック１２が形成されている領域（図示せず）には、機能ブロック１２の動作基準となる接地電位が与えられる電極２６が設けられている。そして、図４に示すように、半導体チップ２１は、その下面で絶縁基板２２に接合されている。絶縁基板２２は、例えば、ガラスエポキシ基板や、テフロン基板である。
半導体装置１のパッケージ２は、図１に示すように、半導体装置１の外形７を形成するモールド樹脂３から成る。グランド端子１６は、互いに分離されているグランド端子５，６で構成されており、そのグランド端子５，６は互いに隣り合って配置されている。そして、グランド端子１６、電源端子８及び信号端子４は、パッケージ２の底面に設けられており、電源端子８及び信号端子４は、グランド端子１６の周辺に配置されている。
図３，４に示すように、各グランド端子５，６には、半導体チップ２１が接合された絶縁基板２２が、半導体チップ２１とは反対側で接合されている。つまり、グランド端子５，６には、絶縁基板２２及び半導体チップ２１がこの順で搭載されている。
各グランド端子５，６は、例えば、金属から成る四角形の薄板である。図２〜４に示すように、グランド端子５，６は、パッケージ２の内部で、それぞれ半導体チップ２１の電極２５，２６に、アルミワイヤ２３で接合されている。これにより、グランド端子５と機能ブロック１１とが電気的に接続され、グランド端子６と機能ブロック１２とが電気的に接続される。
図２に示すように、各グランド端子５，６には、半導体装置１の外部から接地電位が与えられ、その結果、各機能ブロック１１，１２に、それらの動作の基準となる接地電位が与えられる。
信号端子４は、例えば、金属から成る四角形の薄板である。図２〜４には図示していないが、半導体チップ２１の上面の周辺には、機能ブロック１１，１２からの出力信号が与えられる電極、あるいは半導体装置１の外部からの信号を機能ブロック１１，１２に与えるための電極が設けられている。そして、信号端子４は、その電極にアルミワイヤで電気的に接続されている。これにより、信号端子４は、パッケージ２の内部で、機能ブロック１１または機能ブロック１２に電気的に接続される。
機能ブロック１１に接続されている、ある信号端子４には、半導体装置１の外部から、例えばデジタル回路の動作の基準となるクロック信号やその他の入力信号が与えられ、その結果、外部からの入力信号が機能ブロック１１に供給される。また、機能ブロック１１に接続されている他の信号端子４には、機能ブロック１１からの出力信号が与えられる。これにより、半導体装置１の外部の装置が、機能ブロック１からの出力信号を受け取ることができる。
機能ブロック１２に接続されている、ある信号端子４には、半導体装置１の外部から、例えばアンテナ（図示せず）で受信された高周波信号が与えられ、その結果、その高周波信号が機能ブロック１２に供給される。また、機能ブロック１２に接続されている他の信号端子４には、機能ブロック１２からの出力信号が与えられる。なお以後、半導体装置１の外部から信号が与えられる信号端子４を「入力信号端子４」、機能ブロック１１１，１１２からの出力信号が与えられる信号端子４を「出力信号端子４」と呼ぶ場合がある。
電源端子８は、例えば、金属から成る四角形の薄板である。図２〜４には図示していないが、半導体チップ２１の上面には、半導体装置１の外部から機能ブロック１１，１２に電源を供給するための電極が設けられている。そして、電源端子８は、その電極にアルミワイヤで電気的に接続されている。これにより電源端子８は、パッケージ２の内部で、機能ブロック１１及び機能ブロック１２に電気的に接続される。
電源端子８には、半導体装置１の外部から、半導体集積回路１０が動作するために必要な電源、例えばプラス電位が与えられる。その結果、各機能ブロック１１，１２には、電源端子７を介して電源が与えられる。これにより、機能ブロック１１は、グランド端子５を介して与えられた接地電圧を基準に動作し、機能ブロック１２は、グランド端子６を介して与えられた接地電圧を基準に動作する。
モールド樹脂３は、図１，４に示すように、グランド端子５，６、電源端子８及び信号端子４を露出させつつ、半導体チップ２１、絶縁基板２２、グランド端子５，６、電源端子８、信号端子４及びアルミワイヤ２３を封止している。
上述のように、半導体装置１の外部から、半導体集積回路１０に電源が与えられ動作を開始すると、機能ブロック１１，１２には、それぞれ電流Ｉ１１，Ｉ１２が流れる。機能ブロック１１に流れる電流Ｉ１１は、電源端子８、入力信号端子４あるいは出力信号端子４から、グランド端子５に流れる。一方、機能ブロック１２に流れる電流Ｉ１２は、電源端子８、入力信号端子４あるいは出力信号端子４から、グランド端子６に流れる。
グランド端子５はグランド端子６と分離しているため、電流Ｉ１１はグランド端子６には流れないし、電流Ｉ１２はグランド端子５には流れない。そのため、グランド端子５に電流が流れ、グランド端子５のインピーダンス５ａによって、半導体装置１の外部からグランド端子５に与えられた接地電位２０と、電極２５に実際に与えられている接地電位との間に電位差を生じた際、この電位差が、電流Ｉ１２の大きさによって変動することはない。同様に、グランド端子６に電流が流れ、グランド端子６のインピーダンス６ａによって、半導体装置１の外部がらグランド端子６に与えられた接地電位２０と、電極２６に実際に与えられている接地電位との間に電位差を生じた際、この電位差が、電流Ｉ１１の大きさによって変動することはない。
従って、機能ブロック１１，１２の一方の機能ブロックに与えられる接地電位は、自分自身に流れる電流の大きさのみで変動し、他方の機能ブロックに流れる電流の大きさの影響を受けない。
このように、本実施の形態１に係る半導体装置１によれば、半導体集積回路１０の機能ブロックごとにグランド端子が分離されているため、上述の従来の半導体装置１０１とは異なり、ある機能ブロックにグランド端子を介して与えられる接地電位が、それ以外の機能ブロックに流れる電流の大きさによって変動することが無い。その結果、各機能ブロックの性能が向上する。従って、本実施の形態１に係る半導体装置１の性能が、従来の半導体装置１０１よりも向上する。
２．実施の形態２
図５，６は本発明の実施の形態２に係る半導体装置３１の構造を示す平面図であって、図７は図６に示す矢視ＶＩ−ＶＩにおける断面図である。図５は底面から見た際の外観を示しており、図６は上面から見た際の内部を示している。なお図６では、半導体装置３１の内部の構造を示すために、図５に示すモールド樹脂３３の記載を省略し、半導体装置３１の外形３７を破線で示している。
本実施の形態２に係る半導体装置３１は、上述の実施の形態１に係る半導体装置１において、基本的には、グランド端子５，６の形状を変形したものである。
本実施の形態２に係る半導体装置３１は、上述の半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ３２と、パッケージ３２から露呈しているグランド端子６６、信号端子４及び電源端子８とを備えている。
半導体装置３１のパッケージ３２は、図５に示すように、半導体装置３１の外形３７を形成するモールド樹脂３３から成り、グランド端子６６は、互いに分離されているグランド端子３５，３６から構成されている。そして、グランド端子６６、電源端子８及び信号端子４は、パッケージ３２の底面に設けられている。
グランド端子３５は、実施の形態１に係るグランド端子５の形状を変形したものであって、例えば略正方形の薄板である。グランド端子３６は、実施の形態１に係るグランド端子６の形状を変形したものであって、例えば方形枠状の薄板である。そして、グランド端子３６はグランド端子３５を取り囲んでおり、電源端子８及び信号端子４はグランド端子６６の周辺に配置されている。
図６，７に示すように、グランド端子３５には、半導体チップ２１が接合された絶縁基板４２が、半導体チップ２１とは反対側で接合されている。つまり、グランド端子３５には、絶縁基板４２及び半導体チップ２１がこの順で搭載されている。なお絶縁基板４２は、例えばガラスエポキシ基板や、テフロン基板である。
図６，７に示すように、グランド端子３５，３６は、パッケージ２の内部で、それぞれ半導体チップ２１の電極２５，２６に、アルミワイヤ４３で接合されている。これにより、グランド端子３５と機能ブロック１１とが電気的に接続され、グランド端子３６と機能ブロック１２とが電気的に接続される。なお絶縁基板４２の大きさは、グランド端子３５の大きさよりも小さいため、半導体チップ２１の上面に形成された電極２６と、グランド端子３５とをアルミワイヤ４３で接続することが可能となる。
モールド樹脂３３は、図５，７に示すように、グランド端子６６、電源端子８及び信号端子４を露出させつつ、半導体チップ２１、絶縁基板４２、グランド端子６６、電源端子８、信号端子４及びアルミワイヤ４３を封止している。本実施の形態２に係る半導体装置３１のその他の構造は、上述の実施の形態１に係る半導体装置１と同じであるため、その説明は省略する。
このように、本実施の形態２に係る半導体装置３１では、グランド端子３６がグランド端子３５を取り囲んでいる。従ってグランド端子３５の電位が、信号端子４での電位の変化の影響を受けにくくなる。
実施の形態１に係る半導体装置１では、グランド端子５，６は共に四角形であり、単に互いに隣り合って配置されているだけであった。そのため、信号端子４に例えば数十ＭＨｚのクロック信号が入力されると、その信号端子４での電位変化によって、グランド端子５，６の一方あるいは両方の電位が変動することがあった。そのため、電位が変動するグランド端子に接続されている機能ブロックの性能が劣化することがあった。
本実施の形態２では、一方のグランド端子が、他方のグランド端子を取り囲んでいるため、少なくとも、信号端子４における電位変化によって、その他方のグランド端子の電位が変動することを低減することができる。その結果、上述の実施の形態１に係る半導体装置１よりも、更に半導体装置３２の性能が向上する。
３．実施の形態３
図８，９は本発明の実施の形態３に係る半導体装置５１の構造を示す平面図であって、図１０は図９に示す矢視ＩＸ−ＩＸおける断面図である。図８は底面から見た際の外観を示しており、図９は上面から見た際の内部を示している。なお図９では、半導体装置５１の内部の構造を示すために、図８に示すモールド樹脂５３の記載を省略し、半導体装置５１の外形５７を破線で示している。
本実施の形態３に係る半導体装置５１は、上述の実施の形態２に係る半導体装置３１において、信号端子を更に設け、グランド端子３６がその信号端子をも取り囲んでいるものである。
本実施の形態３に係る半導体装置５１は、上述の半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ５２と、パッケージ５２から露呈したグランド端子６６、信号端子４，５４及び電源端子８とを備えている。パッケージ５２は、図８に示すように、半導体装置５１の外形５７を形成するモールド樹脂５３から成る。
信号端子５４は複数設けられており、例えば、金属から成る四角形の薄板である。そして、信号端子４と同様に、パッケージ２の内部で、機能ブロック１１または機能ブロック１２に電気的に接続される。具体的には、実施の形態１で述べたように、半導体チップ２１の上面の周辺には、機能ブロック１１，１２からの出力信号が与えられる電極（図示せず）、あるいは半導体装置１の外部から機能ブロック１１，１２に信号を入力するための電極（図示せず）が設けられている。パッケージ５２の信号端子５４は、これらの電極の一部にアルミワイヤで電気的に接続されている。
機能ブロック１１，１２に接続されている信号端子５４には、半導体装置５１の外部から入力信号が与えられたり、機能ブロック１１，１２からの出力信号が与えられる。これにより、外部の装置からの信号が機能ブロック１１，１２に供給されたり、外部の装置が機能ブロック１１，１２からの出力信号を受け取ることができる。
グランド端子６６、電源端子８及び信号端子４，５４は、パッケージ５２の底面に設けられており、グランド端子３６はグランド端子３５及び信号端子５４を取り囲んでいる。
モールド樹脂５３は、図８，１０に示すように、グランド端子６６、電源端子８及び信号端子４、５４を露出させつつ、半導体チップ２１、絶縁基板４２、グランド端子６６、電源端子８、信号端子４，５４及びアルミワイヤ４３を封止している。本実施の形態３に係る半導体装置５１のその他の構造は、上述の実施の形態２に係る半導体装置３１と同じであるため、その説明は省略する。
このように、本実施の形態３に係る半導体装置５１によれば、グランド端子３６が信号端子５４をも取り囲んでいるため、グランド端子３５のみならず、信号端子５４の電位も、信号端子４での電位の変化の影響を受けにくくなる。
上述の実施の形態２に係る半導体装置３１において、例えば、互いに隣り合う信号端子４の一方に、数十ＭＨｚのクロック信号が与えられ、他方に信号レベルの非常に小さいアナログ信号、例えばアンテナで受信された微弱の無線信号が入力された場合、クロック信号が入力される信号端子４での電位変化によって、無線信号が入力される信号端子４の電位が変動することがあった。そのため、無線信号が入力される機能ブロック１２が、その無線信号を適切に処理できないことがあった。
本実施の形態３では、グランド端子３６に取り囲まれた信号端子５４が設けられているため、この信号端子５４に上述のようなノイズに弱い信号を割り当てることによって、半導体装置５１の内部あるいは外部で、その信号が、信号端子４での電位変化によって適切に処理されない不具合を改善することができる。その結果、上述の実施の形態２に係る半導体装置３１よりも更に性能が向上する。
なお、上述の実施の形態１〜３では、半導体集積回路１０に電源を供給するための電源端子８は一つであったが、グランド端子の周辺に複数設けても良い。
また、半導体集積回路１０が備える機能ブロック１１，１２に、デジタル回路及びアナログ回路を採用した場合について説明したが、他の機能を果たす機能ブロックを採用しても良い。例えば、上述の半導体装置１，３１，５１を、スーパーヘテロダイン方式の受信機に採用する場合、機能ブロック１１として、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を処理する回路を採用し、機能ブロック１２として、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号を処理する回路を採用しても良い。
ＲＦ信号を処理する回路の具体例としては、信号端子４あるいは信号端子５４に入力されたＲＦ信号から希望信号を取り出すフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路や、ＲＦ信号をＩＦ信号へ変換する周波数変換回路などを含んでいる。また、ＩＦ信号を処理する回路の具体例としては、ＲＦ信号を処理する回路から出力されたＩＦ信号をフィルタリングするフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路や、ＩＦ信号を復調して音声信号などを取り出す復調器などを含んでいる。
また、数十ｍＡから数百ｍＡの比較的大電流が流れる回路を機能ブロック１１に採用し、数μＡ〜数十μＡの比較的小電流が流れる回路を機能ブロック１２に採用しても良い。比較的大電流が流れる回路としては、例えばスピーカアンプ回路などがあり、比較的小電流が流れる回路としては、上述のＲＦ信号を処理する回路などがある。
また上述の実施の形態１〜３では、半導体集積回路１０は２つの機能ブロック１１，１２を備えていたが、３つ以上の機能ブロックを備えていても良い。例えば、アナログ回路で構成されている機能ブロックを２つと、デジタル回路で構成されている機能ブロックを１つ備えていても良い。この場合には、機能ブロックごとにパッケージのグランド端子を分離することによって、各機能ブロックの性能が向上し、その結果、半導体装置の性能が向上する。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
本発明は半導体装置に関し、特に、グランド端子と、その周辺に配置された複数の信号端子とを備える半導体装置に関する。
図１１は従来の半導体装置１０１の構造を示す平面図であって、その底面から見た際の外観を示している。また、図１２は従来の半導体装置１０１の構成を示すブロック図であって、簡単のために図１１に示す電源端子１０７及び信号端子１０４の記載は省略している。
図１１，１２に示すように、従来の半導体装置１０１は、複数の機能ブロックから構成される半導体集積回路１１０と、その半導体集積回路１１０を収納するパッケージ１０２と、パッケージ１０２から露呈している、一つのグランド端子１０５、複数の信号端子１０４及び電源端子１０７とを備えている。
半導体集積回路１１０は、例えばデジタル回路である機能ブロック１１１と、例えばアナログ回路である機能ブロック１１２とを備えている。機能ブロック１１１には、その動作基準となる接地電位が与えられる電極（以後、「電極１１１ａ」と呼ぶ）が設けられており、機能ブロック１１２には、その動作基準となる接地電位が与えられる電極（以後、「電極１１２ａ」と呼ぶ）が設けられている。
パッケージ１０２は、半導体装置１０１の外形１０６を形成するモールド樹脂１０３から成る。そのモールド樹脂１０３は、グランド端子１０５、電源端子１０７及び信号端子１０４を露出させつつ、グランド端子１０５と、電源端子１０７と、信号端子１０４とを封止している。
グランド端子１０５、電源端子１０７及び信号端子１０４は、パッケージ１０２の底面に設けられており、電源端子１０７と各信号端子１０４とはグランド端子１０５の周辺に配置されている。グランド端子１０５は、図１２に示すように、パッケージ１０２の内部で、上述の電極１１１ａ及び電極１１２ａに電気的に接続されており、半導体装置１０１の外部からグランド端子１０５に接地電位１２０が与えられる。これにより、グランド端子１０５と各機能ブロック１１１，１１２とが電気的に接続され、各機能ブロック１１１，１１２には、グランド端子１０５を介して、それらの動作の基準となる接地電位が与えられる。
信号端子１０４は、図１２には図示していないが、パッケージ１０２の内部で、機能ブロック１１１または機能ブロック１１２に電気的に接続されている。機能ブロック１１１に接続されている、ある信号端子１０４には、半導体装置１０１の外部から、例えばデジタル回路の動作の基準となるクロック信号やその他の入力信号が与えられ、その結果、外部からの入力信号が機能ブロック１１１に供給される。また、機能ブロック１１１に接続されている他の信号端子１０４には、機能ブロック１１１からの出力信号が供給される。これにより、半導体装置１０１の外部の装置が、機能ブロック１１１からの出力信号を受け取ることができる。
機能ブロック１１２に接続されている、ある信号端子１０４には、半導体装置１０１の外部から、例えばアンテナ（図示せず）で受信された高周波信号が与えられ、その結果、その高周波信号が機能ブロック１１２に供給される。また、機能ブロック１１２に接続されている他の信号端子１０４には、機能ブロック１１２からの出力信号が与えられる。なお以後、半導体装置１０１の外部から信号が与えられる信号端子１０４を「入力信号端子１０４」、機能ブロック１１１，１１２からの出力信号が与えられる信号端子１０４を「出力信号端子１０４」と呼ぶ場合がある。
電源端子１０７は、図１２には図示していないが、パッケージ１０２の内部で、機能ブロック１１１及び機能ブロック１１２に電気的に接続されており、半導体装置１０１の外部から、半導体集積回路１１０が動作するために必要な電源、例えばプラス電位が与えられる。これにより、各機能ブロック１１１，１１２には、電源端子１０７を介して電源が与えられ、グランド端子１０５を介して与えられた接地電位を基準に、各機能ブロック１１１，１１２は動作する。
半導体集積回路１１０が動作すると、機能ブロック１１１，１１２には、それぞれ電流Ｉ１１１，Ｉ１１２が流れる。これらの電流Ｉ１１１，Ｉ１１２は、電源端子１０７、入力信号端子１０４あるいは出力信号端子１０４から、グランド端子１０５に流れる。
グランド端子１０５に電流Ｉ１１１，Ｉ１１２が流れると、グランド端子１０５の、抵抗やインダクタンスなどのインピーダンス１１５によって、半導体装置１０１の外部からグランド端子１０５に与えられた接地電位１２０と、電極１１１ａ，１１２ａに実際に与えられている接地電位との間に電位差を生じる。グランド端子１０５には、電流Ｉ１１１，Ｉ１１２の両方が流れるため、この電位差は、各電流Ｉ１１１，Ｉ１１２の大きさによって変化する。つまり、機能ブロック１１１，１１２の一方の機能ブロックに与えられる接地電位は、自分自身に流れる電流の大きさのみならず、他方の機能ブロックに流れる電流の大きさによっても変動する。従って、一方の機能ブロックの性能が、他方の機能ブロックに流れる電流の大きさによって劣化し、これにより半導体装置１０１全体としての性能が劣化することがあった。
本発明は、上記のような問題を解決するために成されたものであり、半導体装置の性能を向上させる技術を提供することを目的とする。
本発明に係る半導体装置の第１の態様は、第１の機能ブロックと、第２の機能ブロックとを有する半導体集積回路と、前記半導体集積回路を収納するパッケージと、前記パッケージから露呈したグランド端子及び信号端子とを備え、前記グランド端子は、互いに分離されている第１，２のグランド端子を含み、前記信号端子は、前記グランド端子の周囲に配置されている複数の第１の信号端子を含み、前記第１のグランド端子は、前記第１の機能ブロックと電気的に接続され、前記第２のグランド端子は、前記第２の機能ブロックと電気的に接続されているものである。
本発明に係る半導体装置の第２の態様は、前記第２のグランド端子は、前記第１のグランド端子を取り囲んでいるものである。
本発明に係る半導体装置の第３の態様は、前記信号端子は第２の信号端子を更に含み、前記第２のグランド端子は、前記第２の信号端子をも取り囲んでいるものである。
本発明に係る半導体装置の第１の態様によれば、第１の機能ブロックに接続されている第１のグランド端子が、第２の機能ブロックに接続されている第２のグランド端子から分離しているため、一方の機能ブロックにグランド端子を介して与えられる接地電位が、他方の機能ブロックに流れる電流の大きさによって変動することが無い。その結果、第１，２の機能ブロックのそれぞれの性能が向上し、半導体装置の性能が向上する。
本発明に係る半導体装置の第２の態様によれば、第２のグランド端子が第１のグランド端子を取り囲んでいるため、第１のグランド端子の電位が、第１の信号端子での電位の変化の影響を受けにくくなる。
本発明に係る半導体装置の第３の態様によれば、第２のグランド端子が第２の信号端子をも取り囲んでいるため、第１のグランド端子のみならず、第２の信号端子の電位も、第１の信号端子での電位の変化の影響を受けにくくなる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
１．実施の形態１
図１，３は本発明の実施の形態１に係る半導体装置１の構造を示す平面図であって、図４は図３に示す矢視III−IIIにおける断面図である。図１は底面から見た際の外観を示しており、図３は上面から見た際の内部を示している。なお図３では、半導体装置１の内部の構造を示すために、図１に示すモールド樹脂３の記載を省略し、半導体装置１の外形７を破線で示している。
また、図２は本実施の形態１に係る半導体装置１の構成を示すブロック図であって、簡単のために図１に示す電源端子８及び信号端子４の記載を省略している。
図１〜４に示すように、実施の形態１に係る半導体装置１は、複数の機能ブロックを有する半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ２と、パッケージ２から露呈しているグランド端子１６、複数の信号端子４及び一つの電源端子８を備えている。
半導体集積回路１０は半導体チップ２１上に形成されており、例えば二つの機能ブロック１１，１２を備えてる。機能ブロック１１は例えばデジタル回路で構成されており、機能ブロック１２は例えばアナログ回路で構成されている。具体的には、例えば、実施の形態１に係る半導体装置１をデジタル変調信号の受信機に採用する場合には、機能ブロック１２は、受信信号から希望信号を取り出すフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路などを含むアナログ回路で構成されており、機能ブロック１１は、復調されたデジタル信号に対して誤り訂正などを行う複合器などを含むデジタル回路で構成されている。
図３に示すように、半導体チップ２１の上面において、機能ブロック１１が形成されている領域（図示せず）には、機能ブロック１１の動作基準となる接地電位が与えられる電極２５が設けられており、機能ブロック１２が形成されている領域（図示せず）には、機能ブロック１２の動作基準となる接地電位が与えられる電極２６が設けられている。そして、図４に示すように、半導体チップ２１は、その下面で絶縁基板２２に接合されている。絶縁基板２２は、例えば、ガラスエポキシ基板や、テフロン基板である。
半導体装置１のパッケージ２は、図１に示すように、半導体装置１の外形７を形成するモールド樹脂３から成る。グランド端子１６は、互いに分離されているグランド端子５，６で構成されており、そのグランド端子５，６は互いに隣り合って配置されている。そして、グランド端子１６、電源端子８及び信号端子４は、パッケージ２の底面に設けられており、電源端子８及び信号端子４は、グランド端子１６の周辺に配置されている。
図３，４に示すように、各グランド端子５，６には、半導体チップ２１が接合された絶縁基板２２が、半導体チップ２１とは反対側で接合されている。つまり、グランド端子５，６には、絶縁基板２２及び半導体チップ２１がこの順で搭載されている。
各グランド端子５，６は、例えば、金属から成る四角形の薄板である。図２〜４に示すように、グランド端子５，６は、パッケージ２の内部で、それぞれ半導体チップ２１の電極２５，２６に、アルミワイヤ２３で接合されている。これにより、グランド端子５と機能ブロック１１とが電気的に接続され、グランド端子６と機能ブロック１２とが電気的に接続される。
図２に示すように、各グランド端子５，６には、半導体装置１の外部から接地電位が与えられ、その結果、各機能ブロック１１，１２に、それらの動作の基準となる接地電位が与えられる。
信号端子４は、例えば、金属から成る四角形の薄板である。図２〜４には図示していないが、半導体チップ２１の上面の周辺には、機能ブロック１１，１２からの出力信号が与えられる電極、あるいは半導体装置１の外部からの信号を機能ブロック１１，１２に与えるための電極が設けられている。そして、信号端子４は、その電極にアルミワイヤで電気的に接続されている。これにより、信号端子４は、パッケージ２の内部で、機能ブロック１１または機能ブロック１２に電気的に接続される。
機能ブロック１１に接続されている、ある信号端子４には、半導体装置１の外部から、例えばデジタル回路の動作の基準となるクロック信号やその他の入力信号が与えられ、その結果、外部からの入力信号が機能ブロック１１に供給される。また、機能ブロック１１に接続されている他の信号端子４には、機能ブロック１１からの出力信号が与えられる。これにより、半導体装置１の外部の装置が、機能ブロック１１からの出力信号を受け取ることができる。
機能ブロック１２に接続されている、ある信号端子４には、半導体装置１の外部から、例えばアンテナ（図示せず）で受信された高周波信号が与えられ、その結果、その高周波信号が機能ブロック１２に供給される。また、機能ブロック１２に接続されている他の信号端子４には、機能ブロック１２からの出力信号が与えられる。なお以後、半導体装置１の外部から信号が与えられる信号端子４を「入力信号端子４」、機能ブロック１１，１２からの出力信号が与えられる信号端子４を「出力信号端子４」と呼ぶ場合がある。
電源端子８は、例えば、金属から成る四角形の薄板である。図２〜４には図示していないが、半導体チップ２１の上面には、半導体装置１の外部から機能ブロック１１，１２に電源を供給するための電極が設けられている。そして、電源端子８は、その電極にアルミワイヤで電気的に接続されている。これにより電源端子８は、パッケージ２の内部で、機能ブロック１１及び機能ブロック１２に電気的に接続される。
電源端子８には、半導体装置１の外部から、半導体集積回路１０が動作するために必要な電源、例えばプラス電位が与えられる。その結果、各機能ブロック１１，１２には、電源端子８を介して電源が与えられる。これにより、機能ブロック１１は、グランド端子５を介して与えられた接地電圧を基準に動作し、機能ブロック１２は、グランド端子６を介して与えられた接地電圧を基準に動作する。
モールド樹脂３は、図１，４に示すように、グランド端子５，６、電源端子８及び信号端子４を露出させつつ、半導体チップ２１、絶縁基板２２、グランド端子５，６、電源端子８、信号端子４及びアルミワイヤ２３を封止している。
上述のように、半導体装置１の外部から、半導体集積回路１０に電源が与えられ動作を開始すると、機能ブロック１１，１２には、それぞれ電流Ｉ１１，Ｉ１２が流れる。機能ブロック１１に流れる電流Ｉ１１は、電源端子８、入力信号端子４あるいは出力信号端子４から、グランド端子５に流れる。一方、機能ブロック１２に流れる電流Ｉ１２は、電源端子８、入力信号端子４あるいは出力信号端子４から、グランド端子６に流れる。
グランド端子５はグランド端子６と分離しているため、電流Ｉ１１はグランド端子６には流れないし、電流Ｉ１２はグランド端子５には流れない。そのため、グランド端子５に電流が流れ、グランド端子５のインピーダンス５ａによって、半導体装置１の外部からグランド端子５に与えられた接地電位２０と、電極２５に実際に与えられている接地電位との間に電位差を生じた際、この電位差が、電流Ｉ１２の大きさによって変動することはない。同様に、グランド端子６に電流が流れ、グランド端子６のインピーダンス６ａによって、半導体装置１の外部からグランド端子６に与えられた接地電位２０と、電極２６に実際に与えられている接地電位との間に電位差を生じた際、この電位差が、電流Ｉ１１の大きさによって変動することはない。
従って、機能ブロック１１，１２の一方の機能ブロックに与えられる接地電位は、自分自身に流れる電流の大きさのみで変動し、他方の機能ブロックに流れる電流の大きさの影響を受けない。
このように、本実施の形態１に係る半導体装置１によれば、半導体集積回路１０の機能ブロックごとにグランド端子が分離されているため、上述の従来の半導体装置１０１とは異なり、ある機能ブロックにグランド端子を介して与えられる接地電位が、それ以外の機能ブロックに流れる電流の大きさによって変動することが無い。その結果、各機能ブロックの性能が向上する。従って、本実施の形態１に係る半導体装置１の性能が、従来の半導体装置１０１よりも向上する。
２．実施の形態２
図５，６は本発明の実施の形態２に係る半導体装置３１の構造を示す平面図であって、図７は図６に示す矢視VI−VIにおける断面図である。図５は底面から見た際の外観を示しており、図６は上面から見た際の内部を示している。なお図６では、半導体装置３１の内部の構造を示すために、図５に示すモールド樹脂３３の記載を省略し、半導体装置３１の外形３７を破線で示している。
本実施の形態２に係る半導体装置３１は、上述の実施の形態１に係る半導体装置１において、基本的には、グランド端子５，６の形状を変形したものである。
本実施の形態２に係る半導体装置３１は、上述の半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ３２と、パッケージ３２から露呈しているグランド端子６６、信号端子４及び電源端子８とを備えている。
半導体装置３１のパッケージ３２は、図５に示すように、半導体装置３１の外形３７を形成するモールド樹脂３３から成り、グランド端子６６は、互いに分離されているグランド端子３５，３６から構成されている。そして、グランド端子６６、電源端子８及び信号端子４は、パッケージ３２の底面に設けられている。
グランド端子３５は、実施の形態１に係るグランド端子５の形状を変形したものであって、例えば略正方形の薄板である。グランド端子３６は、実施の形態１に係るグランド端子６の形状を変形したものであって、例えば方形枠状の薄板である。そして、グランド端子３６はグランド端子３５を取り囲んでおり、電源端子８及び信号端子４はグランド端子６６の周辺に配置されている。
図６，７に示すように、グランド端子３５には、半導体チップ２１が接合された絶縁基板４２が、半導体チップ２１とは反対側で接合されている。つまり、グランド端子３５には、絶縁基板４２及び半導体チップ２１がこの順で搭載されている。なお絶縁基板４２は、例えばガラスエポキシ基板や、テフロン基板である。
図６，７に示すように、グランド端子３５，３６は、パッケージ３２の内部で、それぞれ半導体チップ２１の電極２５，２６に、アルミワイヤ４３で接合されている。これにより、グランド端子３５と機能ブロック１１とが電気的に接続され、グランド端子３６と機能ブロック１２とが電気的に接続される。なお絶縁基板４２の大きさは、グランド端子３５の大きさよりも小さいため、半導体チップ２１の上面に形成された電極２６と、グランド端子３５とをアルミワイヤ４３で接続することが可能となる。
モールド樹脂３３は、図５，７に示すように、グランド端子６６、電源端子８及び信号端子４を露出させつつ、半導体チップ２１、絶縁基板４２、グランド端子６６、電源端子８、信号端子４及びアルミワイヤ４３を封止している。本実施の形態２に係る半導体装置３１のその他の構造は、上述の実施の形態１に係る半導体装置１と同じであるため、その説明は省略する。
このように、本実施の形態２に係る半導体装置３１では、グランド端子３６がグランド端子３５を取り囲んでいる。従ってグランド端子３５の電位が、信号端子４での電位の変化の影響を受けにくくなる。
実施の形態１に係る半導体装置１では、グランド端子５，６は共に四角形であり、単に互いに隣り合って配置されているだけであった。そのため、信号端子４に例えば数十ＭＨｚのクロック信号が入力されると、その信号端子４での電位変化によって、グランド端子５，６の一方あるいは両方の電位が変動することがあった。そのため、電位が変動するグランド端子に接続されている機能ブロックの性能が劣化することがあった。
本実施の形態２では、一方のグランド端子が、他方のグランド端子を取り囲んでいるため、少なくとも、信号端子４における電位変化によって、その他方のグランド端子の電位が変動することを低減することができる。その結果、上述の実施の形態１に係る半導体装置１よりも、更に半導体装置３１の性能が向上する。
３．実施の形態３
図８，９は本発明の実施の形態３に係る半導体装置５１の構造を示す平面図であって、図１０は図９に示す矢視IX−IXおける断面図である。図８は底面から見た際の外観を示しており、図９は上面から見た際の内部を示している。なお図９では、半導体装置５１の内部の構造を示すために、図８に示すモールド樹脂５３の記載を省略し、半導体装置５１の外形５７を破線で示している。
本実施の形態３に係る半導体装置５１は、上述の実施の形態２に係る半導体装置３１において、信号端子を更に設け、グランド端子３６がその信号端子をも取り囲んでいるものである。
本実施の形態３に係る半導体装置５１は、上述の半導体集積回路１０と、その半導体集積回路１０を収納するパッケージ５２と、パッケージ５２から露呈したグランド端子６６、信号端子４，５４及び電源端子８とを備えている。パッケージ５２は、図８に示すように、半導体装置５１の外形５７を形成するモールド樹脂５３から成る。
信号端子５４は複数設けられており、例えば、金属から成る四角形の薄板である。そして、信号端子４と同様に、パッケージ２の内部で、機能ブロック１１または機能ブロック１２に電気的に接続される。具体的には、実施の形態１で述べたように、半導体チップ２１の上面の周辺には、機能ブロック１１，１２からの出力信号が与えられる電極（図示せず）、あるいは半導体装置１の外部から機能ブロック１１，１２に信号を入力するための電極（図示せず）が設けられている。パッケージ５２の信号端子５４は、これらの電極の一部にアルミワイヤで電気的に接続されている。
機能ブロック１１，１２に接続されている信号端子５４には、半導体装置５１の外部から入力信号が与えられたり、機能ブロック１１，１２からの出力信号が与えられる。これにより、外部の装置からの信号が機能ブロック１１，１２に供給されたり、外部の装置が機能ブロック１１，１２からの出力信号を受け取ることができる。
グランド端子６６、電源端子８及び信号端子４，５４は、パッケージ５２の底面に設けられており、グランド端子３６はグランド端子３５及び信号端子５４を取り囲んでいる。
モールド樹脂５３は、図８，１０に示すように、グランド端子６６、電源端子８及び信号端子４、５４を露出させつつ、半導体チップ２１、絶縁基板４２、グランド端子６６、電源端子８、信号端子４，５４及びアルミワイヤ４３を封止している。本実施の形態３に係る半導体装置５１のその他の構造は、上述の実施の形態２に係る半導体装置３１と同じであるため、その説明は省略する。
このように、本実施の形態３に係る半導体装置５１によれば、グランド端子３６が信号端子５４をも取り囲んでいるため、グランド端子３５のみならず、信号端子５４の電位も、信号端子４での電位の変化の影響を受けにくくなる。
上述の実施の形態２に係る半導体装置３１において、例えば、互いに隣り合う信号端子４の一方に、数十ＭＨｚのクロック信号が与えられ、他方に信号レベルの非常に小さいアナログ信号、例えばアンテナで受信された微弱の無線信号が入力された場合、クロック信号が入力される信号端子４での電位変化によって、無線信号が入力される信号端子４の電位が変動することがあった。そのため、無線信号が入力される機能ブロック１２が、その無線信号を適切に処理できないことがあった。
本実施の形態３では、グランド端子３６に取り囲まれた信号端子５４が設けられているため、この信号端子５４に上述のようなノイズに弱い信号を割り当てることによって、半導体装置５１の内部あるいは外部で、その信号が、信号端子４での電位変化によって適切に処理されない不具合を改善することができる。その結果、上述の実施の形態２に係る半導体装置３１よりも更に性能が向上する。
なお、上述の実施の形態１〜３では、半導体集積回路１０に電源を供給するための電源端子８は一つであったが、グランド端子の周辺に複数設けても良い。
また、半導体集積回路１０が備える機能ブロック１１，１２に、デジタル回路及びアナログ回路を採用した場合について説明したが、他の機能を果たす機能ブロックを採用しても良い。例えば、上述の半導体装置１，３１，５１を、スーパーヘテロダイン方式の受信機に採用する場合、機能ブロック１１として、ＲＦ（Radio Frequency）信号を処理する回路を採用し、機能ブロック１２として、ＩＦ（Intermediate Frequency）信号を処理する回路を採用しても良い。
ＲＦ信号を処理する回路の具体例としては、信号端子４あるいは信号端子５４に入力されたＲＦ信号から希望信号を取り出すフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路や、ＲＦ信号をＩＦ信号へ変換する周波数変換回路などを含んでいる。また、ＩＦ信号を処理する回路の具体例としては、ＲＦ信号を処理する回路から出力されたＩＦ信号をフィルタリングするフィルタ回路や、そのフィルタ回路の出力を増幅するアンプ回路や、ＩＦ信号を復調して音声信号などを取り出す復調器などを含んでいる。
また、数十ｍＡから数百ｍＡの比較的大電流が流れる回路を機能ブロック１１に採用し、数μＡ〜数十μＡの比較的小電流が流れる回路を機能ブロック１２に採用しても良い。比較的大電流が流れる回路としては、例えばスピーカアンプ回路などがあり、比較的小電流が流れる回路としては、上述のＲＦ信号を処理する回路などがある。
また上述の実施の形態１〜３では、半導体集積回路１０は２つの機能ブロック１１，１２を備えていたが、３つ以上の機能ブロックを備えていても良い。例えば、アナログ回路で構成されている機能ブロックを２つと、デジタル回路で構成されている機能ブロックを１つ備えていても良い。この場合には、機能ブロックごとにパッケージのグランド端子を分離することによって、各機能ブロックの性能が向上し、その結果、半導体装置の性能が向上する。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
本発明の実施の形態１に係る半導体装置の構造を示す平面図である。 本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す平面図である。 本発明の実施の形態２に係る半導体装置の構造を示す平面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す平面図である。 従来の半導体装置の構成を示すブロック図である。

Claims (3)

  1. 第１の機能ブロックと、第２の機能ブロックとを有する半導体集積回路と、
    前記半導体集積回路を収納するパッケージと、
    前記パッケージから露呈したグランド端子及び信号端子とを備え、
    前記グランド端子は、互いに分離されている第１，２のグランド端子を含み、
    前記信号端子は、前記グランド端子の周囲に配置されている複数の第１の信号端子を含み、
    前記第１のグランド端子は、前記第１の機能ブロックと電気的に接続され、
    前記第２のグランド端子は、前記第２の機能ブロックと電気的に接続されている、半導体装置。
  2. 前記第２のグランド端子は、前記第１のグランド端子を取り囲んでいる、請求の範囲１記載の半導体装置。
  3. 前記信号端子は第２の信号端子を更に含み、
    前記第２のグランド端子は、前記第２の信号端子をも取り囲んでいる、請求の範囲２記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340741A (ja) * 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
JP2009212211A (ja) * 2008-03-03 2009-09-17 Rohm Co Ltd 半導体装置
JP5352551B2 (ja) * 2010-09-07 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US9070700B2 (en) * 2011-11-04 2015-06-30 Broadcom Corporation Apparatus for electrostatic discharge protection and noise suppression in circuits
CN103890931B (zh) 2012-03-22 2016-08-31 株式会社村田制作所 半导体装置及半导体模块

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312404A (ja) * 1994-05-18 1995-11-28 Hitachi Ltd 樹脂封止型半導体装置
JPH09223705A (ja) * 1996-02-15 1997-08-26 Hitachi Ltd 半導体装置
JPH11233683A (ja) * 1998-02-10 1999-08-27 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法
JP2002313980A (ja) * 2001-04-16 2002-10-25 Niigata Seimitsu Kk 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
US5903050A (en) * 1998-04-30 1999-05-11 Lsi Logic Corporation Semiconductor package having capacitive extension spokes and method for making the same
US6539531B2 (en) * 1999-02-25 2003-03-25 Formfactor, Inc. Method of designing, fabricating, testing and interconnecting an IC to external circuit nodes
US6208190B1 (en) * 1999-05-27 2001-03-27 Lucent Technologies Inc. Minimizing effects of switching noise in mixed signal chips
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
JP2003324151A (ja) * 2002-04-26 2003-11-14 Toshiba Microelectronics Corp 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312404A (ja) * 1994-05-18 1995-11-28 Hitachi Ltd 樹脂封止型半導体装置
JPH09223705A (ja) * 1996-02-15 1997-08-26 Hitachi Ltd 半導体装置
JPH11233683A (ja) * 1998-02-10 1999-08-27 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法
JP2002313980A (ja) * 2001-04-16 2002-10-25 Niigata Seimitsu Kk 半導体装置

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