JP2002313980A - 半導体装置 - Google Patents
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- H01L2924/19041—Component type being a capacitor
Abstract
(57)【要約】
【課題】 アナログ回路とデジタル回路とを混載した半
導体チップにおいて、アナログ回路からの電流とデジタ
ル回路からの電流とがサブストレートを通じて混在する
不都合を防止し、アナログ信号に対するノイズを低減で
きるようにする。 【解決手段】 ＩＣチップ１をプリント回路基板２０の
第１の導体部１１および第２の導体部１２の上にこれら
を跨ぐように搭載し、各導体部１１，１２をそれぞれ接
地することにより、ＩＣチップ１のシリコン基板６に生
じた電位差に基づくアナログ回路２からの電流がシリコ
ン基板６を通じて第１の導体部１１からグランドへと流
れ込み、デジタル回路３からの電流がシリコン基板６を
通じて第２の導体部１２からグランドへと流れ込むよう
にして、アナログ回路２からの電流とデジタル回路３か
らの電流とがシリコン基板６を通して混在してしまう不
都合を防止できるようにする。
導体チップにおいて、アナログ回路からの電流とデジタ
ル回路からの電流とがサブストレートを通じて混在する
不都合を防止し、アナログ信号に対するノイズを低減で
きるようにする。 【解決手段】 ＩＣチップ１をプリント回路基板２０の
第１の導体部１１および第２の導体部１２の上にこれら
を跨ぐように搭載し、各導体部１１，１２をそれぞれ接
地することにより、ＩＣチップ１のシリコン基板６に生
じた電位差に基づくアナログ回路２からの電流がシリコ
ン基板６を通じて第１の導体部１１からグランドへと流
れ込み、デジタル回路３からの電流がシリコン基板６を
通じて第２の導体部１２からグランドへと流れ込むよう
にして、アナログ回路２からの電流とデジタル回路３か
らの電流とがシリコン基板６を通して混在してしまう不
都合を防止できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、アナログ回路とデジタル回路とが１つのチップ内
に搭載された半導体装置に用いて好適なものである。
特に、アナログ回路とデジタル回路とが１つのチップ内
に搭載された半導体装置に用いて好適なものである。
【０００２】
【従来の技術】ラジオ受信機、携帯電話装置、ＰＤＡ
（Personal Digital Assistants）などの無線通信端末
の普及を背景に、これら端末の小型化、軽量化などを目
的としてＩＣの高集積化、半導体素子の微細化などが急
速に進められている。このような中、コンデンサなどの
受動部品を含む無線回路をＩＣ化（１チップ化）する試
みも成されている。
（Personal Digital Assistants）などの無線通信端末
の普及を背景に、これら端末の小型化、軽量化などを目
的としてＩＣの高集積化、半導体素子の微細化などが急
速に進められている。このような中、コンデンサなどの
受動部品を含む無線回路をＩＣ化（１チップ化）する試
みも成されている。
【０００３】また、最近では、アナログ回路とデジタル
回路とを１チップの中に混載したいという要求が高まっ
ている。例えば、ラジオ受信機、携帯電話装置、近距離
無線データ通信技術のブルートゥース、無線ＬＡＮなど
において、アナログ信号を送受信するための無線回路
（アナログ回路）と、選局用のＰＬＬ（Phase Locked L
oop）周波数シンセサイザ回路（デジタル回路）や、送
受信する信号をデジタル信号処理するためのベースバン
ド信号処理回路（デジタル回路）とを１チップ化する試
みが盛んに行われている。
回路とを１チップの中に混載したいという要求が高まっ
ている。例えば、ラジオ受信機、携帯電話装置、近距離
無線データ通信技術のブルートゥース、無線ＬＡＮなど
において、アナログ信号を送受信するための無線回路
（アナログ回路）と、選局用のＰＬＬ（Phase Locked L
oop）周波数シンセサイザ回路（デジタル回路）や、送
受信する信号をデジタル信号処理するためのベースバン
ド信号処理回路（デジタル回路）とを１チップ化する試
みが盛んに行われている。
【０００４】図３は、アナログ回路とデジタル回路とが
混載されたＩＣチップをプリント回路基板（ＰＣＢ）上
に搭載したときの従来例を示す上面図である。図３にお
いて、１はＩＣチップであり、その内部にアナログ回路
２とデジタル回路３とを混載している。この図３の例で
は、ＩＣチップ１の内部領域が縦方向に分割され、一方
の領域にアナログ回路２が配置され、他方の領域にデジ
タル回路３が配置されている。
混載されたＩＣチップをプリント回路基板（ＰＣＢ）上
に搭載したときの従来例を示す上面図である。図３にお
いて、１はＩＣチップであり、その内部にアナログ回路
２とデジタル回路３とを混載している。この図３の例で
は、ＩＣチップ１の内部領域が縦方向に分割され、一方
の領域にアナログ回路２が配置され、他方の領域にデジ
タル回路３が配置されている。
【０００５】アナログ回路２の周囲には、ＩＣチップ１
の外周に沿ってアナログ用の電源線およびグランド線
（以下、アナログ電源ラインと言う）４が配線されてい
る。また、デジタル回路３の周囲には、ＩＣチップ１の
外周に沿ってデジタル用の電源線およびグランド線（以
下、デジタル電源ラインと言う）５が配線されている。
このように構成されたＩＣチップ１は、プリント回路基
板１００の表面に設けられた導体部２００上に搭載さ
れ、ワイヤボンドあるいはハンダ付けなどによって電気
的に接続されている。
の外周に沿ってアナログ用の電源線およびグランド線
（以下、アナログ電源ラインと言う）４が配線されてい
る。また、デジタル回路３の周囲には、ＩＣチップ１の
外周に沿ってデジタル用の電源線およびグランド線（以
下、デジタル電源ラインと言う）５が配線されている。
このように構成されたＩＣチップ１は、プリント回路基
板１００の表面に設けられた導体部２００上に搭載さ
れ、ワイヤボンドあるいはハンダ付けなどによって電気
的に接続されている。
【０００６】図４は、アナログ回路とデジタル回路とが
混載されたＩＣチップをプリント回路基板上に搭載した
ときの従来例を示す断面図である。図４に示すように、
ＩＣチップ１は、シリコン基板６上にＭＯＳトランジス
タ７などを含む各種の素子が集積されてアナログ回路２
が形成されている。また、同じシリコン基板６上にＭＯ
Ｓトランジスタ８などを含む各種の素子が集積されてデ
ジタル回路３が形成されている。
混載されたＩＣチップをプリント回路基板上に搭載した
ときの従来例を示す断面図である。図４に示すように、
ＩＣチップ１は、シリコン基板６上にＭＯＳトランジス
タ７などを含む各種の素子が集積されてアナログ回路２
が形成されている。また、同じシリコン基板６上にＭＯ
Ｓトランジスタ８などを含む各種の素子が集積されてデ
ジタル回路３が形成されている。
【０００７】アナログ回路２の周囲には、アナログ用の
グランド線９および図示しない電源線を含む図３のアナ
ログ電源ライン４が配線されている。また、デジタル回
路３の周囲には、デジタル用のグランド線１０および図
示しない電源線を含む図３のデジタル電源ライン５が配
線されている。
グランド線９および図示しない電源線を含む図３のアナ
ログ電源ライン４が配線されている。また、デジタル回
路３の周囲には、デジタル用のグランド線１０および図
示しない電源線を含む図３のデジタル電源ライン５が配
線されている。
【０００８】このような構成から成るＩＣチップ１が、
プリント回路基板１００の表面に設けられた導体部２０
０上に搭載され、ワイヤボンドあるいはハンダ付けなど
によって電気的に接続されている。このとき、アナログ
用グランド線９およびデジタル用グランド線１０は、プ
リント回路基板１００の導体部２００に接続される。さ
らに、当該導体部２００は、任意の位置（例えば、アナ
ログ用グランド線９またはデジタル用グランド線１０の
何れかに近い位置）で接地される。これによってアナロ
グ回路２およびデジタル回路３のアースがとられてい
る。
プリント回路基板１００の表面に設けられた導体部２０
０上に搭載され、ワイヤボンドあるいはハンダ付けなど
によって電気的に接続されている。このとき、アナログ
用グランド線９およびデジタル用グランド線１０は、プ
リント回路基板１００の導体部２００に接続される。さ
らに、当該導体部２００は、任意の位置（例えば、アナ
ログ用グランド線９またはデジタル用グランド線１０の
何れかに近い位置）で接地される。これによってアナロ
グ回路２およびデジタル回路３のアースがとられてい
る。
【０００９】
【発明が解決しようとする課題】一般に、シリコン基板
６などのサブストレートには抵抗があるので、その上の
アナログ回路２とデジタル回路３に電流が流れると、当
該アナログ回路２およびデジタル回路３とプリント回路
基板１００の接地部分との間にあるサブストレート自身
に電位差が生じ、サブストレートを通じてプリント回路
基板１００の接地部分へと電流が流れてしまう。
６などのサブストレートには抵抗があるので、その上の
アナログ回路２とデジタル回路３に電流が流れると、当
該アナログ回路２およびデジタル回路３とプリント回路
基板１００の接地部分との間にあるサブストレート自身
に電位差が生じ、サブストレートを通じてプリント回路
基板１００の接地部分へと電流が流れてしまう。
【００１０】この場合、図４に示すようにアナログ回路
２の近傍で接地をすると、デジタル回路３側からアナロ
グ回路２側に向かって、サブストレートや導体部２００
を通じて電流が流れ込んできてしまい、これがアナログ
信号に対するノイズ源となってしまうという問題があっ
た。逆に、デジタル回路３の近傍において接地した場合
は、アナログ回路２側からデジタル回路３側に向かって
電流が流れ込んできてしまい、これがノイズ源となって
しまうという問題があった。
２の近傍で接地をすると、デジタル回路３側からアナロ
グ回路２側に向かって、サブストレートや導体部２００
を通じて電流が流れ込んできてしまい、これがアナログ
信号に対するノイズ源となってしまうという問題があっ
た。逆に、デジタル回路３の近傍において接地した場合
は、アナログ回路２側からデジタル回路３側に向かって
電流が流れ込んできてしまい、これがノイズ源となって
しまうという問題があった。
【００１１】本発明は、このような問題を解決するため
に成されたものであり、アナログ回路とデジタル回路と
を混載した半導体チップにおいて、アナログ回路からの
電流とデジタル回路からの電流とがサブストレート等を
通じて流れ込んで混在してしまう不都合を防止し、アナ
ログ信号あるいはデジタル信号に対するノイズを低減で
きるようにすることを目的とする。
に成されたものであり、アナログ回路とデジタル回路と
を混載した半導体チップにおいて、アナログ回路からの
電流とデジタル回路からの電流とがサブストレート等を
通じて流れ込んで混在してしまう不都合を防止し、アナ
ログ信号あるいはデジタル信号に対するノイズを低減で
きるようにすることを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
アナログ回路とデジタル回路とが混載された半導体チッ
プをプリント回路基板上に実装する半導体装置であっ
て、上記プリント回路基板の導体部を第１の導体部およ
び第２の導体部により構成し、上記半導体チップを上記
第１の導体部および上記第２の導体部の上に搭載したこ
とを特徴とする。
アナログ回路とデジタル回路とが混載された半導体チッ
プをプリント回路基板上に実装する半導体装置であっ
て、上記プリント回路基板の導体部を第１の導体部およ
び第２の導体部により構成し、上記半導体チップを上記
第１の導体部および上記第２の導体部の上に搭載したこ
とを特徴とする。
【００１３】本発明の他の態様では、上記アナログ回路
が上記第１の導体部の上に配置され、上記デジタル回路
が上記第２の導体部の上に配置されるように上記半導体
チップを搭載したことを特徴とする。
が上記第１の導体部の上に配置され、上記デジタル回路
が上記第２の導体部の上に配置されるように上記半導体
チップを搭載したことを特徴とする。
【００１４】本発明のその他の態様では、上記第１の導
体部および上記第２の導体部のそれぞれを別個に接地し
たことを特徴とする。本発明のその他の態様では、上記
第１の導体部と上記第２の導体部とを共通に接地したこ
とを特徴とする。
体部および上記第２の導体部のそれぞれを別個に接地し
たことを特徴とする。本発明のその他の態様では、上記
第１の導体部と上記第２の導体部とを共通に接地したこ
とを特徴とする。
【００１５】本発明のその他の態様では、アナログ回路
とデジタル回路とが混載された半導体チップをプリント
回路基板上に実装する半導体装置であって、上記プリン
ト回路基板の導体部にスリットを設けることにより、上
記プリント回路基板の導体部を少なくとも２つの領域に
分割し、上記半導体チップを上記分割したそれぞれの領
域上に搭載したことを特徴とする。
とデジタル回路とが混載された半導体チップをプリント
回路基板上に実装する半導体装置であって、上記プリン
ト回路基板の導体部にスリットを設けることにより、上
記プリント回路基板の導体部を少なくとも２つの領域に
分割し、上記半導体チップを上記分割したそれぞれの領
域上に搭載したことを特徴とする。
【００１６】本発明のその他の態様では、アナログ回路
とデジタル回路とが混載された半導体チップをリードフ
レーム上に実装する半導体装置であって、上記リードフ
レームの導体部を第１の導体部および第２の導体部によ
り構成し、上記半導体チップを上記第１の導体部および
上記第２の導体部の上に搭載したことを特徴とする。
とデジタル回路とが混載された半導体チップをリードフ
レーム上に実装する半導体装置であって、上記リードフ
レームの導体部を第１の導体部および第２の導体部によ
り構成し、上記半導体チップを上記第１の導体部および
上記第２の導体部の上に搭載したことを特徴とする。
【００１７】本発明は上記技術手段より成るので、アナ
ログ回路とデジタル回路とを混載した半導体チップにお
いて、サブストレートにおける電位差に基づきアナログ
回路から生じた電流は、サブストレートを通じて第１の
導体部からグランドへと流れ込む。一方、デジタル回路
から生じた電流は、サブストレートを通じて第２の導体
部からグランドへと流れ込むようになる。これにより、
アナログ回路からの電流とデジタル回路からの電流とが
サブストレートを通して混在してしまう不都合が防止さ
れる。
ログ回路とデジタル回路とを混載した半導体チップにお
いて、サブストレートにおける電位差に基づきアナログ
回路から生じた電流は、サブストレートを通じて第１の
導体部からグランドへと流れ込む。一方、デジタル回路
から生じた電流は、サブストレートを通じて第２の導体
部からグランドへと流れ込むようになる。これにより、
アナログ回路からの電流とデジタル回路からの電流とが
サブストレートを通して混在してしまう不都合が防止さ
れる。
【００１８】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明の半導体装置を実
施した半導体チップ（ＩＣチップ）の構成およびプリン
ト回路基板上への実装例を示す上面図である。
に基づいて説明する。図１は、本発明の半導体装置を実
施した半導体チップ（ＩＣチップ）の構成およびプリン
ト回路基板上への実装例を示す上面図である。
【００１９】図１において、本実施形態のＩＣチップ１
は、アナログ信号を処理するアナログ回路２と、デジタ
ル信号を処理するデジタル回路３とを備えている。この
図１の例では、ＩＣチップ１の内部領域が縦方向に分割
され、一方の領域にアナログ回路２が配置され、他方の
領域にデジタル回路３が配置されている。
は、アナログ信号を処理するアナログ回路２と、デジタ
ル信号を処理するデジタル回路３とを備えている。この
図１の例では、ＩＣチップ１の内部領域が縦方向に分割
され、一方の領域にアナログ回路２が配置され、他方の
領域にデジタル回路３が配置されている。
【００２０】アナログ回路２の周囲には、ＩＣチップ１
の外周に沿ってアナログ電源ライン４（アナログ用の電
源線およびグランド線）が配線されている。また、デジ
タル回路３の周囲には、ＩＣチップ１の外周に沿ってデ
ジタル電源ライン５（デジタル用の電源線およびグラン
ド線）が配線されている。
の外周に沿ってアナログ電源ライン４（アナログ用の電
源線およびグランド線）が配線されている。また、デジ
タル回路３の周囲には、ＩＣチップ１の外周に沿ってデ
ジタル電源ライン５（デジタル用の電源線およびグラン
ド線）が配線されている。
【００２１】本実施形態においては、このように構成さ
れたＩＣチップ１を実装するプリント回路基板２０の導
体部として、第１の導体部１１および第２の導体部１２
を備えている。この第１および第２の導体部１１，１２
は、例えば、プリント回路基板２０の導体部にスリット
２１を設け、導体部を２つの領域に分割することによっ
て形成する。
れたＩＣチップ１を実装するプリント回路基板２０の導
体部として、第１の導体部１１および第２の導体部１２
を備えている。この第１および第２の導体部１１，１２
は、例えば、プリント回路基板２０の導体部にスリット
２１を設け、導体部を２つの領域に分割することによっ
て形成する。
【００２２】ＩＣチップ１は、２つの導体部１１，１２
の上にこれらを跨ぐように搭載し、それぞれの導体部１
１，１２にワイヤボンドあるいはハンダ付けなどによっ
て電気的に接続する。このときＩＣチップ１は、アナロ
グ回路２が第１の導体部１１の上にきて、デジタル回路
３が第２の導体部１２の上にくる位置に搭載するのが好
ましい。
の上にこれらを跨ぐように搭載し、それぞれの導体部１
１，１２にワイヤボンドあるいはハンダ付けなどによっ
て電気的に接続する。このときＩＣチップ１は、アナロ
グ回路２が第１の導体部１１の上にきて、デジタル回路
３が第２の導体部１２の上にくる位置に搭載するのが好
ましい。
【００２３】図２は、本実施形態によるＩＣチップの構
成およびプリント回路基板上への実装例を示す断面図で
ある。図２に示すように、ＩＣチップ１のシリコン基板
６上にＭＯＳトランジスタ７などを含む各種の素子が集
積されてアナログ回路２が形成されている。また、同じ
シリコン基板６上にＭＯＳトランジスタ８などを含む各
種の素子が集積されてデジタル回路３が形成されてい
る。
成およびプリント回路基板上への実装例を示す断面図で
ある。図２に示すように、ＩＣチップ１のシリコン基板
６上にＭＯＳトランジスタ７などを含む各種の素子が集
積されてアナログ回路２が形成されている。また、同じ
シリコン基板６上にＭＯＳトランジスタ８などを含む各
種の素子が集積されてデジタル回路３が形成されてい
る。
【００２４】アナログ回路２の周囲には、アナログ用の
グランド線９および図示しない電源線を含む図１のアナ
ログ電源ライン４が配線されている。また、デジタル回
路３の周囲には、デジタル用のグランド線１０および図
示しない電源線を含む図１のデジタル電源ライン５が配
線されている。
グランド線９および図示しない電源線を含む図１のアナ
ログ電源ライン４が配線されている。また、デジタル回
路３の周囲には、デジタル用のグランド線１０および図
示しない電源線を含む図１のデジタル電源ライン５が配
線されている。
【００２５】このような構成から成るＩＣチップ１が２
つの導体部１１，１２の表面上にこれらを跨ぐように搭
載され、ワイヤボンドあるいはハンダ付けなどによって
電気的に接続されている。このとき、アナログ用グラン
ド線９は、例えばボンディングワイヤ１３などによって
第１の導体部１１と接続され、デジタル用グランド線１
０は、例えばボンディングワイヤ１４によって第２の導
体部１２と接続されている。
つの導体部１１，１２の表面上にこれらを跨ぐように搭
載され、ワイヤボンドあるいはハンダ付けなどによって
電気的に接続されている。このとき、アナログ用グラン
ド線９は、例えばボンディングワイヤ１３などによって
第１の導体部１１と接続され、デジタル用グランド線１
０は、例えばボンディングワイヤ１４によって第２の導
体部１２と接続されている。
【００２６】これら２つの導体部１１，１２は、それぞ
れ任意の位置（例えば、アナログ用グランド線９および
デジタル用グランド線１０に近い位置）から外部で共通
に接地されている。なお、ここでは２つの導体部１１，
１２を共通に接地する例を示したが、それぞれ別個に接
地するようにしても良い。
れ任意の位置（例えば、アナログ用グランド線９および
デジタル用グランド線１０に近い位置）から外部で共通
に接地されている。なお、ここでは２つの導体部１１，
１２を共通に接地する例を示したが、それぞれ別個に接
地するようにしても良い。
【００２７】以上のように構成することにより、シリコ
ン基板６の電位差によって生じたアナログ回路２からの
電流は、シリコン基板６を通じて第１の導体部１１に流
れ込み、更に共通アースへと流れる。また、デジタル回
路３からの電流は、シリコン基板６を通じて第２の導体
部１２に流れ込み、更に共通アースへと流れるようにな
る。
ン基板６の電位差によって生じたアナログ回路２からの
電流は、シリコン基板６を通じて第１の導体部１１に流
れ込み、更に共通アースへと流れる。また、デジタル回
路３からの電流は、シリコン基板６を通じて第２の導体
部１２に流れ込み、更に共通アースへと流れるようにな
る。
【００２８】すなわち、プリント回路基板２０の導体部
１１，１２は非常に抵抗が小さいので、ここに電位差は
殆ど生じない。したがって、アナログ回路２およびデジ
タル回路３から生じた電流は、それぞれが接地された２
つの導体部１１，１２に別々に向かって流れ込み、導体
部１１，１２の外部でアースに落とされるようになる。
これにより、アナログ回路２およびデジタル回路３から
の電流がプリント回路基板２０上で混在することがなく
なり、例えばアナログ信号がデジタルノイズを拾ってし
まうような不都合をなくしてノイズの低減を図ることが
できる。
１１，１２は非常に抵抗が小さいので、ここに電位差は
殆ど生じない。したがって、アナログ回路２およびデジ
タル回路３から生じた電流は、それぞれが接地された２
つの導体部１１，１２に別々に向かって流れ込み、導体
部１１，１２の外部でアースに落とされるようになる。
これにより、アナログ回路２およびデジタル回路３から
の電流がプリント回路基板２０上で混在することがなく
なり、例えばアナログ信号がデジタルノイズを拾ってし
まうような不都合をなくしてノイズの低減を図ることが
できる。
【００２９】なお、上記実施形態では、プリント回路基
板２０の導体部を２分割（第１の導体部１１、第２の導
体部１２）したが、分割数はこれ以上であっても良い。
例えば、ＩＣチップ内でアナログ回路とデジタル回路と
が３個以上の領域に分割される場合は、それに合わせて
プリント回路基板２０の導体部も３個以上の領域に分割
するようにしても良い。
板２０の導体部を２分割（第１の導体部１１、第２の導
体部１２）したが、分割数はこれ以上であっても良い。
例えば、ＩＣチップ内でアナログ回路とデジタル回路と
が３個以上の領域に分割される場合は、それに合わせて
プリント回路基板２０の導体部も３個以上の領域に分割
するようにしても良い。
【００３０】つまり、本発明で言う第１の導体部および
第２の導体部は、例えばそれぞれがアナログ回路および
デジタル回路に対応した領域のことを意味するものであ
り、第１の導体部および第２の導体部自身がそれぞれ複
数の領域に分割されていても良い。
第２の導体部は、例えばそれぞれがアナログ回路および
デジタル回路に対応した領域のことを意味するものであ
り、第１の導体部および第２の導体部自身がそれぞれ複
数の領域に分割されていても良い。
【００３１】また、上記実施形態では、ＩＣチップをプ
リント回路基板上に搭載する際の例について説明した
が、これに限定されるものではない。例えば、リードフ
レーム上にＩＣチップを搭載する場合にも同様に本発明
を適用することが可能である。
リント回路基板上に搭載する際の例について説明した
が、これに限定されるものではない。例えば、リードフ
レーム上にＩＣチップを搭載する場合にも同様に本発明
を適用することが可能である。
【００３２】その他、上記に示した実施形態は、本発明
を実施するにあたっての具体化の一例を示したものに過
ぎず、これによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
精神、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
を実施するにあたっての具体化の一例を示したものに過
ぎず、これによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
精神、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
アナログ回路とデジタル回路とが１つの半導体チップ内
に混載した半導体装置において、アナログ回路から生じ
た電流は当該サブストレートを通じて第１の導体部から
グランドへと流れ込み、デジタル回路から生じた電流は
サブストレートを通じて第２の導体部からグランドへと
流れ込むようにすることができる。これにより、アナロ
グ回路からの電流とデジタル回路からの電流とがサブス
トレートを通して混在してしまう不都合を防止し、ノイ
ズの低減を図ることができる。
アナログ回路とデジタル回路とが１つの半導体チップ内
に混載した半導体装置において、アナログ回路から生じ
た電流は当該サブストレートを通じて第１の導体部から
グランドへと流れ込み、デジタル回路から生じた電流は
サブストレートを通じて第２の導体部からグランドへと
流れ込むようにすることができる。これにより、アナロ
グ回路からの電流とデジタル回路からの電流とがサブス
トレートを通して混在してしまう不都合を防止し、ノイ
ズの低減を図ることができる。
【図１】本発明の半導体装置を実施したＩＣチップの構
成およびプリント回路基板上への実装例を示す上面図で
ある。
成およびプリント回路基板上への実装例を示す上面図で
ある。
【図２】本発明の半導体装置を実施したＩＣチップの構
成およびプリント回路基板上への実装例を示す断面図で
ある。
成およびプリント回路基板上への実装例を示す断面図で
ある。
【図３】アナログ回路とデジタル回路とが混載されたＩ
Ｃチップをプリント回路基板上に搭載した従来例を示す
上面図である。
Ｃチップをプリント回路基板上に搭載した従来例を示す
上面図である。
【図４】アナログ回路とデジタル回路とが混載されたＩ
Ｃチップをプリント回路基板上に搭載した従来例を示す
断面図である。
Ｃチップをプリント回路基板上に搭載した従来例を示す
断面図である。
１ ＩＣチップ ２ アナログ回路 ３ デジタル回路 ４ アナログ電源ライン ５ デジタル電源ライン ６ シリコン基板 ７ ＭＯＳトランジスタ ８ ＭＯＳトランジスタ ９ アナログ用グランド線 １０ デジタル用グランド線 １１ 第１の導体部 １２ 第２の導体部 １３，１４ ボンディングワイヤ ２０ プリント回路基板 ２１ スリット
Claims (6)
- 【請求項１】 アナログ回路とデジタル回路とが混載さ
れた半導体チップをプリント回路基板上に実装する半導
体装置であって、 上記プリント回路基板の導体部を第１の導体部および第
２の導体部により構成し、上記半導体チップを上記第１
の導体部および上記第２の導体部の上に搭載したことを
特徴とする半導体装置。 - 【請求項２】 上記アナログ回路が上記第１の導体部の
上に配置され、上記デジタル回路が上記第２の導体部の
上に配置されるように上記半導体チップを搭載したこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 上記第１の導体部および上記第２の導体
部のそれぞれを別個に接地したことを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 上記第１の導体部と上記第２の導体部と
を共通に接地したことを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項５】 アナログ回路とデジタル回路とが混載さ
れた半導体チップをプリント回路基板上に実装する半導
体装置であって、 上記プリント回路基板の導体部にスリットを設けること
により、上記プリント回路基板の導体部を少なくとも２
つの領域に分割し、上記半導体チップを上記分割したそ
れぞれの領域上に搭載したことを特徴とする半導体装
置。 - 【請求項６】 アナログ回路とデジタル回路とが混載さ
れた半導体チップをリードフレーム上に実装する半導体
装置であって、 上記リードフレームの導体部を第１の導体部および第２
の導体部により構成し、上記半導体チップを上記第１の
導体部および上記第２の導体部の上に搭載したことを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116416A JP2002313980A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
| PCT/JP2002/003617 WO2002089204A1 (fr) | 2001-04-16 | 2002-04-11 | Dispositif semiconducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116416A JP2002313980A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313980A true JP2002313980A (ja) | 2002-10-25 |
Family
ID=18967153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116416A Pending JP2002313980A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002313980A (ja) |
| WO (1) | WO2002089204A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010497A1 (ja) * | 2002-07-24 | 2004-01-29 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| JP2006041428A (ja) * | 2004-07-30 | 2006-02-09 | Heiwa Corp | 回路基板、遊技機及び回胴式遊技機 |
| KR100817070B1 (ko) | 2006-10-30 | 2008-03-26 | 삼성전자주식회사 | 다중 그라운드 쉴딩 반도체 패키지, 그 패키지의 제조방법 및 그 그라운드 쉴딩을 이용한 노이즈 방지방법 |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996006460A1 (fr) * | 1994-08-19 | 1996-02-29 | Hitachi, Ltd. | Dispositif semi-conducteur |
| JP3666967B2 (ja) * | 1996-01-12 | 2005-06-29 | キヤノン株式会社 | グランド間接続構造 |
| JP3449099B2 (ja) * | 1996-02-15 | 2003-09-22 | 株式会社日立製作所 | 半導体装置 |
| JPH11121643A (ja) * | 1997-10-09 | 1999-04-30 | Hitachi Ltd | 半導体装置 |
| JP2000223613A (ja) * | 1999-01-28 | 2000-08-11 | Citizen Watch Co Ltd | 半導体装置 |
-
2001
- 2001-04-16 JP JP2001116416A patent/JP2002313980A/ja active Pending
-
2002
- 2002-04-11 WO PCT/JP2002/003617 patent/WO2002089204A1/ja active Application Filing
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010497A1 (ja) * | 2002-07-24 | 2004-01-29 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JPWO2004010497A1 (ja) * | 2002-07-24 | 2005-11-17 | 三菱電機株式会社 | 半導体装置 |
| JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| JP2006041428A (ja) * | 2004-07-30 | 2006-02-09 | Heiwa Corp | 回路基板、遊技機及び回胴式遊技機 |
| KR100817070B1 (ko) | 2006-10-30 | 2008-03-26 | 삼성전자주식회사 | 다중 그라운드 쉴딩 반도체 패키지, 그 패키지의 제조방법 및 그 그라운드 쉴딩을 이용한 노이즈 방지방법 |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002089204A1 (fr) | 2002-11-07 |
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