JP2006332096A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006332096A
JP2006332096A JP2005149172A JP2005149172A JP2006332096A JP 2006332096 A JP2006332096 A JP 2006332096A JP 2005149172 A JP2005149172 A JP 2005149172A JP 2005149172 A JP2005149172 A JP 2005149172A JP 2006332096 A JP2006332096 A JP 2006332096A
Authority
JP
Japan
Prior art keywords
bonding
bonding pads
semiconductor chip
chip
outer periphery
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005149172A
Other languages
English (en)
Inventor
Takashi Kitahara
崇 北原
Ikuo Akazawa
生朗 赤澤
Jun Sakazume
順 坂爪
Takashi Yamada
孝 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Akita Electronics Systems Co Ltd
Hitachi Information Technology Co Ltd
Original Assignee
Renesas Technology Corp
Akita Electronics Systems Co Ltd
Hitachi Hybrid Network Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Akita Electronics Systems Co Ltd, Hitachi Hybrid Network Co Ltd filed Critical Renesas Technology Corp
Priority to JP2005149172A priority Critical patent/JP2006332096A/ja
Publication of JP2006332096A publication Critical patent/JP2006332096A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 実装基板上にワイヤボンディングによって実装されたチップを有する半導体装置において、実装基板上における実装レイアウトの自由度を向上する。
【解決手段】 チップ１４の主面上においては、相対的にチップ１４の外周側に位置するボンディングパッド１５Ａの配列および相対的にチップ１４の中心側に位置するボンディングパッド１５Ｂの配列の２列をチップ１４の外周に沿って配置し、これらのボンディングパッド１５Ａ、１５Ｂは、チップ１４の外周に沿った方向で互い違いに配置する。配線基板１１上においては、相対的にチップ１４の外周に近いボンディングパッド１６Ａの配列および相対的にチップ１４の外周に遠いボンディングパッド１６Ｂの配列の２列をチップ１４の外周の１辺およびその１辺と対向する１辺に沿って配置し、これらのボンディングパッド１６Ａ、１６Ｂは、チップ１４の外周に沿った方向で互い違いに配置する。
【選択図】 図３

Description

本発明は、半導体装置に関し、特に、ワイヤボンディングによって実装された半導体チップを有する半導体装置に適用して有効な技術に関するものである。
特開２００４−１７９４４２号公報（特許文献１）には、複数の第１半導体チップを搭載基板の表面上に面付けし、それら複数の第１半導体チップのうちの少なくとも１つと背中合わせで第２半導体チップを搭載し、第２半導体チップの１つの辺に沿って大半のボンディングパッドと上記搭載基板上に形成された対応する電極との間をワイヤボンディングで接続することにより、マルチチップモジュールを小型化する技術が開示されている。
特開２００４−１７９４４２号公報
近年、携帯電話などの移動体通信機器で使用されるＲＦ（Radio Frequency）パワーモジュールに対して小型化が要求されてきている。本発明者らは、ＲＦパワーモジュールの小型化について検討しており、その中で以下のような課題を見出した。
すなわち、本発明者らが検討したＲＦパワーモジュールに搭載される半導体チップ（以下、単にチップと記す）においては、平面外周に沿ってボンディングパッドが配置され、そのボンディングパッドから放射状にボンディングワイヤが引き出されることによって実装基板に実装されている。そのため、その放射状に広がったボンディングワイヤが実装基板上を広く占有し、その実装基板上における実装レイアウトの自由度を制限してしまう課題が存在する。
本発明の目的は、実装基板上にワイヤボンディングによって実装されたチップを有する半導体装置において、実装基板上における実装レイアウトの自由度を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、
（ａ）実装基板と、
（ｂ）前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
（ｃ）前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
（ｄ）前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
前記複数の第１ボンディングパッドは複数列で配列され、第１列に含まれる前記第１ボンディングパッドと第２列に含まれる前記第１ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置され、
前記複数の第２ボンディングパッドは複数列で配列され、第３列に含まれる前記第２ボンディングパッドと第４列に含まれる前記第２ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、実装基板上にワイヤボンディングによって実装されたチップを有する半導体装置において、実装基板上における実装レイアウトの自由度を向上できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態１のＲＦパワーモジュールを形成する増幅回路の回路ブロック図である。図１には、ＧＳＭ９００とＤＣＳ１８００の２つの周波数帯が使用可能なデュアルバンド方式の回路ブロック図を例示しており、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式が使用可能となっている。
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話機に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００もしくはＰＣＮ（Personal Communication Network）という。また、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００もしくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米では、その他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で、搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式で位相シフトの他に振幅変調を加えた方式である。
図１に示すように、増幅回路１は、ＧＳＭ９００用の電力増幅回路２と、ＤＣＳ１８００用の電力増幅回路３と、これら電力増幅回路２、３の増幅動作の制御や補正などを行う周辺回路４とを有している。各電力増幅回路２、３は、それぞれ３つの増幅段２ａ〜２ｃ、３ａ〜３ｃと、３つの整合回路２ｄ〜２ｆ、３ｄ〜３ｆとを有している。つまり、入力端子５ａ、５ｂは、入力用の整合回路２ｄ、３ｄを介して１段目の増幅段２ａ、３ａの入力と電気的に接続されており、１段目の増幅段２ａ、３ａの出力は、段間用の整合回路２ｅ、３ｅを介して２段目の増幅段２ｂ、３ｂの入力と電気的に接続されている。そして、２段目の増幅段２ｂ、３ｂの出力は、段間用の整合回路２ｆ、３ｆを介して最後の増幅段２ｃ、３ｃの入力と電気的に接続され、最後の増幅段２ｃ、３ｃの出力は、出力端子６ａ、６ｂと電気的に接続されている。
周辺回路４は、制御回路４ａと、増幅段２ａ〜２ｃ、３ａ〜３ｃにバイアス電圧を印加するためのバイアス回路４ｂなどを有している。制御回路４ａは、電力増幅回路２、３に印加する所定の電圧を発生する回路であり、電源制御回路４ｃおよびバイアス電圧生成回路４ｄを有している。電源制御回路４ｃは、増幅段２ａ〜２ｃ、３ａ〜３ｃにおいて、各出力用のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン電極に印加される電源電圧を生成する回路である。また、バイアス電圧生成回路４ｄは、バイアス回路４ｂを制御するための制御電圧を生成する回路である。
本実施の形態１では、電源制御回路４ｃが増幅回路１の外部にあるベースバンド回路から供給される出力レベル指定信号に基づいて電源電圧を生成すると、バイアス電圧生成回路４ｄが電源制御回路４ｃで生成された電源電圧に基づいて、制御電圧を生成するようになっている。ベースバンド回路は、出力レベル指定信号を生成する回路である。ベースバンド回路で生成される出力レベル指定信号は、電力増幅回路２、３の出力レベルを指定する信号で、携帯電話機と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されるようになっている。
図２は、電力増幅回路２およびバイアス回路４ｂの回路構成の一例を示した回路図である。図２において、本実施の形態１における電力増幅回路２は、３段の増幅段２ａ〜２ｃとして、３つのＭＩＳＦＥＴＱ１〜Ｑ３を順次接続した回路構成をしている。この電力増幅回路２の出力レベルは電源制御回路４ｃから供給される電源電圧Ｖｄｄ１とバイアス回路４ｂから供給されるゲートバイアス電圧によって制御される。電源電圧Ｖｄｄ１は、３つのＭＩＳＦＥＴＱ１〜Ｑ３のドレイン電極に供給されるようになっている。
整合回路２ｄ〜２ｆは、インダクタとコンデンサとを有しており、増幅段２ａの入力および各段間でのインピーダンス整合をとる機能を有している。また、コンデンサは、インダクタと各段のＭＩＳＦＥＴＱ１〜Ｑ３の入力との間に接続されており、インピーダンス整合をとる機能と、電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能とを有している。
バイアス回路４ｂは、複数の分圧回路を有している。各分圧回路は、一対の抵抗Ｒ１、Ｒ２より構成されている。各一対の抵抗Ｒ１、Ｒ２はバイアス回路４ｂの入力端子５ｃと、基準電位（たとえば、接地電位）との間に直列に接続されている。そして、一対の抵抗Ｒ１、Ｒ２間を繋ぐ配線部分と各段のＭＩＳＦＥＴＱ１〜Ｑ３のゲート電極とは、電気的に接続されている。したがって、バイアス回路４ｂの入力端子５ｃに制御電圧が入力されると、その電圧が一対の抵抗Ｒ１、Ｒ２で分圧されて所定のゲートバイアス電圧が生成され、生成されたゲートバイアス電圧がそれぞれのＭＩＳＦＥＴＱ１〜Ｑ３のゲート電極に入力されるようになっている。
次に、上記回路構成を有するＲＦパワーモジュールの実装構成について説明する。図３は、本実施の形態１におけるＲＦパワーモジュールの構成を示した平面図である。
図３に示すように、本実施の形態１におけるＲＦパワーモジュール１０は、配線基板１１上に受動部品１２およびチップ１４を有している。配線基板（実装基板）１１は、配線を形成した複数枚の絶縁体板を積層して一体化した多層配線構造をしている。配線基板１１を構成する絶縁体板は、たとえばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率９〜９．７程度）などのようなセラミックからなるが、これに限定されるものではなく、たとえばガラスエポキシ樹脂などを使用してもよい。受動部品１２は、前述の回路を形成するインダクタ、コンデンサおよび抵抗等である。チップ１４には、前述の増幅回路を形成するＭＩＳＦＥＴ等が形成されている。また、チップ１４の主面（素子形成面）に設けられたボンディングパッド（第１ボンディングパッド）１５Ａ、１５Ｂと配線基板１１上に形成されたボンディングパッド（第２ボンディングパッド）１６Ａ、１６Ｂとは、それぞれ対応するもの同士がたとえばＡｕ（金）からなるワイヤ１７によってボンディングされることにより電気的に接続している。
上記チップ１４の主面上においては、相対的にチップ１４の外周側に位置するボンディングパッド１５Ａの配列（第１列）および相対的にチップ１４の中心側に位置するボンディングパッド１５Ｂの配列（第２列）の２列がチップ１４の外周の１辺およびその１辺と対向する１辺に沿って配置され、これらのボンディングパッド１５Ａ、１５Ｂは、それら２辺のそれぞれに沿った方向で互い違いに配置されている。また、配線基板１１上においては、相対的にチップ１４の外周に近いボンディングパッド１６Ａの配列（第３列）および相対的にチップ１４の外周に遠いボンディングパッド１６Ｂの配列（第４列）の２列がチップ１４の外周の１辺およびその１辺と対向する１辺に沿って配置され、これらのボンディングパッド１６Ａ、１６Ｂは、それら２辺のそれぞれに沿った方向で互い違いに配置されている。それにより、ボンディングパッド１５Ａ、１５Ｂ、１６Ａ、１６Ｂの配列に沿った方向においては、これらボンディングパッド１５Ａ、１５Ｂ、１６Ａ、１６Ｂをより密接して配置することが可能となる。すなわち、ボンディングパッド１５Ａ、１５Ｂ、１６Ａ、１６Ｂの配列と交差する方向へワイヤ１７をより密に引き出すことができる。その結果、チップ１４から見てワイヤ１７が引き出されていない方向においては、実装基板１１上のレイアウトの自由度を向上できるので、たとえばさらに多くの受動部品１２などを搭載することが可能となる。
また、ボンディングパッド１５Ａ、１５Ｂが互い違いの２列でなく、チップ１４の外周に沿った１列のみで配列されるレイアウトに合わせてチップ１４の平面がレイアウトされていた場合には、ボンディングパッド１５Ａ、１５Ｂが互い違いの２列になることによって、チップ１４の平面をボンディングパッド１５Ａ、１５Ｂが配置されていない領域１４Ａを削除したレイアウトとすることができる（図４参照）。それにより、さらに実装基板１１上のレイアウトの自由度を向上できるので、さらに多くの受動部品１２などを搭載することが可能となる。また、本実施の形態１のＲＦパワーモジュール自体も小型化することが可能となる。
（実施の形態２）
前記実施の形態１では、実装基板１１上のレイアウトの自由度を向上するためにボンディングパッド１５Ａ、１５Ｂとボンディングパッド１６Ａ、１６Ｂとのそれぞれを互い違いに配置する場合について説明したが（図３参照）、本実施の形態２では、ワイヤ１７の接続位置を工夫することで実装基板１１上のレイアウトの自由度の向上を図るものである。
図５に示すように、高周波出力で用いられるチップ１４上のボンディングパッド１５Ｃと実装基板１１上のボンディングパッド１６Ｃとの間を、複数本のワイヤ１７によって電気的に接続することにより、高周波出力に伴うインピーダンスの低減が期待できる。しかしながら、複数本のワイヤ１７は、ボンディングパッド１５Ｃ上にチップ１４の外周に沿って１列で接続され、ボンディングパッド１６Ｃに向かって放射状に引き出される。そのため、実装基板１１上のレイアウトの自由度を低下させてしまうことが懸念される。
そこで、本実施の形態２では、図６に示すように、複数本のワイヤ１７をチップ１４の外周の１辺に沿って互い違いにボンディングパッド（第１ボンディングパッド）１５Ｃに接続し、かつボンディングパッド１５Ｃについてもそれに合わせたレイアウトとする。それにより、ワイヤ１７が並ぶチップ１４の外周に沿った方向においては、ボンディングパッド１５Ｃに対してより密接して複数のワイヤ１７を接続することが可能となる。また、ボンディングパッド１５Ｃからボンディングパッド１６Ｃへワイヤ１７をより密に引き出すことができる。それにより、ボンディングパッド１６Ｃにおいては、領域１６Ｄで示す部分を縮小することができる。その結果、チップ１４から見てワイヤ１７が引き出されていない方向においては、実装基板１１上のレイアウトの自由度を向上できるので、たとえばさらに多くの受動部品１２などを搭載することが可能となる。
また、図７に示すように、図６に示したレイアウトに加えて、ボンディングパッド１５Ｃから引き出された複数本のワイヤ１７をボンディングパッド（第２ボンディングパッド）１６Ｃに対してもチップ１４の外周の１辺に沿って互い違いに接続してもよい。この場合、ボンディングパッド１６Ｃについてもそれに合わせたレイアウトとする。それにより、図６に示したレイアウトに比べて、ボンディングパッド１５Ｃからボンディングパッド１６Ｃへワイヤ１７をさらに密に引き出すことができる。その結果、ボンディングパッド１６Ｃにおいては、縮小できる領域１６Ｄをさらに大きくすることが可能となるので、チップ１４から見てワイヤ１７が引き出されていない方向においては、実装基板１１上のレイアウトの自由度をさらに向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、半導体装置の一例としてＲＦパワーモジュールについて説明したが、ＲＦパワーモジュール以外でもＤＲＡＭ（Dynamic Random Access Memory）などのワイヤボンディングによって実装基板にボンディングされるチップを有する半導体装置であってもよい。
本発明の半導体装置は、ワイヤボンディングによって実装基板にボンディングされるチップを有する半導体装置に広く適用することができる。
本発明の実施の形態１の半導体装置の一例であるＲＦパワーモジュールを形成する増幅回路の回路ブロック図である。 図１中に示した電力増幅回路およびバイアス回路の回路構成の一例を示した回路図である。 本発明の実施の形態１の半導体装置の一例であるＲＦパワーモジュール構成を示した平面図である。 本発明の実施の形態１の半導体装置の一例であるＲＦパワーモジュールに含まれるチップの平面図である。 本発明の実施の形態２の半導体装置の一例であるＲＦパワーモジュールに含まれるチップと比較したチップの平面図である。 本発明の実施の形態２の半導体装置の一例であるＲＦパワーモジュールに含まれるチップの平面図である。 本発明の実施の形態２の半導体装置の一例であるＲＦパワーモジュールに含まれるチップの平面図である。
符号の説明
１ 増幅回路
２ 電力増幅回路
２ａ〜２ｃ 増幅段
２ｄ〜２ｆ 整合回路
３ 電力増幅回路
３ａ〜３ｃ 増幅段
３ｄ〜３ｆ 整合回路
４ 周辺回路
４ａ 制御回路
４ｂ バイアス回路
４ｃ 電源制御回路
４ｄ バイアス電圧生成回路
５ａ、５ｂ、５ｃ 入力端子
６ａ、６ｂ 出力端子
１０ ＲＦパワーモジュール
１１ 配線基板（実装基板）
１２ 受動部品
１４ チップ
１４Ａ 領域
１５Ａ、１５Ｂ ボンディングパッド（第１ボンディングパッド）
１５Ｃ ボンディングパッド（第１ボンディングパッド）
１６Ａ、１６Ｂ ボンディングパッド（第２ボンディングパッド）
１６Ｃ ボンディングパッド（第２ボンディングパッド）
１６Ｄ 領域
１７ ワイヤ
Ｑ１〜Ｑ３ ＭＩＳＦＥＴ
Ｒ１、Ｒ２ 抵抗
Ｖｄｄ１ 電源電圧

Claims (5)

  1. 実装基板と、
    前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
    前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
    前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
    前記複数の第１ボンディングパッドは複数列で配列され、第１列に含まれる前記第１ボンディングパッドと第２列に含まれる前記第１ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置され、
    前記複数の第２ボンディングパッドは複数列で配列され、第３列に含まれる前記第２ボンディングパッドと第４列に含まれる前記第２ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置されていることを特徴とする半導体装置。
  2. 実装基板と、
    前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
    前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
    前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
    前記複数の第１ボンディングパッドは複数列で配列され、第１列に含まれる前記第１ボンディングパッドと第２列に含まれる前記第１ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置され、
    前記複数の第２ボンディングパッドは複数列で配列され、第３列に含まれる前記第２ボンディングパッドと第４列に含まれる前記第２ボンディングパッドとは、前記半導体チップの前記外周に沿った方向で互い違いに配置され、
    前記半導体チップは、前記複数の第１ボンディングパッドが１列で配列された場合に比べて前記主面が小型化されていることを特徴とする半導体装置。
  3. 実装基板と、
    前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
    前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
    前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
    同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドはそれぞれ一体化して配置され、複数本の前記ボンディングワイヤで電気的に接続され、
    前記同電位の前記第１ボンディングパッドに接続する複数本の前記ボンディングワイヤは、前記半導体チップの前記外周に沿った方向で互い違いに前記同電位の前記第１ボンディングパッドに接続されていることを特徴とする半導体装置。
  4. 実装基板と、
    前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
    前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
    前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
    同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドはそれぞれ一体化して配置され、複数本の前記ボンディングワイヤで電気的に接続され、
    前記同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドに接続する複数本の前記ボンディングワイヤは、前記半導体チップの前記外周に沿った方向で互い違いに前記同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドのそれぞれに接続されていることを特徴とする半導体装置。
  5. 実装基板と、
    前記実装基板上に複数のボンディングワイヤによって実装された半導体チップと、
    前記半導体チップの主面において外周に沿って複数列で配列され、前記複数のボンディングワイヤのうちの対応するものの一端が接続された複数の第１ボンディングパッドと、
    前記実装基板上において前記半導体チップの前記外周に沿って配列され、前記複数のボンディングワイヤの他端が接続された複数の第２ボンディングパッドとを有し、
    同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドはそれぞれ一体化して配置され、複数本の前記ボンディングワイヤで電気的に接続され、
    前記同電位の前記第１ボンディングパッドに接続する複数本の前記ボンディングワイヤは、前記半導体チップの前記外周に沿った方向で互い違いに前記同電位の前記第１ボンディングパッドに接続され、
    前記同電位の前記第１ボンディングパッドおよび前記第２ボンディングパッドは、高周波出力に用いられることを特徴とする半導体装置。
JP2005149172A 2005-05-23 2005-05-23 半導体装置 Pending JP2006332096A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005149172A JP2006332096A (ja) 2005-05-23 2005-05-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005149172A JP2006332096A (ja) 2005-05-23 2005-05-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2006332096A true JP2006332096A (ja) 2006-12-07

Family

ID=37553515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005149172A Pending JP2006332096A (ja) 2005-05-23 2005-05-23 半導体装置

Country Status (1)

Country Link
JP (1) JP2006332096A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531013B2 (en) 2010-06-11 2013-09-10 Casio Computer Co., Ltd. Semiconductor device equipped with bonding wires and manufacturing method of semiconductor device equipped with bonding wires
JP2020510988A (ja) * 2017-01-26 2020-04-09 ナノ−ディメンション テクノロジーズ，リミテッド チップを混載したプリント回路基板および製造の方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531013B2 (en) 2010-06-11 2013-09-10 Casio Computer Co., Ltd. Semiconductor device equipped with bonding wires and manufacturing method of semiconductor device equipped with bonding wires
JP2020510988A (ja) * 2017-01-26 2020-04-09 ナノ−ディメンション テクノロジーズ，リミテッド チップを混載したプリント回路基板および製造の方法
JP7130650B2 (ja) 2017-01-26 2022-09-05 ナノ ディメンション テクノロジーズ，リミテッド チップを混載したプリント回路基板および製造の方法

Similar Documents

Publication Publication Date Title
US20200251459A1 (en) High-frequency module and communication apparatus
JP5199307B2 (ja) 半導体装置
JP4892253B2 (ja) 電子装置
JP5239309B2 (ja) 半導体装置
US10950569B2 (en) High frequency module and communication device
US10971466B2 (en) High frequency module and communication device
US20220021404A1 (en) Radio-frequency module and communication device
JP2006094557A (ja) 半導体素子及び高周波電力増幅装置並びに無線通信機
JP2005340741A (ja) 半導体装置
JP5352551B2 (ja) 半導体装置
JP2008112810A (ja) 回路基板、半導体素子収納用パッケージおよび半導体装置
JP2006332096A (ja) 半導体装置
JP2011176061A (ja) 半導体装置
JP2005235825A (ja) 電子回路モジュール
JP2004296719A (ja) 半導体装置
JP2014241309A (ja) 半導体装置およびその製造方法
JP2010171037A (ja) 半導体装置
JP2006324540A (ja) 半導体装置
WO1999054935A1 (fr) Dispositif portable de telecommunications
JP2005223473A (ja) 高周波電力増幅モジュール、半導体集積回路装置、およびその製造方法
JP2006049602A (ja) 半導体装置およびその製造方法
JP2008112776A (ja) 半導体装置
JPWO2006048932A1 (ja) 電子装置
KR101700844B1 (ko) 필터 모듈
JP2006093500A (ja) 電子装置