JP2006093500A - 電子装置 - Google Patents

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吉則 塩川
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Abstract

【課題】 高周波電力増幅回路を有する電子装置の高周波特性の合わせ込みを容易にする。
【解決手段】 携帯電話等に用いるＲＦパワーモジュールＰＭの増幅回路部を構成する半導体チップ１５ｂが実装されたモジュール基板の主面の周囲に、平面蛇行形状の電極１２Ｅ２を配置し、半導体チップ１５ｂのボンディングパッドＰと、上記電極１２Ｅ２とを、その各々に接触した状態で接続されたボンディングワイヤＢＷによって電気的に接続する。ここで、上記電極１２Ｅ２に対するボンディングワイヤＢＷの着地位置（接触位置）を変えることにより、ＲＦパワーモジュールＰＭの出力電力および効率を調整する。
【選択図】 図１１

Description

本発明は、電子装置技術に関し、特に、高周波電力増幅回路を有する電子装置に適用して有効な技術に関するものである。
例えば携帯電話のような通信機器の信号増幅用の電子部品として使用される高周波電力増幅回路モジュールは、信号増幅用のパワートランジスタを有する複数の半導体チップやインピーダンス整合用等の各種のチップ部品をモジュール基板上に実装することで構成されている。各半導体チップのボンディングパッドとモジュール基板の端子とはボンディングワイヤを通じて電気的に接続されている。
この種の高周波電力増幅回路モジュールについては、例えば国際公開第ＷＯ０３／０２３８４３号に記載があり、インダクタンスのバラツキを防止するため、半導体チップをモジュール基板のキャビティ内の一辺に密着した状態で実装し、上記ボンディングワイヤの長さを一定とする技術が開示されている（特許文献１参照）。
また、例えば国際公開第ＷＯ０１／０６１７５４号には、チップの特性に応じてモジュール特性が変動するため、予めチップの特性を分類しておき、チップ、モジュール基板およびチップ部品で最適なもの同士を組み合わせてモジュールを構成する技術が開示されている（特許文献２参照）。
国際公開第ＷＯ０３／０２３８４３号 国際公開第ＷＯ０１／０６１７５４号
ところで、本発明者の検討によれば、高周波電力増幅回路モジュールの高周波特性の合わせ込みは、モジュール基板上における上記半導体チップの位置を変え、半導体チップのボンディングパッドとモジュール基板の端子とを接続するボンディングワイヤの長さを調整することにより行っているが、その場合、以下のような問題があることを見出した。
すなわち、半導体チップの配置位置の調整により高周波特性の合わせ込みを行う場合、調整可能なのはせいぜい２点である上、半導体チップをモジュール基板に半田等を介して接合するための熱処理時に半田の溶融により半導体チップの位置が上記高周波特性の合わせ込みのために設定した位置からずれてしまい充分な調整精度が得られない、という問題である。近年は、高周波電力増幅回路モジュールを構成する回路の複合化や高機能化が益々進む傾向にあり高周波特性の合わせ込みが極めて難しくなってきているので、高周波電力増幅回路モジュールの高周波特性の合わせ込みを如何に容易に行うかが重要な課題となっている。
本発明の目的は、高周波電力増幅回路を有する電子装置の高周波特性の合わせ込みを容易に行うことのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、高周波電力増幅回路の増幅回路部が形成された半導体チップの外部端子と、前記半導体チップが実装された配線基板の導体パターンとを金属細線を通じて接続する構成を有し、前記導体パターンは、前記導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されているものを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、高周波電力増幅回路の増幅回路部が形成された半導体チップの外部端子と、前記半導体チップが実装された配線基板の導体パターンとを導電性ワイヤを通じて接続する構成を有し、前記導体パターンは、前記導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されているものを有することにより、導体パターンに対する導電性ワイヤの着地位置を変えることで高周波電力増幅回路の出力電力および効率を調整することができるので、高周波電力増幅回路を有する電子装置の高周波特性の合わせ込みを容易に行うことができる。
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。
３．ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話システムＤＰＳの一例を示している。このデジタル携帯電話システムＤＰＳは、マザーボードＭＢ上に搭載されたモジュール、回路および素子等によって構築されている。符号ＰＭは本実施の形態１の電子装置であるＲＦ（Radio Frequency）パワーモジュール（以下、単にパワーモジュールという）、符号ＡＮＴは信号電波の送受信用のアンテナ、符号ＦＥＭはフロントエンド・モジュール、符号ＢＢＣは音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号ＦＭＣは受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタ、Ｔａ１，Ｔｂ１はパワーモジュールＰＭの入力端子、Ｔａ２，Ｔｂ２はパワーモジュールＰＭの出力端子である。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。
ベースバンド回路ＢＢＣは、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュールＦＥＭは、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路ＳＷ１，ＳＷ２、コンデンサＣ０，Ｃ０および分波器ＷＤＣを有している。ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路ＳＷ１，ＳＷ２は送受信信号切り換え用のスイッチ回路、コンデンサＣ０，Ｃ０は受信信号から直流成分をカットする素子、分波器ＷＤＣは、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路ＳＷ１，ＳＷ２の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路ＢＢＣから供給される。
次に、図２は、上記パワーモジュールＰＭの回路ブロック図の一例を示している。パワーモジュールＰＭは、例えばＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００およびＤＣＳ１９００の４つの周波数帯を使用可能（フォーバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な構成とされている。
このパワーモジュールＰＭは、ＧＳＭ８５０およびＧＳＭ９００用の増幅回路部２Ａと、ＤＣＳ１８００およびＤＣＳ１９００用の増幅回路部２Ｂと、それら増幅回路部２Ａ，２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各増幅回路部２Ａ，２Ｂは、それぞれ直列に接続された３つの増幅回路部（増幅素子）２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と、４つのインピーダンス整合回路２ＡＭ１〜２ＡＭ４，２ＢＭ１〜２ＢＭ４とを有している。すなわち、パワーモジュールＰＭの入力端子Ｔａ１，Ｔｂ１は、入力段のインピーダンス整合回路２ＡＭ１，２ＢＭ１を介して１段目の増幅回路部２Ａ１，２Ｂ１の入力に電気的に接続され、１段目の増幅回路部２Ａ１，２Ｂ１の出力は段間用のインピーダンス整合回路２ＡＭ２，２ＢＭ２を介して２段目の増幅回路部２Ａ２，２Ｂ２の入力に電気的に接続され、２段目の増幅回路部２Ａ２，２Ｂ２の出力は段間用のインピーダンス整合回路２ＡＭ３，２ＢＭ３を介して最終段の増幅回路部２Ａ３，２Ｂ３の入力に電気的に接続され、最終段の増幅回路部２Ａ３，２Ｂ３の出力は出力段のインピーダンス整合回路２ＡＭ４，２ＢＭ４を介して出力端子Ｔａ２，Ｔｂ２と電気的に接続されている。
上記周辺回路３は、制御回路３Ａと、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記増幅回路部２Ａ，２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳ・ＦＥＴのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、パワーモジュールＰＭの外部の上記ベースバンド回路ＢＢＣから供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路ＢＢＣは、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、増幅回路部２Ａ，２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
次に、図３は、上記図１のデジタル携帯電話機システムＤＰＳの上記パワーモジュールＰＭの実装例を示している。マザーボードＭＢは、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、パワーモジュールＰＭと、その他に複数のチップ部品７Ａとが搭載されている。パワーモジュールＰＭは、モジュール基板ＭＣＢの裏面の電極をマザーボードＭＢの主面に向けた状態でマザーボードＭＢ上に搭載されている。そして、パワーモジュールＰＭの電極やチップ部品７Ａの電極は、例えば半田等のような接合材８を介してマザーボードＭＢの配線パターンと接続されている。モジュール基板ＭＣＢは、例えばセラミック配線基板からなり、その主面は、例えばシリコーンゴムやエポキシ樹脂等からなる封止部材９により覆われ、これによりモジュール基板ＭＣＢの主面に実装された後述の半導体チップやチップ部品等が封止されている。
次に、パワーモジュールＰＭ内での出力電力Ｐｏｕｔと電力伝達効率（総合効率Ｅｆｆ）との関係を説明する。図４はパワーモジュールＰＭを構成する半導体チップのグレードと出力電力Ｐｏｕｔおよび総合効率Ｅｆｆとの関係を示している。半導体チップのグレードには、例えばＭＯＳ・ＦＥＴのしきい値電圧やバイポーラトランジスタの相互コンダクタンス等がある。ここでは、しきい値電圧Ｖｔｈの場合で説明する。三角は、しきい値電圧Ｖｔｈが、例えば０．７５〜０．８０Ｖ程度、白丸は、しきい値電圧Ｖｔｈが、例えば０．８５〜０．８７５Ｖ程度、黒丸は、しきい値電圧Ｖｔｈが、例えば０．９０〜０．９２５Ｖ程度の測定点を示している。出力電力Ｐｏｕｔが高いと総合効率Ｅｆｆが低く、総合効率Ｅｆｆが高いと出力電力Ｐｏｕｔが低くなり、出力電力Ｐｏｕｔと総合効率Ｅｆｆとは相反する関係にあるので、矢印Ｄ，Ｅで例示するように、チューニングにより両者の関係がより良いところになるように合わせる必要がある。例えば半導体チップの特性、モジュール基板ＭＣＢの配線抵抗、モジュール基板ＭＣＢの配線容量の組合せでモジュールとして、複数の三角形の測定点の領域Ｆは、総合効率Ｅｆｆは所望最低限の値（例えば総合効率Ｅｆｆ＝４７．７％）より充分に高いが、出力電力Ｐｏｕｔが所望最低限の値（例えば出力電力Ｐｏｕｔ＝３５．５ｄＢｍ）より低いので、インピーダンスを調整し、矢印Ｅで示すように出力電力Ｐｏｕｔを所望最低限の値よりも高い複数の白丸の測定点の領域Ｇに上げる必要がある。
次に、図５〜図８は、モジュール基板ＭＣＢの容量および抵抗分の変化によるパワーモジュールＰＭの特性変化をパワーモジュールＰＭの最終段の増幅回路部の出力に並列に接続される容量（並列容量）の値によって調整して得られた結果を示している。図５〜図８の黒丸は並列容量値が３．５ｐＦ、四角は並列容量値が３．９ｐＦ、三角は並列容量値が４．３ｐＦの場合の測定点を示し、符号Ｌｍ１，Ｌｍ２，Ｌｍ３は、それぞれの測定点の限界値を示している。図５および図６はそれぞれモジュール基板ＭＣＢの２層導体抵抗（配線抵抗）と出力電力Ｐｏｕｔおよび総合効率Ｅｆｆとの関係を示し、図７および図８はそれぞれモジュール基板ＭＣＢの２層導体容量（配線容量）と出力電力Ｐｏｕｔおよび総合効率Ｅｆｆとの関係を示している。出力電力Ｐｏｕｔと総合効率Ｅｆｆとは相反関係にあることが分かる。また、モジュール基板ＭＣＢの容量および抵抗も変化することが分かる。特にモジュール基板ＭＣＢをセラミック配線基板とした場合は、セラミックの焼成時に配線の寸法（断面積、体積、平面積等）が変動するので、基板特性（配線容量や配線抵抗等）にバラツキが生じる。したがって、モジュール基板の特性バラツキの観点からも、最適な出力電力Ｐｏｕｔおよび総合効率Ｅｆｆを得るために、図４で説明したようなインピーダンスの調整が必要である。
本実施の形態１は、上記のようなインピーダンスの調整、すなわち、パワーモジュールＰＭの出力電力および効率の調整を容易に行うことを主目的としたものである。以下、本実施の形態１のパワーモジュールＰＭの具体的構成の一例を説明する。図９はパワーモジュールＰＭのモジュール基板ＭＣＢの主面（被部品搭載面）の平面図、図１０は図９の領域Ｋの拡大平面図、図１１は図１０にボンディングワイヤ（導電性ワイヤ）ＢＷを配置して示した平面図、図１２および図１３は図１０および図１１との比較のために示したモジュール基板ＭＣＢの部分平面図、図１４は図９の領域Ｊの拡大平面図、図１５は図１４にボンディングワイヤ（導電性ワイヤ）ＢＷを配置して示した平面図、図１６は図１５のＸ１−Ｘ１線の断面図をそれぞれ示している。なお、図９〜図１６では、モジュール基板ＭＣＢの主面（被部品搭載面）が見えるように図３で示した封止部材９を取り除いている。
モジュール基板ＭＣＢは、複数枚の絶縁層１１を積層して一体化した多層配線構造を有している。この絶縁層１１は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックにより形成されている。ただし、絶縁層１１の材料は、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。モジュール基板ＭＣＢの内層には、配線１２およびビア１２Ｖが形成されている。この内層の配線１２およびビア１２Ｖは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。また、最上の絶縁層１１の被部品搭載面（主面、第１面）および最下の絶縁層１１のモジュール実装面（裏面、第２面）には、配線１２および電極（ランド、端子、導体パターン）１２Ｅが形成されている。この被部品搭載面の配線１２および電極（導体パターン）１２Ｅは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなり、その表面には、ニッケル（Ｎｉ）メッキおよび金（Ａｕ）メッキが下層から順に施されている。さらに最上の絶縁層１１の被部品搭載面および最下の絶縁層１１のモジュール実装面には、例えばソルダーレジストのような絶縁層１３が配線１２の表面を覆うように形成されている。絶縁層１３の一部は、開口されており、そこから電極１２Ｅが露出されている。図９〜図１５の破線Ｑは、チップ実装領域およびその周辺の絶縁層１３の開口領域を示している。なお、被部品搭載面、モジュール実装面およびモジュール基板ＭＣＢ内の各層の配線１２はビア１２Ｖを通じて電気的に接続されている。
モジュール基板ＭＣＢの被部品搭載面には、例えば３つの半導体チップ１５ａ，１５ｂ，１５ｃが実装されている他、例えば抵抗、コンデンサまたはコイル等のような受動素子が形成されたチップ部品７Ｂが実装されている。各半導体チップ１５ａ〜１５ｃは、その主面（デバイス形成面）を上に向けた状態で、モジュール基板ＭＣＢの主面のキャビティと称する平面略矩形状の窪み１６内に収まり良く搭載されている。各半導体チップ１５ａ〜１５ｃは、窪み１６のほぼ中央に配置されている。チップサイズが相対的に小さく細長い形状の半導体チップ１５ｂ，１５ｃは、互いに交差（直交）した状態で、相対的に大きな半導体チップ１５ａの近くに配置されている。
チップサイズが最も大きな半導体チップ（第１半導体チップ）１５ａには、上記ＧＳＭ８５０およびＧＳＭ９００用の初段および中段の増幅回路部２Ａ１，２Ａ２と、ＤＣＳ１８００およびＤＣＳ１９００用の初段および中段の増幅回路部２Ｂ１，２Ｂ２とが形成されている。この半導体チップ１５ａの主面の外周近傍には、その外周に沿って複数のボンディングパッド（外部端子：以下、単にパッドという）Ｐが形成されている。
半導体チップ１５ａのパッドＰのうち、ゲート用のパッドは、上記ＧＳＭ８５０およびＧＳＭ９００用の初段の増幅回路部２Ａ１を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、ドレイン用のパッドは、上記ＧＳＭ８５０およびＧＳＭ９００用の初段の増幅回路部２Ａ１を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。また、半導体チップ１５ａのパッドＰのうち、他のゲート用のパッドは、上記ＧＳＭ８５０およびＧＳＭ９００用の中段の増幅回路部２Ａ２を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、他のドレイン用のパッドは、上記ＧＳＭ８５０およびＧＳＭ９００用の中段の増幅回路部２Ａ２を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。
また、半導体チップ１５ａのパッドＰのうち、さらに他のゲート用のパッドは、上記ＤＣＳ１８００およびＤＣＳ１９００用の初段の増幅回路部２Ｂ１を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、さらに他のドレイン用のパッドは、上記ＤＣＳ１８００およびＤＣＳ１９００用の初段の増幅回路部２Ｂ１を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。また、半導体チップ１５ａのパッドＰのうち、他のゲート用のパッドは、上記ＤＣＳ１８００およびＤＣＳ１９００用の中段の増幅回路部２Ｂ２を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、他のドレイン用のパッドは、上記ＤＣＳ１８００およびＤＣＳ１９００用の中段の増幅回路部２Ｂ２を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。
半導体チップ１５ａの外周のモジュール基板ＭＣＢの被部品搭載面には、複数の電極（第１導体パターン）１２Ｅ１（１２Ｅ）が、半導体チップ１５ａの外周を取り囲むように配置されている。各電極（第１導体パターン）１２Ｅ１は、モジュール基板ＭＣＢの主面の上記配線１２と一体的に形成されている。各電極１２Ｅ１の平面形状は、全て単純な矩形状とされている。この各電極１２Ｅ１と、半導体チップ１５ａのパッドＰとは、その各々に接した状態で接続されたボンディングワイヤ（以下、単にワイヤという）ＢＷを通じて互いに電気的に接続されている。ワイヤＢＷは、例えば金（Ａｕ）により形成されている。
チップサイズが相対的に小さい一方の半導体チップ（第２半導体チップ）１５ｂには、上記ＧＳＭ８５０およびＧＳＭ９００用の最終段の増幅回路部２Ａ３が形成されている。この半導体チップ１５ｂの主面の外周近傍にも、その外周に沿って複数のパッドＰが形成されている。半導体チップ１５ｂのパッドＰのうち、２つのパッドＰＡｇ３は、それぞれ上記ＧＳＭ８５０およびＧＳＭ９００用の最終段の増幅回路部２Ａ３を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、２つのパッドＰＡｄ３は、それぞれ上記ＧＳＭ８５０およびＧＳＭ９００用の最終段の増幅回路部２Ａ３を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。
半導体チップ１５ｂの外周のモジュール基板ＭＣＢの被部品搭載面には、複数の電極１２Ｅ１，１２Ｅ２（１２Ｅ）が、半導体チップ１５ｂの外周を取り囲むように配置されている。各電極１２Ｅ１，１２Ｅ２は、モジュール基板ＭＣＢの主面の上記配線１２と一体的に形成されている。この各電極１２Ｅ１，１２Ｅ２と、半導体チップ１５ｂのパッドＰとは、その各々に接した状態で接続されたワイヤＢＷを通じて互いに電気的に接続されている。電極１２Ｅ１の平面形状は上記と同様に単純な矩形状とされているが、半導体チップ１５ｂのゲート電極用のパッドＰＡｇ３およびドレイン電極用のパッドＰＡｄ３がワイヤＢＷを通じて電気的に接続される電極（導体パターン、第２導体パターン）１２Ｅ２の平面形状（絶縁層１３から露出される領域の平面形状）は蛇行形状とされている。すなわち、電極（第２導体パターン）１２Ｅ２は、２以上（ここでは５箇所）の屈曲部を有するように折れ曲がって形成されている。複数の電極１２Ｅ２の各々の形状は同じである。比較のため、図１２および図１３に本発明者が検討した現状の電極１２Ｅを示す。現状の半導体チップ１５ｂの外周の電極１２Ｅは全て単純な矩形状とされている。これに対して本実施の形態１の電極１２Ｅ２は、図１２および図１３の電極１２Ｅに平面Ｌ字状のスリット（切り込み）が形成されたような形状とされており、これにより蛇行形状とされている。すなわち、電極１２Ｅ２は、ワイヤＢＷの延在方向に対して交差する方向に延びる第１部分１２Ｅ２ａと、その第１部分１２Ｅ２ａに略平行に延在する第２部分１２Ｅ２ｂと、その第１部分１２Ｅ２ａおよび第２部分１２Ｅ２ｂを電気的に接続する部分である第３部分１２Ｅ２ｃとを有している。第３部分１２Ｅ２ｃは、さらに上記第１部分Ｅ２ａおよび第２部分Ｅ２ｂよりも上記半導体チップ１５ｂのパッドＰから遠く離れた第４部分１２Ｅ２ｄと、上記第１部分Ｅ２ａおよび第２部分Ｅ２ｂを接続する第５部分１２Ｅ２ｅとを有している。このように半導体チップ１５ｂのゲート電極およびドレイン電極と電気的に接続される電極１２Ｅ２の露出領域の平面形状を複数の屈曲部を有するような蛇行形状とすることにより、電極１２Ｅ２に対するワイヤＢＷの着地位置（接触位置）を第１部分１２Ｅ２ａ、第２部分１２Ｅ２ｂ、第３部分１２Ｅ２ｃ（第４部分１２Ｅ２ｄ）のそれぞれに変えるだけで（すなわち、ワイヤ接続の仕方だけで）、インピーダンスの値を変えることができる。このため、インピーダンス調整を容易にすることができるので、パワーモジュールＰＭの出力電力および効率の最適化を容易にすることができる。すなわち、パワーモジュールＰＭの高周波特性の合わせ込みを容易に行うことができる。ここでは、ゲート電極用のパッドＰＡｇ３と接続される電極１２Ｅ２も蛇行形状としているが、ドレイン電極用のパッドＰＡｄ３と接続される電極１２Ｅ２を蛇行形状とすることが上記最適化の効果を得る上で最も効果的である。
また、電極１２Ｅ２を蛇行形状としたことにより、小さな占有面積でインピーダンスを変えることができる。本実施の形態１のパワーモジュールＰＭは携帯電話という小型製品に使用するのでモジュール基板ＭＣＢの被搭載面の面積も小さい上、他の電子部品の実装もあるので、より小さい面積の中で長さを稼ぐために蛇行形状としている。ただし、上記電極１２Ｅ２の平面形状は、上記効果を得ることができれば蛇行形状に限定されるものではなく種々変更可能である。また、電極１２Ｅ２を多層で形成しても良い。しかし、他の配線層に電極１２Ｅ２のパターンを配置すると、他の層の他の配線を圧迫してしまう場合は、モジュール基板ＭＣＢの被搭載面に形成することが好ましい。
チップサイズが相対的に小さい他方の半導体チップ（第２半導体チップ）１５ｃには、上記ＤＣＳ１８００およびＤＣＳ１９００用の最終段の増幅回路部２Ｂ３が形成されている。この半導体チップ１５ｃの主面の外周近傍にも、その外周に沿って複数のパッドＰが形成されている。半導体チップ１５ｂのパッドＰのうち、２つのパッドＰＢｇ３は、それぞれ上記ＤＣＳ１８００およびＤＣＳ１９００用の最終段の増幅回路部２Ｂ３を形成するパワーＭＯＳ・ＦＥＴのゲート電極と電気的に接続され、２つのパッドＰＢｄ３は、それぞれ上記ＤＣＳ１８００およびＤＣＳ１９００用の最終段の増幅回路部２Ｂ３を形成するパワーＭＯＳ・ＦＥＴのドレイン電極と電気的に接続されている。
半導体チップ１５ｃの外周のモジュール基板ＭＣＢの被部品搭載面には、上記半導体チップ１５ｂの周囲と同様に、複数の電極１２Ｅ１，１２Ｅ２（１２Ｅ）が、半導体チップ１５ｃの外周を取り囲むように配置されている。この半導体チップ１５ｃの周囲の電極１２Ｅ１，１２Ｅ２の形状や接続関係等は、上記半導体チップ１５ｂの周囲の電極１２Ｅ１，１２Ｅ２の場合と同じである。この場合も半導体チップ１５ｃのゲート電極およびドレイン電極と電気的に接続される電極１２Ｅ２の平面形状（絶縁層１３から露出する領域の平面形状）を複数の屈曲部を有するような蛇行形状とすることにより、電極１２Ｅ２に対するワイヤＢＷの着地位置を変えることでインピーダンスの値を変えることができ、インピーダンス調整を容易にすることができるので、パワーモジュールＰＭの出力電力および効率の最適化を容易にすることができる。すなわち、パワーモジュールＰＭの高周波特性の合わせ込みを容易に行うことができる。
なお、各半導体チップ１５ａ〜１５ｃの裏面は、モジュール基板ＭＣＢの窪み１６の底面の電極１２Ｅに接続され、さらにビア１２Ｖを通じてモジュール基板ＭＣＢの裏面の電極１２Ｅ（高電位側または低電位側の電源電極）と電気的に接続されている。また、初段および中段の増幅回路部２Ａ１，２Ａ２，２Ｂ１，２Ｂ２と、最終段の増幅回路部２Ａ３，２Ｂ３とを別々の半導体チップに形成した理由は、最終段の増幅回路部２Ａ３，２Ｂ３は駆動能力が大きいので、同一の半導体チップに増幅回路部２Ａ１，２Ａ２，２Ｂ１，２Ｂ２と増幅回路部２Ａ３，２Ｂ３とを形成すると、増幅回路部２Ａ３，２Ｂ３で動作時に発生した熱やノイズが増幅回路部２Ａ１，２Ａ２，２Ｂ１，２Ｂ２に悪影響を及ぼす可能性があるからであるが、３段の増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を１つの半導体チップ内に形成することもできる。
上記半導体チップ１５ａ〜１５ｃに形成された増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の増幅素子は、例えばＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ヘテロ接合バイポーラトランジスタまたはＨＥＭＴ（High Electron Mobility Transistor）などによって形成されている。図１７および図１８は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する増幅素子の一例を示している。
図１７は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合の半導体チップ１５ａ〜１５ｃの要部断面図の一例を示している。
ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、例えばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０７と、ｎ−型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２０９とからなる。これらｎ−型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ−型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ＋型ドレイン領域２０９は不純物濃度が最も高い。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１１とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。
ｎ＋型ソース領域２１１の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１１）およびドレイン（ｎ＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。
ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。
図１８は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）により形成した場合の半導体チップ１５ａ〜１５ｃの要部断面図の一例を示している。
半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４，２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。
次に、上記図９〜図１６等で説明したパワーモジュールＰＭの等価回路図を図１９に示す。コンデンサＣ、コイルＬ等は、上記チップ部品７Ｂ内に形成されている。上記インピーダンス整合回路２ＡＭ１〜２ＡＭ４，２ＢＭ１〜２ＢＭ４は、コンデンサおよびコイルにより形成されている。配線１２はマイクロストリップラインを示している。ワイヤＢＷ１は上記蛇行形状の電極１２Ｅ２に接続されるワイヤを示している。このワイヤＢＷ１は、上記のように接続の仕方を変えられるようになっている。このワイヤＢＷ１の接続調整によりパワーモジュールＰＭの出力電力および効率をよりよい値に調整することができる。
次に、上記インピーダンス調整のシミュレーション結果について説明する。ここでは、最終段の増幅回路部２Ａ３，２Ｂ３のパワーＭＯＳ・ＦＥＴのドレインに電気的に接続されるワイヤＢＷおよび電極１２Ｅについて検討したシミュレーション結果を説明する。
図２０〜図２２は本発明者が検討した電子装置のインピーダンス調整の様子を模式的に示している。なお、符号Ｚ０は電極１２Ｅ１の終端位置を示し、符号Ｚ１は電極１２Ｅ１に対するワイヤＢＷの着地位置（接触位置）を示している。また、符号ＭＮはモジュール基板ＭＣＢ上の出力段用のインピーダンス整合回路で上記インピーダンス整合回路２ＡＭ４，２ＢＭ４に相当する。また、符号Ｃは整合回路ＭＮを構成するコンデンサを示している。
図２０は電極１２Ｅ１が矩形状の導体パターンで形成されている場合を示しており、図１３の構造に対応している。この場合、ワイヤＢＷの接続の仕方により変えられるインピーダンスの値はせいぜい２点である。現実的には、ボンディングの精度を考慮すると、ほとんどワイヤの着地位置を変えられない。このため、パワーモジュールＰＭの高周波特性の合わせ込みが難しい。図２１は電極１２Ｅ１が図２０の場合よりも幅広（ワイヤＢＷに交差する方向に広い）の場合を例示している。この場合はワイヤＢＷの着地位置は種々変えられるもののワイヤＢＷの着地位置Ｚ１を種々変えても信号伝達経路長（電流経路長）の変化量が小さくインピーダンスの値は図２０の場合とほぼ同様の結果しか得られない。図２２は電極１２Ｅ１が図２０の場合よりも細長い場合を例示している。この場合、ワイヤＢＷの着地位置Ｚ１を変えることで信号伝達経路長（電流経路長）の変化量を大きくすることができるので、インピーダンスの値を図２０の場合よりも変えることができる。しかし、この場合、電極１２Ｅ１が細長く占有面積を大きくとるのでパワーモジュールの小型化に適していない。また、インピーダンスを変えるためにはワイヤＢＷの長さを極端に長くしなければならない状況になり、ワイヤＢＷがだれてしまう問題が生じやすい。
これに対して、図２３は本実施の形態１の場合のインピーダンス調整の様子を示している。この場合は、蛇行形状の電極１２Ｅ２に対するワイヤＢＷの着地位置（接触位置）を、着地位置Ｚ２，Ｚ３，Ｚ４のように変えることにより、半導体チップ１５ｂ，１５ｃのパッドＰから電極１２Ｅ２の終端位置Ｚ０までの配線長（すなわち、ワイヤＢＷの長さと、着地位置Ｚ１〜Ｚ３の各々から終端位置Ｚ０までのストリップライン（電極１２Ｅ２）の長さとの和）を変えることができるので、トータルのインピーダンスの値を複数の値に変えることができる。したがって、パワーモジュールＰＭの高周波特性の合わせ込みを容易に行うことができる。また、電極１２Ｅ２を蛇行形状としたことにより、小さな占有面積で配線長を確保でき、インピーダンスの変更が可能となる。しかも、インピーダンス変更のためにワイヤＢＷの長さを極端に長くする必要もないので、ワイヤＢＷがだれるような問題も生じないようにすることができる。
図２４は図２３のインピーダンス調整による結果を示すスミスチャート、図２５は図２４の領域Ｎを拡大して示している。図２４および図２５の黒丸は図２０〜図２２の着地位置Ｚ１で得られるインピーダンス、ひし形は図２３の着地位置Ｚ２で得られるインピーダンス、三角形は図２３の着地位置Ｚ３で得られるインピーダンス、さらに四角形は図２３の着地位置Ｚ４で得られるインピーダンスをそれぞれ示している。本実施の形態１のインピーダンス調整によれば、図２４および図２５に示すように、インピーダンスの値を、図２０〜図２２の着地位置Ｚ１で得られたインピーダンスの値に対して変えることができることを確認した。
なお、このシミュレーションでは、最終段の増幅回路部２Ａ３，２Ｂ３のパワーＭＯＳ・ＦＥＴＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２のドレインに電気的に接続されるワイヤＢＷについて検討したが、最終段の増幅回路部２Ａ３，２Ｂ３のパワーＭＯＳ・ＦＥＴＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２のゲート電極に電気的に接続されるワイヤＢＷについても同様の結果を得ることができる。また、本実施の形態１では、最終段の増幅回路部２Ａ３，２Ｂ３がパワーモジュールＰＭの出力電力および効率を向上させる上で最も効果が大きいので、最終段の増幅回路部２Ａ３，２Ｂ３のパワーＭＯＳ・ＦＥＴが形成された半導体チップ１５ｂ，１５ｃの周囲に蛇行形状の電極１２Ｅ２を配置した。ただし、最終段のみでなく、初段や中段の増幅回路部２Ａ１，２Ｂ１，２Ａ２，２Ｂ２のパワーＭＯＳ・ＦＥＴが形成された半導体チップ１５ａの周囲に、上記蛇行形状の電極１２Ｅ２を配置し、これをワイヤＢＷを介して、初段や中段の増幅回路部２Ａ１，２Ｂ１，２Ａ２，２Ｂ２のパワーＭＯＳ・ＦＥＴのゲート電極およびドレイン電極と電気的に接続しても良い。この場合、インピーダンスをさらに高い精度で調整できるので、パワーモジュールＰＭの出力電力および効率をより最適な値に設定することができる。また、電極１２Ｅ２の形状や長さ等に応じて、インピーダンス整合回路ＭＮの最終段のラインの長さを変更しても良い。
次に、本実施の形態１の電子装置の製造工程の一例について説明する。
まず、半導体ウエハを用意する。半導体ウエハは、例えばシリコン（Ｓｉ）単結晶からなる平面略円形状の半導体薄板とされている。続いて、通常のウエハプロセス（前工程）を経て、半導体ウエハの主面に上記増幅回路部（２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３）用のパワーＭＯＳ・ＦＥＴ等のような素子を有する複数の半導体チップ（１５ａ〜１５ｃ）を形成する。その後、半導体ウエハに形成された複数の半導体チップの各々に対してプローブ検査を行う。この時、本実施の形態１では、各半導体チップの特性を判定し、グレード分けを行う。次いで、半導体ウエハをダイシング処理により個々の半導体チップに切り出す。この時、本実施の形態１では、上記プローブ検査の結果に基づいて、個々の半導体チップをグレード毎に分けてチップ収容皿またはトレイに収容する。その後、個々の半導体チップを半導体チップの持つグレードに合ったモジュール基板ＭＣＢ（すなわち、パワーモジュールＰＭのパワーや効率の向上を達成する上で最適なモジュール基板ＭＣＢ）に搭載する。
ここで、図２６は、本発明者が検討した現状の半導体チップの特性分類表を示す。ここでは、上記増幅回路部が形成される半導体チップを良品数の多いものの中で９つの特性に分類している。しかし、この方法では、各ロットＬＡ，ＬＢ毎に特性の細分化を行った場合に、同一カテゴリーＮｏ．（特性）が同一グレード表記にならない。そこで、本実施の形態１では、図２７に示すように、上記増幅回路が形成される半導体チップを、良品数を考慮することなく３０仕様に分類する。すなわち、良品でないものにもグレードを付け、全体で２桁に分類にする。この場合、各ロットＬＡ，ＬＢ毎に特性の細分化を行った場合に、同一カテゴリＮｏ．（特性）を同一グレード表記にすることができる。そして、このように特性分類のさらなる細分化により、上記増幅回路部が形成される半導体チップの特性バラツキを小さくすることができるので、上記インピーダンス調整をさらに容易にすることができる。このため、パワーモジュールＰＭの出力電力および効率の最適化をさらに容易にすることができる。すなわち、パワーモジュールＰＭの高周波特性の合わせ込みをさらに容易にすることができる。
（実施の形態２）
図２８は、本実施の形態２のパワーモジュールＰＭのモジュール基板ＭＣＢの要部拡大平面図を示している。図２８でもモジュール基板ＭＣＢの主面（被部品搭載面）が見えるように図３で示した封止部材９を取り除いている。
本実施の形態２においては、モジュール基板ＭＣＢの被部品搭載面にＩＰＤ（Integrated Passive Device）１７が実装されている。これ以外は、前記実施の形態１と同じである。ＩＰＤ１７は、増幅回路用の半導体チップの周辺の、例えば抵抗、コンデンサまたはコイル等のような受動部品を集積化したチップ部品である。このＩＰＤ１７のパッドＰもワイヤＢＷを通じて上記蛇行形状の電極１２Ｅ２と電気的に接続されている。すなわち、ＩＰＤ１７のパッドＰに接続されたワイヤＢＷの電極１２Ｅ２上での着地位置を選択することにより特性チューニングが行われている。したがって、パワーモジュールＰＭの高周波特性の合わせ込みをさらに容易に行うことができる。また、モジュール基板ＭＣＢの被部品搭載面に実装される複数の受動部品を集積化することにより、モジュール基板ＭＣＢの被部品搭載面の面積を小さくすることができるので、パワーモジュールＰＭのサイズを小さくすることができる。
（実施の形態３）
図２９〜図３２は、本実施の形態３のパワーモジュールＰＭの他のインピーダンス調整を示している。
本実施の形態３においては、上記増幅回路部が形成された半導体チップ１５（１５ａ〜１５ｃ）をモジュール基板ＭＣＢの窪み１６内にボンディングする際に、矢印で示すように、半導体チップ１５のボンディング位置を調整する（変える）ことにより、大まかなインピーダンス調整を行う。ここでは半導体チップ１５が窪み１６の中心からずれて配置されている場合が例示されている。続いて、半導体チップ１５のパッドＰと、モジュール基板ＭＣＢの電極１２Ｅ２とをワイヤＢＷによって電気的に接続する際に、図３０〜図３２に示すように、前記実施の形態１，２と同様に、蛇行形状の電極１２Ｅ２に対するワイヤＢＷの着地位置を調整（変える）ことにより、細かなインピーダンス調整を行う。このように本実施の形態３においては、大小２段階のインピーダンス調整を行うことにより、パワーモジュールＰＭのパワーおよび効率の最適化を図る上で、より最適なインピーダンス調整を容易に行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、ＧＳＭ８５０、ＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の４つの周波数帯の電波を取り扱うことが可能なフォーバンド方式の携帯電話に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００およびＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式またはＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式の携帯電話に適用することもできる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話に適用した場合について説明したが、それに限定されるものではなく、例えば通信機能を有するＰＤＡ（Personal Digital Assistants）等のような移動体情報処理装置や通信機能を有するパーソナルコンピュータ等のような情報処理装置にも適用できる。
本発明は、電子装置の製造業に適用できる。
本発明の一実施の形態である電子装置を有する携帯電話システムの一例の説明図である。 図１の携帯電話システム中の電子装置の一例の回路ブロック図である。 図１の携帯電話機システムでの電子装置の実装例の説明図である。 電子装置を構成する半導体チップのグレードと出力電力および総合効率との関係を示すグラフ図である。 電子装置を構成する基板の２層導体抵抗（配線抵抗）と出力電力との関係を示すグラフ図である。 電子装置を構成する基板の２層導体抵抗（配線抵抗）と総合効率との関係を示すグラフ図である。 電子装置を構成する基板の２層導体容量（配線容量）と出力電力との関係を示すグラフ図である。 電子装置を構成する基板の２層導体容量（配線容量）と総合効率との関係を示すグラフ図である。 電子装置の基板の主面（被部品搭載面）の平面図である。 図９の領域Ｋの拡大平面図である。 図１０にボンディングワイヤを配置して示した平面図である。 図１０との比較のために示した基板の部分平面図である。 図１２にボンディングワイヤを配置して示した平面図である。 図９の領域Ｊの拡大平面図である。 図１４にボンディングワイヤを配置して示した平面図である。 図１５のＸ１−Ｘ１線の断面図である。 電子装置を構成する増幅回路部の増幅素子の一例を示す半導体チップの要部断面図である。 電子装置を構成する増幅回路部の増幅素子の他の例を示す半導体チップの要部断面図である。 図９の電子装置の等価回路図である。 本発明者が検討した電子装置の現状のインピーダンス調整の様子の説明図である。 本発明者が検討した電子装置の他の例のインピーダンス調整の様子の説明図である。 本発明者が検討した電子装置のさらに他の例のインピーダンス調整の様子の説明図である。 本発明の一実施の形態である電子装置のインピーダンス調整の様子の説明図である。 図２３のインピーダンス調整による結果を示すスミスチャート図である。 図２４の領域Ｎを拡大して示した要部拡大図である。 本発明者が検討した現状の半導体チップの特性分類表の説明図である。 本発明の一実施の形態である電子装置の半導体チップの特性分類表の説明図である。 本発明の他の実施の形態である電子装置の基板の要部拡大平面図である。 本発明のさらに他の実施の形態である電子装置の基板の要部拡大平面図である。 図２９にボンディングワイヤを配置して示した一例の要部拡大平面図である。 図２９にボンディングワイヤを配置して示した他の例の要部拡大平面図である。 図２９にボンディングワイヤを配置して示したさらに他の例の要部拡大平面図である。
符号の説明
２Ａ，２Ａ１〜２Ａ３，２Ｂ，２Ｂ１〜２Ｂ３ 増幅回路部
２ＡＭ１〜２ＡＭ４，２ＢＭ１〜２ＢＭ４ インピーダンス整合回路
３ 周辺回路
３Ａ 制御回路
３Ａ１ 電源制御回路
３Ａ２ バイアス電圧生成回路
３Ｂ バイアス回路
７Ａ，７Ｂ チップ部品
８ 接合材
９ 封止部材
１１ 絶縁層
１２ 配線
１２Ｅ 電極
１２Ｅ１ 電極（導体パターン、第１導体パターン）
１２Ｅ２ 電極（導体パターン、第２導体パターン）
１２Ｖ ビア
１３ 絶縁層
１５ａ，１５ｂ，１５ｃ 半導体チップ
１６ 窪み
１７ ＩＰＤ
２０１ 半導体基板
２０２ エピタキシャル層
２０３ ｐ型ウエル
２０４ ゲート絶縁膜
２０５ ゲート電極
２０６ サイドウォールスペーサ
２０７ ｎ−型オフセットドレイン領域
２０８ ｎ型オフセットドレイン領域
２０９ ｎ＋型ドレイン領域
２１０ ｎ−型ソース領域
２１１ ｎ＋型ソース領域
２１２ ｐ型ハロー領域
２１３ 溝
２１４ ｐ型打抜き層
２１５ ｐ＋型半導体領域
２２１ 窒化シリコン膜
２２２ 酸化シリコン膜
２２３ コンタクトホール
２２４ プラグ
２２５ ソース電極
２２６ ドレイン電極
２２７ 酸化シリコン膜
２２８ スルーホール
２２９ 配線
２３０ 表面保護膜
２３１ ソース裏面電極
２５１ ＧａＡｓ基板
２５２ サブコレクタ層
２５３ ＨＢＴ
２５４ コレクタ電極
２５５ コレクタメサ
２５６ ベースメサ
２５７ ベース電極
２５８ エミッタ層
２５９ エミッタ電極
２６１ 絶縁膜
２６２ コンタクトホール
２６３ コレクタ配線
２６４ 絶縁膜
２６５ スルーホール
２６６ エミッタ配線
ＰＭ ＲＦパワーモジュール
ＭＣＢ モジュール基板
ＤＰＳ デジタル携帯電話機システム
ＡＮＴ アンテナ
ＦＥＭ フロントエンドモジュール
ＢＢＣ ベースバンド回路
ＦＭＣ 変復調回路
ＦＬＴ１，ＦＬＴ２ フィルタ
ＬＰＦ１，ＬＰＦ２ ロウパスフィルタ
Ｔａ１，Ｔｂ１ 入力端子
Ｔａ２，Ｔｂ２ 出力端子
ＭＮ インピーダンス整合回路
ＳＷ１，ＳＷ２ スイッチ回路
Ｃ，Ｃ０，Ｃ１〜Ｃ３４ コンデンサ
ＷＤＣ 分波器
ＣＮＴ１，ＣＮＴ２ 切換信号
ＭＢ マザーボード
Ｐ ボンディングパッド
ＰＡｇ３，ＰＡｄ３，ＰＢｇ３，ＰＢｄ３ ボンディングパッド
ＢＷ ボンディングワイヤ（導電性ワイヤ）
Ｚ０ 終端位置
Ｚ１〜Ｚ４ 着地位置

Claims (28)

  1. 電力増幅回路を有する電子装置であって、
    配線基板と、
    前記配線基板上に実装された、前記電力増幅回路の増幅素子を有する第1半導体チップと、
    前記第1半導体チップの入力端子および出力端子と、
    前記配線基板上に形成され、前記配線基板の第１および第２配線とそれぞれ電気的に接続された、第1および第２導体パターンと、
    前記入力端子と前記第１導体パターン間、および前記出力端子と前記第２導体パターン間をそれぞれ接続する、第1および第２導電性ワイヤとを有し、
    前記第1および第２導電パターンのうち少なくとも一方は、複数の屈曲部を有する平面形状を有することを特徴とする電子装置。
  2. 請求項１記載の電子装置において、前記配線基板上に絶縁層が形成され、
    前記第１および第２導電パターンは前記絶縁層から露出していることを特徴とする電子装置。
  3. 請求項１記載の電子装置において、前記第1および第２導電パターンと前記第1および第２導電性ワイヤとのそれぞれの接続位置が可変であることを特徴とする電子装置。
  4. 請求項３記載の電子装置において、前記接続位置を可変とすることで、前記電力増幅回路の出力電力および効率の調整が可能であることを特徴とする電子装置。
  5. 請求項１記載の電子装置において、前記第１および第２導体パターンのうち少なくとも一方は、前記第１および第２導電性ワイヤに対して交差する方向に延びる第１部分と、前記第１部分に略平行な第２部分とを有することを特徴とする電子装置。
  6. 請求項５記載の電子装置において、前記第１および第２導体パターンのうち少なくとも一方は、前記第１部分と前記第２部分とを接続する第３部分とを有し、前記第３部分は、前記第１部分および第２部分よりも前記半導体チップの出力端子から遠い第４部分を含むことを特徴とする電子装置。
  7. 請求項１記載の電子装置において、前記電力増幅回路は、直列接続された複数の電力増幅素子から構成され、
    前記第1半導体チップには前記複数の電力増幅素子中の最終段素子が形成され、
    前記電子装置はさらに第２半導体チップを有し、
    前記第２半導体チップ中には、前記最終段素子を除く前記複数の電力増幅素子が形成されていることを特徴とする電子装置。
  8. 請求項１記載の電子装置において、前記電子装置は移動通信機器に搭載されることを特徴とする電子装置。
  9. 請求項１記載の電子装置において、前記電力増幅回路のうち、初段および中段の増幅素子は第１半導体チップに形成されており、最終段の増幅素子は、前記第１半導体チップとは別の第２半導体チップに形成されており、前記第２半導体チップの外周に配置された前記導体パターンは、前記導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されているものを有することを特徴とする電子装置。
  10. 請求項１記載の電子装置において、前記電力増幅回路は、複数の周波数帯の高周波信号に対応可能なマルチバンド方式を採用していることを特徴とする電子装置。
  11. 請求項１記載の電子装置において、前記電力増幅回路は、８５０ＭＨｚ帯、９００ＭＨｚ帯、１８００ＭＨｚ帯または１９００ＭＨｚ帯で動作することを特徴とする電子装置。
  12. 請求項１記載の電子装置において、前記配線基板には、受動素子用の電子部品が実装されており、前記受動素子用の電子部品の外周には、前記配線基板の配線と電気的に接続された受動素子用の導体パターンが形成されており、
    前記受動素子用の導体パターンは、絶縁層で覆われた被覆領域と、前記絶縁層から露出された露出領域とを有しており、
    前記受動素子用の導体パターンの露出領域と、前記受動素子用の電子部品の外部端子とは、前記受動素子用の導体パターンの露出領域と前記受動素子用の電子部品の外部端子との各々に接触した状態で接続された導電性ワイヤを通じて互いに電気的に接続されており、
    前記受動素子用の導体パターンは、前記導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されているものを有することを特徴とする電子装置。
  13. 請求項１記載の電子装置において、前記配線基板はセラミック配線基板であることを特徴とする電子装置。
  14. 高周波電力増幅回路を構成する３段の増幅回路部を有する電子装置であって、
    （ａ）前記３段の増幅回路部の初段および中段の増幅回路部が形成された第１半導体チップと、
    （ｂ）前記３段の増幅回路部の最終段の増幅回路部が形成された第２半導体チップと、
    （ｃ）前記第１、第２半導体チップを実装する配線基板とを備え、
    前記第１半導体チップが実装された配線基板の実装面の前記第１半導体チップの外周には、前記配線基板の配線と電気的に接続された第１導体パターンが形成されており、
    前記第２半導体チップが実装された配線基板の実装面の前記第２半導体チップの外周には、前記配線基板の配線と電気的に接続された第２導体パターンが形成されており、
    前記第１導体パターンおよび前記第２導体パターンは、絶縁層で覆われた被覆領域と、前記絶縁層から露出された露出領域とを有しており、
    前記第１、第２半導体チップの外部端子と、前記第１、第２半導体チップの各々の外周の前記第１、第２導体パターンの露出領域とは、前記外部端子と前記第１、第２導体パターンの露出領域との各々に接触した状態で接続された導電性ワイヤを通じて互いに電気的に接続されており、
    前記第２導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されていることを特徴とする電子装置。
  15. 請求項１４記載の電子装置において、前記第２導体パターンの平面形状が蛇行形状とされていることを特徴とする電子装置。
  16. 請求項１４記載の電子装置において、前記第２導電パターンと前記第２導電性ワイヤとのそれぞれの接続位置が可変であることを特徴とする電子装置。
  17. 請求項１４記載の電子装置において、前記第２導体パターンと前記導電性ワイヤとの接続位置を可変とすることで、前記電力増幅回路の出力電力および効率の調整が可能であることを特徴とする電子装置。
  18. 請求項１４記載の電子装置において、前記第２導体パターンは、前記導電性ワイヤに対して交差する方向に延びる第１部分と、前記第１部分に略平行な第２部分とを有することを特徴とする電子装置。
  19. 請求項１８記載の電子装置において、前記第２導体パターンは、前記第１部分と前記第２部分とを接続する第３部分とを有し、前記第３部分は、前記第１部分および第２部分よりも前記第２半導体チップから遠い第４部分を含むことを特徴とする電子装置。
  20. 請求項１４記載の電子装置において、前記配線基板には、受動素子用の電子部品が実装されており、前記受動素子用の電子部品の外周には、前記配線基板の配線と電気的に接続された受動素子用の導体パターンが形成されており、
    前記受動素子用の導体パターンは、絶縁層で覆われた被覆領域と、前記絶縁層から露出された露出領域とを有しており、
    前記受動素子用の導体パターンの露出領域と、前記受動素子用の電子部品の外部端子とは、前記受動素子用の導体パターンの露出領域と前記受動素子用の電子部品の外部端子との各々に接触した状態で接続された導電性ワイヤを通じて互いに電気的に接続されており、
    前記受動素子用の導体パターンは、前記導体パターンの露出領域が２以上の屈曲部を有するように折れ曲がって形成されているものを有することを特徴とする電子装置。
  21. 請求項１４記載の電子装置において、前記高周波電力増幅回路は、携帯電話のアンテナスイッチ回路の前段に配置された送信信号出力用の高周波電力増幅回路であることを特徴とする電子装置。
  22. 請求項１４記載の電子装置において、前記第１半導体チップには、１８００ＭＨｚ帯および１９００ＭＨｚ帯の信号増幅用の前記初段および中段の増幅回路部と、９００ＭＨｚ帯および８５０ＭＨｚ帯の信号増幅用の前記初段および中段の増幅回路部とが形成されており、前記第２半導体チップは、１８００ＭＨｚ帯および１９００ＭＨｚ帯の信号増幅用の前記最終段の増幅回路部が形成された半導体チップと、９００ＭＨｚ帯および８５０ＭＨｚ帯の信号増幅用の前記最終段の増幅回路部が形成された半導体チップとの別々の半導体チップに分かれていることを特徴とする電子装置。
  23. 高周波電力増幅回路を構成する３段の増幅回路部を有する電子装置であって、
    （ａ）前記３段の増幅回路部の初段および中段の増幅回路部が形成された第１半導体チップと、
    （ｂ）前記３段の増幅回路部の最終段の増幅回路部が形成された第２半導体チップと、
    （ｃ）前記第１、第２半導体チップを実装する配線基板とを備え、
    前記第１半導体チップが実装された配線基板の実装面の前記第１半導体チップの外周には、前記配線基板の配線と電気的に接続された第１導体パターンが形成されており、
    前記第２半導体チップが実装された配線基板の実装面の前記第２半導体チップの外周には、前記配線基板の配線と電気的に接続された第２導体パターンが形成されており、
    前記第１導体パターンおよび前記第２導体パターンは、絶縁層で覆われた被覆領域と、前記絶縁層から露出された露出領域とを有しており、
    前記第１、第２半導体チップの外部端子と、前記第１、第２半導体チップの各々の外周の前記第１、第２導体パターンの露出領域とは、前記外部端子と前記第１、第２導体パターンの露出領域との各々に接触した状態で接続された導電性ワイヤを通じて電気的に接続されており、
    前記第２導体パターンは、前記第２導体パターンの露出領域の屈曲部の数が、前記第１導体パターンの露出領域の屈曲部の数よりも多くなるように折れ曲がって形成されていることを特徴とする電子装置。
  24. 請求項２３記載の電子装置において、前記第２導体パターンの平面形状が蛇行形状とされていることを特徴とする電子装置。
  25. 請求項２３記載の電子装置において、前記第２導体パターンと前記導電性ワイヤとの接続位置を可変とすることで、前記電力増幅回路の出力電力および効率の調整が可能であることを特徴とする電子装置。
  26. 請求項２３記載の電子装置において、前記第２導体パターンは、前記導電性ワイヤに対して交差する方向に延びる第１部分と、前記第１部分に略平行な第２部分とを有することを特徴とする電子装置。
  27. 請求項２６記載の電子装置において、前記第２導体パターンは、前記第１部分と前記第２部分とを接続する第３部分とを有し、前記第３部分は、前記第１部分および第２部分よりも前記第２半導体チップから遠い第４部分を含むことを特徴とする電子装置。
  28. 請求項２３記載の電子装置において、前記配線基板には、受動素子用の電子部品が実装されており、前記受動素子用の電子部品の外周には、前記配線基板の配線と電気的に接続された受動素子用の導体パターンが形成されており、
    前記受動素子用の導体パターンは、絶縁層で覆われた被覆領域と、前記絶縁層から露出された露出領域とを有しており、
    前記受動素子用の電子部品の外部端子と、前記受動素子用の導体パターンの露出領域とは、前記外部端子と前記受動素子用の導体パターンの露出領域との各々に接触した状態で接続された導電性ワイヤを通じて互いに電気的に接続されており、
    前記受動素子用の導体パターンは、前記導体パターンの露出領域の屈曲部の数が、前記第１導体パターンの露出領域の屈曲部の数よりも多くなるように折れ曲がって形成されているものを有することを特徴とする電子装置。
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* Cited by examiner, † Cited by third party
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JP2009289969A (ja) * 2008-05-29 2009-12-10 Nec Electronics Corp リードフレーム
JP2020517089A (ja) * 2016-12-23 2020-06-11 ボード・オブ・リージエンツ，ザ・ユニバーシテイ・オブ・テキサス・システム モアレベース計測学及び真空ベースピックアンドプレースを用いたコンパクト装置へのコンポーネントのヘテロジニアスインテグレーション

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