JP2007005476A

JP2007005476A - 半導体装置およびその製造方法

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Publication number: JP2007005476A
Application number: JP2005182273A
Authority: JP
Inventors: Masahito Numanami; 雅仁沼波; Takayuki Tsutsui; 孝幸筒井; Shigehiro Yuyama; 茂浩湯山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-06-22
Filing date: 2005-06-22
Publication date: 2007-01-11

Abstract

【課題】ＲＦ特性および放熱性などの特性を維持したままＲＦモジュールの小型化を実現する。
【解決手段】ＩＣチップおよび受動素子が実装されるモジュール基板ＭＣＢを絶縁性基板３７に信号伝達に用いられる導体パターン３６Ｓおよび基準電位と電気的に接続する導体パターン３６Ｇを含む導体パターンを貼付した単層の配線構造とする。導体パターン３６Ｓと導体パターン３６Ｇとが並行するコプレーナライン構造とし、ＩＣチップおよび受動素子は、絶縁性基板３７に形成された開口部にて導体パターン３６Ｓ、３６Ｇと接続するようにする。
【選択図】図１２

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）信号を扱う半導体装置に適用して有効な技術に関するものである。

特開平１０−１０７２００号公報（特許文献１）には、信号用リードと接地用リードとによって形成される信号伝送路が所定の特性インピーダンスのコプレーナガイド構造を形成するように、信号用リードと接地用リードとの間の間隙と信号用リードの幅とが設定され、高周波・高速信号を低損失で伝送することができる半導体装置が開示されている。
特開平１０−１０７２００号公報

ＲＦ−ＩＣパッケージ、ＲＦパワーモジュールおよびＲＦフィルタなどのＲＦモジュールに対しては、小型化が求められており、ＲＦ特性および放熱性などを維持したまま小型化することが課題となっている。

本発明者らは、ＲＦ特性および放熱性などを維持したままＲＦモジュールを小型化する技術について検討している。具体的には以下の通りである。

すなわち、半導体チップ（以下、単にチップと記す）が実装される配線（実装）基板としては両面配線基板または多層配線基板を用い、マイクロストリップおよびストリップラインにより配線を形成する。このような配線基板においてＲＦ信号の伝達ロスを低減するためには、配線基板の厚さとして一定の厚さを確保する必要があり、ＲＦモジュールを高さ方向で小型化（薄型化）することが困難となっている。

また、コプレーナ技術によって配線を形成した場合では、リードフレーム構造を採用すると、ＲＦモジュールの小型化と複雑な構造との両方を実現することが困難になる。複雑な構造で配線を形成できなくなると、インピーダンス整合回路の形成が困難になる。

本発明の目的は、ＲＦ特性および放熱性などの特性を維持したままＲＦモジュールの小型化を実現できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、
５００ＭＨｚ以上の周波数で動作する第１回路と、
第１主面および前記第１主面と反対側の第２主面を有する絶縁性基板と、
前記絶縁性基板の前記第２主面上にて同一の導体層から形成され、前記絶縁性基板に保持される配線パターンと、
前記絶縁性基板の前記第１主面に形成され、前記配線パターンに達する第１開口部と、
前記絶縁性基板の前記第１主面において前記第１開口部にて実装され、前記第１回路を形成する能動素子を含む半導体チップと、
前記絶縁性基板の前記第２主面を覆うソルダーレジストとを有するものである。

また、本発明による半導体装置は、上記構成における前記配線パターンが、信号伝達用の第１配線と、前記第１配線と平行に延在し固定電位と電気的に接続する第２配線とを含むものである。

また、本発明による半導体装置の製造方法は、上記構成における前記配線パターンを、
（ａ）前記絶縁性基板の前記第２主面に導体箔を貼り合わせる工程、
（ｂ）前記導体箔上にマスキング層を形成する工程、
（ｃ）前記マスキング層をマスクとして前記導体箔をエッチングする工程、
を含む工程から形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、ＲＦ特性および放熱性などの特性を維持したままＲＦモジュールの小型化を実現できる。

本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。

ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００もしくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００もしくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。

ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。

また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態では、電界効果トランジスタであるＭＯＳ・ＦＥＴ(Metal Oxide Semiconductor・Field Effect Transistor)をＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態を説明するための全図においては、構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１では、たとえばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Radio Frequency）パワーモジュールに本実施の形態１の半導体装置を適用した場合について説明する。

図１は、本実施の形態１のＲＦパワーモジュールを構成する増幅回路用のＩＣ（Integrated circuit）チップ（半導体チップ）１Ｃの回路ブロック図を示している。この図１には、たとえばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールに使用される増幅回路用のＩＣチップ１Ｃの回路ブロックが示されている。

このＩＣチップ１Ｃは、ＧＳＭ９００用の電力増幅回路２Ａと、ＤＣＳ１８００用の電力増幅回路２Ｂと、それら電力増幅回路２Ａ、２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各電力増幅回路２Ａ、２Ｂは、それぞれ３つの増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３と、３つの整合回路２ＡＭ１〜２ＡＭ３、２ＢＭ１〜２ＢＭ３とを有している。すなわち、ＩＣチップ１Ｃの入力端子４ａ、４ｂは、入力用の整合回路２ＡＭ１、２ＢＭ１を介して１段目の増幅段２Ａ１、２Ｂ１の入力に電気的に接続され、１段目の増幅段２Ａ１、２Ｂ１の出力は段間用の整合回路２ＡＭ２、２ＢＭ２を介して２段目の増幅段２Ａ２、２Ｂ２の入力に電気的に接続され、２段目の増幅段２Ａ２、２Ｂ２の出力は段間用の整合回路２ＡＭ３、２ＢＭ３を介して最終段の増幅段２Ａ３、２Ｂ３の入力に電気的に接続され、最終段の増幅段２Ａ３、２Ｂ３の出力は出力端子５ａ、５ｂと電気的に接続されている。このように本実施の形態１では、１つのＩＣチップ１Ｃの中に、電力増幅回路２Ａ、２Ｂの全ての増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３が設けられている。一般的には３つの増幅段がそれぞれ別々のＩＣチップに設けられているか、または、１段目および２段目の増幅段が１つのＩＣチップに設けられ、最終段の増幅段はパワーが大きく動作時の発熱が高いことや他の増幅段への信号干渉が大きい等の理由から１段目および２段目の増幅段が設けられたＩＣチップとは別のＩＣチップに設けられている。このため、ＲＦパワーモジュールの小型化が阻害されている。これに対して、本実施の形態１では、１つのＩＣチップ１Ｃ内に、電力増幅回路２Ａ、２Ｂの全ての増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３を設けたことにより、各増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３間の隣接間隔を大幅に短くすることができるので、そのＩＣチップ１Ｃを内蔵するＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。

上記周辺回路３は、制御回路３Ａと、上記増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記電力増幅回路２Ａ、２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、ＩＣチップ１Ｃ外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路２Ａ、２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。本実施の形態１では、このような周辺回路３を構成する素子も１つのＩＣチップ１Ｃ内に設けられている。これにより、インターフェイス部（ＩＣチップ１Ｃとモジュール基板（配線基板）との間のインターフェイス部およびＩＣチップ１Ｃとモジュール基板との各々に必要であったインターフェイス部）を大幅に削減でき、ＩＣチップ１Ｃやモジュール基板の面積を縮小できるので、ＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。

次に、図２は、上記電力増幅回路２Ａおよび上記バイアス回路３Ｂの回路構成の一例を示している。なお、上記電力増幅回路２Ａ、２Ｂおよびその各々のバイアス回路３Ｂの回路構成は同じなので、ここでは上記電力増幅回路２Ａおよび電力増幅回路２Ａ用の回路構成の一例を代表して示す。

本実施の形態１の電力増幅回路２Ａは、上記３段の増幅段２Ａ１〜２Ａ３として３つのｎＭＯＳＱｎ（Ｑｎ１、Ｑｎ２、Ｑｎ３）を順次従属接続した回路構成を有している。この電力増幅回路２Ａの出力レベルは、上記バイアス回路３Ｂおよび電源制御回路３Ａ１から供給される上記第１電源電圧Ｖｄｄ１によって制御される。ここでは、その第１電源電圧Ｖｄｄ１が３つのｎＭＯＳＱｎ１、Ｑｎ２、Ｑｎ３の各々のドレイン電極に供給されるようになっている。

整合回路２ＡＭ１〜２ＡＭ３は、インダクタ（受動素子）と、コンデンサ（受動素子）とを有している。インダクタは、配線で形成されており、１段目の増幅段２Ａ１（ｎＭＯＳＱｎ１）の入力およびそれぞれの段間でのインピーダンス整合をとる機能を有している。また、上記コンデンサは、上記インダクタと各段のｎＭＯＳＱｎの入力との間に接続されており、上記インピーダンス整合の機能と、その他に第１電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能とを有している。

上記バイアス回路３Ｂは、複数の分圧回路を有している。各分圧回路は、一対の抵抗Ｒ１、Ｒ２で構成されている。各一対の抵抗Ｒ１、Ｒ２は、バイアス回路３Ｂの入力端子４ｃと、基準電位（固定電位（たとえば接地電位で０Ｖ））との間に直列に接続されている。各一対の抵抗Ｒ１、Ｒ２間を繋ぐ配線部分と、各段のｎＭＯＳＱｎ１〜Ｑｎ３の入力（ゲート電極）とが電気的に接続されている。このバイアス回路３Ｂの入力端子４ｃに上記第１制御電圧または出力レベル制御電圧が入力されると、その電圧が上記一対の抵抗Ｒ１、Ｒ２で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が、各々のｎＭＯＳＱｎ１〜Ｑｎ３のゲート電極に入力されるようになっている。

図３は、上記増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合のＩＣチップ１Ｃの要部断面図の一例を示している。

ｐ^＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ⁻型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、たとえばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。

エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ⁻型オフセットドレイン領域２０７と、ｎ⁻型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ^＋型ドレイン領域２０９とからなる。これらｎ⁻型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ^＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ⁻型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ^＋型ドレイン領域２０９は不純物濃度が最も高い。

ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ⁻型ソース領域２１０と、ｎ⁻型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ⁻型ソース領域２１０よりも不純物濃度が高いｎ^＋型ソース領域２１１とからなる。ｎ⁻型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。

ｎ^＋型ソース領域２１１の端部（ｎ⁻型ソース領域２１０と接する側と反対側の端部）には、ｎ^＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ^＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、たとえばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。

ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ^＋型半導体領域２１５）、ソース（ｎ^＋型ソース領域２１１）およびドレイン（ｎ^＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ^＋型半導体領域２１５）およびソース（ｎ^＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ^＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。

ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。

図４は、上記増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）により形成した場合のＩＣチップ１Ｃの要部断面図の一例を示している。

半絶縁性のＧａＡｓ基板２５１上にｎ^＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。

各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、たとえばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。

コレクタメサ２５５上には、たとえばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、たとえばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、たとえばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。

コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４、２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。

次に、図５は、上記ＩＣチップ１Ｃをモジュール基板に搭載したＲＦパワーモジュールＰＭの一例の回路（第１回路）図を示している。

ＩＣチップ１Ｃのボンディングパッド（図示は省略）は、ボンディングワイヤＢＷを通じて後述するモジュール基板の主面の伝送線路１５ａ１〜１５ａ５、１５ｂ１〜１５ｂ５と電気的に接続されている。１段目の増幅段２Ａ１、２Ｂ１のゲート電極（入力）にボンディングワイヤＢＷを通じて接続された伝送線路１５ａ１、１５ｂ１は、それぞれコンデンサＣｍ１、Ｃｍ２を介して入力端子１７ａ、１７ｂと電気的に接続されている。１段目の増幅段２Ａ１、２Ｂ１のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ２、１５ｂ２は、それぞれ高電位側の電源端子１８ａ１、１８ｂ１と電気的に接続されてとともに、それぞれ電源端子１８ａ１、１８ｂ１の近傍に配置されたコンデンサＣｍ３、Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。２段目の増幅段２Ａ２、２Ｂ２のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ３、１５ｂ３は、それぞれ高電位側の電源端子１８ａ２、１８ｂ２と電気的に接続されてとともに、それぞれ電源端子１８ａ２、１８ｂ２の近傍に配置されたコンデンサＣｍ５、Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。最終段目の増幅段２Ａ３、２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ４、１５ｂ４は、それぞれ高電位側の電源端子１８ａ３、１８ｂ３と電気的に接続されているとともに、それぞれ電源端子１８ａ３、１８ｂ３の近傍に配置されたコンデンサＣｍ７、Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。さらに、最終段目の増幅段２Ａ３、２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ５、１５ｂ５は、それぞれコンデンサＣｍ９、Ｃｍ１０を介して出力端子１９ａ、１９ｂと電気的に接続されているとともに、それぞれの線路途中に配置されたコンデンサＣｍ１１、Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。周辺回路３の制御用のボンディングパッドにボンディングワイヤを通じて電気的に接続された伝送線路は、制御端子２０と電気的に接続されている。なお、上記ボンディングワイヤＢＷは、たとえば金（Ａｕ）等の細線からなり、インダクタとしての機能を有している。また、伝送線路１５ａ、１５ｂもインピーダンス整合用のインダクタとしての機能を有している。上記コンデンサＣｍ１〜Ｃｍ１２は、インピーダンス整合用のコンデンサとしての機能を有しており、チップ部品で構成されている。

次に、図６は、本実施の形態１のＲＦパワーモジュールＰＭを用いたデジタル携帯電話機システムＤＰＳの一例を示している。図６の符号ＡＮＴは信号電波の送受信用のアンテナ、符号２５はフロントエンド・モジュール、符号２６は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号２７は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１、ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路２６は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール２５は、インピーダンス整合回路ＭＮ１、ＭＮ２、ロウパスフィルタＬＰＦ１、ＬＰＦ２、スイッチ回路２８ａ、２８ｂ、コンデンサＣ５、Ｃ６および分波器２９を有している。インピーダンス整合回路ＭＮ１、ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１、ＬＰＦ２は高調波を減衰させる回路、スイッチ回路２８ａ、２８ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５、Ｃ６は受信信号から直流成分をカットする素子、分波器２９は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路２８ａ、２８ｂの切換信号ＣＮＴ１、ＣＮＴ２は上記ベースバンド回路２６から供給される。

図７は、上記図６のデジタル携帯電話機システムＤＰＳでのＲＦパワーモジュールＰＭの実装例を示している。マザーボード３０は、たとえば多層配線構造を有するプリント配線基板等からなり、その主面上には、ＲＦパワーモジュールＰＭと、その他に複数のチップ部品３１が搭載されている。ＲＦパワーモジュールＰＭは、モジュール基板ＭＣＢの裏面の電極２３Ｇ、２３Ｓ等をマザーボード３０の主面に向けた状態でマザーボード３０上に搭載されている。また、モジュール基板ＭＣＢには、上記ＩＣチップ１Ｃ、コンデンサＣｍ１〜Ｃｍ１２等が実装されている。ＲＦのパワーモジュールＰＭの電極は、半田等のような接合材３２を介してそれぞれマザーボード３０の配線パターンと接続されている。ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢの主面は、たとえばエポキシ樹脂等からなる封止部材（封止用樹脂）３３により覆われており、これによりモジュール基板ＭＣＢの主面のＩＣチップ１Ｃ等が封止されている。

図８、図９および図１０は、それぞれ本実施の形態１のＲＦパワーモジュールＰＭの上面図、下面図および要部断面図である。また、図１１および図１２はそれぞれＲＦパワーモジュールＰＭを形成する上記モジュール基板ＭＣＢの上面図および下面図であり、図１３は図１１中のＡ−Ａ線に沿った断面図である。

前述したように、モジュール基板ＭＣＢの主面（上面）は、封止部材３３により覆われている（図７および図８参照）。モジュール基板ＭＣＢの底面（下面）もたとえばエポキシ樹脂等からなるソルダーレジスト３５で覆われている（図９および図１０参照）。モジュール基板ＭＣＢは、たとえばガラスエポキシまたはポリイミドからなる絶縁性基板３７の裏面（第２主面）にＣｕ（銅）等からなる導体パターン（配線パターン）３６を貼り合わせた構造となっている。ソルダーレジスト３５には、導体パターン３６に達する複数の開口部（第３開口部）３８が形成されており、これら複数の開口部３８から現れる導体パターン３６は、マザーボード３０の配線パターンと電気的に接続するための電極３９となっている。

絶縁性基板３７には、主面（第１主面）から導体パターン３６に達する複数の開口部（第１開口部、第２開口部）４０が形成されており、モジュール基板ＭＣＢに実装された上記コンデンサＣｍ１〜Ｃｍ１２等の受動素子（受動部品）４１およびＩＣチップ１Ｃなどの電極（ＩＣチップ１Ｃについては裏面電極）は、それぞれこれら開口部４０内に配置され、導電性接着剤４２を介して導体パターン３６と電気的に接続されている。本実施の形態１において、その導電性接着剤４２としては、Ａｇ（銀）を主成分としたペースト状接着剤もしくははんだを例示することができる。また、ＩＣチップ１Ｃから引き出されたボンディングワイヤＢＷも開口部４０にて導体パターン３６と接続されている。導体パターン３６は、基準電位（固定電位（たとえば接地電位で０Ｖ））と電気的に接続する導体パターン（第２配線）３６Ｇと、信号伝達に用いられる導体パターン（第１配線）３６Ｓとを含む（図１４および図１５参照）。なお、図１５中においては、ＩＣチップ１Ｃ、受動素子４１およびボンディングワイヤＢＷと導体パターン３６Ｇ、３６Ｓとのそれぞれの接続状態についても図示している。このように、ＩＣチップ１Ｃおよび受動素子４１が薄い導体パターン３６を介してマザーボード３０（図７参照）の配線パターンと電気的に接続されることにより、たとえば本実施の形態１のモジュール基板ＭＣＢの代わりに多層配線基板を用いた場合に比べて熱抵抗を大幅に低減することができる。つまり、本実施の形態１のＲＦパワーモジュールＰＭの放熱性を大幅に向上することができる。また、導体パターン３６がＲＦパワーモジュールＰＭの配線部と放熱部を兼ねるので、それによってもＲＦパワーモジュールＰＭの放熱性を向上することができる。

また、モジュール基板ＭＣＢは、絶縁性基板３７に導体パターン３６を貼付した単層の配線構造となることから、たとえばリードフレーム等を用いた場合には困難な複雑な導体パターンの形成や、基準電位となる導体パターン３６Ｇの強化などを容易に実現することが可能となる。

また、モジュール基板ＭＣＢを絶縁性基板３７に導体パターン３６を貼付した単層の配線構造としたことにより、モジュール基板ＭＣＢの構造を簡素化することができる。また、モジュール基板ＭＣＢの構造を簡素化することにより、モジュール基板ＭＣＢのコストを低減することができる。

導体パターン３６は、基準電位（固定電位（たとえば接地電位で０Ｖ））と電気的に接続する導体パターン３６Ｇと、信号伝達に用いられる導体パターン３６Ｓとを含む。これら導体パターン３６Ｇ、３６Ｓを形成するには、まず図１６に示すように、絶縁性基板３７に、たとえばＣｕ等からなる導体箔３６Ｈを貼付する。この時、たとえば型抜き等の手段によって予め絶縁性基板３７には前述の開口部４０が形成されている。次いで、図１７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（マスキング層）４３をマスクとして導体箔３６Ｈをエッチングする。それにより、導体パターン３６Ｇ、３６Ｓを形成することができる。

図１２に示したように、本実施の形態１のモジュール基板ＭＣＢにおいては、同一平面上において、信号伝達に用いられる導体パターン３６Ｓと、基準電位と電気的に接続する導体パターン３６Ｇとが並行する、いわゆるコプレーナライン構造が形成されている。コプレーナライン構造では、同一平面上に並行している導体パターン３６Ｓと導体パターン３６Ｇとで電界を伝えるので、絶縁性基板３７の厚さ方向での制約が少なくなる。そのため、モジュール基板ＭＣＢを形成する絶縁性基板３７が薄くなっても、導体パターン３６Ｓと導体パターン３６Ｇの位置関係は変わらないため、信号の伝達ロスを防ぐことができる。

ここで、本実施の形態１のモジュール基板ＭＣＢの代わりに図１８に示すようなストリップライン構造もしくはマイクロストリップライン構造を有するモジュール基板を用いた場合における信号の伝達ロスについて説明する。図１８中において、ｔは信号伝達に用いられる導体パターン３６Ｓの厚さであり、Ｗは導体パターン３６Ｓの幅であり、Ｌは導体パターン３６Ｓの長さであり、Ｈは絶縁性基板３７の厚さである。また、図１９は、導体パターン３６Ｓの長さＬを１ｍｍとし、導体パターン３６Ｓを含む回路の動作周波数ｆを１ＧＨｚとした時における、絶縁性基板３７の厚さと信号の伝達ロス（ｄＢ）との関係を示したものである。なお、導体パターン３６Ｓの幅Ｗを一定として絶縁性基板３７の厚さＨを変化させた場合、特性インピーダンスＺ_０が変化するため、伝達ロス以外に反射ロスを生じる。そのため、伝達ロスの変化の傾向が表れ難くなることから、特定インピーダンスＺ_０が一定となるように導体パターン３６Ｓの幅Ｗを変えており、図１９中では、特定インピーダンスＺ_０が１０Ω、３０Ωおよび５０Ωの３通りの場合について示している。このような図１９に示すように、ストリップライン構造もしくはマイクロストリップライン構造を有するモジュール基板における伝達ロスは、絶縁性基板３７の厚さが薄くなるほど指数関数的に大きくなる。そのため、絶縁性基板３７の厚さを一定値（たとえば０．３ｍｍ程度）以上確保する必要がある。また、伝達ロスは、回路の動作周波数が大きくなるほど増加する傾向がある。

一方、本実施の形態１のモジュール基板ＭＣＢは、前述したように、絶縁性基板３７が薄くなっても、信号の伝達ロスが起こることを防ぐことができる。そのため、ＲＦ特性を低下させることなく本実施の形態１のＲＦパワーモジュールを薄型化することができる。また、本実施の形態１のモジュール基板ＭＣＢによれば、絶縁性基板３７の厚さを０．１ｍｍ程度以下まで薄くした場合でもＲＦ信号を伝達する導体パターン３６Ｇ、３６Ｓを容易に形成することができる。

（実施の形態２）
図２０は、本実施の形態２のＲＦパワーモジュールＰＭ２の要部断面図である。

本実施の形態２のＲＦパワーモジュールＰＭ２は、ＩＣチップ１Ｃおよび受動素子４１が実装されたモジュール基板を、たとえばＣｕからなるリードフレーム４５から形成し、そのリードフレーム４５の上面および下面の両方を同一の封止部材３３Ａで一体に封止することで固定したものである。図示は省略するが、リードフレーム４５は、前記実施の形態１で説明した導体パターン３６と同様の平面パターンを有している。リードフレーム４５のうち、ＲＦパワーモジュールＰＭ２の裏面に露出してマザーボード３０（図７参照）の配線パターンと電気的に接続するための電極となる部分以外は、ハーフエッチング法により薄くされ、封止部材３３Ａ中に完全に埋め込まれている。また、封止部材３３Ａは、前記実施の形態１で示した封止部材３３およびソルダーレジスト３５と同様にエポキシ樹脂等から形成することができる。ＩＣチップ１Ｃおよび受動素子４１の電極（ＩＣチップ１Ｃについては裏面電極）は、前記実施の形態１で示した導電性接着剤４２（図１０参照）と同様の導電性接着剤（図示は省略）を介してリードフレーム４５と電気的に接続されている。また、ＩＣチップ１Ｃから引き出されたボンディングワイヤＢＷも所定位置にてリードフレーム４５と接続されている。

上記の本実施の形態２のＲＦパワーモジュールＰＭ２によれば、前記実施の形態１のＲＦパワーモジュールＰＭに比べて部品数を少なくすることができる。それにより、前記実施の形態１のＲＦパワーモジュールＰＭに比べて本実施の形態２のＲＦパワーモジュールＰＭ２の製造工ストを低減することができる。

また、上記のような本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態においては、ボンディングワイヤを用いてＩＣチップをモジュール基板に実装する場合について説明したが、ボンディングワイヤを用いる代わりに、ＩＣチップ主面に形成したバンプ電極をモジュール基板の導体パターンと接続する、いわゆるフェイスダウンボンディング法によってＩＣチップをモジュール基板に実装してもよい。それにより、ボンディングワイヤの接続工程が省略できるので、ＲＦパワーモジュールの製造工程を簡略化できる。

本発明の半導体装置およびその製造方法は、複数系統の電力増幅回路を有する半導体装置およびその製造方法に適用できる。

本発明の一実施の形態である半導体装置の回路ブロック図である。図１に示した半導体装置の要部回路図である。図１中に示した増幅段を構成する半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップの一例の要部断面図である。図１中に示した増幅段を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタにより形成した場合の半導体チップの一例の要部断面図である。本発明の一実施の形態である半導体装置を用いたＲＦパワーモジュールの等価回路図である。図５のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図である。図６のデジタル携帯電話機システムのＲＦパワーモジュールの実装例の要部側面図である。図５のＲＦパワーモジュールの上面図である。図５のＲＦパワーモジュールの下面図である。図５のＲＦパワーモジュールの要部断面図である。図５のＲＦパワーモジュールを形成するモジュール基板の上面図である。図５のＲＦパワーモジュールを形成するモジュール基板の下面図である。図１１中のＡ−Ａ線に沿った断面図である。図５のＲＦパワーモジュールの要部平面図である。図５のＲＦパワーモジュールの要部平面図である。図５のＲＦパワーモジュールを形成するモジュール基板の製造工程を説明する要部断面図である。図１６に続くモジュール基板の製造工程中の要部断面図である。ストリップライン構造もしくはマイクロストリップライン構造を説明する要部斜視図である。ストリップライン構造もしくはマイクロストリップライン構造における伝達ロスについて示す説明図である。本発明の他の実施の形態である半導体装置を用いたＲＦパワーモジュールの要部断面図である。

符号の説明

１ＣＩＣチップ（半導体チップ）
２Ａ、２Ｂ電力増幅回路
２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３増幅段
２ＡＭ１〜２ＡＭ３、２ＢＭ１〜２ＢＭ３整合回路
３周辺回路
３Ａ制御回路
３Ａ１電源制御回路
３Ａ２バイアス電圧生成回路
３Ｂバイアス回路
４ａ、４ｂ入力端子
５ａ、５ｂ出力端子
１５ａ１〜１５ａ５、１５ｂ１〜１５ｂ５伝送線路
１７ａ、１７ｂ入力端子
１８ａ１〜１８ａ３、１８ｂ１〜１８ｂ３電源端子
１９ａ、１９ｂ出力端子
２５フロントエンド・モジュール
２６ベースバンド回路
２７変復調用回路
２８ａ、２８ｂスイッチ回路
２９分波器
３０マザーボード
３１チップ部品
３２接合材
３３封止部材（封止用樹脂）
３５ソルダーレジスト
３６導体パターン（配線パターン）
３６Ｇ導体パターン（第２配線）
３６Ｓ導体パターン（第１配線）
３７絶縁性基板
３８開口部（第３開口部）
３９電極
４０開口部（第１開口部、第２開口部）
４１受動素子（受動部品）
４２導電性接着剤
４３フォトレジスト膜（マスキング層）
４５リードフレーム
２０１半導体基板
２０２エピタキシャル層
２０３ｐ型ウエル
２０４ゲート絶縁膜
２０５ゲート電極
２０６サイドウォールスペーサ
２０７ｎ⁻型オフセットドレイン領域
２０８ｎ型オフセットドレイン領域
２０９ｎ^＋型ドレイン領域
２１０ｎ⁻型ソース領域
２１１ｎ^＋型ソース領域
２１２ｐ型ハロー領域
２１３溝
２１４ｐ型打抜き層
２１５ｐ^＋型半導体領域
２２１窒化シリコン膜
２２２酸化シリコン膜
２２３コンタクトホール
２２４プラグ
２２５ソース電極
２２６ドレイン電極
２２７酸化シリコン膜
２２８スルーホール
２２９配線
２３０表面保護膜
２３１ソース裏面電極
２５１ＧａＡｓ基板
２５２サブコレクタ層
２５３ＨＢＴ
２５４コレクタ電極
２５５コレクタメサ
２５６ベースメサ
２５７ベース電極
２５８エミッタ層
２６１絶縁膜
２６２コンタクトホール
２６３コレクタ配線
２６４絶縁膜
２６５スルーホール
２６６エミッタ配線
ＡＮＴアンテナ
ＢＷボンディングワイヤ
Ｃ５、Ｃ６コンデンサ
Ｃｍ１〜Ｃｍ１２コンデンサ
ＣＮＴ１、ＣＮＴ２切換信号
ＤＰＳデジタル携帯電話機システム
ＦＬＴ１、ＦＬＴ２フィルタ
ＧＮＤ接地電位
ＬＰＦ１、ＬＰＦ２ロウパスフィルタ
ＭＣＢモジュール基板
ＭＮ１、ＭＮ２インピーダンス整合回路
ＰＭ、ＰＭ２ＲＦパワーモジュール
Ｑｎ１、Ｑｎ２、Ｑｎ３、ＱｎｎＭＯＳ
Ｒ１、Ｒ２抵抗
Ｖｄｄ１第１電源電圧

Claims

５００ＭＨｚ以上の周波数で動作する第１回路と、
第１主面および前記第１主面と反対側の第２主面を有する絶縁性基板と、
前記絶縁性基板の前記第２主面上にて同一の導体層から形成され、前記絶縁性基板に保持される配線パターンと、
前記絶縁性基板の前記第１主面に形成され、前記配線パターンに達する第１開口部と、
前記絶縁性基板の前記第１主面において前記第１開口部にて実装され、前記第１回路を形成する能動素子を含む半導体チップと、
前記絶縁性基板の前記第２主面を覆うソルダーレジストとを有し、
前記配線パターンは、信号伝達用の第１配線と、前記第１配線と平行に延在し固定電位と電気的に接続する第２配線とを含むことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記絶縁性基板の前記第１主面には、前記配線パターンに達する複数の第２開口部が形成され、
前記絶縁性基板の前記第１主面において、前記複数の第２開口部にて前記第１回路を形成する複数の受動部品が実装されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記絶縁性基板の前記第１主面は、封止用樹脂により封止されていることを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記絶縁性基板の前記第２主面の前記ソルダーレジストには、前記導体パターンに達する第３開口部が形成され、
前記第３開口部にて実装配線基板と電気的に接続することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記半導体チップは、前記第１配線および前記第２配線と電気的に接続されていることを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記半導体チップは、裏面を前記絶縁性基板と対向させて前記絶縁性基板に搭載され、ワイヤボンディングによって前記第１配線および前記第２配線と電気的に接続されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記絶縁性基板は、ガラスエポキシまたはポリイミドを主成分とすることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記配線パターンは、銅を主成分とすることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記半導体チップは、前記第１開口部にて前記配線パターンと導電性接着剤を介して電気的に接続されていることを特徴とする半導体装置。
請求項９記載の半導体装置において、
前記導電性接着剤は、銀ペーストまたははんだであることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記絶縁性基板の厚さは０．１ｍｍ以下であることを特徴とする半導体装置。
移動体通信機器用電力増幅回路と、
第１主面および前記第１主面と反対側の第２主面を有する絶縁性基板と、
前記絶縁性基板の前記第２主面上にて同一の導体層から形成され、前記絶縁性基板に保持される配線パターンと、
前記絶縁性基板の前記第１主面に形成され、前記配線パターンに達する第１開口部と、
前記絶縁性基板の前記第１主面において前記第１開口部にて実装され、前記移動体通信機器用電力増幅回路を形成する能動素子を含む半導体チップと、
前記絶縁性基板の前記第２主面を覆うソルダーレジストとを有し、
前記配線パターンは、信号伝達用の第１配線と、前記第１配線と平行に延在し固定電位と電気的に接続する第２配線とを含むことを特徴とする半導体装置。
請求項１２記載の半導体装置において、
前記移動体通信機器用電力増幅回路は、８５０ＭＨｚ帯、９００ＭＨｚ帯、１８００ＭＨｚ帯または１９００ＭＨｚ帯で動作することを特徴とする半導体装置。
５００ＭＨｚ以上の周波数で動作する第１回路と、
第１主面および前記第１主面と反対側の第２主面を有する絶縁性基板と、
前記絶縁性基板の前記第２主面上にて同一の導体層から形成され、前記絶縁性基板に保持される配線パターンと、
前記絶縁性基板の前記第１主面に形成され、前記配線パターンに達する第１開口部と、
前記絶縁性基板の前記第１主面において前記第１開口部にて実装され、前記第１回路を形成する能動素子を含む半導体チップと、
前記絶縁性基板の前記第２主面を覆うソルダーレジストとを有し、
前記配線パターンは、信号伝達用の第１配線と、前記第１配線と平行に延在し固定電位と電気的に接続する第２配線とを含むことを特徴とする半導体装置の製造方法であって、
（ａ）前記絶縁性基板の前記第２主面に導体箔を貼り合わせる工程、
（ｂ）前記導体箔上にマスキング層を形成する工程、
（ｃ）前記マスキング層をマスクとして前記導体箔をエッチングし、残った前記導体箔から前記配線パターンを形成する工程、
を含むことを特徴とする半導体装置の製造方法。
請求項１４記載の半導体装置の製造方法において、
前記絶縁性基板は、ガラスエポキシまたはポリイミドを主成分とすることを特徴とする半導体装置の製造方法。
請求項１４記載の半導体装置の製造方法において、
前記導体箔は、銅を主成分とすることを特徴とする半導体装置の製造方法。