JP2006094557A - 半導体素子及び高周波電力増幅装置並びに無線通信機 - Google Patents

半導体素子及び高周波電力増幅装置並びに無線通信機 Download PDF

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Abstract

【課題】半導体素子の小型化により、高周波電力増幅装置の小型化を図る。
【解決手段】半導体基板と、前記半導体基板に形成されるトランジスタを有し、前記半導体基板の主面に前記トランジスタの外部電極端子を構成する制御電極端子及び出力信号を送出する第１の電極端子が設けられ、前記制御電極端子は１乃至複数設けられるとともに、前記１乃至複数の制御電極端子を挟んで、一側には複数の前記第１の電極端子が配列され、他側には複数の前記第１の電極端子が配列され、前記１乃至複数の制御電極端子と前記制御電極端子の一側の複数の前記第１の電極端子を含む部分によって第１のトランジスタ部分を構成し、前記１乃至複数の制御電極端子と前記制御電極端子の他側の複数の前記第１の電極端子を含む部分によって第２のトランジスタ部分を構成している。半導体素子は四角形である。
【選択図】図１

Description

本発明は、半導体素子及び高周波電力増幅装置（高周波電力増幅モジュール）並びにその高周波電力増幅装置を組み込んだ無線通信機に係わり、例えば、通信周波数帯が異なる複数の通信機能を有する多バンド通信方式のセルラー携帯電話機に適用して有効な技術に関する。
近年、北米セルラー市場においては、従来から使用されている北米全土をカバーするアナログ方式のＡＭＰＳ（Advanced Mobile phone Service ）と、ＴＤＭＡ（time division multiple access ），ＣＤＭＡ（code division multiple access ）等デジタル方式を一つの携帯電話に組み込んだいわゆるデュアルモード携帯電話機が使用されている。
一方、欧州等においては、ＴＤＭＡ技術とＦＤＤ（frequency division duplex ：周波数分割双方向）技術を使うＧＳＭ（Global System for Mobile Communication）方式とＤＣＳ（Digital Cellular System ）方式が使用されている。
非特許文献１には、使用周波数が８００〜９００ＭＨｚのＧＳＭと、使用周波数が１．７〜１．８ＧＨｚのＰＣＮ（別名ＤＳＣ）を一体化したデュアルモードの携帯電話について記載されている。同文献には、受動部品を集積して回路全体を小型化する多層セラミックス・デバイスについて記載されている。
また、デュアルバンド向けＲＦパワーモジュールについては、非特許文献２に記載されている。
日経ＢＰ社発行「日経エレクトロニクス」1999年７月26日号〔no.748〕、P140〜P153 株式会社日立製作所半導体グループ発行、「ＧＡＩＮ」、Ｎｏ．１３１、２０００．１
高度情報通信により携帯電話もより一層多機能化が図られている。このため、携帯電話に組み込まれる高周波電力増幅装置（高周波電力増幅モジュール）もそれに追従して多機能になっている。特に、複数の通信モード（含む通信バンド）を有する高周波電力増幅装置においては、シングル通信モード製品に比較して組み立て部品数が多くなり、装置が大型化し製品コストが高騰する。
そこで、本発明者等は高周波電力増幅装置の小型化を図るべく、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field-Effect-Transistor ）を組み込んだ半導体チップの小型化を検討した。
図１６乃至図２０は本発明に先立って検討した高周波電力増幅器（高周波電力増幅モジュール）２０と、最終増幅段を構成するトランジスタが組み込まれた半導体素子に係わる図である。図１９は高周波電力増幅装置の等価回路図であり、図２０は高周波電力増幅装置２０における配線基板（モジュール基板）２１Ｂ上の電子部品のレイアウトを示す模式的平面図である。
高周波電力増幅器は、デュアルバンド型の高周波電力増幅モジュールであり、図１９の回路図に示すように、第１の増幅系としてＰＣＮ（Personal Communications Network)方式用の増幅系Ｐと、第２の増幅系としてＧＳＭ方式用の増幅系Ｇを有している。従って、図１９及び図２０において、整合回路等を構成する容量（コンデンサ），抵抗を示す記号にあって、ＰＣＮ用の増幅系ＰではＣＰ１（コンデンサ）、ＲＰ１（抵抗）のようにＰを含み、ＧＳＭ用の増幅系ＧではＣＧ１（コンデンサ）、ＲＧ１（抵抗）のようにＧを含んで示してある。
図１９及び図２０に示すように、増幅系Ｐの外部電極端子は入力端子Ｐin１，出力端子Ｐout １，電源電位Ｖdd１となり、増幅系Ｇの外部電極端子は入力端子Ｐin２，出力端子Ｐout ２，電源電位Ｖdd２となり、基準電位（グランド：ＧＮＤ）と制御端子Ｖapc が共通となっている。また、ＧＳＭ用の増幅系ＧまたはＰＣＮ用の増幅系Ｐのいずれを動作させるかの選択は、スイッチＳＷ１の切替えによって行い、このスイッチＳＷ１は選択端子Ｖctl に供給される信号によって切り替わる。制御端子Ｖapc はスイッチＳＷ１に接続され、この制御端子Ｖapc に供給されるバイアス信号はスイッチＳＷ１の切替えによって、ＧＳＭ用の増幅系Ｇの各トランジスタにバイアス電位を供給する。また、図１９の回路図における細長四角形部分はマイクロストリップラインを示すものである。
ＰＣＮ用の増幅系Ｐ及びＧＳＭ用の増幅系Ｇは、いずれもトランジスタを順次従属接続した３段構成〔第１増幅段，第２増幅段，第３増幅段（最終増幅段）〕になっている。また、最終増幅段では出力を増大させるため並列に二つのトランジスタを接続する電力合成構成になっている。トランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor ）が使用されている。
従って、ＰＣＮ用の増幅系Ｐでは、入力端子Ｐin１と出力端子Ｐout １との間に第１増幅段としてトランジスタＱ１、第２増幅段としてトランジスタＱ２、最終増幅段として並列接続されるトランジスタＱ３，Ｑ４を順次従属接続した構成になるとともに、入力側整合回路や出力側整合回路やノイズフイルター等の回路を構成するため、各所にディスクリート部品としてコンデンサ（ＣＰ１〜ＣＰ１３），バイパスコンデンサ（ＣＢ１，ＣＢ２），抵抗（ＲＰ１〜ＲＰ４），インダクタＬ１が配置されている。
トランジスタＱ１〜Ｑ４の制御電極端子となるゲート電極には、それぞれ増幅されるべき信号とバイアス電位が供給される。このバイアス電位は、前述のように制御端子Ｖapc
に供給される信号であり、この信号はスイッチＳＷ１によってＰＣＮ用の増幅系ＰまたはＧＳＭ用の増幅系Ｇに選択して供給される。この選択は選択端子Ｖctl に供給される信号によってスイッチＳＷ１が切り換えられることによって選択される。各ゲート電極に供給される電位はそれぞれ所定のバイアス抵抗によって規定されている。
また、各トランジスタＱ１〜Ｑ４の第１の電極端子（ドレイン電極）には電源電位Ｖdd１が供給されるとともに、第１の電極端子に増幅信号が出力される。各トランジスタの第２の電極端子（ソース電極）は基準電位（ＧＮＤ）が供給される。
また、ＧＳＭ用の増幅系Ｇでは、入力端子Ｐin２と出力端子Ｐout ２との間に第１増幅段としてトランジスタＱ５、第２増幅段としてトランジスタＱ６、最終増幅段として並列接続されるトランジスタＱ７，Ｑ８を順次従属接続した構成になるとともに、入力側整合回路や出力側整合回路やノイズフイルター等の回路を構成するため、各所にディスクリート部品としてコンデンサ（ＣＧ１〜ＣＧ１３），バイパスコンデンサ（ＣＢ３，ＣＢ４），抵抗（ＲＧ１〜ＲＧ４），インダクタＬ２が配置されている。
トランジスタＱ５〜Ｑ８の制御電極端子となるゲート電極には、それぞれ増幅されるべき信号とバイアス電位が供給される。また、各トランジスタＱ５〜Ｑ８の第１の電極端子（ドレイン電極）には電源電位Ｖdd２が供給されるとともに、第１の電極端子に増幅信号が出力される。各トランジスタの第２の電極端子（ソース電極）は基準電位（ＧＮＤ）が供給される。
チップ１にはトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６がモノリシックに形成されている。チップ２には増幅系Ｐの最終増幅段を構成するトランジスタＱ３，Ｑ４がモノリシックに形成されている。チップ３には増幅系Ｇの最終増幅段を構成するトランジスタＱ６，Ｑ８がモノリシックに形成されている。
各チップの電極と、配線基板２１の主面に設けられた配線２１Ｗのワイヤボンディングパッド２１Ｄは、導電性のワイヤ１４で電気的に接続される。また、各チップの下面に設けられた電極は配線基板２１に固定される際、配線に連なる導電性の固定部に電気的に接続される。これにより、図１９に示す回路が構成される。また、特に説明しないが、コンデンサや抵抗、さらにはインダクタ等を構成する受動部品は表面実装が可能なチップ部品となり、各電極はソルダーによって配線に連なる電極接続部に電気的に接続されている。
ところで、最終増幅段を構成するトランジスタを組み込んだ半導体素子（半導体チップ）１０は、図１６および図１８に示すような電極配置構成になっている。図１６は最終増幅段を構成するトランジスタを組み込んだ半導体素子（半導体チップ）１０の模式的平面図、図１７は半導体素子の等価回路図、図１８はトランジスタの電極パターンを示す模式的平面図である。半導体チップ１０は、図１９や図２０に示すチップ２及びチップ３を構成するものであり、半導体チップ１０はチップ３の例で図１８を用いて説明する。
半導体チップ１０は長方形となり、その一方の長辺に沿ってゲート電極パッド１１が並び、他方の長辺に沿ってドレイン電極パッド１２が並び、一方の長辺の中間部分にソース電極パッド１３が設けられている。図ではゲート電極パッド１１及びドレイン電極パッド１２は一列にそれぞれ８個並ぶとともに、４個ずつ二分化され、その二分化されたゲート電極パッド１１の間には抵抗Ｒ５が接続され、二分化されたドレイン電極パッド１２の間には抵抗Ｒ６が接続されている。チップ２の場合はドレイン電極パッドは６個一列に並び、３個ずつ二分化されている。
図１６に示すように、ソース電極パッド１３と抵抗Ｒ５及び抵抗Ｒ６の左側のゲート電極パッド１１及びドレイン電極パッド１２を含む部分で第１のトランジスタ部分（ＦＥＴ１）を構成し、ソース電極パッド１３と抵抗Ｒ５及び抵抗Ｒ６の右側のゲート電極パッド１１及びドレイン電極パッド１２を含む部分で第２のトランジスタ部分（ＦＥＴ２）を構成している。ＦＥＴ１及びＦＥＴ２は、図１９や図２０に示すチップ２ではトランジスタＱ３，Ｑ４を構成し、図１９や図２０に示すチップ３ではトランジスタＱ７，Ｑ８を構成することになる。
電極パターンは、図１８に示すように各電極のフィンガーが櫛歯状に噛み合うフィンガーパターン構造となっている。また、この電極パターン構成において、信号の位相が遅れないようにするためフィンガーが短くなる構造になっている。従って、ゲート電極パッドとドレイン電極パッドを対面させてフィンガーを短くする構造を採用する結果、図１６に示すように、半導体チップ１０は長細い構造となる。例えば、半導体チップ１０の大きさは縦２ｍｍ、横１ｍｍとなる。
しかし、このように半導体チップ１０が細長くなると、半導体チップ１０を搭載する配線基板の大きさも大きくなり、高周波電力増幅装置も大型化してしまう。
本発明の目的は、増幅器を組み込んだ縦横の寸法差が小さい半導体素子を提供することにある。
本発明の他の目的は、小型化が可能な高周波電力増幅装置を提供することにある。
本発明の他の目的は、小型化が可能な無線通信機を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体基板と、
前記半導体基板に形成されるトランジスタを有し、
前記半導体基板の主面に前記トランジスタの外部電極端子を構成する制御電極端子及び出力信号を送出する第１の電極端子が設けられ、
前記制御電極端子は１乃至複数設けられるとともに、前記１乃至複数の制御電極端子を挟んで、一側には複数の前記第１の電極端子が配列され、他側には複数の前記第１の電極端子が配列され、
前記１乃至複数の制御電極端子と前記制御電極端子の一側の複数の前記第１の電極端子を含む部分によって第１のトランジスタ部分を構成し、
前記１乃至複数の制御電極端子と前記制御電極端子の他側の複数の前記第１の電極端子を含む部分によって第２のトランジスタ部分を構成していることを特徴とする。
前記半導体素子は正方形に近くすることができ、前記半導体基板の対面する一対の辺に沿って前記第１の電極端子がそれぞれ一列に並ぶとともに、前記両列の中間に前記制御電極端子が位置している。前記トランジスタの前記制御電極端子及び前記第１の電極端子並びに第２の電極端子にそれぞれ電気的に接続される前記半導体基板に形成される各半導体領域はフィンガー構造となり、フィンガーの長さは３００μｍ以下となっている。前記トランジスタはシリコン基板に形成された電界効果トランジスタであり、ゲート電極端子が前記制御電極端子となり、ドレイン電極端子が前記第１の電極端子となり、ソース電極端子が前記第２の電極端子となっている。
このような半導体素子は、以下の構成の高周波電力増幅装置の最終増幅段として組み込まれる。高周波電力増幅装置は、配線基板に１乃至複数の増幅系を形成した高周波電力増幅装置であって、
前記増幅系は、
増幅されるべき信号が供給される入力端子と、
出力端子と、
パワー制御信号を受ける制御端子と、
前記入力端子と前記出力端子の間に順次従属接続される複数の増幅段と、
前記増幅段にそれぞれ所定の電位を供給する第１電源端子及び第２電源端子とを有し、
前記増幅段は、その段へ供給される入力信号及び前記パワー制御信号を受ける制御電極端子と、その段の出力信号を送出する第１の電極端子と、前記第２電源端子に接続される第２の電極端子を含む構成になっている。
前記高周波電力増幅装置は無線通信機に組み込まれる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）ゲート電極パッドを挟んで半導体チップの一方の辺に沿ってドレイン電極パッドを複数配置するとともに、半導体チップの他方の辺に沿ってドレイン電極パッドを複数配置する構造となることから、半導体チップは正方形に近くすることができる。この結果、高周波電力増幅装置に組み込んだ場合、細長い半導体チップを組み込む場合に比較して高周波電力増幅装置の配線基板を小さくすることができ、高周波電力増幅装置の小型化が可能になる。また、高周波電力増幅装置の小型化から、高周波電力増幅装置を組み込む無線通信機も小型化できる。
（ｂ）トランジスタにおける電極パターンはフィンガーパターン構造となるとともに、フィンガーの長さは３００μｍ以下となっていることから、信号の位相ずれが大きくならない。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本実施例（実施形態）１では、ＧＳＭ用の増幅系とＰＣＮ用の増幅系を有する高周波電力増幅装置の最終増幅段を構成する半導体素子（半導体チップ）に本発明を適用した例について説明する。また、前記高周波電力増幅装置を組み込んだデュアルバンド方式の無線通信機についても説明する。
高周波電力増幅装置（高周波電力増幅モジュール）２０は、図５の平面図、図６の側面図及び図７の正面図に示すように外観的には偏平な矩形体構造になっている。また、高周波電力増幅装置の底面の電極パターンは、図８の透視的に示す模式的平面図で示すようなパターンになっている。点々を施した領域が電極部分である。
高周波電力増幅装置２０は、板状の配線基板（モジュール基板）２１と、この配線基板２１の一面側（主面側）に重ねて取り付けられたキャップ２２によって偏平矩形体構造のパッケージ２３が構成された構造になっている。前記キャップ２２は電磁シールド効果の役割を果たす金属製になっている。図１０に示すように、配線基板２１の配線パターンや配線基板２１に搭載される半導体素子を含む電子部品によって、図９に示すような回路を構成するようになっている。
図７及び図８に示すように、配線基板２１の周面から底面に掛けてそれぞれ外部電極端子が設けられている。この外部電極端子は、表面実装型となり、モジュール基板２１に形成された配線と、この配線の表面に形成されたソルダーによって形成されている。
外部電極端子の１から８までは以下の通りである。端子１はＧＳＭ用増幅系Ｇの入力端子Ｐin２、端子２は制御端子Ｖapc 、端子３は増幅系Ｇの電源電位Ｖdd２、端子４は増幅系Ｇの出力端子Ｐout ２、端子５はＰＣＮ用増幅系Ｐの出力端子Ｐout １、端子６は増幅系Ｐの電源電位Ｖdd１、端子７は選択端子Ｖctl 、端子８は増幅系Ｐの入力端子Ｐin１である。また、符号は付してないが、ＧＮＤは基準電位を供給するグランド用端子である。
図９及び図１０に示すように、高周波電力増幅装置２０は、ＰＣＮ用の増幅系Ｐと、ＧＳＭ用の増幅系Ｇを有するデュアルバンド型の高周波電力増幅モジュールである。増幅系Ｐ及び増幅系Ｇは、それぞれ使用する電子部品の性能は異なるものもあるが、回路構成は略同一となる。
図９の回路図に示すように、第１の増幅系としてＰＣＮ方式用の増幅系Ｐと、第２の増幅系としてＧＳＭ方式用の増幅系Ｇを有している。従って、図９及び図１０において、整合回路等を構成する容量素子（コンデンサ），抵抗素子を示す記号にあって、ＰＣＮ用の増幅系ＰではＣＰ１（コンデンサ）、ＲＰ１（抵抗）のようにＰを含み、ＧＳＭ用の増幅系ＧではＣＧ１（容量）、ＲＧ１（抵抗）のようにＧを含んで示してある。
図９及び図１０に示すように、増幅系Ｐの外部電極端子は入力端子Ｐin１，出力端子Ｐout １，電源電位Ｖdd１となり、増幅系Ｇの外部電極端子は入力端子Ｐin２，出力端子Ｐout ２，電源電位Ｖdd２となり、基準電位（グランド：ＧＮＤ）と制御端子Ｖapc が共通となっている。
また、ＧＳＭ用の増幅系ＧまたはＰＣＮ用の増幅系Ｐのいずれを動作させるかの選択は、スイッチＳＷ１の切替えによって行い、このスイッチＳＷ１は選択端子Ｖctl に供給される信号によって切り替わる。制御端子Ｖapc はスイッチＳＷ１に接続され、この制御端子Ｖapc に供給されるバイアス信号はスイッチＳＷ１の切替えによって、ＧＳＭ用の増幅系Ｇの各トランジスタにバイアス電位を供給したり、ＰＣＮ用の増幅系Ｐの各トランジスタにバイアス電位を供給する。バイアス電位は各バイアス抵抗等によって決定されている。また、図９の回路図における細長四角形部分はマイクロストリップラインを示すものである。
ＰＣＮ用の増幅系Ｐ及びＧＳＭ用の増幅系Ｇは、いずれもトランジスタを順次従属接続した３段構成〔第１増幅段，第２増幅段，第３増幅段（最終増幅段）〕になっている。また、最終増幅段では出力を増大させるため並列に二つのトランジスタを接続する電力合成構成になっている。トランジスタは、ＭＯＳＦＥＴが使用されている。
従って、ＰＣＮ用の増幅系Ｐでは、入力端子Ｐin１と出力端子Ｐout １との間に第１増幅段としてトランジスタＱ１、第２増幅段としてトランジスタＱ２、最終増幅段として並列接続されるトランジスタＱ３，Ｑ４を順次従属接続した構成になるとともに、入力側整合回路や出力側整合回路やノイズフイルター等の回路を構成するため、各所にディスクリート部品としてコンデンサ（ＣＰ１〜ＣＰ１３），バイパスコンデンサ（ＣＢ１，ＣＢ２），抵抗（ＲＰ１〜ＲＰ４），インダクタＬ１が配置されている。
また、同様にＧＳＭ用の増幅系Ｇでは、入力端子Ｐin２と出力端子Ｐout ２との間に第１増幅段としてトランジスタＱ５、第２増幅段としてトランジスタＱ６、最終増幅段として並列接続されるトランジスタＱ７，Ｑ８を順次従属接続した構成になるとともに、入力側整合回路や出力側整合回路やノイズフイルター等の回路を構成するため、各所にディスクリート部品としてコンデンサ（ＣＧ１〜ＣＧ１３），バイパスコンデンサ（ＣＢ３，ＣＢ４），抵抗（ＲＧ１〜ＲＧ４），インダクタＬ２が配置されている。
チップ１には、増幅系Ｐ及び増幅系Ｇの第１増幅段及び第２増幅段を構成するトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６がモノリシックに形成されている。チップ２には増幅系Ｐの最終増幅段を構成するトランジスタＱ３，Ｑ４がモノリシックに形成されている。チップ３には増幅系Ｇの最終増幅段を構成するトランジスタＱ６，Ｑ８がモノリシックに形成されている。
図１０に示すように、各チップの電極と、配線基板２１の主面に設けられた配線２１Ｗのワイヤボンディングパッド２１Ｄは、導電性のワイヤ１４で電気的に接続される。また、各チップの下面に設けられた電極は配線基板２１に固定される際、配線に連なる導電性の固定部に電気的に接続される。これにより、図９に示す回路が構成される。また、特に説明しないが、コンデンサや抵抗、さらにはインダクタ等を構成する受動部品は表面実装が可能なチップ部品となり、各電極はソルダーによって配線に連なる電極接続部に電気的に接続されている。
トランジスタＱ１〜Ｑ８の制御電極端子となるゲート電極には、それぞれ増幅されるべき信号とバイアス電位が供給される。このバイアス電位は、前述のように制御端子Ｖapc
に供給される信号であり、この信号は、選択端子Ｖctl に供給される信号によるスイッチＳＷ１の切り換えによって選択され、ある時は増幅系ＰのトランジスタＱ１〜Ｑ４が制御され、また別のある時は増幅系ＧのトランジスタＱ５〜Ｑ８が制御される。
また、増幅系ＰのトランジスタＱ１〜Ｑ４の第１の電極端子（ドレイン電極）には電源電位Ｖdd１が供給され、増幅系ＧのトランジスタＱ５〜Ｑ８の第１の電極端子（ドレイン電極）には電源電位Ｖdd２が供給される。また、各トランジスタの第１の電極端子に増幅信号が出力される。各トランジスタの第２の電極端子（ソース電極）は基準電位（ＧＮＤ）が供給される。
一方、増幅系ＰのトランジスタＱ３，Ｑ４における入力整合回路においては、図１９の回路の場合は、トランジスタＱ３のゲート電極に一端がＧＮＤに接地される容量素子ＣＰ７を接続するとともに、トランジスタＱ４のゲート電極に一端がＧＮＤに接地される容量素子ＣＰ８を接続し、かつ両トランジスタＱ３，Ｑ４のゲート電極間に抵抗Ｒ５（図１７参照）を接続しているが、本実施形態１の場合はトランジスタＱ３，Ｑ４のゲート電極が共通化されていることから、容量素子ＣＰ８及び抵抗Ｒ５を廃止（図２参照）している。
容量及び抵抗の廃止は、増幅系Ｇにおいても同様であり、この結果図１９に示す容量素子ＣＧ８及び、図１７に示す抵抗Ｒ５も図９及び図２に示すように廃止できる。従って、高周波電力増幅装置２０において、容量素子ＣＰ８，ＣＧ８の廃止から高周波電力増幅装置２０の小型化も図れることになる。
そして、これは以下に詳述するが、最終増幅段を構成するトランジスタを形成した半導体チップ１０の小型化、即ち半導体チップの正方形化から搭載面積の縮小が可能になり、高周波電力増幅装置２０の小型化が達成できることになる。図１０において、本実施形態１による配線基板２１と図２０に示す配線基板２１Ｂを左端が一致するように重ね合わせた際、図２０の配線基板２１Ｂの右端は、二点鎖線で示すようにはみ出し、本実施形態１の配線基板２１が小型化されたことが分かる。キャップは配線基板よりも外形寸法が僅かに小さく、かつ配線基板に重ねられることから、配線基板の小型化は高周波電力増幅装置の小型化になる。この小型化は本実施形態１の半導体チップ１０の小型化と、前記容量素子ＣＰ８，ＣＧ８の廃止によるものである。
また、高周波電力増幅装置２０では、増幅系Ｐ及び増幅系Ｇの初段増幅段と第２段増幅段は、単一の半導体チップ（チップ１）にモノリシックに形成されていることから、高周波電力増幅装置２０の小型化を図ることができる。
つぎに、最終増幅段を構成する二つのトランジスタをモノリシックに形成した半導体素子（半導体チップ）１０について、図１乃至図４を参照しながら説明する。図１は本発明の一実施形態（実施形態１）であるＦＥＴを組み込んだ半導体素子の模式的平面図、図２は半導体素子の等価回路図、図３は半導体素子の電極パターンを示す模式図、図４はＦＥＴの単一フィンガー部分の断面図である。
本実施形態１の半導体素子（半導体チップ）１０は、シリコン基板に電界効果トランジスタ（ＦＥＴ）等をモノリシックに形成した構造になっている。ＦＥＴはゲート電極端子（制御電極端子）と、ドレイン電極端子（第１の電極端子）と、ソース電極端子（第２の電極端子）を有する構成になっている。半導体チップ１０は図１に示すように正方形に近い形となる。例えば、半導体チップ１０は１辺が１．２ｍｍもう一辺が１．０ｍｍの正方形に近い形である。
図１に示すように、半導体チップ１０の主面中央にはゲート電極パッド１１が設けられている。このゲート電極パッド１１はワイヤを接続できる程度の幅及び長さを有している。例えば、２５μｍ直径程度のワイヤの場合、ワイヤボンディング用のパッドとしては一辺が８０μｍの正方形を必要とする。
ゲート電極パッド１１を挟んでドレイン電極パッド１２が一列ずつ並んで配列されている。即ち、ゲート電極パッド１１の一側にはドレイン電極パッド１２が一列に並び、ゲート電極パッド１１の他側にはドレイン電極パッド１２が一列に並んでいる。
各列のドレイン電極パッド１２は、半導体チップ１０の対応する一対の辺（図１では上下の辺）に沿って並んで配置されている。図ではドレイン電極パッド１２はそれぞれ４個並んで配置されている。また、図１において、左寄り中央部分にソース電極パッド１３が設けられている。ソース電極パッド１３及びドレイン電極パッド１２は前述のようにそれぞれワイヤが接続できる領域である。
各電極パッドは各電極層の一部に形成される。即ち、ゲート電極パッド１１はゲート電極層１１ａの一部に形成され、ドレイン電極パッド１２はドレイン電極層１２ａの一部に形成され、ソース電極パッド１３はソース電極層１３ａの一部に形成される。例えば、各電極層はそのパターンがそれぞれ所定パターンに形成されることは勿論であるが、各電極層の表面を被う絶縁性の保護膜を所定箇所で除去することによって電極層を露出させ、各パッドとするものである。
一方、図１の模式図では、ゲート電極パッド１１とドレイン電極パッド１２列との間には、それぞれ４個の長方形が示されているが、この部分は櫛歯状電極パターン構造（フィンガーパターン構造）になっている。このフィンガーパターン構造は、図３に示すように、ゲート電極層１１ａ，ドレイン電極層１２ａ及びソース電極層１３ａがドレイン電極層１２ａとソース電極層１３ａとの間にゲート電極層１１ａが位置するような櫛歯状電極パターンとなっている。このような単一のフィンガーはドレイン電極パッド１２の列方向に沿って繰り返し配置され、マルチフィンガーとなっている。このマルチフィンガーはゲート電極パッド１１の一側及び他側にそれぞれ設けられている。単一のフィンガーの長さは３００μｍ以下となり、信号の位相ずれが起きないように（大きくならないように）なっている。
ゲート電極パッド１１及びソース電極パッド１３並びに一側の複数のドレイン電極パッド１２を含む領域部分で第１の電界効果トランジスタ部分（ＦＥＴ１）が形成され、ゲート電極パッド１１及びソース電極パッド１３並びに他側の複数のドレイン電極パッド１２を含む領域部分で第２の電界効果トランジスタ部分（ＦＥＴ２）が形成される。このＦＥＴ１は、図９に示すように、増幅系ＰにおいてはトランジスタＱ３を構成し、ＦＥＴ２はトランジスタＱ４を構成し、増幅系ＧにおいてはトランジスタＱ７を構成し、ＦＥＴ２はトランジスタＱ８を構成する。ただし、増幅系ＰのトランジスタＱ３，Ｑ４を有するチップ２では、図１０に示すように、ドレイン電極パッド１２はそれぞれ３個ずつ並べて設けた構造になっている。
また、ＦＥＴ１のドレイン電極パッド１２とＦＥＴ２のドレイン電極パッド１２は抵抗Ｒ６によって接続されている。この抵抗Ｒ６は各ＦＥＴの出力の整合をとるために設けられている。また、半導体チップ１０の裏面にはソース電極が設けられている。
図４は半導体チップ１０の断面図であり、単一のフィンガー部分を示す図である。低抵抗のＰ型シリコンからなる半導体基板３０の主面には、高抵抗のＰ型からなるエピタキシャル層３１が設けられている。このエピタキシャル層３１の表層部分には所定間隔離してＰ型のＰウエル領域３２，３３が設けられている。この層はパンチスルーストッパ層として作用する。
一対のＰウエル領域３２，３３の間のエピタキシャル層３１の表層部分はＮ型ドレインオフセット領域３４となっている。また、一対のＰウエル領域３２，３３の中間のＮ型ドレインオフセット領域３４部分にはＮ型のドレイン領域３５が設けられている。このドレイン領域３５の底はＮ型ドレインオフセット領域３４を貫通し、エピタキシャル層３１の途中深さにまで延在している。
一方、一対のＰウエル領域３２，３３の外側にはＰウエル領域３２，３３等を囲むように半導体基板３０の途中深さにまで到達するＰ＋型領域３９が設けられるとともに、このＰ＋型領域３９上には表面が露出するＰ＋型のＰ型コンタクト領域４０が設けられている。また、一対のＰウエル領域３２，３３の表層部分にはＮ型ドレインオフセット領域３４の端から所定間隔離れてＮ型のソース領域４１がそれぞれ設けられている。
Ｎ型ドレインオフセット領域３４とソース領域４１との間のウエル領域部分はチャンネル層となる。そして、このチャンネル層上にはゲート絶縁膜（酸化膜）４２を介してゲート電極４３が形成されている。また、エピタキシャル層３１の主面全体は層間絶縁膜４７で被われている。この層間絶縁膜４７はゲート電極４３をも被う。
また、前記層間絶縁膜４７は部分的にコンタクト用の孔が設けられている。そして、この層間絶縁膜４７上には選択的に電極層が形成される。電極層は前記コンタクト用の孔にも充填され、その底に位置する半導体領域（層）と電気的に接続される。ドレイン領域３５に接続される電極層はドレイン電極層１２ａとなり、ソース領域４１及びＰ型コンタクト領域４０に接続される電極層はソース電極層１３ａとなり、図示しないがゲート電極４３に接続される電極層はゲート電極層１１ａとなる。また、図示しないが、層間絶縁膜４７及び層間絶縁膜４７から露出する電極層は絶縁性の保護膜（パッシベーション膜）によって被われるとともに、所定の保護膜は除去されて、それぞれゲート電極パッド１１，ドレイン電極パッド１２，ソース電極パッド１３が形成される。また、半導体基板３０の裏面にはソース電極１３ｃが形成されている。
本実施形態１の半導体チップ１０は、ゲート電極パッド１１を挟んで半導体チップ１０の一方の辺に沿ってドレイン電極パッド１２を複数配置するとともに、半導体チップ１０の他方の辺に沿ってドレイン電極パッド１２を複数配置する構造となることから、半導体チップ１０の縦横比率を１に近づけることができ、本実施形態１のように半導体チップ１０を正方形に近くすることができ、配線基板に搭載する際、細長半導体チップのように長い距離に亘る固定部分を必要としなくなり、前述のように高周波電力増幅装置２０の配線基板２１の小型化を図ることができるようになる。
また、ゲートが共通化されることにより、ワイヤ本数が少なくなるとともに、ゲート電極パッドの占める面積が小さくなる。
つぎに、本実施形態１による高周波電力増幅装置２０を組み込んだ無線通信機について説明する。図１１はデュアルバンド無線通信機の一部を示すブロック図であり、高周波信号処理ＩＣ（ＲＦlinear）５０からアンテナ（Ａntenna）５１までの部分を示す。なお、図１１では、高周波電力増幅装置の増幅系はＰＣＮ用の増幅系ＰとＧＳＭ用の増幅系Ｇの二つを別けて示してあるが、二点鎖線で囲まれる部分が高周波電力増幅装置２０に相当する。ＰＣＮ用の増幅系（増幅器）をＰで示し、ＧＳＭ用の増幅系（増幅器）をＧで示す。
アンテナ５１はアンテナ送受信切替器５２のアンテナ端子に接続されている。アンテナ送受信切替器５２は、高周波電力増幅装置２０の出力を入力する出力端子Ｐout １，Ｐout ２と、受信端子Ｒｘ１，Ｒｘ２と、制御端子control１，control２とを有している。
高周波信号処理ＩＣ５０からのＧＳＭ用の信号はＰＡ（Ｐ）に送られ、Ｐout １に出力される。ＰＡ（Ｐ）の出力はカプラー５４ａによって検出され、この検出信号は自動出力制御回路（ＡＰＣ回路）５３にフィードバックされる。ＡＰＣ回路５３は上記検出信号を基に動作してＰＡ（Ｐ）を制御する。
また、同様に高周波信号処理ＩＣ５０からのＧＳＭ用の信号はＰＡ（Ｇ）に送られ、Ｐout ２に出力される。ＰＡ（Ｇ）の出力はカプラー５４ｂによって検出され、この検出信号はＡＰＣ回路５３にフィードバックされる。ＡＰＣ回路５３は上記検出信号を基に動作してＰＡ（Ｇ）を制御する。
アンテナ送受信切替器５２はデュプレクサー５５を有している。このデュプレクサー５５は端子有し、１端子は上記アンテナ端子に接続され、他の２端子の内の一方はＰＣＮ用の送信受信切替スイッチ５６ａに接続され、他方はＧＳＭ用の送信受信切替スイッチ５６ｂに接続されている。
送信受信切替スイッチ５６ａのａ接点はフィルター５７ａを介してＰout １に接続されている。送信受信切替スイッチ５６ａのｂ接点は容量Ｃ１を介して受信端子Ｒｘ１に接続されている。送信受信切替スイッチ５６ａは制御端子control１に入力される制御信号によってａ接点またはｂ接点との電気的接続の切替えが行われる。
また、送信受信切替スイッチ５６ｂのａ接点はフィルター５７ｂを介してＰout ２に接続されている。送信受信切替スイッチ５６ｂのｂ接点は容量Ｃ２を介して受信端子Ｒｘ２に接続されている。送信受信切替スイッチ５６ｂは制御端子control２に入力される制御信号によってａ接点またはｂ接点との電気的接続の切替えが行われる。
受信端子Ｒｘ１と高周波信号処理ＩＣ５０との間には、フィルター６０ａと低雑音アンプ（ＬＮＡ）６１ａが順次接続されている。また、受信端子Ｒｘ２と高周波信号処理ＩＣ５０との間には、フィルター６０ｂと低雑音アンプ（ＬＮＡ）６１ｂが順次接続されている。
この無線通信機によってＰＣＮ用通信及びＧＳＭ通信が可能になる。
図１２（ａ），（ｂ）は本実施形態１の変形例を示す模式図である。この変形例では、ワイヤ１４を複数箇所で接続できるようにドレイン電極パッド１２を帯状電極２５としてある。実施形態１では半導体チップ１０の中央左側にソース電極パッド１３を設けたが、この変形例ではソース電極パッド１３を半導体チップ１０の他側の辺側に寄せ、この空いた部分から半導体チップ１０の中央に掛けて長い帯状電極２５となるゲート電極パッド１１を配置したものである。
即ち、帯状電極２５は半導体基板３０の一対の辺に沿ってそれぞれ配置されるゲート電極パッド列（第１の電極端子列）の少なくとも列中間位置部分から列の一方の端側部分（半導体チップ１０の左端）にまで対応して延在している。
このように帯状電極２５とすることによって、ワイヤボンディング時ゲート電極パッド１１に対して所望の位置にワイヤ１４を接続することが可能である。図１２（ａ）では帯状電極２５の左端にワイヤ１４を固定した例であり、この場合、ワイヤ１４の長さは最も短くでき、ワイヤ１４のインダクタンスを最も小さくすることができる。
また、図１２（ｂ）は帯状電極２５の右端にワイヤ１４を接続したものであり、電気の給電点を半導体チップ１０の中心に位置させることができ、ゲート電極層全体により均一に電気を供給することができる。
換言するならば、外部電極端子となるゲート電極パッド１１を帯状電極２５としておくことによって、ワイヤ１４の接続位置を変えることができる。従って、半導体素子製造バラツキや、配線基板２１のマイクロストリップライン等の製造バラツキ、搭載するチップ部品の製造バラツキに対応して、ワイヤの接続位置を選択することによってワイヤのインダクタンス値を選択することができるため、高品質の高周波電力増幅モジュールを製造することができる。
本実施例（実施形態）１によれば以下の効果を有する。
（１）ゲート電極パッド１１を挟んで半導体チップ１０の一方の辺に沿ってドレイン電極パッド１２を複数配置するとともに、半導体チップ１０の他方の辺に沿ってドレイン電極パッド１２を複数配置する構造となることから、半導体チップ１０を正方形に近くすることができる。この結果、半導体チップ１０を高周波電力増幅装置２０に組み込んだ場合、細長い半導体チップを組み込む場合に比較して高周波電力増幅装置２０の配線基板２１を小さくすることができ、高周波電力増幅装置２０の小型化が可能になる。また、高周波電力増幅装置２０の小型化から、高周波電力増幅装置を組み込む無線通信機も小型化できる。
（２）トランジスタにおける電極パターンはフィンガーパターン構造となるとともに、フィンガーの長さは３００μｍ以下となっていることから、信号の位相ずれが起き難くなり、通信特性の低下を抑止できる。
（３）半導体チップ１０の中央に半導体チップ１０の一端側から半導体チップ１０の中心に亘って帯状電極２５となるゲート電極パッド１１を配置することによって、ワイヤ１４のゲート電極パッド１１への接続位置を変えることができ、ワイヤのインダクタンス調整が可能になり、高周波電力増幅装置２０の出力調整等が可能になる。また、電気の給電点も所望位置にすることができる。
（４）半導体チップ１０は、図２０に示すように縦２ｍｍ、横１ｍｍに比較して、一辺が１．２ｍｍもう一辺が１．０ｍｍとなる四角形の本実施形態１の半導体チップ１０では、小型化となり、面積も小さくなることから、高周波電力増幅装置２０における配線基板２１への実装も広い場所や長い場所が不要となることから、配線基板２１の小型化から高周波電力増幅装置２０の小型化が可能になる。また、高周波電力増幅装置２０の軽量化も可能になる。
（５）小型・軽量な高周波電力増幅装置２０を搭載した無線通信機も小型・軽量化が図れる。特に、本実施形態１の場合は、容量素子の数も減らすことができ、より小型・軽量化される。
（６）高周波電力増幅装置２０における配線基板２１の小型化、容量素子の搭載数の軽減から高周波電力増幅装置２０のコスト低減、無線通信機のコスト低減も達成することができる。
図１３は本発明の他の実施例（実施形態）２である半導体素子の模式的平面図である。本実施形態２では、最終増幅段を構成する複数のトランジスタを単一の半導体チップ１０（半導体基板３０）に組み込むとともに、各トランジスタのゲート電極パッド（制御電極端子）１１と、配線基板２１の配線の一部であるワイヤボンディングパッド２１Ｄを接続するワイヤ１４を、隣接するトランジスタ間でかつ隣接近接するワイヤ間では相互に交差する方向に延在するように位置させるものである。
図１３はそれぞれ最終増幅段を構成する二つのトランジスタ、例えば、トランジスタＱ３，Ｑ４及びトランジスタＱ７，Ｑ８を半導体基板３０にモノリシックに形成してある。そして、トランジスタＱ３，Ｑ４の下側のワイヤ１４と、トランジスタＱ７，Ｑ８の下側のワイヤ１４は交差する方向に延在してある。また、トランジスタＱ３，Ｑ４の上側のワイヤ１４と、トランジスタＱ７，Ｑ８の上側のワイヤ１４は交差する方向に延在してある。この交差角度は３０度以上になっている。
これは、一方の増幅系が動作しているとき、他方の増幅系は動作していないわけであるが、増幅系が異なるトランジスタ間で、同一方向，平行方向に２本のワイヤが近接していると、動作していない増幅系のトランジスタのワイヤに相互誘導作用によって誘起電流が発生し、これがもとで雑音が発生し、動作している増幅系に支障を起こしてしまうことを防止するためである。
本実施形態１による半導体チップ１０が組み込まれた高周波電力増幅装置２０を組み込んだ無線通信機では、雑音が少ない通話が可能になる。
図１４は本発明の他の実施例（実施形態）３である外部電極端子を突起電極とした半導体素子の模式図である。図１４（ａ）は半導体素子の平面図である。図１４（ｂ）は図１４（ａ）のＡ−Ａ線に沿う断面図、図１４（ｃ）は図１４（ａ）のＢ−Ｂ線に沿う断面図である。なお、図１４（ｂ）及び図１４（ｃ）には、半導体チップ１０を固定する配線基板２１を二点鎖線で示してある。
下地電極（バンプパッド）１５上に突起電極（バンプ電極）１６が設けられ、図では突起電極（バンプ電極）１６に配線基板２１が接触する状態で示されている。
半導体チップ１０の外部電極端子を突起電極とすることによって、ワイヤによる接続に比較してインダクタンスを低くすることができる。従って、高周波電力増幅装置２０の場合、ドレイン側のワイヤの損失を軽減でき特性を向上させることができる。例えば、高周波電力増幅装置２０の効率が１〜２％向上し、出力が０．１ｄＢＤ程度向上する。
図１５は本実施形態３の変形例である半導体素子の平面図である。図１５（ａ）は図１３に示す半導体チップ１０において、外部電極端子を突起電極（バンプ電極）１６としたものである。即ち、半導体チップ１０の主面には最終増幅段を構成する二つのトランジスタ、例えば、トランジスタＱ３，Ｑ４とトランジスタＱ７，Ｑ８の各電極が突起電極（バンプ電極）１６となったものである。
また、図１５（ｂ）は、図１５（ａ）においてトランジスタＱ３，Ｑ４となるものが９０度回転した配置構成となるものであり、トランジスタＱ３，Ｑ４が動作せず、トランジスタＱ７，Ｑ８が動作しているときのトランジスタＱ７，Ｑ８からトランジスタＱ３，Ｑ４への相互誘導作用による誘起電流の発生を減らし、この高周波電力増幅装置２０を組み込んだ無線通信機の雑音を減らす効果がある。
以上本発明者によってなされた発明を実施例（実施形態）に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、本実施形態では、トランジスタとしてＭＯＳＦＥＴの例について説明したが、例えば、増幅段を構成する半導体増幅素子（トランジスタ）としてＭＯＳＦＥＴを用いた例について説明したが、他のトランジスタでもよい。例えば、トランジスタとして、ＧａＡｓ−ＭＥＳ（Metal-Semiconductor ）ＦＥＴ，ＨＥＭＴ（High Electron Mobility Transistor ），Ｓｉ−ＧｅＦＥＴ等であって、前記実施形態同様に適用でき同様な効果を得ることができる。
また、実施形態ではデュアルバンド方式について説明したが、多モード通信方式や多バンド多モード通信方式にも同様に適用でき同様な効果を得ることができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）増幅器（増幅段）を組み込んだ縦横の寸法差が小さい小型化された半導体素子を提供することができる。
（２）高周波電力増幅装置の小型化が達成できる。
（３）無線通信機の小型化が達成できる。
本発明の一実施例（実施形態）１であるＦＥＴを組み込んだ半導体素子の模式的平面図である。 前記半導体素子の等価回路図である。 前記半導体素子の電極パターンを示す模式図である。 前記半導体素子におけるＦＥＴの単一フィンガー部分の断面図である。 本実施形態１の高周波電力増幅装置の平面図である。 本実施形態１の高周波電力増幅装置の側面図である。 本実施形態１の高周波電力増幅装置の正面図である。 本実施形態１の高周波電力増幅装置の底面の電極パターンを透視的に示す模式的平面図である。 本実施形態１の高周波電力増幅装置の等価回路図である。 前記高周波電力増幅装置における配線基板の表面上の電子部品のレイアウトの概略を示す平面図である。 本実施形態１の高周波電力増幅装置を組み込んだ無線通信機の機能構成を示すブロック図である。 本実施形態１の変形例である半導体素子におけるワイヤ接続位置の変更によるワイヤ長さの違いを示す模式的平面図である。 本発明の他の実施例（実施形態）２である半導体素子の模式的平面図である。 本発明の他の実施例（実施形態）３である半導体素子を示す模式図である。 本実施形態３の変形例である半導体素子の平面図である。 本発明に先立って検討した高周波電力増幅器における最終増幅段を構成するトランジスタを組み込んだ半導体素子の模式的平面図である。 図１６の半導体素子の等価回路図である。 図１６のトランジスタの電極パターンを示す模式的平面図である。 本発明に先立って検討した高周波電力増幅装置の等価回路図である。 本発明に先立って検討した高周波電力増幅装置における配線基板上の電子部品のレイアウトを示す模式的平面図である。
符号の説明
１０…半導体チップ、１１…ゲート電極パッド、１１ａ…ゲート電極層、１２…ドレイン電極パッド、１２ａ…ドレイン電極層、１３…ソース電極パッド、１３ａ…ソース電極層、１３ｃ…ソース電極、１４…ワイヤ、１５…下地電極（バンプパッド）、１６…突起電極（バンプ電極）、２０…高周波電力増幅装置、２１，２１Ｂ…配線基板（モジュール基板）、２１Ｄ…ワイヤボンディングパッド、２１Ｗ…配線、２２…キャップ、２３…パッケージ、３０…半導体基板、３１…エピタキシャル層、３２，３３…Ｐウエル領域、３４…Ｎ型ドレインオフセット領域、３５…ドレイン領域、３９…Ｐ＋型領域、４０…Ｐ型コンタクト領域、４１…ソース領域、４２…ゲート絶縁膜（酸化膜）、４３…ゲート電極、４７…層間絶縁膜、５０…高周波信号処理ＩＣ、５１…アンテナ、５２…アンテナ送受信切替器、５３…ＡＰＣ回路、５４ａ，５４ｂ…カプラー、５５…デュプレクサー、５６ａ，ｂ…送信受信切替スイッチ、５７ａ，５７ｂ，６０ａ，６０ｂ…フィルター、６１ａ，６１ｂ…低雑音アンプ（ＬＮＡ）。

Claims (10)

  1. 複数の配線が形成された配線基板と、
    前記配線基板上に実装された、電力増幅回路を含む半導体チップと、
    前記半導体チップの主面の入力パッド形成領域内に形成された、前記電力増幅回路の入力用パッドと、
    前記半導体チップの主面の第１および第２出力パッド形成領域内にそれぞれ形成された、前記電力増幅回路の複数の第１および第２出力パッド
    を有する電力増幅モジュールであって、
    前記入力パッド形成領域は前記第１および第２出力パッド形成領域の間に位置し、前記入力パッド、第１および第２出力パッドは、それぞれ前記配線基板の配線と突起電極を介して電気的に接続されていることを特徴とする電力増幅モジュール。
  2. 前記突起電極はバンプ電極であることを特徴とする請求項１記載の電力増幅モジュール。
  3. 前記半導体チップは、複数の前記入力パッドを前記入力パッド形成領域内に有することを特徴とする請求項１記載の電力増幅モジュール。
  4. 前記電力増幅モジュールは、直列接続された複数の電力増幅回路を有することを特徴とする請求項１記載の電力増幅モジュール。
  5. 前記電力増幅回路は電界効果トランジスタによって構成され、
    前記入力用パッドは前記電界効果トランジスタのゲート電極と電気的に接続され、
    前記第１および第２出力パッドは前記電界効果トランジスタのドレイン領域と電気的に接続されていることを特徴とする請求項１記載の電力増幅モジュール。
  6. 前記電力増幅モジュールは、無線通信機器に使用されることを特徴とする請求項１記載の電力増幅モジュール。
  7. 電力増幅回路を含む半導体チップであって、
    前記半導体チップの主面の入力パッド形成領域内に形成された、前記電力増幅回路の入力用パッドと、
    前記半導体チップの主面の第１および第２出力パッド形成領域内にそれぞれ形成された、前記電力増幅回路の複数の第１および第２出力パッドを有し、
    前記入力パッド形成領域は前記第１および第２出力パッド形成領域の間に位置し、前記入力パッド、第１および第２出力パッド上に、それぞれ突起電極が形成されていることを特徴とする半導体チップ。
  8. 前記突起電極はバンプ電極であることを特徴とする請求項７記載の半導体チップ。
  9. 前記半導体チップは、複数の前記入力パッドを前記入力パッド形成領域内に有することを特徴とする請求項７記載の半導体チップ。
  10. 前記電力増幅回路は電界効果トランジスタによって構成され、
    前記入力用パッドは前記電界効果トランジスタのゲート電極と電気的に接続され、前記第１および第２出力パッドは前記電界効果トランジスタのドレイン領域と電気的に接続されていることを特徴とする請求項７記載の半導体チップ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244595A (ja) * 2007-03-26 2008-10-09 Toshiba Corp 電力増幅器および送受信システム
JP2010027710A (ja) * 2008-07-16 2010-02-04 Mitsubishi Electric Corp 半導体モジュール
WO2011039792A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
US8305147B2 (en) 2009-09-29 2012-11-06 Kabushiki Kaisha Toshiba Power amplifier
JP2015517771A (ja) * 2012-05-23 2015-06-22 中国▲電▼子科技集▲団▼公司第五十五研究所Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａｔｉｏｎ Ｎｏ．５５ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ 直流信号とマイクロ波信号との交差配線の増幅回路
WO2017026139A1 (ja) * 2015-08-07 2017-02-16 シャープ株式会社 複合型半導体装置
WO2019008730A1 (ja) * 2017-07-06 2019-01-10 三菱電機株式会社 高周波増幅器
US11127695B2 (en) 2017-09-29 2021-09-21 Hitachi Automotive Systems, Ltd. Power conversion device for reducing an inductance difference between control signal wires of a power semiconductor and suppressing a current unbalancing of the control signals

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244595A (ja) * 2007-03-26 2008-10-09 Toshiba Corp 電力増幅器および送受信システム
JP2010027710A (ja) * 2008-07-16 2010-02-04 Mitsubishi Electric Corp 半導体モジュール
JP5398841B2 (ja) * 2009-09-29 2014-01-29 株式会社東芝 電力増幅器
US8305147B2 (en) 2009-09-29 2012-11-06 Kabushiki Kaisha Toshiba Power amplifier
JPWO2011039796A1 (ja) * 2009-09-29 2013-02-21 株式会社東芝 電力増幅器
JPWO2011039792A1 (ja) * 2009-09-29 2013-02-21 株式会社東芝 半導体装置
WO2011039792A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
JP2015517771A (ja) * 2012-05-23 2015-06-22 中国▲電▼子科技集▲団▼公司第五十五研究所Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａｔｉｏｎ Ｎｏ．５５ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ 直流信号とマイクロ波信号との交差配線の増幅回路
WO2017026139A1 (ja) * 2015-08-07 2017-02-16 シャープ株式会社 複合型半導体装置
JPWO2017026139A1 (ja) * 2015-08-07 2018-02-15 シャープ株式会社 複合型半導体装置
US10707204B2 (en) 2015-08-07 2020-07-07 Sharp Kabushiki Kaisha Composite semiconductor device
WO2019008730A1 (ja) * 2017-07-06 2019-01-10 三菱電機株式会社 高周波増幅器
US11127695B2 (en) 2017-09-29 2021-09-21 Hitachi Automotive Systems, Ltd. Power conversion device for reducing an inductance difference between control signal wires of a power semiconductor and suppressing a current unbalancing of the control signals

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