WO2017026139A1 - 複合型半導体装置 - Google Patents

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terminal
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誠一郎 木原
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シャープ株式会社
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Definitions

  • the present invention relates to a composite semiconductor device including a semiconductor device including a plurality of normally-off field effect transistors and a normally-on field effect transistor.
  • Si (silicon) -based field effect transistors mainly used in current semiconductor devices are normally-off type.
  • the normally-off type field effect transistor conducts when a positive voltage is applied between the gate electrode (G) and the source electrode (S), and is positive between the gate electrode (G) and the source electrode (S). It is a transistor that becomes non-conductive when no voltage is applied.
  • As one method for realizing this normally-off type field effect transistor there is a lateral double-diffused MOS field effect transistor (LDMOSFET: The Lateral Double-Diffused MOS field effect transistor).
  • LDMOSFET The Lateral Double-Diffused MOS field effect transistor.
  • This laterally double diffusion MOS field effect transistor has a feature that the source electrode (S) and the drain electrode (D) are formed on the same surface of the semiconductor substrate, and further penetrates the semiconductor from the source electrode (S). The trench is characterized in that it can be connected to an electrode on the back surface of the semiconductor.
  • III-N field effect transistors such as GaN, which have been studied for practical use due to their characteristics such as high breakdown voltage, low loss, high-speed switching, and high-temperature operation, are normally-on type.
  • a normally-on field effect transistor has a negative threshold voltage and becomes non-conductive when the voltage between the gate electrode (G) and the source electrode (S) is lower than the threshold voltage, Conduction occurs when the voltage between the gate electrode (G) and the source electrode (S) is higher than the threshold voltage.
  • various problems such as the inability to use a conventional gate drive circuit occur.
  • Patent Document 1 proposes that a normally-off type compound semiconductor device is configured by connecting a normally-on type field-effect transistor and a normally-off type field-effect transistor in series. Further, in Patent Document 2 below, the voltage between the drain electrode (D) and the source electrode (S) of a normally-off type field effect transistor is increased and the normally-off type field effect transistor is destroyed. In order to prevent this, a Zener diode is connected between the drain electrode (D) and the source electrode (S) of the normally-off field effect transistor, and the voltage between the drain electrode (D) and the source electrode (S) is There has been proposed a method of limiting to the withstand voltage or less of normally-off type field effect transistors.
  • Patent Document 3 proposes a method of reducing gate resistance by connecting to gate electrode shunt substrate wiring.
  • Japanese Patent Application Laid-Open No. 2004-228688 discloses a configuration in which an offset drain region interposed between a gate electrode and an n + type drain region of a power MOSFET has a double offset structure to reduce both on-resistance (Ron) and feedback capacitance (Cgd).
  • Ron on-resistance
  • Cgd feedback capacitance
  • Patent Document 5 listed below describes a method of suppressing the increase in source / drain wiring resistance and reducing the resistance of the gate wiring.
  • Patent Document 6 describes a configuration in which the gate wiring pattern is improved to effectively use the chip area to increase the number of effective cells or to reduce the chip area.
  • the normally-off type semiconductor device provided in the above-described conventional normally-off type composite semiconductor device is often composed of an assembly of small normally-off type field effect transistors called fingers. .
  • the gate electrode (G) of each finger is connected by metal wiring from the gate terminal of the normally-off type semiconductor device. Therefore, compared with the gate signal transmitted to the gate electrode of the finger arranged near the gate terminal of the normally-off type semiconductor device, the side opposite to the side where the gate terminal of the normally-off type semiconductor device is located.
  • the gate signal transmitted to the gate electrode of the arranged finger is greatly delayed. As a result, the response performance of the composite semiconductor device has been degraded. Further, in such a case, breakdown due to concentration of power on a specific normally-off type field effect transistor is likely to occur, and thus there is a problem in reliability as a composite semiconductor device.
  • An object of the present invention is to provide a composite semiconductor device having improved response performance and reliability while suppressing an increase in wiring area.
  • a composite semiconductor device of the present invention includes a plurality of normally-off field effect transistors, a semiconductor device including a gate terminal, a drain terminal, and a source terminal, and a normally on And a second gate terminal, a second drain terminal, and a second source terminal, wherein the gate electrode of each of the plurality of normally-off field effect transistors is The gate terminal, the drain electrode is connected to the drain terminal, and the source electrode is connected to the source terminal.
  • the gate terminal and one of the drain terminal and the source terminal are the first A second surface formed on a surface, the other of the drain terminal and the source terminal being a back surface of the first surface
  • the second drain terminal is formed on the drain electrode of the normally-on type field effect transistor
  • the second source terminal is formed on the gate electrode of the normally-on type field effect transistor and the source terminal of the semiconductor device.
  • the second gate terminal is connected to the gate terminal of the semiconductor device
  • the source electrode of the normally-on type field effect transistor is connected to the drain terminal of the semiconductor device, so that the plurality of normally-off type field effects are connected.
  • the transistors are arranged in a plurality of rows and a plurality of columns, and are connected to the gate electrodes of the field effect transistors in the same row or two adjacent rows among the plurality of normally-off field effect transistors, and
  • the gate edge from the intermediate region in the row direction of the gate wiring formed along the row It is characterized in that it is supplied with a signal input through the.
  • the plurality of normally-off type field effect transistors are arranged in a plurality of rows and a plurality of columns, and the same row or two adjacent rows in the plurality of normally-off type field effect transistors. Since the signal input via the gate terminal is supplied from the intermediate region in the row direction of the gate wiring formed along the row and connected to each gate electrode of the field effect transistor of Due to the influence of the resistance, it is possible to suppress variation in the transmission delay of the signal input through the gate terminal caused by the arrangement position of the plurality of normally-off field effect transistors, and a specific normally-off type This prevents breakdown due to the concentration of power on the field-effect transistor.
  • the composite semiconductor device with improved fine-reliability can be realized.
  • a composite semiconductor device with improved response performance and reliability can be realized while suppressing an increase in wiring area.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a semiconductor device including normally-off type fingers provided in a composite semiconductor device according to a first embodiment of the present invention. It is the figure which looked at the semiconductor device shown in Drawing 1 from the field direction in which a gate terminal is formed.
  • FIG. 2 is a diagram illustrating a schematic configuration of a normally-off type finger provided in the semiconductor device illustrated in FIG. 1, (a) is a plan view of the finger, and (b) is a cross-sectional view of the finger.
  • FIG. 2 is a diagram illustrating a plurality of unit blocks provided in the semiconductor device illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram showing a schematic configuration of an evaluation circuit for evaluating the operation of the semiconductor device shown in FIG. 1.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a semiconductor device including normally-off type fingers provided in a composite semiconductor device according to a first embodiment of the present invention. It is the figure which looked at the semiconductor device shown in Drawing 1 from the field direction in
  • FIG. 2 is a diagram illustrating operation timings of the semiconductor device illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram of a composite semiconductor device including the semiconductor device including the normally-off type finger illustrated in FIG. 1 and the normally-on field effect transistor.
  • FIG. 8 is a diagram illustrating a schematic configuration of the composite semiconductor device illustrated in FIG. 7. It is the figure which looked at the semiconductor device with which the composite type semiconductor device which concerns on Embodiment 2 of this invention was provided from the surface direction in which the gate terminal is formed. It is a figure which shows a part of unit block comprised from the several normally-off type finger in the semiconductor device with which the composite type semiconductor device which concerns on Embodiment 3 of this invention was equipped. It is a figure which shows a part of unit block comprised from the several normally-off type finger in the semiconductor device with which the composite type semiconductor device which concerns on Embodiment 4 of this invention was equipped.
  • FIGS. 1 to 11 Embodiments of the present invention will be described with reference to FIGS. 1 to 11 as follows.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a semiconductor device 30 including a normally-off type finger 1 provided in a composite semiconductor device 40.
  • a normally-off type semiconductor device (normally-off lateral field effect transistor) 30 is a small field effect transistor arranged in 5 rows ⁇ 2n columns, 5 ⁇ 2n normally. It includes an off-type finger 1, a drain terminal 2, a gate terminal 3, a source terminal 4, and a Zener diode 5.
  • n may be any natural number equal to or greater than 2, but in the present embodiment, a case where n is 1000 will be described as an example.
  • FIG. 2 is a view of the normally-off type semiconductor device 30 shown in FIG. 1 as viewed from the surface direction on which the gate terminal 3 is formed.
  • a block 17 that is an assembly of fingers 1 is arranged on the left side in the drawing, and the Zener diode 5 is adjacent to the block 17. It is arranged on the right side in the figure.
  • the drain terminal 2 is formed so as to be exposed at the uppermost part of the block 17, and the gate terminal 3 is exposed through the drain terminal opening 20 provided at the center of the drain terminal 2.
  • the drain terminal 2 and the gate terminal 3 are formed of the same layer, and the electrical insulation between the drain terminal 2 and the gate terminal 3 is lateral to an insulating layer (not shown) formed so as to surround the gate terminal 3. Secured in the thickness of the direction.
  • the finger 1 has a normally-off type small field effect because the normally-off type semiconductor device (normally-off type lateral field effect transistor) 30 is normally-off type.
  • a transistor which includes a gate electrode (G), a drain electrode (D), and a source electrode (S).
  • the normally-off type semiconductor device 30 includes a small field effect transistor assembly (block 17) called a finger 1.
  • the number n of fingers 1 is several thousand to several tens of thousands depending on the current capacity, and it is general to form an aggregate (block) of several thousand to several tens of thousands of fingers.
  • the normally-off type semiconductor device 30 includes an aggregate (block 17) of 5 ⁇ 2000 fingers 1 arranged in 5 rows ⁇ 2000 columns along the row direction and the column direction.
  • the number of fingers 1 is not limited to this as described above, but the normally-off type semiconductor device 30 has a normally-off type lateral field effect. Since it is a transistor, the number of columns is larger than the number of rows.
  • the finger 1 preferably has a lateral double-diffused MOS field effect transistor (LDMOSFET: Double-Diffused-MOS-field-effect-transistor) structure.
  • LDMOSFET Double-Diffused-MOS-field-effect-transistor
  • the finger 1 is laterally double diffused.
  • MOS field effect transistor A laterally double diffused MOS field effect transistor is characterized in that the source electrode and the drain electrode are formed on the same surface of the semiconductor substrate, but is further connected to the electrode on the back surface of the semiconductor by a trench penetrating the semiconductor from the source electrode. It is because it is possible to make it.
  • FIG. 3 is a diagram showing a schematic configuration of a normally-off type finger 1 provided in the semiconductor device 30 shown in FIG. 1, and FIG. 3A is a plan view of the finger 1, and FIG. FIG. 4B is a cross-sectional view of the finger 1 taken along line AA in FIG.
  • each finger 1 included in the block 17 can have the following structure, for example.
  • a P-type epitaxial layer (P-epi) is formed as a semiconductor region on the upper surface of a P ++ type Si-based substrate (P ++ sub) provided in the finger 1.
  • a P-type body region (PB) and an n-type diffusion layer (nhv) are formed in the upper portion of the P-type epitaxial layer (P-epi) at a distant position.
  • the source region of the finger 1 is formed by (PB) and the n + layer (n +), and the drain region of the finger 1 is formed by the n-type diffusion layer (nhv) and the n + layer (n +).
  • the source wiring 23 including the source electrode (S) is connected to the source region and the P ++ type Si substrate (P ++) through a through hole (through hole). Therefore, the source wiring 23 is also connected to the source terminal 4 which is a substrate electrode formed on the lower surface of the P ++ type Si-based substrate (P ++ sub).
  • the drain wiring 24 including the drain electrode (D) is connected to the drain region through a through hole (through hole) and also connected to the drain terminal 2 through a drain contact (drain through hole) 25. (Also referred to as a drain pad).
  • the polysilicon gate 22 of the finger 1 is connected to the gate wiring 18 including the gate electrode (G) via the gate contact (gate through hole) 21 as shown in FIG. ing.
  • the gate wiring 18 including the gate electrode (G), the source wiring 23 including the source electrode (S), and the drain wiring 24 including the drain electrode (D) are formed in the same layer.
  • the gate terminal 3 (not shown) is formed in the same layer, and the gate terminal 3 exists in a part of the drain terminal opening 20 of the drain terminal 2.
  • the gate terminal 3 not shown here is connected to the gate wiring 18 or the main wiring 19 (not shown) of the gate wiring described later via a through hole (through hole) not shown. Has been.
  • FIG. 1 is a circuit diagram for illustrating the relative positional relationship between the gate terminal 3 and the gate electrode (G) of the finger 1 and the electrical connection relationship thereof.
  • the gate electrode (G) of the finger 1 is shown in a simplified manner so that one gate wiring 18 is connected, but in this embodiment, as shown in FIG.
  • Two gate wirings 18 are connected to the gate electrode (G) of each finger 1 in the same row, and these gate wirings 18 are common gate wirings in two adjacent rows.
  • the present invention is not limited to this, and one gate wiring 18 may be connected to the gate electrode (G) of each finger 1 in the same row.
  • the variation in the wiring distance between the gate terminal 3 of the normally-off type semiconductor device and the gate electrode (G) of each finger 1 can be minimized, and the wiring area can be increased.
  • An arrangement as described below that can suppress variations in signal transmission delay without adopting the above is employed.
  • the gate terminal 3 of the normally-off semiconductor device 30 is connected to the gate electrode (G) of each finger 1 of (1, 1) to (5, 2n). . Then, for example, the wiring resistance between the gate terminal 3 and the gate electrode (G) of the finger 1 of (3, n), and the gate electrode (G) of the finger 1 of the gate terminal 3 and (1, 1) In order to reduce the difference between the wiring resistances between them, as shown in FIGS.
  • the fingers 1 in the same row (For example, (1, 1) to (1, 2n) finger 1) or two adjacent rows of fingers 1 (for example, (1, 1) to (2, 2n) finger 1)
  • the gate terminal 3 is connected so that a signal input from the intermediate region in the row direction of each gate wiring 18 connected to (G) and formed along the row direction can be supplied via the gate terminal 3.
  • Fingers 1 arranged in 5 rows x 2n columns The gate terminal 3 is connected to the intermediate region in the row direction of each gate wiring 18 by using the trunk wiring 19 of the gate wiring.
  • the gate terminal 3 By disposing the gate terminal 3 in the central region of the aggregate of the fingers 1 (block 17), it is possible to suppress the difference in wiring resistance caused by the difference in distance between the gate electrode (G) of the finger 1 and the gate terminal 3. . Further, by supplying a signal input from the intermediate region in the row direction of the gate wiring 18 through the gate terminal 3, the signal is input through the gate electrode (G) of the finger 1 and the gate terminal 3 in the same row. It is possible to suppress variations in signal transmission delay caused by the difference in distance from the signal supply start point.
  • the intermediate region in the row direction of the gate wiring 18 is the 1000th finger 1 and the 1001st finger when 2000 fingers 1 are arranged in one row as in the present embodiment. 1, for example, the gate wiring 18 existing between the (1, n) finger 1 and the (1, n + 1) finger 1.
  • the central region of the aggregate of fingers 1 (block 17) arranged in 5 rows ⁇ 2n columns is the case where the fingers 1 are arranged in 5 rows ⁇ 2000 columns as in the present embodiment.
  • the semiconductor device 30 while suppressing an increase in the wiring area, it is possible to suppress a variation in transmission delay of a signal input through the gate terminals 3 generated between the fingers 1 due to the influence of the wiring resistance, Since breakdown due to concentration of electric power on the specific finger 1 can be prevented, the semiconductor device 30 with improved response performance and reliability and the composite semiconductor device 40 including the semiconductor device 30 can be realized.
  • drain terminal and source terminal of normally-off type semiconductor device As shown in FIG. 1, the drain electrode (D) of each finger 1 of (1, 1) to (5, 2n) is connected to the drain terminal 2 of the normally-off type semiconductor device 30. . On the other hand, the source electrode (S) of each finger 1 of (1, 1) to (5, 2n) is connected to the source terminal 4 of the normally-off type semiconductor device 30.
  • a normally-off type semiconductor device 30 may be applied with a voltage higher than its withstand voltage. In such a case, in order to prevent breakdown, a normally-off type semiconductor device 30 may be used.
  • the semiconductor device 30 includes a Zener diode 5.
  • the anode electrode (A) of the Zener diode 5 is connected to the source terminal 4, and the cathode electrode (C) is connected to the drain terminal 2. Since the Zener diode 5 is less affected by the wiring resistance described above, the position of the Zener diode 5 does not need to be taken into consideration. In this embodiment, as shown in FIG. 17) arranged outside.
  • FIG. 4 is a plan view showing a part of the unit block 29 constituting the block 17 in which 5 ⁇ 2000 fingers 1 are integrated.
  • the unit block 29 is composed of 1000 fingers 1 and the block 17 is composed of 10 unit blocks 29.
  • FIG. 5 is a circuit diagram showing a schematic configuration of an evaluation circuit for evaluating the operation of the normally-off type semiconductor device 30 shown in FIG.
  • the evaluation circuit includes a normally-off semiconductor device 30, a pulse generator 13, a termination resistor 14, a load resistor 15, and a power supply 16.
  • One end of the pulse generator 13 is grounded, the other end of the pulse generator 13 is connected to the other end of the termination resistor 14 whose one end is grounded, and the normally-off type semiconductor device 30.
  • the drain terminal 2 of the normally-off type semiconductor device 30 is connected to one end of the load resistor 15, and the other end of the load resistor 15 is connected to the + terminal of the power supply 16 with the ⁇ terminal grounded.
  • the source terminal 4 of the normally-off type semiconductor device 30 is grounded.
  • the fingers 1 in the same row for example, (1, 1) to (1, 2n)
  • Finger 1 or two adjacent rows of fingers 1 for example, (1, 1) to (2, 2n) fingers 1 are connected to the gate electrodes (G) and along the row direction.
  • the gate terminal 3 was connected to the intermediate region in the row direction of each gate wiring 18 using the trunk wiring 19 of the gate wiring while being arranged in the central region of (Block 17).
  • FIG. 6 is a diagram showing the operation timing of the normally-off type semiconductor device 30 shown in FIG.
  • Each voltage shown in FIG. 6 shows voltage changes at points A, F, and G of the normally-off semiconductor device 30 shown in FIG.
  • V gate terminal
  • V (point A) is the voltage at point A in FIG. 1
  • V (point F) is at point F in FIG.
  • V (point G) indicates the voltage at point G in FIG. 1
  • V (drain terminal) indicates the voltage at the drain terminal 2 of the normally-off semiconductor device 30.
  • V gate terminal
  • a voltage (high level) equal to or higher than the gate voltage at which the normally-off semiconductor device 30 is turned on is input to the gate terminal 3
  • V (point A ) A voltage (high level) equal to or higher than the gate voltage at which the finger (3, n) closest to the gate terminal 3 is turned on is delayed by the influence of the smallest wiring resistance ((high level)).
  • n) is input to the gate electrode (G) of the finger 1.
  • the gate electrode (G) of the finger 1 corresponding to a voltage (high level) equal to or higher than the gate voltage at which the corresponding finger 1 is turned on is sequentially delayed by the influence of the wiring resistance according to the distance from the gate terminal 3. ).
  • V (point F) the gate electrode (G) of the finger 1 whose voltage (high level) is equal to or higher than the gate voltage at which the finger 1 of (1,2) is turned on (high level).
  • the finger (1, 1) farthest from the gate terminal 3 is turned on with a delay due to the influence of the largest wiring resistance, as shown at V (point G).
  • a voltage (high level) equal to or higher than the gate voltage is input to the gate electrode (G) of the finger 1 of (1, 1).
  • V (drain terminal) has already changed from a high level to a low level. Therefore, at these timings, no voltage change appears at V (drain terminal), and the low level. Is maintained.
  • the finger 1 of (1, 1) was described as an example as the finger 1 disposed at the position farthest from the gate terminal 3 affected by the largest wiring resistance, in the present embodiment, Since the finger 1 of (1, 1), the finger 1 of (1, 2n), the finger 1 of (5, 1) and the finger 1 of (5, 2n) have the same distance from the gate terminal 3, Needless to say, it is affected by large wiring resistance.
  • V gate terminal
  • a voltage (high level) equal to or higher than the gate voltage at which the normally-off semiconductor device 30 is turned on is input to the gate terminal 3 for a certain period, and then returns to the low level.
  • V (point A) the finger 1 of (3, n) is turned off due to the influence of the wiring resistance, but the change of the current is still turned on by the other fingers 1. Therefore, it does not appear at V (drain terminal).
  • the other fingers 1 are turned off in turn in the same manner due to the influence of the wiring resistance.
  • the fingers 1 of (1, 2) are turned off, the finger 1 of (1, 1) is finally turned off.
  • V (drain terminal) is kept at a low level until the finger 1 of (1, 1) is turned off, and V (drain terminal) is at a high level at the timing when the finger 1 of (1, 1) is turned off. Become.
  • FIG. 7 is a circuit diagram showing a schematic configuration of the composite semiconductor device 40.
  • the normally-off type composite semiconductor device 40 includes a normally-off type semiconductor device 30, a normally-on type field effect transistor 31, a drain terminal 32, a gate terminal 33, and a source. And a terminal 34.
  • the drain electrode (D) of the normally-on field effect transistor 31 is connected to the drain terminal 32 of the composite semiconductor device 40, and the gate electrode (G) of the normally-on field effect transistor 31 is the source terminal 34 of the composite semiconductor device 40.
  • the source electrode (S) of the normally-on field effect transistor 31 is connected to the drain terminal 2 of the lateral field effect transistor 20.
  • the gate terminal 3 of the normally-off type semiconductor device 30 is connected to the gate terminal 33 of the composite-type semiconductor device 40, and the source terminal 4 of the normally-off type semiconductor device 30 is connected to the source terminal 34 of the composite-type semiconductor device 40. Each is connected.
  • the source terminal 34 of the composite semiconductor device 40 is connected to each of the gate electrode (G) of the normally-on type field effect transistor 31 and the source terminal 4 of the normally-off type semiconductor device 30.
  • the withstand voltage control is performed by the normally-on type field effect transistor 31, and the current control is performed by the normally-off type field effect transistor, more specifically, by the normally-off type semiconductor device 30.
  • the OFF delay time of the normally-off semiconductor device 30 is the largest factor that determines the OFF delay time in the composite semiconductor device 40.
  • the composite semiconductor device 40 it is possible to suppress variations in transmission delay of signals input through the gate terminals 3 generated between the fingers 1 due to the influence of the wiring resistance without increasing the wiring area. Since the semiconductor device 30 with improved response performance and reliability that can suppress the breakdown due to the concentration of electric power on the specific finger 1 is used, the composite semiconductor device 40 with improved response performance and reliability can be realized.
  • FIG. 8 is a diagram showing a schematic configuration of the packaged composite semiconductor device 40.
  • a normally-off type semiconductor device 30 formed on a Si substrate and a III-N substrate such as GaN are formed on a die pad 41 provided in the composite semiconductor device 40.
  • the normally-on type field effect transistor 31 thus formed is die-bonded.
  • the gate electrode (G) of the normally-on type field effect transistor 31 and one end of the gate electrode (G) connected to the die pad 41 which is the source terminal 34 of the composite semiconductor device 40 are connected by the first wire 45, and the normally-off type semiconductor device 30.
  • the gate terminal 3 and the gate terminal 33 of the composite semiconductor device 40 are connected by a second wire 46, and the drain terminal 2 of the normally-off semiconductor device 30 and the source electrode (S) of the normally-on field effect transistor 31.
  • the source electrode is a substrate electrode formed on the back surface of the chip connected by a trench.
  • Scan pin 4 (not shown) is connected to the die pad 41.
  • the composite semiconductor device 40 is configured by sealing a part of three terminals of the drain terminal 32, the gate terminal 33, and the source terminal 34 with a package 49.
  • the wire bond including the drain terminal 2 and the gate terminal 3 of the normally-off type semiconductor device 30 may occur when the wire bond is performed on the thin metal layer.
  • a thick metal layer also called a power metal was formed.
  • the die pad 41 is fixed with a conductive material, but may be fixed with the die pad 41 with an insulator.
  • a normally-on type field effect transistor 31 formed on a III-N-based substrate such as GaN has an on-resistance per area as compared with a normally-off type semiconductor device 30 formed on a Si-based substrate. Therefore, when the two field effect transistors have the same size, it is possible to pass a larger current than that of the normally-off type semiconductor device 30.
  • the composite semiconductor device 40 includes the rectangular-shaped normally-on field effect transistor 31 and the normally-off semiconductor device 30, it is possible to flow a large current through the normally-off semiconductor device 30. In addition, an area-efficient arrangement can be realized.
  • the composite semiconductor device 40 has the Zener diode 5 built in the normally-off type semiconductor device 30, the breakdown is caused when a voltage higher than the withstand voltage is applied to the normally-off type semiconductor device 30. Can be prevented.
  • the gate electrode (G), the drain electrode (D), and the source electrode (S) of the normally-on type field effect transistor 31 are formed on the same plane.
  • the present invention is not limited to this.
  • the gate electrode (G) and the drain electrode (D) of the normally-on field effect transistor 31 are formed on the same surface (upper surface), and the normally-on field effect transistor
  • the 31 source electrodes (S) may be formed on the back surface (lower surface) of the same surface.
  • the gate terminal 3 and the source terminal 4 of the normally-off type semiconductor device 30 are formed on the same surface (upper surface), and the drain terminal 2 is formed on the rear surface (lower surface) of the same surface. Is preferred.
  • the normally-on field effect transistor 31 provided in the composite semiconductor device 40 requires a high breakdown voltage and a low on-resistance.
  • the size of the field effect transistor 31 tends to increase.
  • the normally-off type semiconductor device 30 requires a drain electrode (D) having a large area to be connected to the source electrode (S) of the normally-on type field effect transistor 31 and is high in order to prevent malfunction. Threshold voltage and low on-resistance are required.
  • the reliability is improved because the reliability of the semiconductor device 30 is improved so that the breakdown due to the concentration of power on the specific finger 1 can be suppressed without increasing the wiring area.
  • the composite semiconductor device 40 with improved performance can be realized.
  • the present invention can be applied not only to the lateral field effect transistor but also to all field effect transistors.
  • the gate terminal 3 is arranged outside the flock 17 in that the gate terminal 3 is arranged outside the flock 17, and the others have been described in the first embodiment. It is as follows. For convenience of explanation, members having the same functions as those shown in the drawings of Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 9 is a view of the normally-off type semiconductor device 30a as viewed from the surface direction on which the gate terminal 3 is formed.
  • the gate terminal 3 is disposed outside the flock 17.
  • the normally-off type semiconductor device 30a is connected to the intermediate region in the row direction of each gate line 18 and is formed along the column direction with one main gate line 19a and a gate line. 18 and a connecting line 19b that connects the intermediate region in the column direction of the main wiring 19a of the gate wiring and the gate terminal 3 to each other.
  • the gate wiring 18, the trunk wiring 19a of the gate wiring, the connection line 19b, the source wiring 23, and the drain wiring 24 can be formed by patterning of the same layer, and the gate terminal 3 and the connection line 19b are shown in FIG. They are connected via through holes (through holes) not shown.
  • connection line 19b, the source wiring 23, and the drain wiring 24 are formed in the same layer at a location where the connection line 19b is formed, they are prevented from overlapping each other. Therefore, the source wiring 23 and the drain wiring 24 are each divided into two so as not to overlap with the connection line 19b.
  • the gate terminal 3 and the intermediate region in the row direction of each gate line 18 are connected via the main line 19a and the connection line 19b of the gate line. Variation in wiring resistance that can occur when the terminal 3 and the end of the gate wiring 18 are connected can be suppressed.
  • connection line 19b may be connected to the intermediate region in the column direction of the main wiring 19a of the gate wiring while avoiding contact with the adjacent gate wiring 18.
  • the intermediate region in the column direction of the main wiring 19a of the gate wiring is the same as that of the finger 1 in the third column when five fingers 1 are arranged in the column direction as in the present embodiment. It means the main wiring 19a of the gate wiring existing between them.
  • the Zener diode 5 when the Zener diode 5 exists between the gate terminal 3 and the block 17, the influence of the overall wiring delay that may be caused by the length of the connection line 19b is eliminated.
  • the Zener diode 5 is disposed at one end of the normally-off type semiconductor device 30a, and the gate terminal 3 is disposed at the other end opposite to the one end of the normally-off type semiconductor device 30a.
  • the present invention is not limited to this, and the Zener diode 5 may exist between the gate terminal 3 and the block 17.
  • connection line 19c provided in the normally-off type semiconductor device of the present embodiment is different from that of the second embodiment in that it passes through the center of the finger 1 in the corresponding row.
  • members having the same functions as those shown in the drawings of the second embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 10 is a diagram showing a part 29a of the unit block in which the connection line 19c is formed.
  • connection line 19c is formed along the gate wiring 18 and connects the intermediate region in the column direction of the main wiring 19a of the gate wiring (not shown) to the gate terminal 3 (not shown).
  • the connecting line 19c is arranged so as to pass through the center part of the unit block in the column direction, that is, the center part of the unit block in the column direction.
  • connection line 19c At the place where the connection line 19c is formed, the connection line 19c, the source wiring 23 and the drain wiring 24 are formed in the same layer.
  • the wiring 24 is divided into two parts so as not to overlap the connection line 19c.
  • the semiconductor device and the composite type semiconductor device having improved response performance and reliability, because it is possible to suppress variations in the transmission delay of the signal input via the signal, and to prevent breakdown due to power concentration on the specific finger 1 Can be realized.
  • the width in the column direction of the connection line 19d provided in the normally-off type semiconductor device of the present embodiment is wider than the width in the column direction of the gate wiring 18. This is as described in the second and third embodiments.
  • members having the same functions as those shown in the drawings of Embodiments 2 and 3 are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 11 is a diagram showing a part 29b of the unit block in which the connection line 19d is formed.
  • connection line 19d is formed along the gate wiring 18 and connects the intermediate region in the column direction of the trunk wiring 19a of the gate wiring (not shown) to the gate terminal 3 (not shown).
  • connection line 19d in the column direction is wider than the width of the gate wiring 18 in the column direction.
  • connection line 19d, the source wiring 23, and the drain wiring 24 are formed in the same layer.
  • the wiring 24 is divided into two parts so as not to overlap with the connection line 19d.
  • connection line 19d As described above, by making the width in the column direction of the connection line 19d wider than the width in the column direction of the gate line 18, the wiring of the connection line 19d through which signals input through the gate terminal 3 flow most concentratedly. The resistance can be lowered. As a result, it is possible to suppress variations in transmission delay of signals input through the gate terminals 3 generated between the plurality of fingers 1 due to the influence of the wiring resistance, without significantly increasing the wiring area, Since breakdown due to power concentration on the finger 1 can be prevented, a semiconductor device and a composite semiconductor device with improved response performance and reliability can be realized.
  • the largest delay element constituted by the gate capacitance is removed, so that the connection line 19d Is disposed at the center in the column direction of the fingers, but if the connection line 19d can be connected to the intermediate region in the column direction of the trunk wiring 19a of the gate wiring (not shown), the center in the column direction of the fingers It does not need to be arranged.
  • the composite semiconductor device includes a plurality of normally-off field effect transistors, a semiconductor device including a gate terminal, a drain terminal, and a source terminal, a normally-on field effect transistor, , A second gate terminal, a second drain terminal, and a second source terminal, wherein the gate electrode of each of the plurality of normally-off field effect transistors is connected to the gate terminal and the drain
  • the electrode is connected to the drain terminal
  • the source electrode is connected to the source terminal
  • the gate terminal and one of the drain terminal and the source terminal are formed on the first surface
  • the other of the drain terminal and the source terminal is formed on the second surface which is the back surface of the first surface.
  • the second drain terminal is connected to the drain electrode of the normally-on field effect transistor, the second source terminal is connected to the gate electrode of the normally-on field effect transistor and the source terminal of the semiconductor device, and the second gate.
  • the terminal is connected to the gate terminal of the semiconductor device, the source electrode of the normally-on type field effect transistor is connected to the drain terminal of the semiconductor device, and the plurality of normally-off type field effect transistors are plural.
  • a plurality of normally-off type field effect transistors arranged in rows and columns, connected to the gate electrodes of the field effect transistors in the same row or two adjacent rows, and along the rows Input from the intermediate region in the row direction of the formed gate wiring through the gate terminal It is characterized in that the signal is supplied.
  • the plurality of normally-off type field effect transistors are arranged in a plurality of rows and a plurality of columns, and the same row or two adjacent rows in the plurality of normally-off type field effect transistors. Since the signal input via the gate terminal is supplied from the intermediate region in the row direction of the gate wiring formed along the row and connected to each gate electrode of the field effect transistor of Due to the influence of the resistance, it is possible to suppress variation in the transmission delay of the signal input through the gate terminal caused by the arrangement position of the plurality of normally-off field effect transistors, and a specific normally-off type This prevents breakdown due to the concentration of power on the field-effect transistor.
  • the composite semiconductor device with improved fine-reliability can be realized.
  • a composite semiconductor device according to aspect 2 of the present invention is the composite semiconductor device according to aspect 1, wherein the gate terminal is disposed in a central region of a block including the normally-off type field effect transistors disposed in the plurality of rows and columns. Preferably it is.
  • a composite semiconductor device is the composite semiconductor device according to aspect 1, wherein the gate terminal is arranged outside a block including the normally-off type field effect transistors arranged in the plurality of rows and columns.
  • One main wiring connected to the intermediate region in the row direction of the gate wiring and formed along the column direction, and formed in the column direction of the main wiring formed along the gate wiring. It is preferable that a connection line for connecting the intermediate region and the gate terminal is provided.
  • the plurality of normally-off type electric field effects are not affected by the wiring resistance without greatly increasing the wiring area. Since it is possible to suppress variations in the transmission delay of the signal input through the gate terminal caused by the arrangement position of the transistor and to prevent breakdown due to power concentration on a specific normally-off field effect transistor, A composite semiconductor device with improved response performance and reliability can be realized.
  • the width of the connection line in the column direction is preferably wider than the width of the gate wiring in the column direction.
  • the wiring resistance of the connection line through which the signals input via the gate terminal flow most concentrated can be reduced.
  • the composite semiconductor device according to Aspect 5 of the present invention is the composite semiconductor device according to Aspect 3 or 4, wherein the connection line is the center in the column direction of the plurality of normally-off field effect transistors in the row of the intermediate region in the column direction. It is preferable to arrange in the part.
  • the central portion in the column direction of the normally-off type field effect transistor having the largest gate resistance in the normally-off type field effect transistor is used as a wiring region.
  • the largest delay element is removed, and the influence on the response characteristic of the composite semiconductor device which can be caused by providing the connection line can be reduced.
  • the normally-on field effect transistor preferably includes a semiconductor layer made of GaN or SiC.
  • a normally-on field effect transistor having a low on-resistance per area can be realized, so that a larger current can flow.
  • a composite semiconductor device includes the Zener diode according to any one of Aspects 1, 3, 4, and 5, wherein an anode electrode is connected to the source terminal and a cathode electrode is connected to the drain terminal.
  • the Zener diode is provided at one end of the semiconductor device, and the gate terminal is provided at the other end opposite to the one end of the semiconductor device.
  • the Zener diode since the Zener diode is provided, breakdown can be prevented even when a voltage higher than the withstand voltage is applied to the semiconductor device.
  • the Zener diode is provided at one end of the semiconductor device, and the gate terminal is provided at the other end opposite to the one end of the semiconductor device. The influence of signal delay that may occur when a diode is present between the gate terminal and the block can be eliminated.
  • the composite semiconductor device according to aspect 8 of the present invention is the composite semiconductor device according to any one of aspects 1 to 7, wherein the gate terminal is an opening formed in one of the drain terminal and the source terminal on the first surface. It is preferable to be exposed to the outside of the semiconductor device through the part.
  • the gate terminal and any one of the drain terminal and the source terminal can be formed on the first surface by patterning the same layer.
  • the present invention can be suitably used for a semiconductor device or a composite semiconductor device.

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Abstract

配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を提供する。フィンガー１は、複数行および複数列で配置され、フィンガー１中、同一行または、隣接する２つの行のフィンガー１の各々のゲート電極（Ｇ）に接続され、かつ、上記行に沿って形成されたゲート配線（１８）の上記行方向における中間領域からゲート端子（３）を介して入力された信号が供給される。

Description

複合型半導体装置
　本発明は、複数のノーマリーオフ型電界効果トランジスタを備えた半導体装置と、ノーマリーオン型電界効果トランジスタとを含む複合型半導体装置に関する。
　現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧を印加した場合に導通し、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧が印加されていない場合に非導通になるトランジスタである。このノーマリーオフ型電界効果トランジスタの実現方法の一つとして、横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）がある。この横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極（Ｓ）とドレイン電極（Ｄ）が半導体基板の同じ面に形成される特徴と、さらに、ソース電極（Ｓ）から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるという特徴がある。
　一方、高耐圧、低損失、高速スイッチングおよび高温動作などの特徴を有するために実用化の研究が進められているＧａＮなどのＩＩＩ－Ｎ系の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも低い場合に非導通になり、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも高い場合に導通する。このようなノーマリーオン型電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。
　そこで、下記特許文献１には、ノーマリーオン型電界効果トランジスタとノーマリーオフ型の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案されている。また、下記特許文献２には、ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧が高くなって上記ノーマリーオフ型の電界効果トランジスタが破壊されるのを防止するため、上記ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間にツェナーダイオードを接続し、ドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧を上記ノーマリーオフ型の電界効果トランジスタの耐圧以下に制限する方法が提案されている。下記特許文献３には、ゲート電極シャント用基板配線と接続してゲート抵抗を低減する方法が提案されている。下記特許文献４には、パワーＭＯＳＦＥＴのゲート電極とｎ＋型ドレイン領域との間に介在するオフセットドレイン領域を二重オフセット構造とし、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくする構成について記載されている。下記特許文献５には、ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図る方法について記載されている。下記特許文献６には、ゲート配線パターンを改良してチップ面積を有効に利用して有効セル数を増加するかあるいはチップ面積を小さくし得るようにした構成について記載されている。
日本国公開特許公報「特開２００６－１５８１８５号公報（２００６年６月１５日公開）」 日本国公開特許公報「特開２００６－３２４８３９号公報（２００６年１１月３０日公開）」 日本国公開特許公報「特開２０１２－２４４０３９号公報（２０１２年１２月１０日公開）」 日本国公開特許公報「特開２０１０－１７１４３３号公報（２０１０年８月５日公開）」 日本国公開特許公報「特開２０１０－１２３７７４号公報（２０１０年６月３日公開）」 日本国公開特許公報「平８－１８１３０７号公報（１９９６年７月１２日公開）」
　しかしながら、上述した従来のノーマリーオフ型の複合型半導体装置に備えられたノーマリーオフ型の半導体装置は、フィンガーと呼ばれる小さなノーマリーオフ型の電界効果トランジスタの集合体で構成される場合が多い。この各々のフィンガーのゲート電極（Ｇ）は、上記ノーマリーオフ型の半導体装置のゲート端子からメタル配線で接続される。したがって、上記ノーマリーオフ型の半導体装置のゲート端子の近くに配置されたフィンガーのゲート電極に伝達されるゲート信号に比べ、上記ノーマリーオフ型の半導体装置のゲート端子のある辺と反対側に配置されたフィンガーのゲート電極に伝達されるゲート信号は大きく遅れることとなる。これが原因で複合型半導体装置の応答性能の低下が生じていた。また、このような場合、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊が生じ易いので、複合型半導体装置としての信頼性にも問題があった。
　上記特許文献１および２に開示されている構成においては、これらの応答性能の低下の問題や信頼性の問題が生じてしまう。
　上記特許文献３～６に開示されている構成においては、ゲート配線の抵抗を下げることには着目しているものの、ゲート端子に対するトランジスタの配置位置によって生じるゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することには特に着目していないので、応答性能の低下の問題や信頼性の問題は満足する程に改善できない。
　本発明の目的は、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を提供することにある。
　本発明の複合型半導体装置は、上記課題を解決するために、複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴としている。
　上記構成によれば、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されるので、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
　本発明の一態様によれば、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
本発明の実施の形態１に係る複合型半導体装置に備えられたノーマリーオフ型のフィンガーを含む半導体装置の概略構成を示す回路図である。 図１に図示した半導体装置をゲート端子が形成されている面方向から見た図である。 図１に図示した半導体装置に備えられたノーマリーオフ型のフィンガーの概略構成を示す図であり、（ａ）はフィンガーの平面図であり、（ｂ）はフィンガーの断面図である。 図１に図示した半導体装置に備えられた複数の単位ブロックを示す図である。 図１に図示した半導体装置の動作を評価する評価回路の概略構成を示す回路図である。 図１に図示した半導体装置の動作タイミングを示す図である。 図１に図示したノーマリーオフ型のフィンガーを備えた半導体装置と、ノーマリーオン型電界効果トランジスタとを備えた複合型半導体装置の回路図である。 図７に図示した複合型半導体装置の概略構成を示す図である。 本発明の実施の形態２に係る複合型半導体装置に備えられた半導体装置をゲート端子が形成されている面方向から見た図である。 本発明の実施の形態３に係る複合型半導体装置に備えられた半導体装置における複数のノーマリーオフ型のフィンガーから構成された単位ブロックの一部を示す図である。 本発明の実施の形態４に係る複合型半導体装置に備えられた半導体装置における複数のノーマリーオフ型のフィンガーから構成された単位ブロックの一部を示す図である。
　以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成の寸法、材質、形状、相対配置、加工法などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。さらに図面は模式的なものであり、寸法の比率、形状は現実のものとは異なる。
　本発明の実施の形態を図１～図１１に基づいて説明すれば以下のとおりである。
　〔実施の形態１〕
　以下、本発明の一実施形態について、図１～図８に基づいて説明する。
　図１は、複合型半導体装置４０に備えられたノーマリーオフ型のフィンガー１を含む半導体装置３０の概略構成を示す回路図である。
　図示されているように、ノーマリーオフ型の半導体装置（ノーマリーオフ型の横型電界効果トランジスタ）３０は、５行×２ｎ列に配置された小さな電界効果トランジスタである５×２ｎ個のノーマリーオフ型のフィンガー１と、ドレイン端子２と、ゲート端子３と、ソース端子４と、ツェナーダイオード５と、を含む。なお、上記ｎは２以上の自然数であればよいが、本実施の形態においては、ｎが１０００である場合を一例に挙げて説明する。
　図２は、図１に図示したノーマリーオフ型の半導体装置３０をゲート端子３が形成されている面方向から見た図である。
　図示されているように、ノーマリーオフ型の半導体装置３０においては、図中左側にフィンガー１の集合体であるブロック１７が配置されており、ツェナーダイオード５は、ブロック１７に隣接するように、図中右側に配置されている。
　ブロック１７の最上部には露出するように、ドレイン端子２が形成されており、ドレイン端子２の中央部に設けられたドレイン端子開口部２０を介して、ゲート端子３が露出している。ドレイン端子２とゲート端子３とは、同一層によって形成され、ドレイン端子２とゲート端子３との電気的な絶縁は、ゲート端子３を囲むように形成された絶縁層（図示せず）の横方向の厚さで確保している。
　（フィンガー）
　図１に図示されているように、フィンガー１は、ノーマリーオフ型の半導体装置（ノーマリーオフ型の横型電界効果トランジスタ）３０がノーマリーオフ型であるため、ノーマリーオフ型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。ノーマリーオフ型の半導体装置３０は、このフィンガー１と呼ばれる小さな電界効果トランジスタの集合体（ブロック１７）を備えている。なお、フィンガー１の個数ｎは、電流容量によって数千～数万であり、数千～数万個のフィンガーの集合体（ブロック）を構成するのが一般的である。
　本実施の形態においては、ノーマリーオフ型の半導体装置３０が、行方向および列方向に沿って５行×２０００列に配置された５×２０００個のフィンガー１の集合体（ブロック１７）を備えている場合を一例に挙げて説明するが、上述したように、フィンガー１の個数はこれに限定されることはないが、ノーマリーオフ型の半導体装置３０は、ノーマリーオフ型の横型電界効果トランジスタであるため、行数よりは列数が大きい。
　なお、（１、１）～（５、２ｎ）のフィンガー１のソース電極（Ｓ）は、後述するように裏面に配されたソース端子４と接続する必要がある。したがって、フィンガー１は横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）の構造を有することが好ましく、本実施の形態においては、フィンガー１は横方向２重拡散ＭＯＳ電界効果トランジスタである。横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極とドレイン電極が半導体基板の同じ面に形成される特徴があるが、さらにソース電極から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるからである。
　図３は、図１に図示した半導体装置３０に備えられたノーマリーオフ型のフィンガー１の概略構成を示す図であり、図３の（ａ）はフィンガー１の平面図であり、図３の（ｂ）はフィンガー１の図３の（ａ）におけるＡ－Ａ線の断面図である。
　図３の（ａ）および図３の（ｂ）に図示されているように、ブロック１７に含まれる各々のフィンガー１は、例えば、以下のような構造を有することができる。
　フィンガー１に備えられたＰ＋＋型Ｓｉ系基板（P++sub）の上面には、半導体領域としてＰ型エピキシャル層（P-epi）が形成されている。そして、Ｐ型エピキシャル層（P-epi）の上部には、離れた位置に、Ｐ型のボディ領域（ＰＢ）とｎ型の拡散層（ｎｈｖ）とが形成されており、Ｐ型のボディ領域（ＰＢ）とｎ＋層（n+）とでフィンガー１のソース領域を形成し、ｎ型の拡散層（ｎｈｖ）とｎ＋層（n+）とでフィンガー１のドレイン領域を形成している。
　図３の（ｂ）に図示されているように、ソース電極（Ｓ）を含むソース配線２３は、貫通孔（スル―ホール）を介して、上記ソース領域およびＰ＋＋型Ｓｉ系基板（P++sub）と接続されているので、ソース配線２３はＰ＋＋型Ｓｉ系基板（P++sub）の下面に形成された基板電極であるソース端子４とも接続されていることとなる。一方、ドレイン電極（Ｄ）を含むドレイン配線２４は、貫通孔（スル―ホール）を介して、上記ドレイン領域と接続されているとともに、ドレインコンタクト（ドレイン貫通孔）２５を介して、ドレイン端子２（ドレインパッドとも言う）とも接続されている。そして、フィンガー１のポリシリコンゲート２２は、図３の（ａ）に図示されているように、ゲートコンタクト（ゲート貫通孔）２１を介して、ゲート電極（Ｇ）を含むゲート配線１８と接続されている。
　なお、ゲート電極（Ｇ）を含むゲート配線１８とソース電極（Ｓ）を含むソース配線２３とドレイン電極（Ｄ）を含むドレイン配線２４とは同一層で形成されており、ドレイン端子２とここで図示していないゲート端子３とは同一層で形成され、ドレイン端子２のドレイン端子開口部２０内の一部にゲート端子３が存在する。そして、ここで図示していないゲート端子３と、ゲート配線１８または、後述するゲート配線の幹配線１９（図示せず）とは、図示していない貫通孔（スル―ホール）を介して、接続されている。
　また、上記図１は、ゲート端子３と、フィンガー１のゲート電極（Ｇ）との相対的な位置関係およびその電気的な接続関係を図示するための回路図であるため、同一行の各々のフィンガー１のゲート電極（Ｇ）には、一つのゲート配線１８が接続するように簡略化して図示しているが、本実施の形態においては、図３の（ａ）に図示されているように、同一行の各々のフィンガー１のゲート電極（Ｇ）には、二つのゲート配線１８が接続され、これらのゲート配線１８は隣接する２行において共通のゲート配線となるようにしている。しかしながら、これに限定されることはなく、同一行の各々のフィンガー１のゲート電極（Ｇ）に、一つのゲート配線１８が接続するようにしてもよい。
　（ノーマリーオフ型の半導体装置のゲート端子）
　ノーマリーオフ型の半導体装置のゲート端子と、各々のフィンガーのゲート電極との間の配線距離を等距離にすることで配線抵抗のバラツキの影響によって生じる信号の伝達遅延のバラツキの問題は解消できるが、配線距離を等距離にするためには配線面積の増大を招き現実的ではない。
　そこで、本実施の形態においては、ノーマリーオフ型の半導体装置のゲート端子３と、各々のフィンガー１のゲート電極（Ｇ）との間の配線距離のバラツキを最小にできるとともに、配線面積を増大させることなく、信号の伝達遅延のバラツキを抑制することができる以下で説明するような配置を採用した。
　図１に図示されているように、ノーマリーオフ型の半導体装置３０のゲート端子３は、（１、１）～（５、２ｎ）の各々のフィンガー１のゲート電極（Ｇ）に接続される。そして、例えば、ゲート端子３と（３、ｎ）のフィンガー１のゲート電極（Ｇ）との間の配線抵抗と、ゲート端子３と（１、１）のフィンガー１のゲート電極（Ｇ）との間の配線抵抗との差を小さくするため、図２および図３に図示されているように、本実施の形態においては、５行×２ｎ列に配置されたフィンガー１中、同一行のフィンガー１（例えば、（１、１）～（１、２ｎ）のフィンガー１）または、隣接する２つの行のフィンガー１（例えば、（１、１）～（２、２ｎ）のフィンガー１）の各々ゲート電極（Ｇ）に接続され、かつ、行方向に沿って形成された各々のゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給できるように、ゲート端子３を５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域に配置するとともに、ゲート配線の幹配線１９を用いて、ゲート端子３と各ゲート配線１８の上記行方向における中間領域とを接続した。
　ゲート端子３をフィンガー１の集合体（ブロック１７）の中央領域に配置することで、フィンガー１のゲート電極（Ｇ）とゲート端子３との間の距離の差によって生じる配線抵抗の差を抑制できる。また、ゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給することによって、同一行における、フィンガー１のゲート電極（Ｇ）とゲート端子３を介して入力された信号の供給開始点との間の距離の差によって生じる信号の伝達遅延のバラツキを抑制できる。
　なお、ゲート配線１８の上記行方向における中間領域とは、本実施の形態のように、１行に２０００個のフィンガー１が配置されている場合には、１０００番目のフィンガー１と１００１番目のフィンガー１との間、例えば、（１、ｎ）のフィンガー１と（１、ｎ＋１）のフィンガー１との間に存在するゲート配線１８を意味する。
　また、５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域とは、本実施の形態のように、５行×２０００列にフィンガー１が配置されている場合には、（３、ｎ）のフィンガー１と（３、ｎ＋１）のフィンガー１との間の領域を意味する。
　上記構成によれば、配線面積の増大を抑制しながら、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０および半導体装置３０を備えた複合型半導体装置４０を実現できる。
　（ノーマリーオフ型の半導体装置のドレイン端子およびソース端子）
　図１に図示されているように、（１、１）～（５、２ｎ）の各々のフィンガー１のドレイン電極（Ｄ）は、ノーマリーオフ型の半導体装置３０のドレイン端子２に接続される。一方、（１、１）～（５、２ｎ）の各々のフィンガー１のソース電極（Ｓ）は、ノーマリーオフ型の半導体装置３０のソース端子４に接続される。
　（ツェナーダイオード）
　図１に図示されているように、ノーマリーオフ型の半導体装置３０には、その耐圧以上の電圧が印加される場合があり、このような場合においてブレイクダウンを防ぐために、ノーマリーオフ型の半導体装置３０はツェナーダイオード５を備えている。ツェナーダイオード５のアノード電極（Ａ）はソース端子４に接続されており、カソード電極（Ｃ）はドレイン端子２に接続されている。ツェナーダイオード５は、上述した配線抵抗の影響が小さいため、その配置位置は特に考慮する必要はなく、本実施の形態においては、図２に図示されているように、フィンガー１の集合体（ブロック１７）の外側に配置した。
　（ブロック）
　図４は、５×２０００個のフィンガー１を集積化したブロック１７を構成する単位ブロック２９の一部を示す平面図である。
　本実施の形態においては、単位ブロック２９は、１０００個のフィンガー１で構成されており、ブロック１７は、１０個の単位ブロック２９で構成されている。
　以下、図５および図６に基づいて、ノーマリーオフ型の半導体装置３０の動作について説明する。
　（評価回路）
　図５は、図１に図示したノーマリーオフ型の半導体装置３０の動作を評価する評価回路の概略構成を示す回路図である。
　図示されているように、評価回路は、ノーマリーオフ型の半導体装置３０と、パルスジェネレータ１３と、終端抵抗１４と、負荷抵抗１５と、電源１６とを含む。パルスジェネレータ１３の一方の端は接地されており、パルスジェネレータ１３の他方の端は、一端が接地された終端抵抗１４のもう一方の端に接続されているとともに、ノーマリーオフ型の半導体装置３０のゲート端子３に接続されている。ノーマリーオフ型の半導体装置３０のドレイン端子２は、負荷抵抗１５の一端に接続され、負荷抵抗１５のもう一方の端は－端子が接地された電源１６の＋端子に接続されている。ノーマリーオフ型の半導体装置３０のソース端子４は、接地されている。
　（ノーマリーオフ型の半導体装置の動作について）
　一般的に、ノーマリーオフ型の半導体装置においては、配線抵抗の影響によりオンの遅延時間（Ｖ（ゲート端子）がハイレベルになったタイミングからＶ（ドレイン端子）がローレベルになるタイミングまでの時間）に比べて、オフの遅延時間（Ｖ（ゲート端子）がローレベルになったタイミングからＶ（ドレイン端子）がハイレベルになるタイミングまでの時間）がより大きくなる傾向にある。
　そして、フィンガーが数千～数万で構成される一般的なノーマリーオフ型の半導体装置では配線抵抗の低減がオフの遅延時間の低減のためには必要であり、格段に配線抵抗の高い特定のフィンガーへの電流集中により、特定のフィンガーが破壊しないような対策が必要である。
　そこで、本実施の形態のノーマリーオフ型の半導体装置３０においては、５行×２ｎ列に配置されたフィンガー１中、同一行のフィンガー１（例えば、（１、１）～（１、２ｎ）のフィンガー１）または、隣接する２つの行のフィンガー１（例えば、（１、１）～（２、２ｎ）のフィンガー１）の各々ゲート電極（Ｇ）に接続され、かつ、行方向に沿って形成された各々のゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給できるように、ゲート端子３を５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域に配置するとともに、ゲート配線の幹配線１９を用いて、ゲート端子３と各ゲート配線１８の上記行方向における中間領域とを接続した。
　図６は、図１に図示したノーマリーオフ型の半導体装置３０の動作タイミングを示す図である。
　図６に図示されている各電圧は、図１に図示したノーマリーオフ型の半導体装置３０の点Ａ、点Ｆおよび点Ｇの電圧変化を示したものである。Ｖ（ゲート端子）はノーマリーオフ型の半導体装置３０のゲート端子３の電圧を、Ｖ（点Ａ）は図１中の点Ａの電圧を、Ｖ（点Ｆ）は図１中の点Ｆの電圧を、Ｖ（点Ｇ）は図１中の点Ｇの電圧を、Ｖ（ドレイン端子）はノーマリーオフ型の半導体装置３０のドレイン端子２の電圧を、それぞれ示している。
　Ｖ（ゲート端子）に図示されているように、ゲート端子３にノーマリーオフ型の半導体装置３０がオンとなるゲート電圧以上の電圧（ハイレベル）が入力されると、先ず、Ｖ（点Ａ）に図示されているように、最も小さい配線抵抗の影響を受けて遅れて、ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（３、ｎ）のフィンガー１のゲート電極（Ｇ）に入力されることとなる。ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンになると、ノーマリーオフ型の半導体装置３０に電流が流れるため、それがＶ（ドレイン端子）に現れ、ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。
　その後、ゲート端子３からの距離に応じた配線抵抗の影響を受けて順次に遅れて、該当するフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が該当するフィンガー１のゲート電極（Ｇ）に入力されることとなる。そして、Ｖ（点Ｆ）に図示されているように、（１、２）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（１、２）のフィンガー１のゲート電極（Ｇ）に入力された後に、Ｖ（点Ｇ）に図示されているように、最も大きい配線抵抗の影響を受けて遅れて、ゲート端子３から最も遠い（１、１）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（１、１）のフィンガー１のゲート電極（Ｇ）に入力されることとなる。なお、これらの各タイミングにおいては、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、これらのタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
　なお、最も大きい配線抵抗の影響を受ける、ゲート端子３から最も遠い位置に配置されるフィンガー１として、（１、１）のフィンガー１を一例に挙げて説明したが、本実施の形態においては、（１、１）のフィンガー１、（１、２ｎ）のフィンガー１、（５、１）のフィンガー１および（５、２ｎ）のフィンガー１は、ゲート端子３からの距離が同じであるため、最も大きい配線抵抗の影響を受けることは言うまでもない。
　Ｖ（ゲート端子）に図示されているように、ゲート端子３にノーマリーオフ型の半導体装置３０がオンとなるゲート電圧以上の電圧（ハイレベル）が一定期間入力された後、ローレベルに戻ると、Ｖ（点Ａ）に図示されているように、配線抵抗の影響で遅れて、（３、ｎ）のフィンガー１はオフとなるが、その電流の変化はまだ他のフィンガー１がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて他のフィンガー１が順にオフとなり、（１、２）のフィンガー１がオフとなった後に、最後に（１、１）のフィンガー１がオフとなるが、（１、１）のフィンガー１がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、（１、１）のフィンガー１がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
　上記構成によれば、配線面積を増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０を実現できる。
　（ノーマリーオフ型の複合型半導体装置）
　図７は、複合型半導体装置４０の概略構成を示す回路図である。
　図示されているように、ノーマリーオフ型の複合型半導体装置４０は、ノーマリーオフ型の半導体装置３０と、ノーマリーオン型電界効果トランジスタ３１と、ドレイン端子３２と、ゲート端子３３と、ソース端子３４とを備えている。
　ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）は複合型半導体装置４０のドレイン端子３２に、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）は複合型半導体装置４０のソース端子３４に、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は、横型電界効果トランジスタ２０のドレイン端子２に、それぞれ接続されている。
　そして、ノーマリーオフ型の半導体装置３０のゲート端子３は複合型半導体装置４０のゲート端子３３に、ノーマリーオフ型の半導体装置３０のソース端子４は複合型半導体装置４０のソース端子３４に、それぞれ接続されている。なお、複合型半導体装置４０のソース端子３４は、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびノーマリーオフ型の半導体装置３０のソース端子４のそれぞれに接続されている。
　複合型半導体装置４０では、耐圧制御はノーマリーオン型電界効果トランジスタ３１で行い、電流制御はノーマリーオフ型の電界効果トランジスタ、具体的には、ノーマリーオフ型の半導体装置３０で行うため、ノーマリーオフ型の半導体装置３０のオフの遅延時間は、複合型半導体装置４０でのオフの遅延時間を決定する最大の要因となる。
　複合型半導体装置４０においては、配線面積を増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を抑制できる、応答性能および信頼性を改善した半導体装置３０を用いているので、応答性能および信頼性を改善した複合型半導体装置４０を実現できる。
　図８は、パッケージ化された複合型半導体装置４０の概略構成を示す図である。
　図示されているように、複合型半導体装置４０に備えられたダイパッド４１上には、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０と、ＧａＮなどのＩＩＩ－Ｎ系基板上に形成されたノーマリーオン型電界効果トランジスタ３１とが、ダイボンドされている。
　ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とその一端が複合型半導体装置４０のソース端子３４であるダイパッド４１とは第１ワイヤー４５で接続され、ノーマリーオフ型の半導体装置３０のゲート端子３と複合型半導体装置４０のゲート端子３３とは第２ワイヤー４６で接続され、ノーマリーオフ型の半導体装置３０のドレイン端子２とノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）とは第３ワイヤー４７で接続され、ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）と複合型半導体装置４０のドレイン端子３２とは第４ワイヤー４８で接続され、ノーマリーオフ型の半導体装置３０において、ソース配線とトレンチによって接続されたチップ裏面に形成された基板電極であるソース端子４（図示せず）は、ダイパッド４１と接続されている。
　ドレイン端子３２、ゲート端子３３およびソース端子３４の３端子の一部をパッケージ４９で封止して複合型半導体装置４０は構成される。
　なお、薄いメタル層にワイヤーボンドを行うと、メタル層が突き破れる恐れがあるため、本実施の形態においては、ノーマリーオフ型の半導体装置３０のドレイン端子２およびゲート端子３を含めたワイヤーボンドが必要な箇所のメタル層については、パワーメタルとも称される厚いメタル層で形成した。
　なお、ノーマリーオン型電界効果トランジスタ３１に流れる電流は、第３ワイヤー４７と第４ワイヤー４８とを流れるため、ノーマリーオン型電界効果トランジスタ３１の裏面は主にチップを固定するために使用され、ダイパッド４１と導電性の材料で固定されるが、ダイパッド４１と絶縁物で固定されてもよい。
　また、ＧａＮなどのＩＩＩ－Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１は、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０に比べて面積当たりのオン抵抗が低いので、２つの電界効果トランジスタが同じサイズである場合、ノーマリーオフ型の半導体装置３０に比べてより大きな電流を流すことが可能である。
　ノーマリーオン型電界効果トランジスタ３１とノーマリーオフ型の半導体装置３０の両チップをダイパッド４１にダイボンドするとともにワイヤーの形成スペースを確保しながら、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０に大きな電流を流すことを可能にするためには、図８に図示されているように、両チップともに長方形の形状にするのが面積的に最も効率が良い。
　複合型半導体装置４０は、長方形形状のノーマリーオン型電界効果トランジスタ３１およびノーマリーオフ型の半導体装置３０を備えているので、ノーマリーオフ型の半導体装置３０に大きな電流を流すことを可能であるとともに、面積的に効率の良い配置を実現できる。
　また、複合型半導体装置４０は、ノーマリーオフ型の半導体装置３０にツェナーダイオード５を内蔵しているので、ノーマリーオフ型の半導体装置３０にその耐圧以上の電圧が印加される場合においてブレイクダウンを防ぐことができる。
　本実施の形態においては、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とドレイン電極（Ｄ）とソース電極（Ｓ）とが同一面に形成されている場合を一例に挙げて説明したが、これに限定されることはなく、例えば、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびドレイン電極（Ｄ）が同一面（上面）に形成され、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は上記同一面の裏面（下面）に形成されてもよい。この場合においては、ノーマリーオフ型の半導体装置３０のゲート端子３およびソース端子４は、同一面(上面)に形成され、ドレイン端子２は、上記同一面の裏面（下面）に形成されることが好ましい。
　なお、複合型半導体装置４０に高い耐圧を求める場合、複合型半導体装置４０に備えられたノーマリーオン型電界効果トランジスタ３１には、高い耐圧と低オン抵抗が必要となるため、ノーマリーオン型電界効果トランジスタ３１のサイズが大きくなる傾向にある。
　また、ノーマリーオフ型の半導体装置３０には、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）と接続するため大きな面積のドレイン電極（Ｄ）が必要であるとともに、誤動作を防ぐために高スレッシュホールド電圧と低オン抵抗が必要となる。
　一般的に、ノーマリーオフ型の半導体装置と、ノーマリーオン型電界効果トランジスタとを備えたノーマリーオフ型の複合型半導体装置では、ノーマリーオフ型の半導体装置のドレイン電極とソース電極間の電圧が高くなる現象があり、ノーマリーオフ型の電界効果トランジスタのみで構成された他のデバイスに比べてオンした時の電力がより高くなり、ノーマリーオフ型の半導体装置における各々のフィンガーの一部が先にオンすると、電力の集中による熱破壊が生じてしまう。
　本実施の形態の複合型半導体装置４０においては、配線面積を増大させることなく、特定のフィンガー１への電力の集中による破壊を抑制できる信頼性を改善した半導体装置３０を用いているので、信頼性を改善した複合型半導体装置４０を実現できる。
　なお、本実施の形態においては、横型電界効果トランジスタを例に挙げて説明を行ったが、本発明は横型電界効果トランジスタのみならず電界効果トランジスタ全般に適用可能である。
　〔実施の形態２〕
　次に、図９に基づいて、本発明の実施の形態２について説明する。本実施の形態におけるノーマリーオフ型の半導体装置３０ａにおいては、ゲート端子３がフロック１７の外側に配置されている点において、実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図９は、ノーマリーオフ型の半導体装置３０ａをゲート端子３が形成されている面方向から見た図である。
　図示されているように、ノーマリーオフ型の半導体装置３０ａにおいては、ゲート端子３がフロック１７の外側に配置されている。そして、ノーマリーオフ型の半導体装置３０ａは、各々のゲート配線１８の行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つのゲート配線の幹配線１９ａと、ゲート配線１８に沿って形成され、かつ、ゲート配線の幹配線１９ａの上記列方向の中間領域とゲート端子３とを接続する接続線１９ｂとを備えている。
　なお、ゲート配線１８とゲート配線の幹配線１９ａと接続線１９ｂとソース配線２３とドレイン配線２４とは、同一層のパターンニングよって形成することができ、ゲート端子３と接続線１９ｂとは、図示してない貫通孔（スル―ホール）を介して、接続されている。
　そして、図示してないが、接続線１９ｂが形成される箇所においては、接続線１９ｂと、ソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｂと重ならないように、それぞれ２つに分けられている。
　本実施の形態においては、ゲート端子３と、各々のゲート配線１８の行方向における中間領域とを、ゲート配線の幹配線１９ａと接続線１９ｂとを介して、接続させているので、例えば、ゲート端子３とゲート配線１８の端部とを接続させた場合に生じ得る配線抵抗のバラツキを抑制することができる。
　本実施の形態においては、接続線１９ｂは、隣接するゲート配線１８との接触を避けて、ゲート配線の幹配線１９ａの上記列方向の中間領域に接続されればよい。なお、ゲート配線の幹配線１９ａの上記列方向の中間領域とは、本実施の形態のように、列方向に５個のフィンガー１が配置されている場合には、３列目のフィンガー１の間に存在するゲート配線の幹配線１９ａを意味する。
　このようなノーマリーオフ型の半導体装置３０ａによれば、配線としては、ゲート配線の幹配線１９ａと接続線１９ｂを加えるのみであるため、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０ａおよび複合型半導体装置を実現できる。
　なお、本実施の形態においては、ツェナーダイオード５がゲート端子３とブッロク１７との間に存在する場合において、接続線１９ｂの長さが長くなり生じ得る全体的な配線遅延の影響を排除するため、ツェナーダイオード５は、ノーマリーオフ型の半導体装置３０ａの一方の端部に、ゲート端子３は、ノーマリーオフ型の半導体装置３０ａの上記一方の端部と反対側の他方の端部に配置しているが、これに限定されることはなく、ツェナーダイオード５は、ゲート端子３とブッロク１７との間に存在していてもよい。
　〔実施の形態３〕
　次に、図１０に基づいて、本発明の実施の形態３について説明する。本実施の形態のノーマリーオフ型の半導体装置に備えられた接続線１９ｃは、該当する行のフィンガー１の中央を通るという点において実施の形態２とは異なり、その他については実施の形態２において説明したとおりである。説明の便宜上、実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１０は、接続線１９ｃが形成された単位ブロックの一部２９ａを示す図である。
　接続線１９ｃは、ゲート配線１８に沿って形成され、かつ、図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と図示していないゲート端子３とを接続する。
　図示されているように、接続線１９ｃは、単位ブロックにおけるフィンガーの列方向の中央部すなわち、単位ブロックの列方向の中央部を通るように配置される。
　そして、接続線１９ｃが形成される箇所においては、接続線１９ｃとソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｃと重ならないように、それぞれ２つに分けられている。
　このような構成によれば、フィンガーで最もゲート抵抗が大きいフィンガーの列方向の中央部を、配線領域として用いるので、ゲート容量とで構成される最も大きな遅延要素が取り除かれ、接続線１９ｃを設けることによって生じ得るノーマリーオフ型の半導体装置の応答特性への影響を低減させることが可能となり、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置および複合型半導体装置を実現できる。
　〔実施の形態４〕
　次に、図１１に基づいて、本発明の実施の形態４について説明する。本実施の形態のノーマリーオフ型の半導体装置に備えられた接続線１９ｄの列方向の幅は、ゲート配線１８の列方向の幅より広いという点において実施の形態２および３とは異なり、その他については実施の形態２および３において説明したとおりである。説明の便宜上、実施の形態２および３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１１は、接続線１９ｄが形成された単位ブロックの一部２９ｂを示す図である。
　接続線１９ｄは、ゲート配線１８に沿って形成され、かつ、図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と図示していないゲート端子３とを接続する。
　図示されているように、接続線１９ｄの列方向の幅は、ゲート配線１８の列方向の幅より広い。そして、接続線１９ｄが形成される箇所においては、接続線１９ｄとソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｄと重ならないように、それぞれ２つに分けられている。
　以上のように、接続線１９ｄの列方向の幅を、ゲート配線１８の列方向の幅より広くすることによって、ゲート端子３を介して入力された信号が最も集中して流れる接続線１９ｄの配線抵抗を下げることが可能となる。その結果、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置および複合型半導体装置を実現できる。
　なお、本実施の形態においては、フィンガーで最もゲート抵抗が大きいフィンガーの列方向の中央部を、配線領域として用いることにより、ゲート容量とで構成される最も大きな遅延要素を取り除くため、接続線１９ｄをフィンガーの列方向の中央部に配置しているが、接続線１９ｄを図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と接続できるのであれば、フィンガーの列方向の中央部に配置されなくてもよい。
　〔まとめ〕
　本発明の態様１における複合型半導体装置は、複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴としている。
　上記構成によれば、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されるので、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
　本発明の態様２における複合型半導体装置は、上記態様１において、上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの中央領域に配置されていることが好ましい。
　上記構成によれば、各々のノーマリーオフ型の電界効果トランジスタのゲート電極とゲート端子との間の距離の差によって生じる配線抵抗の差を抑制できる。
　本発明の態様３における複合型半導体装置は、上記態様１において、上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えていることが好ましい。
　上記構成によれば、配線としては、一つの幹配線と接続線を加えるのみであるため、配線面積を大幅に増大させることなく、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、応答性能および信頼性を改善した複合型半導体装置を実現できる。
　本発明の態様４における複合型半導体装置は、上記態様３において、上記接続線の上記列方向の幅は、上記ゲート配線の上記列方向の幅より広いことが好ましい。
　上記構成によれば、ゲート端子を介して入力された信号が最も集中して流れる接続線の配線抵抗を下げることができる。
　本発明の態様５における複合型半導体装置は、上記態様３または４において、上記接続線は、上記列方向の中間領域の行の上記複数のノーマリーオフ型の電界効果トランジスタの上記列方向の中央部に配置されていることが好ましい。
　上記構成によれば、上記ノーマリーオフ型の電界効果トランジスタで最もゲート抵抗が大きい上記ノーマリーオフ型の電界効果トランジスタの列方向の中央部を、配線領域として用いるので、ゲート容量とで構成される最も大きな遅延要素が取り除かれ、接続線を設けることによって生じ得る複合型半導体装置の応答特性への影響を低減させることができる。
　本発明の態様６における複合型半導体装置は、上記態様１から５の何れかにおいて、上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていることが好ましい。
　上記構成によれば、面積当たりのオン抵抗が低いノーマリーオン型電界効果トランジスタを実現できるので、より大きな電流を流すことができる。
　本発明の態様７における複合型半導体装置は、上記態様１、３、４および５の何れかにおいて、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備えており、上記ツェナーダイオードは上記半導体装置の一方の端部に、上記ゲート端子は上記半導体装置の一方の端部と反対側の他方の端部に備えられていることが好ましい。
　上記構成によれば、ツェナーダイオードを備えているので、上記半導体装置に、その耐圧以上の電圧が印加された場合においても、ブレイクダウンを防ぐことができる。また、上記構成によれば、上記ツェナーダイオードは上記半導体装置の一方の端部に、上記ゲート端子は上記半導体装置の一方の端部と反対側の他方の端部に備えられているので、ツェナーダイオードがゲート端子とブッロクとの間に存在する場合に生じ得る信号遅延の影響を排除できる。
　本発明の態様８における複合型半導体装置は、上記態様１から７の何れかにおいて、上記第１面においては、上記ゲート端子は、上記ドレイン端子および上記ソース端子の何れか一方に形成された開口部を介して、上記半導体装置の外部に露出されていることが好ましい。
　上記構成によれば、上記第１面に、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とを同一層のパターンニングによって形成することができる。
　尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、半導体装置や複合型半導体装置に好適に用いることができる。
　１　　　フィンガー（ノーマリーオフ型の電界効果トランジスタ）
　２　　　ドレイン端子
　３　　　ゲート端子
　４　　　ソース端子
　５　　　ツェナーダイオード
　１３　　パルスジェネレータ
　１４　　終端抵抗
　１５　　負荷抵抗
　１６　　電源
　１７　　ブロック
　１８　　ゲート配線
　１９　　ゲート配線の幹配線（幹配線）
　１９ａ　ゲート配線の幹配線（幹配線）
　１９ｂ　接続線
　１９ｃ　接続線
　１９ｄ　接続線
　２０　　ドレイン端子開口部
　２１　　ゲートコンタクト
　２２　　ポリシリコンゲート
　２３　　ソース配線
　２４　　ドレイン配線
　２５　　ドレインコンタクト
　２６　　基板
　２９　　単位ブロック
　２９ａ　単位ブロックの一部
　２９ｂ　単位ブロックの一部
　３０　　半導体装置
　３０ａ　半導体装置
　３１　　ノーマリーオン型電界効果トランジスタ
　３２　　複合型半導体装置のドレイン端子（第２ドレイン端子）
　３３　　複合型半導体装置のゲート端子（第２ゲート端子）
　３４　　複合型半導体装置のソース端子（第２ソース端子）
　４０　　複合型半導体装置
　４１　　ダイパッド
　４５　　第１ワイヤー
　４６　　第２ワイヤー
　４７　　第３ワイヤー
　４８　　第４ワイヤー
　４９　　パッケージ
　Ｇ　　　フィンガーのゲート電極
　Ｓ　　　フィンガーのソース電極
　Ｄ　　　フィンガーのドレイン電極
　Ａ　　　アノード電極
　Ｃ　　　カソード電極

Claims (5)

  1. 　複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、
    　上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、
    　上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、
    　上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、
    　上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、
    　上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴とする複合型半導体装置。
  2. 　上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの中央領域に配置されていることを特徴とする請求項１に記載の複合型半導体装置。
  3. 　上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、
    　上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えていることを特徴とする請求項１に記載の複合型半導体装置。
  4. 　上記接続線の上記列方向の幅は、上記ゲート配線の上記列方向の幅より広いことを特徴とする請求項３に記載の複合型半導体装置。
  5. 　上記接続線は、上記列方向の中間領域の行の上記複数のノーマリーオフ型の電界効果トランジスタの上記列方向の中央部に配置されていることを特徴とする請求項３または４に記載の複合型半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299351A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2006094557A (ja) * 2005-11-21 2006-04-06 Renesas Technology Corp 半導体素子及び高周波電力増幅装置並びに無線通信機
JP2008042038A (ja) * 2006-08-08 2008-02-21 Renesas Technology Corp 電子装置および半導体装置
JP2010067664A (ja) * 2008-09-09 2010-03-25 Renesas Technology Corp 半導体装置
JP2012084915A (ja) * 2011-12-26 2012-04-26 Toshiba Corp 電界効果トランジスタ
WO2014196223A1 (ja) * 2013-06-03 2014-12-11 シャープ株式会社 半導体チップおよび半導体装置
WO2015033631A1 (ja) * 2013-09-06 2015-03-12 シャープ株式会社 トランジスタ回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181307A (ja) 1994-12-26 1996-07-12 Nippondenso Co Ltd 電界効果型パワ−素子集積回路
TWI361490B (en) 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
JP2006158185A (ja) 2004-10-25 2006-06-15 Toshiba Corp 電力用半導体装置
JP4844007B2 (ja) 2005-05-18 2011-12-21 富士電機株式会社 複合型半導体装置
JP5304195B2 (ja) 2008-11-20 2013-10-02 株式会社デンソー 半導体装置
JP5701684B2 (ja) 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
WO2013077081A1 (ja) * 2011-11-24 2013-05-30 シャープ株式会社 半導体装置および電子機器
US9209176B2 (en) * 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
CN105144379A (zh) * 2013-05-28 2015-12-09 夏普株式会社 半导体器件
JP6223729B2 (ja) * 2013-06-25 2017-11-01 株式会社東芝 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299351A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2006094557A (ja) * 2005-11-21 2006-04-06 Renesas Technology Corp 半導体素子及び高周波電力増幅装置並びに無線通信機
JP2008042038A (ja) * 2006-08-08 2008-02-21 Renesas Technology Corp 電子装置および半導体装置
JP2010067664A (ja) * 2008-09-09 2010-03-25 Renesas Technology Corp 半導体装置
JP2012084915A (ja) * 2011-12-26 2012-04-26 Toshiba Corp 電界効果トランジスタ
WO2014196223A1 (ja) * 2013-06-03 2014-12-11 シャープ株式会社 半導体チップおよび半導体装置
WO2015033631A1 (ja) * 2013-09-06 2015-03-12 シャープ株式会社 トランジスタ回路

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