JP4645313B2

JP4645313B2 - 半導体装置

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Publication number: JP4645313B2
Application number: JP2005173668A
Authority: JP
Inventors: 勝典上野
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-06-14
Filing date: 2005-06-14
Publication date: 2011-03-09
Anticipated expiration: 2025-06-14
Also published as: JP2006351691A

Description

この発明は、半導体装置に関し、特に耐圧維持部分がシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）で構成されたパワー半導体装置に関する。

従来より、高周波デバイス用半導体素子では、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体が用いられている。例えば、シリコンからなるｐ型導電性基板上に順に、高抵抗の窒化アルミニウムガリウム（Ａｌ_xＧａ_1-xＮ、０＜ｘ≦１）からなるバッファ層、アンドープの窒化ガリウムからなるキャリア走行層、およびｎ型の窒化アルミニウムガリウム（Ａｌ_yＧａ_1-yＮ、０＜ｙ≦１）からなる表面障壁層（キャリア供給層）が積層され、表面障壁層の上にショットキー性を有するゲート電極が選択的に形成された構成のヘテロ接合電界効果トランジスタ（以下、ＨＦＥＴとする）が公知である（例えば、特許文献１参照。）。

近時、パワー半導体装置の分野でも、窒化ガリウム系化合物半導体等のワイドバンドギャップ半導体を用いる試みがなされている。例えば、特許文献１に開示された半導体素子は、前記表面障壁層の上にソース電極とドレイン電極が選択的に形成されており、そのいずれか一方の電極が、バッファ層とキャリア走行層と表面障壁層を貫通する孔に充填されることにより、前記導電性基板と電気的に接続した構成となっている。

しかしながら、特許文献１に開示された半導体素子や、従来のＨＦＥＴでは、ゲートに信号が入力されていない状態のときには、ソースとドレインの間が導通状態（以下、ノーマリオンとする）となり、短絡した状態となる。このようなノーマリオン型の半導体素子を電力用の設備に用いた場合には、電気回路に何らかの故障が発生してゲートに信号を送ることができない状況、すなわちゲートに信号が入力されない状況になると、負荷への電力の供給を止めることができない。そのため、負荷に大きな電流が流れてしまい、負荷の破壊に至るという危険性がある。

このような不具合が発生するのを回避するためには、ゲートに信号が入力されていない状態のときに、半導体素子がオフ状態（以下、ノーマリオフとする）にならなければならない。そこで、本来はノーマリオン型である半導体素子に外付けで回路を付加することによって、外部から見たときにノーマリオフ型の半導体素子として動作させるようにした半導体装置が報告されている（例えば、非特許文献１参照。）。

この非特許文献１に開示された半導体装置では、炭化ケイ素（ＳｉＣ）で構成されたノーマリオン型の半導体素子と、シリコンで構成された低耐圧のＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）がカスコード接続されている。そして、ＭＯＳＦＥＴの動作がノーマリオフ型であることによって、この半導体装置は、外部に対して絶縁ゲート型のノーマリオフ型半導体素子として動作する。

ところで、シリコン基板上に、シリコン系トランジスタと、ＩＩＩ−Ｖ族化合物バッファ層を介して一体に形成されたＩＩＩ−Ｖ族化合物半導体素子と、ＩＩＩ−Ｖ族化合物半導体素子の少なくとも一つの端子に電圧を印加するＤＣ−ＤＣコンバータとを備えた半導体装置が公知である（例えば、特許文献２参照。）。この半導体装置では、ＤＣ−ＤＣコンバータの少なくとも一部が前記シリコン系トランジスタで構成されている。

特開２００４−３６３５６３号公報特開２００４−２８１４５４号公報ドクター・イリア・ズヴェレフ（Dr. Ilia Zverev）、外３名、「シリコンカーバイドクウェスチョンズザセトゥルドヒエラルキーオブコンバータトポロジーズ（Silicon Carbide questions the settled hierarchy of converter topologies）」、インターナショナルエキジビション＆カンファレンスフォアパワーエレクトロニクス（ＰＣＩＭＥｕｒｏｐｅ）（International Exhigition & Conference for Power Electronics（PCIM Europe））、ニュルンベルグ（Nuremberg）、ドイツ（Germany）、２００３年５月２０日〜２２日、ｐ．７３−７８

しかしながら、前記非特許文献１に開示された半導体装置では、炭化ケイ素のチップの他にシリコンチップを実装する必要があるため、これらのチップを封入するパッケージのサイズが大きくなるという問題点がある。また、二つのチップをワイヤ電極で電気的に接続するため、ワイヤボンディング工程を行うことによる工程数の増加と、信頼性の低下などの問題点がある。これらの問題が生じることによって、本来の半導体素子の優れた特性が損なわれてしまう。

この発明は、上述した従来技術による問題点を解消するため、ノーマリオフ型と同等の動作をするＨＦＥＴを有し、かつパッケージのサイズが小型で、信頼性が高く、本来の半導体素子の優れた特性を備えた半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、シリコンまたは炭化ケイ素からなる第１の半導体層と、該第１の半導体層の一部の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層を有し、前記第１の半導体層には、ノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが、前記第１の半導体層の一部の表面から前記第２の半導体層の側面および一部の表面にかけての表面上に形成された電極を介して、前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。

請求項２の発明にかかる半導体装置は、シリコン、炭化ケイ素またはサファイアからなる第１の半導体層と、該第１の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、該第２の半導体層の一部の上に酸化膜を介して形成されたシリコンまたは炭化ケイ素からなる第３の半導体層を有し、該第３の半導体層には、横型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。

請求項３の発明にかかる半導体装置は、シリコン、炭化ケイ素またはサファイアからなる第１の半導体層と、該第１の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、該第２の半導体層の一部の上に形成されたシリコンまたは炭化ケイ素からなる第３の半導体層を有し、該第３の半導体層には、縦型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。

請求項４の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。

請求項５の発明にかかる半導体装置は、請求項３に記載の発明において、前記第３の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする。

請求項１〜３の発明によれば、高耐圧を維持する部分がワイドバンドギャップ半導体で構成されているので、低い素子抵抗を実現することができる。また、ＨＦＥＴとノーマリオフ型のＭＯＳＦＥＴが同一基板上に形成されているので、ＨＦＥＴを有し、動作特性がノーマリオフ型である半導体装置をモノリシック構造で実現することができる。従って、半導体装置の小型化と信頼性の向上を図ることができる。また、請求項４または５の発明によれば、ノーマリオフ型のＭＯＳＦＥＴにアバランシェダイオードが並列に接続されていることによって、このＭＯＳＦＥＴの破壊を抑制することができるので、破壊しにくい半導体装置を実現することができる。

本発明にかかる半導体装置によれば、ノーマリオフ型と同等の動作をするＨＦＥＴを有し、かつパッケージのサイズが小型で、信頼性が高く、本来の半導体素子の優れた特性を備えるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ⁺を冠記した層や領域は、ｎを冠記した層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、ｐ型の単結晶シリコン基板１の一部の上に順に、バッファ層となる高抵抗の窒化アルミニウムガリウム（Ａｌ_xＧａ_1-xＮ、０＜ｘ≦１）層２、キャリア走行層となるアンドープまたはｎ型の窒化ガリウム（ＧａＮ）層３、および表面障壁層（キャリア供給層）となるｎ型の窒化アルミニウムガリウム（Ａｌ_yＧａ_1-yＮ、０＜ｙ≦１）層４が積層されている。

シリコン基板１は、第１の半導体層に相当する。第１の半導体層は、単結晶シリコンではなく、炭化ケイ素でできていてもよい。シリコン基板１上に積層されたＡｌ_xＧａ_1-xＮ２、ＧａＮ層３およびＡｌ_yＧａ_1-yＮ層４は、第２の半導体層を構成する。この第２の半導体層には、ゲート電極によって電流制御が可能なＨＦＥＴ１００が形成されている。

ＨＦＥＴ１００のドレイン電極５とゲート電極６は、Ａｌ_yＧａ_1-yＮ層４の表面に選択的に形成されている。ドレイン電極５は、Ａｌ_yＧａ_1-yＮ層４にオーミック接触している。また、ゲート電極６は、Ａｌ_yＧａ_1-yＮ層４にオーミック接合している。

シリコン基板１の、第２の半導体層（Ａｌ_xＧａ_1-xＮ２、ＧａＮ層３およびＡｌ_yＧａ_1-yＮ層４）が積層されていない領域には、ノーマリオフ型のＭＯＳＦＥＴ２００が形成されている。シリコン基板１の、ＭＯＳＦＥＴ２００が形成されている領域の表面層には、ＭＯＳＦＥＴのドレイン領域となるｎ⁺領域７と、ＭＯＳＦＥＴのソース領域となるｎ⁺領域８が離れて形成されている。

シリコン基板１の、ｎ⁺領域７とｎ⁺領域８の間の領域の表面には酸化膜９が形成されており、この酸化膜９の上にＭＯＳＦＥＴのゲート電極１０が形成されている。ＭＯＳＦＥＴのソース電極１１は、ＭＯＳＦＥＴのソース領域となるｎ⁺領域８とシリコン基板１にオーミック接触している。また、ＭＯＳＦＥＴのソース電極１１は、ＨＦＥＴのゲート電極６に短絡されている。

ＭＯＳＦＥＴのドレイン領域となるｎ⁺領域７は、短絡電極１２を介してＨＦＥＴの表面障壁層（キャリア供給層）となるＡｌ_yＧａ_1-yＮ層４に短絡されている。ＭＯＳＦＥＴのソース電極１１、ＭＯＳＦＥＴのゲート電極１０およびＨＦＥＴのドレイン電極５は、それぞれこの実施の形態１の半導体装置のソース端子１３、ゲート端子１４およびドレイン端子１５に接続されている。図２に、等価回路図を示す。

実施の形態１の半導体装置では、ＨＦＥＴ１００の部分で高耐圧を維持する。このＨＦＥＴ１００は、ノーマリオン型である。しかし、実施の形態１によれば、ＨＦＥＴ１００とノーマリオフ型のＭＯＳＦＥＴ２００がカスコード接続されているので、ゲート端子１４に信号が入力されていない状態のとき、すなわちＭＯＳＦＥＴのゲート電極１０がゼロバイアス状態となるときに、ＭＯＳＦＥＴ２００がオフ状態となる。それによって、ソース端子１３とドレイン端子１５の間がオフ状態となるので、高耐圧を維持することができる。

ここで、ＭＯＳＦＥＴ２００は、ＨＦＥＴ１００のゲートしきい値程度、例えば１０〜３０Ｖ程度の耐圧を有していればよいので、低い抵抗の素子でよい。従って、チップサイズを大きくする必要がない。その結果として、オン抵抗が低いというＨＦＥＴ１００の優れた特性を享受することができる。また、ＨＦＥＴとＭＯＳＦＥＴを別々のチップで構成し、互いにワイヤ電極で接続する構成に比べて、ワイヤボンディング工程が不要となることによる工程数の削減効果と、ワイヤ電極を用いないことによる信頼性の向上効果が得られる。このように、同一基板上に存在する異なる半導体材料において役割を分担することによって、全体として優れた特性のパワー半導体素子が得られる。

実施の形態２．
図３は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図３に示すように、実施の形態２では、Ａｌ_xＧａ_1-xＮ２、ＧａＮ層３およびＡｌ_yＧａ_1-yＮ層４からなる第２の半導体層の、ＨＦＥＴ１００が形成された領域以外の領域上に、酸化膜１６とその上のｐ型のシリコンまたは炭化ケイ素の半導体薄膜１７により構成されるＳＯＩ（シリコン・オン・インシュレータ）構造が形成されており、このＳＯＩ構造の部分にＭＯＳＦＥＴ２００が形成されている。

ＳＯＩ構造の半導体薄膜１７は、第３の半導体層に相当する。ＭＯＳＦＥＴ２００のドレイン領域となるｎ⁺領域７とソース領域となるｎ⁺領域８は、この半導体薄膜１７の表面層に互いに離れて形成されており、その間の表面上に酸化膜９を介してＭＯＳＦＥＴのゲート電極１０が形成されている。その他の構成は、実施の形態１と同じである。実施の形態２では、第１の半導体層となる基板として、単結晶シリコンや炭化ケイ素の他に、サファイアを用いることができる。

実施の形態２によれば、実施の形態１と同様の効果の他に、この半導体装置を製造する際に、窒化アルミニウムガリウムなどの結晶成長を比較的容易に行うことができるという利点が得られる。また、窒化アルミニウムガリウムのエピタキシャル成長後にＳＯＩ構造を作製するので、ＳＯＩ構造の半導体薄膜１７の結晶に与える熱処理や汚染の影響が少なくなるという利点がある。

実施の形態３．
図４は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図４に示すように、実施の形態３では、Ａｌ_xＧａ_1-xＮ２、ＧａＮ層３およびＡｌ_yＧａ_1-yＮ層４からなる第２の半導体層の、ＨＦＥＴ１００が形成された領域以外の領域上に、シリコンまたは炭化ケイ素のエピタキシャル成長層が形成されており、このエピタキシャル成長層の部分にＭＯＳＦＥＴ２００が形成されている。

このエピタキシャル成長層において、ＭＯＳＦＥＴのドレイン領域となるｎ⁺領域７は、Ａｌ_yＧａ_1-yＮ層４に接して設けられている。そして、このｎ⁺領域７の上の領域は、ＭＯＳＦＥＴのドリフト領域となるｎ領域１８であり、さらにその上の領域はｐ領域１９である。

ＭＯＳＦＥＴ２００のソース領域となるｎ⁺領域８は、ｐ領域１９の表面層に形成されている。ＭＯＳＦＥＴのソース電極１１は、ｎ⁺領域８とｐ領域１９の両方に接触している。実施の形態３では、ｎ⁺領域７がＡｌ_yＧａ_1-yＮ層４に電気的に接続されているので、ｎ⁺領域７とＡｌ_yＧａ_1-yＮ層４を短絡する電極（実施の形態１の短絡電極１２）は不要である。

表面のｎ⁺領域８およびｐ領域１９を貫通してｎ領域１８に達するトレンチが形成されており、このトレンチの内側にゲート絶縁膜となる酸化膜９を介してゲート電極１０が埋め込まれている。従って、実施の形態３では、ＭＯＳＦＥＴ２００は、素子の深さ方向に電流を流す縦型の素子である。その他の構成は、実施の形態１と同じである。実施の形態３では、第１の半導体層となる基板として、単結晶シリコンや炭化ケイ素の他に、サファイアを用いることができる。また、ＭＯＳＦＥＴ２００は、いわゆるプレーナ型のＤＭＯＳ構造の素子でもよい。

実施の形態３によれば、実施の形態１と同様の効果の他に、ＨＦＥＴ１００のソースとＭＯＳＦＥＴ２００のドレインを接続する短絡電極が不要であるので、実施の形態１および２と比べて、面積効率が良好になるという利点が得られる。また、ＭＯＳＦＥＴ２００が縦型であることによって、電流密度を高くすることができので、より一層、面積効率がよくなる。

実施の形態４．
図５は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図５に示すように、実施の形態４は、実施の形態１の半導体装置において、ＭＯＳＦＥＴ２００のソースとドレインの間に、ＭＯＳＦＥＴ２００よりも耐圧の小さいアバランシェダイオード３００を並列に接続したものである。

ｐ型の基板１は、アバランシェダイオード３００のアノード領域を兼ねている。シリコン基板１の、第２の半導体層（Ａｌ_xＧａ_1-xＮ２、ＧａＮ層３およびＡｌ_yＧａ_1-yＮ層４）が積層されている領域とＭＯＳＦＥＴ２００が形成されている領域を除く領域の表面層には、アバランシェ電圧を制御するためのｐ領域２０が選択的に形成されている。ｐ領域２０の表面層の一部には、アバランシェダイオード３００のカソード領域となるｎ⁺領域２１が形成されている。

このｎ⁺領域２１には、カソード電極２２が接触している。カソード電極２２は、短絡電極１２に接続されている。つまり、アバランシェダイオード３００のカソードは、ＭＯＳＦＥＴ２００のドレイン領域となるｎ⁺領域７に短絡している。アバランシェダイオード３００のアノードは、ＭＯＳＦＥＴのソース電極１１を介してソース端子１３に電気的に接続されている。図６に、等価回路図を示す。

実施の形態４によれば、実施の形態１と同様の効果の他に、スイッチング動作の一時期において、ＭＯＳＦＥＴ２００に瞬間的に耐圧を超える電圧が印加されたときに、アバランシェダイオード３００に電流が流れることによって、ＭＯＳＦＥＴ２００にそれ以上の電圧が印加されてＭＯＳＦＥＴ２００が破壊してしまうのを防ぐことができる。従って、信頼性の高い半導体装置が得られる。

実施の形態５．
図７は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図７に示すように、実施の形態５は、実施の形態３の半導体装置において、ＭＯＳＦＥＴ２００のソースとドレインの間に、ＭＯＳＦＥＴ２００よりも耐圧の小さいアバランシェダイオード３００を並列に接続したものである。

ＭＯＳＦＥＴ２００のｐ領域１９は、アバランシェダイオード３００のアノード領域を兼ねている。このｐ領域１９の、ＭＯＳＦＥＴ２００が形成されている領域を除く領域の表面層には、アバランシェ電圧を制御するためのｐ領域２０が選択的に形成されている。ｐ領域２０の表面層の一部には、アバランシェダイオード３００のカソード領域となるｎ⁺領域２１が形成されている。

このｎ⁺領域２１は、短絡電極２３を介してＨＦＥＴの表面障壁層（キャリア供給層）となるＡｌ_yＧａ_1-yＮ層４に短絡されている。従って、アバランシェダイオード３００のカソードは、ＭＯＳＦＥＴ２００のドレイン領域となるｎ⁺領域７に短絡している。アバランシェダイオード３００のアノードは、ＭＯＳＦＥＴのソース電極１１を介してソース端子１３に電気的に接続されている。

実施の形態５によれば、実施の形態３と同様の効果の他に、実施の形態４と同様に、ＭＯＳＦＥＴ２００の破壊を防ぐことができるので、信頼性の高い半導体装置が得られる。以上において本発明は、上述した実施の形態に限らず、種々変更可能である。

以上のように、本発明にかかる半導体装置は、以上のように、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。本発明の実施の形態１にかかる半導体装置の等価回路を示す回路図である。本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。本発明の実施の形態４にかかる半導体装置の等価回路を示す回路図である。本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。

符号の説明

１第１の半導体層
２，３，４第２の半導体層
６ＨＦＥＴのゲート電極
７，１７，１８，１９第３の半導体層
１１ＭＯＳＦＥＴのソース電極
１６酸化膜
１００ＨＦＥＴ
２００ＭＯＳＦＥＴ
３００ダイオード

Claims

シリコンまたは炭化ケイ素からなる第１の半導体層と、該第１の半導体層の一部の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層を有し、前記第１の半導体層には、ノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが、前記第１の半導体層の一部の表面から前記第２の半導体層の側面および一部の表面にかけての表面上に形成された電極を介して、前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする半導体装置。
シリコン、炭化ケイ素またはサファイアからなる第１の半導体層と、該第１の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、該第２の半導体層の一部の上に酸化膜を介して形成されたシリコンまたは炭化ケイ素からなる第３の半導体層を有し、該第３の半導体層には、横型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする半導体装置。
シリコン、炭化ケイ素またはサファイアからなる第１の半導体層と、該第１の半導体層の上に形成された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、該第２の半導体層の一部の上に形成されたシリコンまたは炭化ケイ素からなる第３の半導体層を有し、該第３の半導体層には、縦型でノーマリオフ型の絶縁ゲート型電界効果トランジスタが形成され、前記第２の半導体層には、ゲート電極によって電流制御が可能なヘテロ接合電界効果トランジスタが形成されており、該ヘテロ接合電界効果トランジスタのゲートが前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ヘテロ接合電界効果トランジスタのソースが前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする半導体装置。
前記第１の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする請求項１に記載の半導体装置。
前記第３の半導体層には、前記絶縁ゲート型電界効果トランジスタよりも耐圧の小さいダイオードが形成されており、該ダイオードのアノードは前記絶縁ゲート型電界効果トランジスタのソース電極と電気的に短絡され、該ダイオードのカソードは前記絶縁ゲート型電界効果トランジスタのドレインと電気的に短絡されていることを特徴とする請求項３に記載の半導体装置。