JP5548906B2 - 窒化物系半導体装置 - Google Patents

Description

本発明は、ＭＯＳ構造を有するノーマリオフの窒化物系の半導体装置に関するものである。

従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の開発が行われている。

特許文献１には、ＭＯＳ構造を有する窒化ガリウム系半導体素子が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図１３に示す。図１３に示すように、従来の窒化ガリウム系半導体素子１００は、基板１１２上に、ＧａＮ結晶を積層するためのバッファ層１１４を介して電子走行層として機能するＧａＮ層１１６及び電子供給層として機能するＡｌＧａＮ層１２０が積層され、ヘテロ接合構造が形成されている。図１３の窒化ガリウム系半導体素子１００では、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面直下（ＧａＮ層１１６の表面）に形成された２次元電子ガス１１８（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）がキャリアとして利用される。

ＡｌＧａＮ層１２０の表面の一部にはリセス部１２１が形成される。当該リセス部１２１にゲート絶縁膜１２３を介して、ゲート電極１２８が配置されて、ＭＯＳ（ｎ型ＭＯＳ）構造（ＭＯＳＦＥＴ部）を構成する。また、ＡｌＧａＮ層１２０の表面には表面保護膜１２２が形成されている。

ゲート電極１２８に正の電圧を印加すると、ゲート絶縁膜１２３と接したＧａＮ層１１６の表面に電子が集まり、ＭＯＳチャネルを形成し（オン状態になり）、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面に形成された２ＤＥＧ層１１８と電気的に接続されて、ソース電極１２４とドレイン電極１２６との間が電気的に導通された状態になる。

また、ＭＯＳチャネルがオフ状態の場合には、ソース電極１２４とドレイン電極１２６との間に電圧が印加されるとゲート端部から２ＤＥＧ層１１８が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子として窒化物系半導体素子の開発が進んでいる。従来、ゲート部がショットキー接合となっているいわゆるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるデバイスが主に開発されてきた。このようなデバイスは、絶縁ゲートのほうが駆動回路が容易であること、及びＭＯＳＦＥＴ部に印加されるゲート電圧が０Ｖの場合（ゲート電圧を印加しない場合）に、電気的にオフ状態になる、いわゆるノーマリオフデバイスに用いることが容易であることから、注目されている。

電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、２ＤＥＧ層１１８を空乏化させようとすると、ゲート部のドレイン側端部１２９に大きな電界が集中し、ゲート絶縁膜１２３が破壊されてしまうという不具合が頻発する場合があることがわかった。この原因は、高電界で発生した正孔がゲート絶縁膜１２３及びゲート絶縁膜１２３に近いＡｌＧａＮ層１２０／ＧａＮ層１１６近傍に集まって、ドレイン電極１２６に印加された電圧の殆どがゲート絶縁膜１２３に印加されてしまうことためであることがわかった。

さらに、破壊されない場合であっても、長時間にわたってドレイン電極１２６に大きな電圧を印加し続けた場合、ゲート絶縁膜１２３に高電界が長時間印加されることになり、その特性が経時的に劣化してしまうという、信頼性上の問題が発生する場合がある。

これを防止するためには、２ＤＥＧの電子濃度を２×１０^１２ｃｍ^−２程度以下の濃度にすることが考えられる。これにより２ＤＥＧが空乏化されやすくなり、耐圧が維持される効果が得られる。しかし、２ＤＥＧの濃度を下げてしまうと、２ＤＥＧ層１１８部分の導通抵抗が大きくなってしまうため、素子全体としてのオン抵抗が上昇してしまい、本来の窒化物系半導体を用いた素子としての利点が失われてしまうという難点がある。

また、その他の手段として、ゲート電極１２８のドレイン側端部に、ゲート電極１２８端部に集中する電解を緩和するためにフィールドプレートとよばれる、ゲート絶縁膜１２３よりも厚い表面保護膜１２２の上にゲート電極１２８を延長させて、薄いゲート絶縁膜１２３部分の電界を和らげる手段が挙げられる。しかしながら、当該手段においても、２ＤＥＧの電子濃度が３×１０^１２ｃｍ^−２以上の場合では、ゲート絶縁膜１２３を保護することが困難である。

またさらに、別の手段として、ＧａＮ層１１６をｐ型とすることにより、ゲート絶縁膜１２３周辺に集まる正孔をｐ型領域へと排出し、２ＤＥＧ層１１８を空乏化させやすくするという手段が挙げられる。当該手段は、例えば、非特許文献１に示されているように、そのアクセプタ濃度を制御することにより空乏層が拡がりやすくなり、高耐圧を達成できるという利点がある。しかしながら、一般に、窒化ガリウムのｐ型層を形成することは困難であり、さらに濃度制御を１×１０^１７ｃｍ^−３程度で行うことが非常に難しい。特に基板１１２がシリコンより成る場合には、ｐ型層そのものを得ることが困難である。すなわち、非常に制限された濃度範囲、基板材料の選択が必要となる。

また、図１３の構造においては、ソース側とドレイン側がゲート電極１２８を挟んで基本的に対照的な構造を有しているため、いわゆるフリーホイリングダイオード（以下、ＦＷＤという）が無い。このため、例えば、インバータ等に使用する場合には、窒化物系半導体素子外部にＦＷＤの機能をになうダイオードを並列に接続することが必要とされる。

一方、特許文献２には、ノーマリオンデバイスである、いわゆる高耐圧ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）と低耐圧ＭＯＳＦＥＴとを直列にカスケード接続した高耐圧パワーデバイスが記載されている。図１４に、当該ＪＦＥＴとＭＯＳＦＥＴとの接続状況を示す。これは、ＪＦＥＴのゲート端子を直列に接続されたＭＯＳＦＥＴのソースと短絡し、外から見ると、あたかも絶縁ゲートデバイスのように動作させようとするものである。ＭＯＳＦＥＴは、低耐圧でオン抵抗の低いデバイスを使用することができるため、ＪＦＥＴはノーマリオンであるが、高耐圧で抵抗の低いＳｉＣ ＭＯＳＦＥＴは低耐圧シリコンのＭＯＳＦＥＴを接続し、ノーマリオフでオン抵抗が低く高耐圧のデバイスを実現させている。

一方、例えば、図１５に示すような、特許文献３に示される窒化物系半導体素子が知られている。図１５に示した半導体素子２００は、背面電極２３５、基板２１２、バッファ層２１４、電子走行層２１６、２ＤＥＧ層２１８、電子供給層２２０、絶縁膜２３３、ソース電極２２４、ドレイン電極２２６、ゲート電極２８、及びショットキー電極２３１を備えて構成されている。半導体素子２００では、電子供給層２２０上に直接、ソース電極２２４、ドレイン電極２２６、ゲート電極２８、及びショットキー電極２３１が形成されており、ドレイン電極２２６とゲート電極２８との間に設けられたショットキー電極２３１がソース電極２２４と短絡されていることにより、高速動作を実現させている。この窒化物系半導体素子は、ゲート電極２８部分にリセスが形成されておらず、特許文献１のように、図１３でのドレイン側端部１２９に大きな電界が集中し、ゲート絶縁膜１２３が破壊されてしまうという不具合は生じない。しかし、特許文献３に示される窒化物系半導体素子は、ノーマリオン型であるため、故障時の安全性を確保できない。

国際公開第２００３／０７１６０７号パンフレット ＵＳ−６９００５３７号公報 特開２００７−２７３７９５号公報

Proceedings of International Symposium on Power Semiconductor Device and IC's "Enhancement-mode GaN Hybrid MOS-HEMTs with Ron,sp of 20mΩ-cm2"(2008) pp.295-298

本発明は、上記に鑑みてなされたものであって、ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することを目的とする。

請求項１に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物半導体より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、前記電子供給層上に、対向して配置されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間でかつ、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向の一部の領域に、前記電子供給層の表面から少なくとも前記電子走行層の表面に到るまでの領域に形成されたリセス部と、前記ソース電極と前記ドレイン電極との間でかつ、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向の他の領域に形成された、前記ソース電極に接続されてキャリアを輸送するキャリア輸送用電極と、前記リセス部内部を覆うように形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記キャリア輸送用電極は、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向に前記ゲート電極と並んで形成されている。

請求項２に記載の窒化物系半導体装置は、請求項１に記載の窒化物系半導体装置において、前記電子走行層に発生する２次元電子ガスのシートキャリア濃度は２×１０^１２ｃｍ^−２以上である。

請求項３に記載の窒化物系半導体装置は、請求項１または請求項２に記載の半導体装置において、前記キャリア輸送用電極と前記ドレイン電極との距離が、前記ゲート電極と前記ドレイン電極との距離よりも短い。

請求項４に記載の窒化物系半導体装置は、請求項１から請求項３のいずれか１項に記載の窒化物系半導体装置において、前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている。

請求項５に記載の窒化物系半導体装置は、請求項４に記載の窒化物系半導体装置において、前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている。

請求項６に記載の窒化物系半導体装置は、請求項１から請求項３のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層上にｐ型半導体層を備え、前記ｐ型半導体層上に前記キャリア輸送用電極がオーミック接合されている。

請求項７に記載の窒化物系半導体装置は、請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置において、前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記ソース電極に接続された第１のｎ＋半導体層と、前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第２のｎ＋層のうち少なくともいずれかを備える。

請求項８に記載の窒化物系半導体装置は、請求項１から請求項７のいずれか１項に記載の窒化物系半導体装置において、前記ドレイン電極の下部領域の電子供給層及び電子走行層にｎ＋半導体層を備える。

ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、という効果を奏する。

本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す平面図である。 図１に示した窒化物系半導体素子のＡ−Ａ断面の概略構成の一例を示す断面図である。 図１に示した窒化物系半導体素子のＢ−Ｂ断面の概略構成の一例を示す断面図である。 図１に示した窒化物系半導体素子のＣ−Ｃ断面の概略構成の一例を示す断面図である。 図１に示した窒化物系半導体素子の等価回路を示した回路図である。 図１に示した窒化物系半導体素子のその他の一例を示す平面図である。 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第３の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第４の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第５の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。 従来の窒化物系半導体素子の等価回路を示した回路図である。 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。

［第１の実施の形態］

以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す平面図を図１に示す。また、図１に示した窒化物系半導体素子のＡ−Ａ断面の概略構成の一例を図２に、Ｂ−Ｂ断面の概略構成の一例を図３に、Ｃ−Ｃ断面の概略構成の一例を図４にそれぞれ示す。

本実施の形態の窒化物系半導体素子１０は、基板１２、バッファ層１４、ＧａＮ層１６、ＡｌＧａＮ層２０、表面保護膜２２、ゲート絶縁膜２３、ソース電極２４、ドレイン電極２６、ゲート電極２８、ショットキー電極３０、及び層間絶縁膜３８を備えて構成されている。また、本実施の形態の窒化物系半導体素子１０は、等価回路としての見方をするとＭＯＳＦＥＴ部３２とＨＥＭＴ部３４により構成されている。

基板１２の具体的一例としては、シリコン、サファイア、ＳｉＣ、ＺｒＢ_２、Ｓｉ、ＧａＮ、ＭｇＯ等、窒化物系化合物半導体を結晶成長させることが可能な材料からなる基板が挙げられる。バッファ層１４は、ＧａＮ結晶を積層するための機能を有する層であり、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、バッファ層１４上に形成される電子走行層（本実施の形態ではＧａＮ層１６）を形成するＧａＮ結晶と格子整合するように形成される。

ＧａＮ層１６は、電子走行層として機能するものであり、アンドープのＧａＮ等からなる。また、ＧａＮ層１６はＮ型でもＰ型でもよい。ＡｌＧａＮ層２０は、電子供給層として機能するものであり、ＧａＮ層１６とバンドギャップエネルギーが異なるＡｌＧａＮ等からなる。また、ＡｌＧａＮ層２０は、Ａｌ濃度の異なる複数の層構成を有していてもよい。ＧａＮ層１６とＡｌＧａＮ層２０との界面にバンドオフセットが形成されると共に、ＡｌＧａＮ／ＧａＮ界面にＡｌＧａＮ層２０及びＧａＮ層１６の自発分極及びピエゾ分極によって、正の電荷が発生することにより、ＧａＮ層１６の表面には、２ＤＥＧが生成される。本実施の形態では、２ＤＥＧが生成されたＧａＮ層１６の表面領域を２ＤＥＧ層１８という。このとき、正の電荷の量は、ＧａＮ層１６及びＡｌＧａＮ層２０の膜厚とＡｌ組成の調整によって、制御される。なお、本実施の形態では、ＧａＮ層１６の厚さは２ｎｍ以上、５００ｎｍ以下が好ましい。また、ＡｌＧａＮ層２０の厚さは１ｎｍ以上、５０ｎｍ以下であり、Ａｌ組成比が０．０１以上、０．９９以下であることが好ましい。

電子走行層／電子供給層の組み合わせとしては、ＧａＮ／ＡｌＧａＮの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮの組み合わせであってもよい。これらの組み合わせの場合であっても、２ＤＥＧの濃度を最適範囲内とするため、電子供給層及び電子走行層の膜厚及び組成比を適宜調整すればよい。

本実施の形態では、図１に示すようにソース電極２４と平行する領域に、ＡｌＧａＮ層２０を貫通してＧａＮ層１６に達する深さまでリセス部２１が形成されており、図２のようにゲート絶縁膜２３がリセス部２１の内部を覆うように形成されていると共に、表面保護膜２２がＡｌＧａＮ層２０の表面（ゲート電極２８とソース電極２４との間の表面、及びゲート電極２８とドレイン電極２６との間の表面）を覆うように形成されている。表面保護膜２２及びゲート絶縁膜２３は、ＳｉＯ_２やＡｌ_２Ｏ_３、ＳｉＮ、ＳｉＯＮ、または、これらの複合膜を用いることができる。

ソース電極２４及びドレイン電極２６は、オーミック電極（図１、ソース用オーミック電極部２５等参照）であり、ＡｌＧａＮ層２０上に直接形成されている。ゲート電極２８は、リセス部２１に形成されており、本実施の形態では、ゲート電極２８の下部（ＭＯＦＥＴ部の下部）がＧａＮ層１６になっている。

ショットキー電極３０は、ソース電極２４とドレイン電極２６とが対向する領域に、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向（図１では、縦方向）にゲート電極２８と並んで形成されている。また、ＡｌＧａＮ層２０上の位置に、ＡｌＧａＮ層２０とショットキー接合されて形成されており、ソース電極２４に電気的に接続されている。

図４のＣ−Ｃ断面図に示した層間絶縁膜３８は、ゲート電極２８の上面に形成されており、ゲート電極２８と上面に形成された他の層（例えば、ソース電極２４）とを絶縁する機能を有している。なお、層間絶縁膜３８は、図面の簡略化のため、図２等のＡ−Ａ断面図では、記載を省略している。

なお、図１〜４に示した窒化物系半導体素子１０の表面（ゲート電極２８等の電極が形成されている側の面、図２〜４では上側にあたる面）には、外部からのごみや影響等を最低限に抑えるための表面保護膜２２が設けられている。また、基板１２の裏面には、裏面電極（図示省略）が形成されている。裏面電極は、通常はソース電極２４と短絡する場合が多いが、ドレイン電極２６と短絡したり、あるいはどちらとも接続しない（短絡しない）ようにしたり等、用途やパッケージ構造に合わせて接続を変更してもよい。

図１〜４に示した窒化物系半導体素子１０の等価回路図を図５に示す。ゲート電極２８にオフ信号が入ると、本実施の形態の窒化物系半導体素子１０はノーマリオフのデバイスであるため、ＭＯＳＦＥＴ部３２はオフ状態となる。ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなることから、ドレイン電極２６の電圧が上昇すると、ショットキー電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ショットキー電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。ＭＯＳＦＥＴ部３２のドレイン側にはショットキー電極３０が２ＤＥＧ層１８をオフ状態にするための概略数Ｖ程度の電圧がかかるだけで、ＭＯＳＦＥＴ部３２がオフ状態でもゲート電極２８の端部のゲート絶縁膜２３には大きな電界が印加されず、一方、ショットキー電極３０とドレインとの間には大きな電圧が印加される。

一方、ゲート電極２８にオン信号が入ると、ＭＯＳＦＥＴ部３２は導通状態となって、ＭＯＳＦＥＴ部３２のドレイン側の電圧値がソース電極２４の電圧値と近くなり、ショットキー電極３０がオフ状態からオン状態へと移行して、デバイス全体で導通状態となる。

一般に、２ＤＥＧのシートキャリア濃度は、２×１０^１２ｃｍ^−２以上で用いられる。しかしながら図１３に示したような従来の窒化物系半導体素子１００では、２ＤＥＧのシートキャリア濃度を２×１０^１２ｃｍ^−２以上に大きくすると耐圧が極端に低下するが、本実施の形態の窒化物系半導体素子１０は、上述した構造をとることにより、２ＤＥＧのシートキャリア濃度を、一般に好ましいとされている濃度である５×１０^１２ｃｍ^−２以上に大きくしても、耐圧を維持することができるようになった。すなわち、低いオン抵抗と高い耐圧とを同時に実現することが可能となった。

さらに、オフ状態のときに、ＭＯＳＦＥＴ部３２のドレイン側に大きな電圧が印加されないため、ゲート絶縁膜２３を保護することが可能となった。また、スイッチング動作時において、ドレイン電極２６に電圧が印加されて電位の変動が生じるとき、ＭＯＳＦＥＴ部３２のドレイン側の電圧値の上昇が１０Ｖ前後となり、従来のドレイン電極２６に印加されていた電圧値と同等の電圧値（例えば３００〜５００Ｖ程度）が印加されていた状態に比べて、ＭＯＳＦＥＴ部３２のドレイン側の電圧値が小さくなったため、ゲート・ドレイン間容量に起因した帰還容量が著しく低減でき、より高速なスイッチング動作が可能となる副次的な効果が得られる。

さらにまた、上述のように、図１３に示したような従来の窒化物系半導体素子１００では、内蔵ダイオード（ＦＷＤ）が存在しないため、インバータ等に使用する場合では、外部にＦＷＤを接続する必要がある場合があった。本実施の形態の窒化物系半導体素子１０では、ショットキー電極３０とＭＯＳＦＥＴ部３２のドレイン側端部との間でショットキーダイオードを構成しているため、ＦＷＤを内蔵していることになり、新たに外部にＦＷを接続する必要がないため、全体の大きさを従来に比べて著しく縮小することが可能となった。

なお、本実施の形態の窒化物系半導体素子１０では、ゲート電極２８と、ドレイン電極２６と、の間の距離Ｋよりも、ショットキー電極３０と、ドレイン電極２６との間の距離Ｎの方が短いほうが、ショットキー電極３０からドレイン電極２６へ正孔を輸送（排出）する効率が上がるため、好ましい。一方、ショットキー電極３０がドレイン電極２６に近く、距離Ｎが短くなりすぎる場合、本発明のチップサイズの増加を抑制するという本発明の効果（詳細後述）が得られないため、距離Ｎは、正孔の輸送効率と、チップサイズの増加の抑制の観点から、窒化物系半導体素子１０に所望の特性に応じて定められる。

また、ショットキー電極３０の領域の幅Ｌ（図１参照）は、当該幅Ｌに応じてＭＯＳＦＥＴ部３２領域が少なくなるため、なるべく、短くすることが好ましい。具体的には、ショットキー電極３０の厚さと同程度、より具体的には、３〜６μｍが好ましい。

また、ＭＯＳＦＥＴ部３２の領域の幅Ｊ（図１参照）は、長くなると、ＭＯＳＦＥＴ部３２の中央部（幅Ｊの中央部）における電位がドレイン電極３０の電圧に近付くため正孔の輸送効率が低下するため好ましくない。ゲート絶縁膜２３を保護するという目的のためには、幅Ｊ／２≦距離Ｋの範囲にすることが好ましい。

またさらに、ショットキー電極３０と、ＭＯＳＦＥＴ部３２との間（隙間）の距離Ｍは、長くなると、ＭＯＳＦＥＴ部３２のゲート電極２８の端部に集まる正孔を排出することができなくなるため、あまり離れていないことが好ましく、具体的には、０から幅Ｌ程度の範囲内であることが好ましい。

なお、ソース電極２４が形成される領域は上述の形態（図１参照）に限らず、図６に示したように、ショットキー電極３０の上部ならびに、ＭＯＳＦＥＴ部３２（ゲート電極２８）の上部にわたって形成されていてもよい。

なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。

ＭＯＣＶＤ法や、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板１２上にバッファ層１４及びＧａＮ層１６を順次積層させる。さらに、ＧａＮ層１６の上にＡｌＧａＮ層２０を同様にエピタキシャル成長法により形成する（図７参照）。なお、２ＤＥＧのキャリア濃度を制御するため、ＡｌＧａＮ層２０では、Ａｌの組成や層厚が調整される。

次に、ＡｌＧａＮ層２０の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、リセス部２１が形成される領域の、ＡｌＧａＮ層２０及びＧａＮ層１６（一部）をエッチングにより除去する。さらに、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ_２膜等のゲート絶縁膜２３をリセス部２１及び電極が形成される側の素子の表面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、ソース電極２４、ドレイン電極２６、及びショットキー電極３０が形成される領域等のゲート絶縁膜２３をエッチング除去する（図２、Ａ−Ａ断面図に対応する図８参照）。

さらに、スパッタ法や真空蒸着法等によりドレイン電極２６、及びゲート電極２８を形成する。また、ショットキー電極３０を形成する。さらに、ソース電極２４とショットキー電極３０とを電気的に接続するようにソース電極２４を形成することにより、図１〜４に示した本実施の形態の窒化物系半導体素子１０が製造される。

以上説明したように、本発明者の多くの実験と破壊メカニズムの解析の結果得られた本実施の形態の窒化物系半導体素子１０では、ドレイン電極２６とゲート電極２８との間に設けられたショットキー電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ショットキー電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ショットキー電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ショットキー電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。

このように本実施の形態では、ゲート電極２８にオフ信号が入ると、ショットキー電極３０によりＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断され、ＭＯＳＦＥＴ部３２のドレイン側端部に集まる正孔をソース電極２４へ排出するため、ドレイン電極２６に大きな電圧が印加された場合であっても、ゲート電極２８の端部のゲート絶縁膜２３には大きな電界が印加されない。

また本実施の形態では、ショットキー電極３０は、ソース電極２４とドレイン電極２６とが対向する領域に、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向（図１では、縦方向）にゲート電極２８と並んだ領域に形成されている。

このように本実施の形態では、ソース電極２４とドレイン電極２６とがゲート電極２８を介さずに対向する領域にショットキー電極３０が形成されているため、例えば、ゲート電極２８とドレイン電極２６との間の領域にショットキー電極３０を設けた場合に比べ、ソース電極２４とドレイン電極２６とが対向する領域の面積を小さくすることができる。

従って、ゲート絶縁膜２３の破壊を防止すると共に、信頼性を向上させることができ、かつ、信頼性を向上させ、かつ、チップサイズの増加を抑制した、高耐圧、高速、低抵抗の窒化物系半導体素子１０が得られる。

なお、本実施の形態の窒化物系半導体素子１０では、電子供給層としてＡｌＧａＮ層２０を用いているがこれに限らず、電子走行層となるＧａＮ層１６よりもバンドギャップエネルギーが大きい窒化物系化合物半導体であれば、他の組成であっても用いることができる。また、本実施の形態の窒化物系半導体素子１０では、基板１２上に１つの窒化物系半導体素子１０が形成されている構成について説明したがこれに限らず、１つの基板１２上に、お互いに電気的に絶縁された複数の窒化物系半導体素子１０を配置して、お互いに配線することによってインバータ等を構成してもよい。

［第２の実施の形態］

第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図９（図２、Ａ−Ａ断面図に対応）に示す。本実施の形態の窒化物系半導体素子５０では、リセス部５１がＧａＮ層１６に達していない、すなわちＭＯＳＦＥＴ部３２の下部がＡｌＧａＮ層２０であるように形成されている。ＭＯＳＦＥＴ部３２の閾値をある程度低くしても良い場合には、このように構成することが好ましい。なお、本実施の形態では、リセス部５１が形成されているＡｌＧａＮ層２０が十分に薄いため、ＧａＮ層１６の表面に生成された２ＤＥＧは濃度が十分に低く、ノーマリオフ型の窒化物系半導体装置として動作する。

第１の実施の形態の窒化物系半導体素子１０のようにＧａＮ層１６上にゲート絶縁膜５３を形成する場合では、リセス部５１を形成する際のエッチングプロセスによるダメージ等により、ＧａＮ層１６表面に形成される電子の反転層の移動度が低下する。ＧａＮ層１６とＡｌＧａＮ層２０との界面よりも上部にゲート絶縁膜５３を形成することにより、移動度の低下を防止することができる。この場合には、ＭＯＳチャネルはＧａＮ層１６／ＡｌＧａＮ層２０界面に形成されるため、ＭＯＳＦＥＴ部３２の抵抗の上昇が抑えられるという利点が生じる。

このように本実施の形態の窒化物系半導体素子５０では、リセス部５１がＡｌＧａＮ層２０内に形成されているため、ＧａＮ層１６表面に形成される電子の反転層の移動度の低下を防止すると共に、ＭＯＳＦＥＴ部３２の抵抗の上昇を抑えることができるという効果がさらに得られる。従って、安価で高性能なデバイスを提供することができる。

［第３の実施の形態］

第３の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０及び第２の実施の形態の窒化物系半導体素子５０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１０（図３、Ｂ−Ｂ断面図に対応）に示す。本実施の形態の窒化物系半導体素子６０では、第１の実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０とショットキー接合された電極としてショットキー電極３０が設けられているがこれにかわり、ＡｌＧａＮ層２０とｐｎ接合されたｐ−ＡｌＧａＮ層６４（半導体層）と、ｐ−ＡｌＧａＮ層６４の上にオーミック接合されたオーミック電極６２が設けられている。

本実施の形態の窒化物系半導体素子６０のｐ−ＡｌＧａＮ層６４においても、第１の実施の形態の窒化物系半導体素子１０のショットキー電極３０と同様に、ＭＯＳＦＥＴ部３２のドレイン側端部に集まる正孔をソース電極２４に排出する機能を有しているため、同様の効果が得られる。

なお、第１の実施の形態に示したショットキー電極３０と本実施の形態のｐ−ＡｌＧａＮ層６４とを混載するように構成してもよい。

［第４の実施の形態］

第４の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０、第２の実施の形態の窒化物系半導体素子５０、及び第３の実施の形態の窒化物系半導体素子６０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１１（図３、Ｂ−Ｂ断面図に対応）に示す。本実施の形態の窒化物系半導体素子７０では、第１の実施の形態の窒化物系半導体素子１０ではＡｌＧａＮ層２０上に設けられていたショットキー電極３０にかわり、ＡｌＧａＮ層２０及びＧａＮ層１６に埋込まれたショットキー電極７２が設けられている。

本実施の形態では、ＡｌＧａＮ層２０の表面から、ＡｌＧａＮ層２０を貫通し、ＧａＮ層１６に到るまでリセス部７４が形成されており、当該リセス部７４にショットキー電極７２が設けられている。

このようにリセス部７４内にショットキー電極７２が設けられていることにより、ＭＯＳＦＥＴ部３２界面に蓄積する正孔をより効率的にソース電極２４に排出することができる。

なお、リセス部７４の深さは、少なくともＡｌＧａＮ層２０内部まででもよいが、好ましくは図１１に示したようにＧａＮ層１６に到達している方がよく、特に２ＤＥＧの発生部分（２ＤＥＧ層１８）にショットキー電極７２が接触していることが好ましい。

［第５の実施の形態］

第５の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０、第２の実施の形態の窒化物系半導体素子５０、第３の実施の形態の窒化物系半導体素子６０、及び第４の実施の形態の窒化物系半導体素子７０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。

本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１２（図２、Ａ−Ａ断面図に対応）に示す。本実施の形態の窒化物系半導体素子８０では、表面保護膜２２及びゲート絶縁膜２３の下部領域に第１のｎ＋領域となるソース電極２４側のｎ＋ＡｌＧａｎ層８３−１及びｎ＋ＧａＮ層８２−１と、ドレイン電極２６側のｎ＋ＡｌＧａＮ層８３−２及びｎ＋ＧａＮ層８２−２が設けられていると共に、ドレイン電極２６の下部に第２のｎ＋領域となるｎ＋ＡｌＧａＮ層８４及びｎ＋ＧａＮ層８６が設けられている。

ソース電極２４とゲート電極２８との間の表面保護膜２２及びゲート絶縁膜２３の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層８３−１は、ソース電極２４と接合されている。

本実施の形態のｎ＋領域（ｎ＋ＧａＮ層８２−１、８２−２及びｎ＋ＡｌＧａＮ層８３−１、８３−２）は、ＡｌＧａＮ層２０を形成後、該当個所にＳｉを１０^１５ｃｍ^−２程度でイオン注入し、その後１０００℃前後で熱処理することにより、ＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層８３−１、８３−２に、ＧａＮ層１６がｎ＋ＧａＮ層８２−１、８２−２に変化することで形成される。

このようにゲート絶縁膜２３下部領域にｎ＋領域が設けられていることにより、ゲート絶縁膜２３の側壁部分（リセス部２１の側壁部分）がチャネル領域となっているために、当該側壁部分を伝わって流れる抵抗成分を除去することができ、窒化物系半導体素子８０全体の抵抗を小さくすることができる。

また、本実施の形態の窒化物系半導体素子８０では、ドレイン電極２６の下部領域のＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層８４に、ＧａＮ層１６がｎ＋ＧａＮ層８６に変化している。これにより、ドレイン電極２６のオーミック抵抗を小さくすることができると共に、リーク電流を減少させることができる。

１０、５０、６０、７０、８０ 窒化物系半導体素子
１２ 基板
１４ バッファ層
１６ ＧａＮ層
１８ ２ＤＥＧ層
２０ ＡｌＧａＮ層
２１、５１ リセス部
２２、５２ 表面保護膜
２３、５３ ゲート絶縁膜
２４ ソース電極
２６ ドレイン電極
２８ ゲート電極
３０、７２ ショットキー電極
３２ ＭＯＳＦＥＴ部
６４ ｐ−ＡｌＧａＮ層

Claims (8)

1. 基板と、
   前記基板上に形成されたバッファ層と、
   前記バッファ層上に形成された窒化物系化合物半導体より成る電子走行層と、
   前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、
   前記電子供給層上に、対向して配置されたソース電極及びドレイン電極と、
   前記ソース電極と前記ドレイン電極との間でかつ、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向の一部の領域に、前記電子供給層に形成されたリセス部と、
   前記ソース電極と前記ドレイン電極との間でかつ、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向の他の領域に形成された、前記ソース電極に接続されてキャリアを輸送するキャリア輸送用電極と、
   前記リセス部内部を覆うように形成されたゲート絶縁膜と、
   前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
   を備え、
   前記キャリア輸送用電極は、前記ソース電極と前記ドレイン電極とが対向する方向と直交する方向に前記ゲート電極と並んで形成されている、
   窒化物系半導体装置。
2. 前記電子走行層に発生する２次元電子ガスのシートキャリア濃度は２×１０^１２ｃｍ^−２以上である、請求項１に記載の窒化物系半導体装置。
3. 前記キャリア輸送用電極と前記ドレイン電極との距離が、前記ゲート電極と前記ドレイン電極との距離よりも短い、請求項１または請求項２に記載の半導体装置。
4. 前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている、請求項１から請求項３のいずれか１項に記載の窒化物系半導体装置。
5. 前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている請求項４に記載の窒化物系半導体装置。
6. 前記電子供給層上にｐ型半導体層を備え、前記ｐ型半導体層上に前記キャリア輸送用電極がオーミック接合されている、請求項１から請求項３のいずれか１項に記載の窒化物系半導体装置。
7. 前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成された第１のｎ＋半導体層と、
   前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第２のｎ＋層のうち少なくともいずれか、
   を備えた請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置。
8. 前記ドレイン電極の下部領域の電子供給層及び電子走行層にｎ＋半導体層を備える、請求項１から請求項７のいずれか１項に記載の窒化物系半導体装置。

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