JP5935425B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極及び自発分極が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
特開２００２−３５９２５６号公報 特開２０１１−０３０３９６号公報
ところで、半導体材料としてシリコンが用いられている電界効果型トランジスタにおいては、必然的にボディダイオードが存在しており、このボディダイオードは逆並列となるようにトランジスタに接続されている。このため、高いサージ電圧が発生した場合においても、アバランシェ崩壊を起こすことによって、十分なサージ耐性を有している。しかしながら、ＧａＮ系のＨＥＭＴにおいては、このようなボディダイオードが必然的には存在していないため、高いサージ電圧が発生した場合には、ＨＥＭＴが破壊され、故障等が生じる場合がある。このため、バリスタやＲＣサージ吸収回路等のサージ対策素子を別途設ける必要があった。
通常、このようなサージ対策素子は、大きな寄生容量を有しているため、ＨＥＭＴ等を動作させた際の発熱により温度が高くなり動作効率の低下を招き、また、動作が遅くなるため、スイッチング素子に用いた場合にスイッチングロスを招く。また、このようなサージ対策素子は、ＨＥＭＴを通常動作させている場合においても、貫通電流が流れやすいため、消費電力が大きくなる傾向にある。更には、ＨＥＭＴにおける動作速度が、サージ対策素子における動作速度よりも速いため、サージ対策素子を設けても、サージ対策素子に電流が流れる前に、ＨＥＭＴに電流が流れてしまい、ＨＥＭＴが破壊等されてしまうといった問題がある。
よって、窒化物半導体を用いた半導体装置において、寄生容量が小さく、動作速度の速いサージ対策機能を有する半導体装置が求められている。
本実施の形態の一観点によれば、トランジスタ領域とサージ対策素子領域とを有する半導体装置であって、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、を有し、前記第２の半導体層の上には、第３の半導体層が形成されており、前記トランジスタ領域には、前記第２の半導体層の上にソース電極及びドレイン電極が形成され、前記第３の半導体層の上にゲート電極が形成されており、前記サージ対策素子領域には、前記第２の半導体層の上にサージ対策素子第２電極及びサージ対策素子第３電極が形成され、前記第３の半導体層の上にサージ対策素子第１電極が形成されており、前記ソース電極と前記サージ対策素子第２電極とは接続されて一体化されており、前記ドレイン電極と前記サージ対策素子第３電極とは接続されて一体化されており、前記サージ対策素子第１電極は、前記サージ対策素子第２電極と前記サージ対策素子第３電極との間に形成されており、前記ソース電極と前記ドレイン電極との間には、前記サージ対策素子第１電極が形成されていないものであって、前記サージ対策素子第１電極と前記サージ対策素子第３電極との間隔は、前記ゲート電極と前記ドレイン電極との間隔よりも狭く、前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であって、前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されており、前記第３の半導体層は、ｐ型であることを特徴とする。
開示の半導体装置によれば、寄生容量が小さく、動作速度の速いサージ対策機能を有しているため、半導体装置における特性を低下させることなく、サージ電圧による破壊等を抑制することができる。
第１の実施の形態における半導体装置の上面図 第１の実施の形態における半導体装置の断面図 第１の実施の形態における半導体装置の説明図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置の上面図 第２の実施の形態における半導体装置の断面図 第２の実施の形態における半導体装置の説明図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置のドレイン−ソース電圧とドレイン電流との相関図（１） 従来の構造の半導体装置のドレイン−ソース電圧とドレイン電流との相関図（１） 第２の実施の形態における半導体装置のドレイン−ソース電圧とドレイン電流との相関図（２） 従来の構造の半導体装置のドレイン−ソース電圧とドレイン電流との相関図（２） 第３の実施の形態における半導体装置の上面図 第３の実施の形態における半導体装置の断面図 第４の実施の形態における半導体デバイスの説明図（１） 第４の実施の形態における半導体デバイスの説明図（２） 第４の実施の形態におけるＰＦＣ回路の回路図 半導体装置におけるドレイン−ソース電圧の時間的変化の特性図 半導体装置におけるドレイン−ソース電圧の時間的変化の特性の拡大図 第４の実施の形態における電源装置の回路図 第４の実施の形態における高出力増幅器の構造図
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図１及び図２に基づき説明する。尚、図１は、本実施の形態における半導体装置の上面図であり、図２（ａ）は、図１における一点鎖線１Ａ−１Ｂにおいて切断した断面図であり、図２（ｂ）は、図１における一点鎖線１Ｃ−１Ｄにおいて切断した断面図である。本実施の形態における半導体装置は、ＨＥＭＴと呼ばれるトランジスタが形成されているものであり、トランジスタとして機能するトランジスタ領域１１と、サージ対策用素子として機能するサージ対策素子領域１２とを有している。
本実施の形態における半導体装置は、基板１０の上に、窒化物半導体によりバッファ層２１、電子走行層２２、電子供給層２４が積層形成されており、電子供給層２４の上には、ｐ型層２５が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２２において、電子走行層２２と電子供給層２４との界面近傍には２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置においては、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよく、また、電子走行層２２と電子供給層２４との間に、ｉ−ＡｌＧａＮ等により中間層を設けたものであってもよい。この場合、２ＤＥＧ２２ａは中間層に形成される場合がある。
基板１０としては、シリコン、サファイア、ＧａＡｓ、ＳｉＣ、ＧａＮ等により形成された基板を用いることができるが、本実施の形態においては、シリコンにより形成された基板を用いている。また、基板１０を形成している材料は、半絶縁性であってもよく、導電性を有するものであってもよい。
ｐ型層２５は、トランジスタ領域１１及びサージ対策素子領域１２において形成されているが、便宜上、トランジスタ領域１１に形成されているものをｐ型層２５ａと記載し、サージ対策素子領域１２に形成されているものをｐ型層２５ｂと記載する。尚、ｐ型層２５ａとｐ型層２５ｂとは接続されており、一体となっている。
トランジスタ領域１１においては、ゲート電極３１が形成される領域に、ｐ型層２５ａが形成されており、ゲート電極３１は、ｐ型層２５ａの上に形成されている。また、トランジスタ領域１１における原子供給層２４の上には、ソース電極３２及びドレイン電極３３が形成されている。
また、サージ対策素子領域１２においては、サージ対策素子第１電極４１が形成される領域に、ｐ型領域２５ｂが形成されており、サージ対策素子第１電極４１は、ｐ型領域２５ｂの上に形成されている。尚、前述したように、ｐ型領域２５ａとｐ型領域２５ｂとは接続されており、これらが一体となってｐ型領域２５が形成しているが、サージ対策素子第１電極４１とゲート電極３１とは直接電気的には接続されていない。また、サージ対策素子領域１２における電子供給層２４の上には、ソース電極３２と電気的に接続されているサージ対策素子第２電極４２が形成されており、ドレイン電極３３と電気的に接続されているサージ対策素子第３電極４３が形成されている。
本実施の形態は、サージ対策素子第１電極４１の幅Ｗ２は、ゲート電極３１の幅Ｗ１よりも狭く形成されており、これに対応して、サージ対策素子領域１２におけるｐ型層２５ｂの幅は、トランジスタ領域１１におけるｐ型層２５ａの幅よりも狭く形成されている。このように、サージ対策素子第１電極４１の幅Ｗ２をゲート電極３１の幅Ｗ１よりも狭く形成することにより、ショートチャネル効果により、サージ対策素子領域１２における閾値電圧を低くすることができる。尚、本実施の形態においては、便宜上、幅Ｗ２をサージ対策素子第１電極４１のゲート長と記載し、幅Ｗ１をゲート電極３１のゲート長と記載する場合がある。
また、サージ対策素子領域１２におけるサージ対策素子第１電極４１とサージ対策素子第３電極４３との間の間隔Ｄ２は、トランジスタ領域１１におけるゲート電極３１とドレイン電極３３との間の間隔Ｄ１よりも狭くなるように形成されている。このように、間隔Ｄ２が間隔Ｄ１よりも狭くなるように形成することにより、サージ電圧が発生した場合に、トランジスタ領域１１よりも先に、サージ対策素子領域１２に電流が流れるようにすることができる。
尚、本実施の形態においては、電子走行層２２を第１の半導体層と、電子供給層２４を第２の半導体層と、ｐ型層２５を第３の半導体層と記載する場合がある。
図３は、本実施の形態における半導体装置が複数形成されているものを示す。具体的には、ソース電極３２はソース電極パッド６２に接続されており、ドレイン電極３３はドレイン電極パッド６３に接続されており、ゲート電極３１は、不図示の配線等によりゲート電極パッド６１に接続されている。また、サージ対策素子第１電極４１は、不図示の配線等によりサージ対策素子電極パッド６４に接続されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図４から図７に基づき説明する。尚、以下の半導体装置の製造方法において説明する半導体装置は、電子走行層２２と電子供給層２４との間に中間層２３が設けられている構造のものである。
最初に、図４に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４、ｐ型膜２５ｔｆ等からなる窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｐ型膜２５ｔｆは、厚さが１００ｎｍのｐ−ＧａＮにより形成されている。尚、ｐ型膜２５ｔｆは後述するｐ型層２５を形成するためのものである。また、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
また、ｐ型膜２５ｔｆを形成しているｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。更に、ｐ型膜２５ｔｆを成膜した後、活性化のため、７００℃の温度で３０分間アニールを行なう。尚、図４（ａ）は、この工程における上面図であり、図４（ｂ）は、図４（ａ）における一点鎖線４Ａ−４Ｂにおいて切断した断面図であり、図４（ｃ）は、図４（ａ）における一点鎖線４Ｃ−４Ｄにおいて切断した断面図である。
次に、図５に示すように、ｐ型膜２５ｔｆを加工することによりｐ型層２５を形成する。具体的には、ｐ型膜２５ｔｆの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ型層２５が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のｐ型膜２５ｔｆを除去し、電子供給層２４の表面を露出させて、ｐ−ＧａＮによりｐ型層２５を形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、ｐ型層２５が、トランジスタ領域１１及びサージ対策素子領域１２に形成される。前述したように、このように形成されたｐ型層２５は、トランジスタ領域１１に形成されるｐ型層２５ａの幅よりも、サージ対策素子領域１２に形成されるｐ型層２５ｂの幅の方が狭くなるように形成されている。尚、図５（ａ）は、この工程における上面図であり、図５（ｂ）は、図５（ａ）における一点鎖線５Ａ−５Ｂにおいて切断した断面図であり、図５（ｃ）は、図５（ａ）における一点鎖線５Ｃ−５Ｄにおいて切断した断面図である。
次に、図６に示すように、電子走行層２４の上において、トランジスタ領域１１に、ソース電極３２及びドレイン電極３３を形成し、サージ対策素子領域１２に、サージ対策素子第２電極４２及びサージ対策素子第３電極４３を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この不図示のレジストパターンは、ソース電極３２、ドレイン電極３３、サージ対策素子第２電極４２及びサージ対策素子第３電極４３が形成される領域に開口部を有するものである。この後、ソース電極３２、ドレイン電極３３等を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極３２、ドレイン電極３３、サージ対策素子第２電極４２及びサージ対策素子第３電極４３が形成される。具体的には、ソース電極３２とサージ対策素子第２電極４２とは接続されており、同一の金属材料により一体なものとして形成され、ドレイン電極３３とサージ対策素子第３電極４３とは接続されており、同一の金属材料により一体なものとして形成される。本実施の形態においては、サージ対策素子第３電極４３は、ｐ型領域２５ｂが設けられている側に出っ張った形状となっている。尚、図６（ａ）は、この工程における上面図であり、図６（ｂ）は、図６（ａ）における一点鎖線６Ａ−６Ｂにおいて切断した断面図であり、図６（ｃ）は、図６（ａ）における一点鎖線６Ｃ−６Ｄにおいて切断した断面図である。
次に、図７に示すように、ｐ型層２５の上のトランジスタ領域１１に、ゲート電極３１を形成し、サージ対策素子領域１２に、サージ対策素子第１電極４１を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１及びサージ対策素子第１電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極３１及びサージ対策素子第１電極４１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極３１及びサージ対策素子第１電極４１が形成される。このように形成されたゲート電極３１とサージ対策素子第１電極４１は、直接接続されているものではなく、分離して形成されており、サージ対策素子第１電極４１の幅Ｗ２が、ゲート電極３１の幅Ｗ１よりも狭くなるように形成されている。また、サージ対策素子第１電極４１とサージ対策素子第３電極４３との間の間隔Ｄ２は、ゲート電極３１とドレイン電極３３との間の間隔Ｄ１よりも狭くなるように形成されている。尚、図７（ａ）は、この工程における上面図であり、図７（ｂ）は、図７（ａ）における一点鎖線７Ａ−７Ｂにおいて切断した断面図であり、図７（ｃ）は、図７（ａ）における一点鎖線７Ｃ−７Ｄにおいて切断した断面図である。
本実施の形態における半導体装置は、上述した製造方法により作製されるが、更に、ゲート電極３１、ソース電極３２、ドレイン電極３３等の上に、不図示の絶縁膜を形成してもよい。この絶縁膜は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料をプラズマＣＶＤ（Chemical Vapor Deposition）等により成膜することにより形成することができる。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図８及び図９に基づき説明する。尚、図８は、本実施の形態における半導体装置の上面図であり、図９（ａ）は、図８における一点鎖線８Ａ−８Ｂにおいて切断した断面図であり、図９（ｂ）は、図８における一点鎖線８Ｃ−８Ｄにおいて切断した断面図である。本実施の形態における半導体装置は、ＨＥＭＴと呼ばれるトランジスタが形成されているものであり、トランジスタとして機能するトランジスタ領域１１と、サージ対策用素子として機能するサージ対策素子領域１１２とを有している。
本実施の形態における半導体装置は、基板１０の上に、窒化物半導体によりバッファ層２１、電子走行層２２、電子供給層２４が積層形成されており、電子供給層２４の上には、ｐ型層２５が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２２において、電子走行層２２と電子供給層２４との界面近傍には２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置においては、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよく、また、電子走行層２２と電子供給層２４との間に、ｉ−ＡｌＧａＮ等により中間層を設けたものであってもよい。この場合、２ＤＥＧ２２ａは中間層に形成される場合がある。
基板１０としては、シリコン、サファイア、ＧａＡｓ、ＳｉＣ、ＧａＮ等により形成された基板を用いることができるが、本実施の形態においては、シリコンにより形成された基板を用いている。また、基板１０を形成している材料は、半絶縁性であってもよく、導電性を有するものであってもよい。
ｐ型層２５は、トランジスタ領域１１及びサージ対策素子領域１１２において形成されているが、便宜上、トランジスタ領域１１に形成されているものをｐ型層２５ａと記載し、サージ対策素子領域１１２に形成されているものをｐ型層２５ｂと記載する。尚、ｐ型層２５ａとｐ型層２５ｂとは接続されており、一体となっている。
トランジスタ領域１１においては、ゲート電極３１が形成される領域に、ｐ型層２５ａが形成されており、ゲート電極３１は、ｐ型層２５ａの上に形成されている。また、トランジスタ領域１１における原子供給層２４の上には、ソース電極３２及びドレイン電極３３が形成されている。
また、サージ対策素子領域１１２においては、サージ対策素子第１電極４１が形成される領域に、ｐ型領域２５ｂが形成されており、サージ対策素子第１電極４１は、ｐ型領域２５ｂの上に形成されている。尚、前述したように、ｐ型領域２５ａとｐ型領域２５ｂとは接続されており、これらが一体となってｐ型領域２５が形成しているが、サージ対策素子第１電極４１とゲート電極３１とは直接電気的には接続されていない。また、サージ対策素子領域１１２における電子供給層２４の上には、ソース電極３２と電気的に接続されているサージ対策素子第２電極４２が形成されており、ドレイン電極３３と電気的に接続されているサージ対策素子第３電極４３が形成されている。
本実施の形態においては、サージ対策素子第１電極４１とサージ対策素子第２電極４２とが、導電性を有する金属材料により形成された配線層１４０により接続されている。これにより、サージ対策素子第１電極４１と、サージ対策素子第２電極４２及びトランジスタ領域１１におけるソース電極３１とが電気的に接続され、サージ対策素子第１電極４１はサージ対策素子第２電極４２と同電位となる。尚、電子供給層２４と配線１４０との間には、絶縁膜１４１が形成されている。
また、サージ対策素子第１電極４１の幅Ｗ２は、ゲート電極３１の幅Ｗ１よりも狭く形成されており、これに対応して、サージ対策素子領域１１２におけるｐ型層２５ｂの幅は、トランジスタ領域１１におけるｐ型層２５ａの幅よりも狭く形成されている。
また、サージ対策素子領域１１２におけるサージ対策素子第１電極４１とサージ対策素子第３電極４３との間の間隔Ｄ２は、トランジスタ領域１１におけるゲート電極３１とドレイン電極３３との間の間隔Ｄ１よりも狭くなるように形成されている。このように、間隔Ｄ２が間隔Ｄ１よりも狭くなるように形成することにより、サージ電圧が発生した場合に、トランジスタ領域１１よりも先に、サージ対策素子領域１１２に電流が流れるようにすることができる。
尚、本実施の形態においては、電子走行層２２を第１の半導体層と、電子供給層２４を第２の半導体層と、ｐ型層２５を第３の半導体層と記載する場合がある。
図１０は、本実施の形態における半導体装置が複数形成されているものを示す。具体的には、ソース電極３２はソース電極パッド６２に接続されており、ドレイン電極３３はドレイン電極パッド６３に接続されており、ゲート電極３１は、不図示の配線等によりゲート電極パッド６１に接続されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１１から図１４に基づき説明する。尚、以下の半導体装置の製造方法において説明する半導体装置は、電子走行層２２と電子供給層２４との間に中間層２３が設けられている構造のものである。
最初に、図１１に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４、ｐ型膜２５ｔｆ等からなる窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、ＭＢＥ法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｐ型膜２５ｔｆは、厚さが１００ｎｍのｐ−ＧａＮにより形成されている。尚、ｐ型膜２５ｔｆは後述するｐ型層２５を形成するためのものである。また、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
また、ｐ型膜２５ｔｆを形成しているｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。更に、ｐ型膜２５ｔｆを成膜した後、活性化のため、７００℃の温度で３０分間アニールを行なう。尚、図１１（ａ）は、この工程における上面図であり、図１１（ｂ）は、図１１（ａ）における一点鎖線１１Ａ−１１Ｂにおいて切断した断面図であり、図１１（ｃ）は、図１１（ａ）における一点鎖線１１Ｃ−１１Ｄにおいて切断した断面図である。
次に、図１２に示すように、ｐ型膜２５ｔｆを加工することによりｐ型層２５を形成する。具体的には、ｐ型膜２５ｔｆの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ型層２５が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のｐ型膜２５ｔｆを除去し、電子走行層２４の表面を露出させて、ｐ−ＧａＮによりｐ型層２５を形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、ｐ型層２５が、トランジスタ領域１１及びサージ対策素子領域１１２に形成される。前述したように、このように形成されたｐ型層２５は、トランジスタ領域１１に形成されるｐ型層２５ａの幅よりも、サージ対策素子領域１１２に形成されるｐ型層２５ｂの幅の方が狭くなるように形成されている。尚、図１２（ａ）は、この工程における上面図であり、図１２（ｂ）は、図１２（ａ）における一点鎖線１２Ａ−１２Ｂにおいて切断した断面図であり、図１２（ｃ）は、図１２（ａ）における一点鎖線１２Ｃ−１２Ｄにおいて切断した断面図である。
次に、図１３に示すように、電子走行層２４の上において、トランジスタ領域１１に、ソース電極３２及びドレイン電極３３を形成し、サージ対策素子領域１１２に、サージ対策素子第２電極４２及びサージ対策素子第３電極４３を形成する。具体的には、電子走行層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この不図示のレジストパターンは、ソース電極３２、ドレイン電極３３、サージ対策素子第２電極４２及びサージ対策素子第３電極４３が形成される領域に開口部を有するものである。この後、ソース電極３２、ドレイン電極３３等を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極３２、ドレイン電極３３、サージ対策素子第２電極４２及びサージ対策素子第３電極４３が形成される。これにより、ソース電極３２とサージ対策素子第２電極４２とは接続されており、同一の金属材料により一体なものとして形成され、ドレイン電極３３とサージ対策素子第３電極４３とは接続されており、同一の金属材料により一体なものとして形成される。本実施の形態においては、サージ対策素子第３電極４３は、ｐ型領域２５ｂが設けられている側に出っ張った形状となっている。尚、図１３（ａ）は、この工程における上面図であり、図１３（ｂ）は、図１３（ａ）における一点鎖線１３Ａ−１３Ｂにおいて切断した断面図であり、図１３（ｃ）は、図１３（ａ）における一点鎖線１３Ｃ−１３Ｄにおいて切断した断面図である。
次に、図１４に示すように、ｐ型層２５の上のトランジスタ領域１１に、ゲート電極３１を形成し、サージ対策素子領域１１２に、サージ対策素子第１電極４１を形成する。更に、サージ対策素子第１電極４１とサージ対策素子第２電極４２とを接続する配線層１４０を形成する。具体的には、電子走行層２４及びｐ型層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１及びサージ対策素子第１電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極３１及びサージ対策素子第１電極４１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極３１及びサージ対策素子第１電極４１が形成される。このように形成されたゲート電極３１とサージ対策素子第１電極４１は、直接接続されているものではなく、分離して形成されており、サージ対策素子第１電極４１の幅Ｗ２が、ゲート電極３１の幅Ｗ１よりも狭くなるように形成されている。また、サージ対策素子第１電極４１とサージ対策素子第３電極４３との間の間隔Ｄ２は、ゲート電極３１とドレイン電極３３との間の間隔Ｄ１よりも狭くなるように形成されている。
次に、電子供給層２４の上の配線層１４０が形成される領域上に、絶縁膜１４１を形成する。この後、更に、サージ対策素子第１電極４１及びサージ対策素子第２電極４２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、配線層１４０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、配線層１４０を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜により配線層１４０が形成される。このように形成された配線層１４０により、サージ対策素子第１電極４１とサージ対策素子第２電極４２とが電気的に接続される。上記においては、サージ対策素子第１電極４１等と配線層１４０を別の工程で形成する場合について説明したが、同一の工程で同時に形成することも可能である。尚、図１４（ａ）は、この工程における上面図であり、図１４（ｂ）は、図１４（ａ）における一点鎖線１４Ａ−１４Ｂにおいて切断した断面図であり、図１４（ｃ）は、図１４（ａ）における一点鎖線１４Ｃ−１４Ｄにおいて切断した断面図である。
本実施の形態における半導体装置は、上述した製造方法により作製されるが、更に、ゲート電極３１、ソース電極３２、ドレイン電極３３等の上に、不図示の絶縁膜を形成してもよい。この絶縁膜は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料をプラズマＣＶＤ等により成膜することにより形成することができる。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
（実験結果）
次に、本実施の形態における半導体装置と従来の構造の半導体装置について、電気的特性の評価を行なった結果について説明する。尚、従来の構造の半導体装置は、図８及び図９に示される半導体装置において、サージ対策素子領域１１２が形成されていない構造のもの、即ち、トランジスタ領域１１のみ形成されている構造のものである。
最初に、本実施の形態における半導体装置と従来の構造の半導体装置において、ゲート−ソース電圧Ｖｇｓを変化させた場合におけるドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄとの関係について説明する。図１５は、本実施の形態における半導体装置のドレイン−ソース電圧とドレイン電流との関係を示すものであり、図１６は、従来の構造の半導体装置のドレイン−ソース電圧とドレイン電流との関係を示すものである。これらの図に示されるように、ドレイン−ソース電圧Ｖｄｓが正の場合では、本実施の形態における半導体装置と従来の構造の半導体装置に流れるドレイン電流Ｉｄは略同じである。しかしながら、ドレイン−ソース電圧Ｖｄｓが負の場合では、ドレイン−ソース電圧Ｖｄｓが−３．５Ｖ以下においては、本実施の形態における半導体装置が従来の構造の半導体装置よりもドレイン電流Ｉｄが多く流れている。尚、図１５において、ドレイン−ソース電圧Ｖｄｓが−４Ｖ等においてプロットされていないのは、図に示される範囲を超えてドレイン電流Ｉｄが流れたためである。このように、本実施の形態における半導体装置においては、ドレイン−ソース電圧Ｖｄｓが所定の値よりも低くなった場合に、ゲート電極３１における電位に依存することなくダイオード的な動作がなされる。即ち、ドレイン−ソース電圧Ｖｄｓの絶対値が所定の値の絶対値よりも大きくなった場合において、ダイオード的な動作がなされる。
次に、本実施の形態における半導体装置と従来の構造の半導体装置において、ゲートーソース電圧Ｖｇｓを０Ｖとした場合におけるドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄとの関係について説明する。図１７は、本実施の形態における半導体装置のドレイン−ソース電圧とドレイン電流との関係を示すものであり、図１８は、従来の構造の半導体装置のドレイン−ソース電圧とドレイン電流との関係を示すものである。図１７に示されるように、本実施の形態における半導体装置においては、ドレイン−ソース電圧Ｖｄｓが５００Ｖにおいて、大きなドレイン電流Ｉｄが流れているが、破壊等はなかった。このように、本実施の形態における半導体装置において、ドレイン−ソース電圧Ｖｄｓが約５００Ｖでリーク電流が急激に増加しているのは、サージ対策素子領域１１２において電流が流れているものと考えられる。これにより、本実施の形態における半導体装置のトランジスタ領域１１は保護されるものと考えられる。即ち、本実施の形態における半導体装置においては、ドレイン−ソース電圧Ｖｄｓが約５００Ｖ以上となった場合には、サージ対策素子領域１１２においてリーク電流が流れるため、トランジスタ領域１１が破壊されることはない。
一方、従来の構造の半導体装置においては、ドレイン−ソース電圧Ｖｄｓが５００Ｖとなっても、ドレイン電流Ｉｄは殆ど増加していない。これは、従来の構造の半導体装置においては、本実施の形態におけるサージ対策素子領域１１２が形成されていないため、ドレイン−ソース電圧Ｖｄｓが５００Ｖ程度では、ドレイン電流Ｉｄが流れないからである。このため、従来の構造の半導体装置においては、高いドレイン−ソース電圧Ｖｄｓが印加された場合には、その電圧により半導体装置が破壊される可能性がある。
以上により、本実施の形態における半導体装置は、従来の構造の半導体装置と比べて、急にドレイン−ソース間に高い電圧が加わった場合であっても破壊されにくく、信頼性が向上している。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置において、ｐ型層２５を形成しない構造のものである。第１の実施の形態における半導体装置では、ｐ型層２５が形成されているため、ノーマリーオフとなっているが、本実施の形態における半導体装置においては、オフにするためにゲート電極３１に所定の負の電圧を印加する必要がある。
本実施の形態における半導体装置について、図１９及び図２０に基づき説明する。尚、図１９は、本実施の形態における半導体装置の上面図である。図２０（ａ）は、図１９における一点鎖線１９Ａ−１９Ｂにおいて切断した断面図であり、図２０（ｂ）は、図１９における一点鎖線１９Ｃ−１９Ｄにおいて切断した断面図であり、図２０（ｃ）は、図１９における一点鎖線１９Ｅ−１９Ｆにおいて切断した断面図である。本実施の形態における半導体装置は、トランジスタとして機能するトランジスタ領域１１と、サージ対策用素子として機能するサージ対策素子領域１２とを有している。
尚、本実施の形態における半導体装置は、ゲート電極３１が形成される領域とサージ対策素子第１電極４１との間における電子供給層２４及び電子走行層２２の一部がエッチング等により除去されており、凹部２２０が形成されている。これにより、負電圧を印加しなくとも電流が流れない構造となっている。
本実施の形態における半導体装置は、基板１０の上に、窒化物半導体によりバッファ層２１、電子走行層２２、電子供給層２４が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２２において、電子走行層２２と電子供給層２４との界面近傍には、２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置においては、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよく、また、電子走行層２２と電子供給層２４との間に、ｉ−ＡｌＧａＮ等により中間層を設けたものであってもよい。この場合、２ＤＥＧ２２ａは中間層に形成される場合がある。
本実施の形態における半導体装置は、トランジスタ領域１１における原子供給層２４の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている。また、サージ対策素子領域１２における原子供給層２４の上には、サージ対策素子第１電極４１、サージ対策素子第２電極４２、サージ対策素子第３電極４３が形成されている。尚、サージ対策素子第１電極４１とゲート電極３１とは直接電気的には接続されていないが、サージ対策素子第２電極４２とソース電極３２とは直接電気的に接続されており、サージ対策素子第３電極４３とドレイン電極３３とは直接電気的に接続されている。
また、本実施の形態における半導体装置は、第１の実施の形態における半導体装置の製造方法において、ｐ型膜２５ｔｆ及びｐ型層２５を形成する工程を除いた製造方法により製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第３の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２１及び図２２に基づき説明する。尚、図２１及び図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。
（半導体デバイス１）
図２１に示されるものは、第１または第３の実施の形態における半導体装置をディスクリートパッケージしたものである。
最初に、第１または第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第３の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。また、サージ対策素子第１電極４１４をサージ素子リード４２４にボンディングワイヤ４３４により接続する。尚、ボンディングワイヤ４３１、４３２、４３３、４３４は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり、第１または第３の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１または第３の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１または第３の実施の形態における半導体装置のドレイン電極３３と接続されている。また、サージ対策素子第１電極４１４はサージ対策素子電極パッドの一種であり、第１または第３の実施の形態における半導体装置のサージ対策素子第１電極４１と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（半導体デバイス２）
図２２に示されるものは、第２の実施の形態における半導体装置をディスクリートパッケージしたものである。
最初に、第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第２の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり、第２の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第２の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第２の実施の形態における半導体装置のドレイン電極３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１または第２の実施の形態における半導体装置を有するものである。
図２３に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
本実施の形態におけるＰＦＣ回路では、サージ電圧等が発生しても破壊等がされにくい第１または第２の実施の形態における半導体装置を用いているため、ＰＦＣ回路の信頼性を向上させることができる。
（実験結果）
次に、ＰＦＣ回路等において、第２の実施の形態における半導体装置と従来の構造の半導体装置において、サージ電圧が加わった場合について、図２４及び図２５に基づき説明する。尚、第２の実施の形態における半導体装置は、図８及び図９に示される半導体装置であって、従来の構造の半導体装置は、図８及び図９に示される半導体装置において、サージ対策素子領域１１２が形成されていない構造のものである。また、図２４及び図２５は、サージ電圧が加わった場合において、半導体装置におけるドレイン−ソース電圧Ｖｄｓの時間的変化を示すものであり、図２５は、図２４の一部を拡大した図である。図２４及び図２５において、第２の実施の形態における半導体装置の特性を２４Ａに示し、従来の構造の半導体装置の特性を２４Ｂに示す。第２の実施の形態における半導体装置は２４Ａに示されるように、Ｖｄｓが約４００Ｖにおいてサージ対策素子領域１１２において電流が流れるため、サージが抑えられトランジスタ領域１１におけるＨＥＭＴは保護されている。これに対し、従来の構造の半導体装置は２４Ｂに示されるように、サージ対策素子に相当するものが形成されていないため、サージが抑えきれず、ＨＥＭＴの耐圧を超えるサージ電圧がかかり、これによりＨＥＭＴが破壊されてしまう。このように、第２の実施の形態における半導体装置はサージ電圧等による破壊を抑制することができる。尚、上記においては、第２の実施の形態における半導体装置について説明したが、第１の実施の形態における半導体装置についても同様である。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴを有する電源装置である。
図２６に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。
このように、本実施の形態においては、第１または第２の実施の形態における半導体装置を用いて形成されている。従って、一次側回路４６１において、スイッチ素子４５１、４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子４５１、４６４ａ、４６４ｂ、４６４ｃ、４６４ｄの破壊が抑止される。このように、大きなアバランシェ耐量が確保されるため、デバイス動作の安定化に寄与する。
以上より、本実施の形態における電源装置は、デバイス速度が高く、アバランシェ耐量が大きく、サージに対して強く、信頼性の高い第１または第２の実施の形態における半導体装置を用いているため、電源装置の信頼性等を向上させることができる。また、第１または第２の実施の形態における半導体装置は。外部回路等を必要としないため、本実施の形態における電源装置を小型化にすることもできる。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている構造のものである。
図２７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１または第２の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２７では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
本実施の形態における高周波増幅器では、デバイス速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、信頼性の高い第１または第２の実施の形態における半導体装置を用いているため、高周波増幅器の信頼性を向上させることができる。また、第１または第２の実施の形態における半導体装置は、外部回路等を必要としないため、本実施の形態における高周波増幅器を小型化にすることもできる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
トランジスタ領域とサージ対策素子領域とを有する半導体装置であって、
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
を有し、
前記トランジスタ領域には、前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極が形成されており、
前記サージ素子領域には、前記第２の半導体層の上に、サージ対策素子第１電極、サージ対策素子第２電極及びサージ対策素子第３電極が形成されており、
前記ソース電極と前記サージ対策素子第２電極とは接続されており、
前記ドレイン電極と前記サージ対策素子第３電極とは接続されており、
前記サージ対策素子第１電極は、前記サージ対策素子第２電極と前記サージ対策素子第３電極との間に形成されており、
前記サージ対策素子第１電極と前記サージ対策素子第３電極との間隔は、前記ゲート電極と前記ドレイン電極との間隔よりも狭いことを特徴とする半導体装置。
（付記２）
前記第１の半導体層、前記第２の半導体層は、窒化物半導体であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２の半導体層の上には第３の半導体層が形成されており、
前記トランジスタ領域には、前記第２の半導体層の上にソース電極及びドレイン電極が形成され、前記第３の半導体層の上にゲート電極が形成されており、
前記サージ素子領域には、前記第２の半導体層の上にサージ対策素子第２電極及びサージ対策素子第３電極が形成され、前記第３の半導体層の上にサージ対策素子第１電極が形成されており、
前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第３の半導体層は、窒化物半導体であることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されており、
前記第３の半導体層は、ｐ型であることを特徴とする付記４または５に記載の半導体装置。
（付記７）
前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記４から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、エピタキシャル成長により形成されているものであることを特徴とする付記４から７のいずれかに記載の半導体装置。
（付記９）
前記サージ対策素子第１電極におけるゲート長は、前記ゲート電極におけるゲート長よりも短いことを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記サージ対策素子第１電極と前記サージ対策素子第２電極とは接続されているものであることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第２の半導体層は、ｎ型であることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記第１の半導体層と前記第２の半導体層との間には、中間層が形成されており、
前記中間層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記基板は、シリコン、サファイア、ＳｉＣのいずれかにより形成されており、
前記基板と前記第１の半導体層との間には、バッファ層が形成されているものであって、
前記バッファ層はＡｌＮを含む材料により形成されているものであることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
前記半導体装置はＨＥＭＴを含むものであることを特徴とする付記１から１５のいずれかに記載の半導体装置。
（付記１７）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とするＰＦＣ回路。
（付記１８）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１９）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ トランジスタ領域
１２ サージ対策素子領域
２１ バッファ層
２２ 電子走行層（第１の半導体層）
２２ａ ２ＤＥＧ
２３ 中間層
２４ 電子供給層（第２の半導体層）
２５ ｐ型層（第３の半導体層）
２５ａ ｐ型層（トランジスタ領域における）
２５ｂ ｐ型層（サージ対策素子領域における）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４１ サージ対策素子第１電極
４２ サージ対策素子第２電極
４３ サージ対策素子第３電極

Claims (8)

  1. トランジスタ領域とサージ対策素子領域とを有する半導体装置であって、
    基板の上に形成された第１の半導体層と、
    前記第１の半導体層の上に形成された第２の半導体層と、
    を有し、
    前記第２の半導体層の上には、第３の半導体層が形成されており、
    前記トランジスタ領域には、前記第２の半導体層の上にソース電極及びドレイン電極が形成され、前記第３の半導体層の上にゲート電極が形成されており、
    前記サージ対策素子領域には、前記第２の半導体層の上にサージ対策素子第２電極及びサージ対策素子第３電極が形成され、前記第３の半導体層の上にサージ対策素子第１電極が形成されており、
    前記ソース電極と前記サージ対策素子第２電極とは接続されて一体化されており、
    前記ドレイン電極と前記サージ対策素子第３電極とは接続されて一体化されており、
    前記サージ対策素子第１電極は、前記サージ対策素子第２電極と前記サージ対策素子第３電極との間に形成されており、
    前記ソース電極と前記ドレイン電極との間には、前記サージ対策素子第１電極が形成されていないものであって、
    前記サージ対策素子第１電極と前記サージ対策素子第３電極との間隔は、前記ゲート電極と前記ドレイン電極との間隔よりも狭く、
    前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であって、
    前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されており、
    前記第３の半導体層は、ｐ型であることを特徴とする半導体装置。
  2. 前記第１の半導体層、前記第２の半導体層は、窒化物半導体であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の半導体層は、窒化物半導体であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記サージ対策素子第１電極におけるゲート長は、前記ゲート電極におけるゲート長よりも短いことを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記サージ対策素子第１電極と前記サージ対策素子第２電極とは接続されているものであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする請求項１から７のいずれかに記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917244B2 (en) * 2014-06-17 2018-03-13 The Regents Of The University Of Michigan Resonant body high electron mobility transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2912187B2 (ja) 1995-04-24 1999-06-28 日本電気株式会社 電界効果型トランジスタ
JP4648533B2 (ja) * 2000-10-30 2011-03-09 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4748498B2 (ja) 2002-12-05 2011-08-17 古河電気工業株式会社 電流遮断器付きＧａＮ系半導体装置
JP2006066843A (ja) 2004-08-30 2006-03-09 Sony Corp 静電保護素子及び半導体装置及び同半導体装置の製造方法
JP4002918B2 (ja) 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
JP2006310769A (ja) * 2005-02-02 2006-11-09 Internatl Rectifier Corp Ｉｉｉ族窒化物一体化ショットキおよび電力素子
JP4705412B2 (ja) 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP4695622B2 (ja) 2007-05-02 2011-06-08 株式会社東芝 半導体装置
JP2009049121A (ja) * 2007-08-17 2009-03-05 Oki Electric Ind Co Ltd ヘテロ接合型電界効果トランジスタ及びその製造方法
JP2009164158A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
JP5346515B2 (ja) * 2008-07-24 2013-11-20 シャープ株式会社 ヘテロ接合電界効果トランジスタ
JP5597921B2 (ja) * 2008-12-22 2014-10-01 サンケン電気株式会社 半導体装置
JP2011030396A (ja) 2009-07-29 2011-02-10 Toyota Central R&D Labs Inc 並列接続型ｄｃ−ｄｃコンバータ
JP2011165749A (ja) 2010-02-05 2011-08-25 Panasonic Corp 半導体装置
JP5672756B2 (ja) 2010-04-16 2015-02-18 サンケン電気株式会社 半導体装置
JP5548906B2 (ja) * 2010-09-14 2014-07-16 古河電気工業株式会社 窒化物系半導体装置
JP5117609B1 (ja) * 2011-10-11 2013-01-16 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法

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