JP2912187B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
に関し、特に圧電性を有する半導体基板上に形成された
電界効果型トランジスタにおいて、しきい値電圧のゲー
ト方位依存性を低減することができる電界効果型トラン
ジスタに関するものである。
に関し、特に圧電性を有する半導体基板上に形成された
電界効果型トランジスタにおいて、しきい値電圧のゲー
ト方位依存性を低減することができる電界効果型トラン
ジスタに関するものである。
【０００２】
【従来の技術】ＧａＡｓなどＩＩＩ−Ｖ族化合物半導体
電界効果型トランジスタを用いたＬＳＩの研究開発にお
いて、高速及び低消費電力化が盛んに行われている。そ
れら両者を実現するためには、素子の微細化が必要とな
る。
電界効果型トランジスタを用いたＬＳＩの研究開発にお
いて、高速及び低消費電力化が盛んに行われている。そ
れら両者を実現するためには、素子の微細化が必要とな
る。
【０００３】しかしながら、例えば１９８４年１０月、
アイ・トリプル・イー・トランザクションズ・オン・エ
レクトロン・デバイセス、第ＥＤ−３１巻、第１０号
（Ｐ．Ｍ．Ａｓｂｅｃｋ ｅｔ ａｌ．；ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ，ＶＯＬ．ＥＤ−３１，ＮＯ．１０，ＯＣＴ
ＯＢＥＲ，１９８４）に示されるように、ＧａＡｓなど
圧電性を有する基板を用いて電界効果型トランジスタを
形成した場合、パッシベーション用及び層間絶縁膜の膜
応力によりピエゾ効果が誘起され、基板内部にピエゾ電
荷が発生する。このピエゾ電荷の発生領域には電界効果
型トランジスタのチャネル領域が含まれるため、ピエゾ
電荷により電界効果型トランジスタのしきい値電圧が変
化することが知られている。加えて、絶縁膜の膜応力は
膜厚に依存して変化するため、ウェハ内での絶縁膜の膜
厚均一性が、発生するピエゾ電荷のウェハ内分布に影響
を及ぼし、結果的に電界効果型トランジスタのしきい値
電圧の均一性に影響を与える。また、発生するピエゾ電
荷の分布及び電荷密度は、ドレイン電流の流れる方向及
び基板主面の面方位に依存して変化する。これらのピエ
ゾ効果に起因したしきい値電圧の変化は、素子の微細
化、特にゲート長の短縮に従って、更に顕著になる。
アイ・トリプル・イー・トランザクションズ・オン・エ
レクトロン・デバイセス、第ＥＤ−３１巻、第１０号
（Ｐ．Ｍ．Ａｓｂｅｃｋ ｅｔ ａｌ．；ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ，ＶＯＬ．ＥＤ−３１，ＮＯ．１０，ＯＣＴ
ＯＢＥＲ，１９８４）に示されるように、ＧａＡｓなど
圧電性を有する基板を用いて電界効果型トランジスタを
形成した場合、パッシベーション用及び層間絶縁膜の膜
応力によりピエゾ効果が誘起され、基板内部にピエゾ電
荷が発生する。このピエゾ電荷の発生領域には電界効果
型トランジスタのチャネル領域が含まれるため、ピエゾ
電荷により電界効果型トランジスタのしきい値電圧が変
化することが知られている。加えて、絶縁膜の膜応力は
膜厚に依存して変化するため、ウェハ内での絶縁膜の膜
厚均一性が、発生するピエゾ電荷のウェハ内分布に影響
を及ぼし、結果的に電界効果型トランジスタのしきい値
電圧の均一性に影響を与える。また、発生するピエゾ電
荷の分布及び電荷密度は、ドレイン電流の流れる方向及
び基板主面の面方位に依存して変化する。これらのピエ
ゾ効果に起因したしきい値電圧の変化は、素子の微細
化、特にゲート長の短縮に従って、更に顕著になる。
【０００４】そこで、ピエゾ効果によるしきい値電圧の
変化を抑制する試みがなされている。
変化を抑制する試みがなされている。
【０００５】その第１の方法は、特開平６−１５１４７
２号公報に記載されたものであって、これは、ゲート電
極近傍にかかるゲート電極及び絶縁膜の全応力の大きさ
を小さくすることにより、基板内部に誘起されるピエゾ
電荷の電荷密度を小さくし、しきい値電圧の変化を抑制
するものである。
２号公報に記載されたものであって、これは、ゲート電
極近傍にかかるゲート電極及び絶縁膜の全応力の大きさ
を小さくすることにより、基板内部に誘起されるピエゾ
電荷の電荷密度を小さくし、しきい値電圧の変化を抑制
するものである。
【０００６】第２の方法は、特開平２−２５７６１８号
公報に記載されたものであって、これは、ゲート電極の
応力と該ゲート電極を覆うように形成した絶縁膜の応力
とが互いに打ち消し合うように電界効果型トランジスタ
を形成し、上述した公報と同様に、基板内部に誘起され
るピエゾ電荷の電荷密度を小さくし、しきい値電圧の変
化を抑制するものである。
公報に記載されたものであって、これは、ゲート電極の
応力と該ゲート電極を覆うように形成した絶縁膜の応力
とが互いに打ち消し合うように電界効果型トランジスタ
を形成し、上述した公報と同様に、基板内部に誘起され
るピエゾ電荷の電荷密度を小さくし、しきい値電圧の変
化を抑制するものである。
【０００７】第３の方法は、特開昭６１−８８５６７号
公報に記載されたものであって、これは、電界効果型ト
ランジスタの形成される基板の主面を（Ｎ１０）面と
し、且つドレイン電流の流れる方向を［１Ｎ（バー）
０］軸と平行であるように電界効果型トランジスタを形
成することによって、半導体基板内部にピエゾ電荷が誘
起されず、しきい値電圧の変化を抑制するものである。
公報に記載されたものであって、これは、電界効果型ト
ランジスタの形成される基板の主面を（Ｎ１０）面と
し、且つドレイン電流の流れる方向を［１Ｎ（バー）
０］軸と平行であるように電界効果型トランジスタを形
成することによって、半導体基板内部にピエゾ電荷が誘
起されず、しきい値電圧の変化を抑制するものである。
【０００８】
【発明が解決しようとする課題】上述した公報に記載さ
れた第１及び第２の従来例では、しきい値電圧変化の抑
制には、ゲート電極近傍における応力の低減が必要とな
る。しかしながら、応力を完全に取り除くことは、実際
には不可能であり、ゲート電極近傍の基板表面付近に加
わる応力を完全に取り除かない限りは、ゲート長の短縮
に伴うピエゾ効果によるしきい値電圧変化の増大を抑制
することは困難である。
れた第１及び第２の従来例では、しきい値電圧変化の抑
制には、ゲート電極近傍における応力の低減が必要とな
る。しかしながら、応力を完全に取り除くことは、実際
には不可能であり、ゲート電極近傍の基板表面付近に加
わる応力を完全に取り除かない限りは、ゲート長の短縮
に伴うピエゾ効果によるしきい値電圧変化の増大を抑制
することは困難である。
【０００９】また、第３の従来例では、しきい値電圧変
化の抑制や変化量のバラツキに関しては改善されるが、
上述の電界効果型トランジスタにおけるドレイン電流の
流れる方向での結晶のへき開が困難なため、回路のレイ
アウト等に工夫を要し、集積化に対する阻害要因とな
る。
化の抑制や変化量のバラツキに関しては改善されるが、
上述の電界効果型トランジスタにおけるドレイン電流の
流れる方向での結晶のへき開が困難なため、回路のレイ
アウト等に工夫を要し、集積化に対する阻害要因とな
る。
【００１０】従って、本発明の目的はゲート長の短縮に
伴い顕著になるピエゾ効果の影響を抑制すると共に、集
積化も可能な電界効果型トランジスタを提供することで
ある。
伴い顕著になるピエゾ効果の影響を抑制すると共に、集
積化も可能な電界効果型トランジスタを提供することで
ある。
【００１１】
【課題を解決するための手段】本発明は、（１００）面
を主面とするＧａＡｓ基板上に形成されたＹ型ゲートを
有するゲート長が０．６μｍ乃至０．２５μｍの電界効
果型トランジスタであって、Ｙ型ゲート電極の翼を半導
体基板上に投影したＹ型ゲート電極の両側の翼先端部分
間の距離が１．６５μｍ以上である構成を有している。
を主面とするＧａＡｓ基板上に形成されたＹ型ゲートを
有するゲート長が０．６μｍ乃至０．２５μｍの電界効
果型トランジスタであって、Ｙ型ゲート電極の翼を半導
体基板上に投影したＹ型ゲート電極の両側の翼先端部分
間の距離が１．６５μｍ以上である構成を有している。
【００１２】
【作用】この発明においては、ゲート電極上部に形成さ
れる絶縁膜の応力が半導体基板に加わることをＹ型ゲー
ト電極の翼部分が抑制することで、基板内部でのピエゾ
電荷の発生を防止でき、これにより電界効果型トランジ
スタのしきい値電圧変化が抑制されると共に、ゲート方
位依存性も小さくなる。更に、ゲート方位依存性が小さ
くなることにより、集積回路を任意のゲート方位を有す
る電界効果型トランジスタを用いて形成することができ
るため、集積化も容易となる。
れる絶縁膜の応力が半導体基板に加わることをＹ型ゲー
ト電極の翼部分が抑制することで、基板内部でのピエゾ
電荷の発生を防止でき、これにより電界効果型トランジ
スタのしきい値電圧変化が抑制されると共に、ゲート方
位依存性も小さくなる。更に、ゲート方位依存性が小さ
くなることにより、集積回路を任意のゲート方位を有す
る電界効果型トランジスタを用いて形成することができ
るため、集積化も容易となる。
【００１３】ピエゾ効果の要因となる絶縁膜の膜応力が
作用する位置は、矩型ゲートの場合はゲート電極の両端
部近傍の基板表面付近であるが、Ｙ型ゲートの場合はゲ
ート翼の両端部を半導体基板上に投影した基板表面付近
であると考えることができる。一方、ピエゾ効果が短ゲ
ート化に従って顕著になる理由は、応力の作用する位置
が短ゲート化によって互いに近づき、チャネル領域に発
生するピエゾ電荷の密度が大きくなるからである。従っ
て、Ｙ型ゲート電極により、応力の作用する位置を離す
ことでチャネル領域に発生するピエゾ電荷の密度を抑え
ることができる。即ち、Ｙ型ゲート構造を採用すること
で、ピエゾ電荷を抑えつつ、実効的なゲート長を短縮す
ることができる。
作用する位置は、矩型ゲートの場合はゲート電極の両端
部近傍の基板表面付近であるが、Ｙ型ゲートの場合はゲ
ート翼の両端部を半導体基板上に投影した基板表面付近
であると考えることができる。一方、ピエゾ効果が短ゲ
ート化に従って顕著になる理由は、応力の作用する位置
が短ゲート化によって互いに近づき、チャネル領域に発
生するピエゾ電荷の密度が大きくなるからである。従っ
て、Ｙ型ゲート電極により、応力の作用する位置を離す
ことでチャネル領域に発生するピエゾ電荷の密度を抑え
ることができる。即ち、Ｙ型ゲート構造を採用すること
で、ピエゾ電荷を抑えつつ、実効的なゲート長を短縮す
ることができる。
【００１４】図２は図１のウェハ平面図に示されるよう
なゲート方位を持つ各電界効果型トランジスタ（図３参
照）のしきい値電圧のゲート電極の翼部分の長さ依存性
を示す図である。図２において、横軸にはゲート電極の
翼部分の長さ（ＬW ）３１をとっており、縦軸にはしき
い値電圧の変化量を示している。なお、電界効果型トラ
ンジスタが形成されている半導体基板は主面が（１０
０）であるＧａＡｓ、ゲート長は０．６μm である。し
きい値電圧の変化量は絶縁膜形成前後のしきい値電圧の
差をとっており、絶縁膜応力は−３×１０9 ｄｙｎ／cm
2 、膜厚は１μmである。一方、回路動作を可能にする
しきい値電圧変化の余裕度は±５０ｍＶ程度以下であ
る。以上より、ゲート電極の翼の長さが約０．５μm 以
上であれば、しきい値電圧変化が±５０ｍＶ以下となる
ことが分かる。
なゲート方位を持つ各電界効果型トランジスタ（図３参
照）のしきい値電圧のゲート電極の翼部分の長さ依存性
を示す図である。図２において、横軸にはゲート電極の
翼部分の長さ（ＬW ）３１をとっており、縦軸にはしき
い値電圧の変化量を示している。なお、電界効果型トラ
ンジスタが形成されている半導体基板は主面が（１０
０）であるＧａＡｓ、ゲート長は０．６μm である。し
きい値電圧の変化量は絶縁膜形成前後のしきい値電圧の
差をとっており、絶縁膜応力は−３×１０9 ｄｙｎ／cm
2 、膜厚は１μmである。一方、回路動作を可能にする
しきい値電圧変化の余裕度は±５０ｍＶ程度以下であ
る。以上より、ゲート電極の翼の長さが約０．５μm 以
上であれば、しきい値電圧変化が±５０ｍＶ以下となる
ことが分かる。
【００１５】従って、応力の作用する位置の距離を、Ｙ
型ゲートの場合はゲート翼両端部間の距離を１．５μm
以上とすればピエゾ効果によるしきい値電圧の変化を抑
制できることが分かる。例えば、ゲート長が０．２μm
の場合はゲート翼長が０．６５μm 以上必要となる。
型ゲートの場合はゲート翼両端部間の距離を１．５μm
以上とすればピエゾ効果によるしきい値電圧の変化を抑
制できることが分かる。例えば、ゲート長が０．２μm
の場合はゲート翼長が０．６５μm 以上必要となる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図３は本発明の一実施例の電界効果型トラ
ンジスタの断面模式図と一部拡大して示した半導体層の
概略断面図である。尚、本実施例は高電子移動度のトラ
ンジスタに関するものである。この半導体層は以下のよ
うに作製される。
ンジスタの断面模式図と一部拡大して示した半導体層の
概略断面図である。尚、本実施例は高電子移動度のトラ
ンジスタに関するものである。この半導体層は以下のよ
うに作製される。
【００１８】（１００）面を主面とする半絶縁性ＧａＡ
ｓ基板２４上に、分子線エピタキシャル（ＭＢＥ）法に
より、バッファ層となる膜厚約４００nmでアンドープの
ＧａＡｓ層２５、膜厚約２００nmでアンドープのＡｌＧ
ａＡｓ層２６、膜厚約６０nmでアンドープのＧａＡｓ層
２７、チャネル層となる膜厚約１５nmでアンドープのＩ
ｎＧａＡｓ層２８、電子供給層となる膜厚約３０nmで不
純物濃度が約２×１０18cm-3のｎ型ＡｌＧａＡｓ層２
９、コンタクト層となる膜厚約６００nmで不純物濃度が
約４×１０18cm-3のｎ型ＧａＡｓ３０を、順次エピタキ
シャル成長させた。
ｓ基板２４上に、分子線エピタキシャル（ＭＢＥ）法に
より、バッファ層となる膜厚約４００nmでアンドープの
ＧａＡｓ層２５、膜厚約２００nmでアンドープのＡｌＧ
ａＡｓ層２６、膜厚約６０nmでアンドープのＧａＡｓ層
２７、チャネル層となる膜厚約１５nmでアンドープのＩ
ｎＧａＡｓ層２８、電子供給層となる膜厚約３０nmで不
純物濃度が約２×１０18cm-3のｎ型ＡｌＧａＡｓ層２
９、コンタクト層となる膜厚約６００nmで不純物濃度が
約４×１０18cm-3のｎ型ＧａＡｓ３０を、順次エピタキ
シャル成長させた。
【００１９】次に本実施例を示す図４の工程順模式断面
図を使って電界効果型トランジスタ作製工程について説
明する。
図を使って電界効果型トランジスタ作製工程について説
明する。
【００２０】ホトレジスト４１をマスクにｎ型ＧａＡｓ
コンタクト層４２をエッチングしてリセス構造を形成
し、ホトレジスト４１を除去する。次に熱ＣＶＤ法を用
いて絶縁膜ＳｉＯ2 膜４５を堆積し、ホトレジスト４４
をマスクにＳｉＯ2 ４５を開口する。ホトレジスト４４
を除去した後、スパッタ法により高融点金属ＷＳｉ４６
を堆積する。ホトレジスト４７をパターニングした後
に、蒸着／リフトオフ法を用いてＴｉ／Ｐｔ／Ａｕ４８
を形成する。続いて、このＴｉ／Ｐｔ／Ａｕ４８をマス
クにドライエッチング法を用いてＷＳｉ４６及びＳｉＯ
2 ４５をエッチングし、Ｙ型を有するゲート電極を形成
する。このときＴｉ／Ｐｔ／Ａｕ４８のパターンに依っ
てゲート翼長（ＬW ）３１が決定される。その後、蒸着
／リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕを用いて、
オーミック電極４９を形成する。
コンタクト層４２をエッチングしてリセス構造を形成
し、ホトレジスト４１を除去する。次に熱ＣＶＤ法を用
いて絶縁膜ＳｉＯ2 膜４５を堆積し、ホトレジスト４４
をマスクにＳｉＯ2 ４５を開口する。ホトレジスト４４
を除去した後、スパッタ法により高融点金属ＷＳｉ４６
を堆積する。ホトレジスト４７をパターニングした後
に、蒸着／リフトオフ法を用いてＴｉ／Ｐｔ／Ａｕ４８
を形成する。続いて、このＴｉ／Ｐｔ／Ａｕ４８をマス
クにドライエッチング法を用いてＷＳｉ４６及びＳｉＯ
2 ４５をエッチングし、Ｙ型を有するゲート電極を形成
する。このときＴｉ／Ｐｔ／Ａｕ４８のパターンに依っ
てゲート翼長（ＬW ）３１が決定される。その後、蒸着
／リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕを用いて、
オーミック電極４９を形成する。
【００２１】ここで、絶縁膜の膜応力に基づく、しきい
値電圧の変化を観察するため、層間絶縁膜形成前の電気
特性を測定する。
値電圧の変化を観察するため、層間絶縁膜形成前の電気
特性を測定する。
【００２２】その後、例えばプラズマＣＶＤ法によりＳ
ｉＯＮを用いて絶縁膜を電界効果型トランジスタ上に形
成し、再び電気特性を測定する。
ｉＯＮを用いて絶縁膜を電界効果型トランジスタ上に形
成し、再び電気特性を測定する。
【００２３】尚、本実施例では、ゲート長が０．２５μ
m においてもピエゾ効果によるしきい値電圧の変化が小
さくなるように、ゲート翼長を０．７μm としている。
m においてもピエゾ効果によるしきい値電圧の変化が小
さくなるように、ゲート翼長を０．７μm としている。
【００２４】図５は、本発明の実施例である図３、図４
の場合の効果を示す図である。図５において、横軸はゲ
ート長、縦軸は絶縁膜成膜前後のしきい値電圧の変化量
を採っている。図５より明らかなように、いずれのゲー
ト方位に対してもゲート長の短縮に伴うしきい値電圧の
変化が小さく、ピエゾ効果が抑制されていることが分か
る。
の場合の効果を示す図である。図５において、横軸はゲ
ート長、縦軸は絶縁膜成膜前後のしきい値電圧の変化量
を採っている。図５より明らかなように、いずれのゲー
ト方位に対してもゲート長の短縮に伴うしきい値電圧の
変化が小さく、ピエゾ効果が抑制されていることが分か
る。
【００２５】尚、以上の説明は、基板材料がＧａＡｓの
場合であるが、基板材料としてＳｉＧｅ、ＩｎＰ、Ｉｎ
ＡｌＡｓ、ＧａＳｂ、ＩｎＳｂ、ＧａＩｎＰ、ＧａＮな
ど、他の圧電性を有する半導体材料を用い、また、ドー
ピング方法としてδドーピング、チャネルドーピングな
ど、他のドーピング方法を用い、また、ゲート電極材料
としてＡｌ、Ｔｉ／Ａｕなど、他のゲート電極材料を用
い、また、オーミック電極材料としてＡｕＭｇ、ＮｉＧ
ｅなど、他のオーミック電極材料またはノンアロイコン
タクト法など、他のオーミック電極形成法を用い、更に
ＳｉＯ2 、ＳｉＮ、ＡｌＮなど、他の絶縁膜材料などに
対しても同様な効果が得られる事は容易に類推できる。
また、本発明は、ＭＥＳ構造の電界効果型トランジスタ
のみならず絶縁ゲート型のトランジスタにも適用が可能
なものである。
場合であるが、基板材料としてＳｉＧｅ、ＩｎＰ、Ｉｎ
ＡｌＡｓ、ＧａＳｂ、ＩｎＳｂ、ＧａＩｎＰ、ＧａＮな
ど、他の圧電性を有する半導体材料を用い、また、ドー
ピング方法としてδドーピング、チャネルドーピングな
ど、他のドーピング方法を用い、また、ゲート電極材料
としてＡｌ、Ｔｉ／Ａｕなど、他のゲート電極材料を用
い、また、オーミック電極材料としてＡｕＭｇ、ＮｉＧ
ｅなど、他のオーミック電極材料またはノンアロイコン
タクト法など、他のオーミック電極形成法を用い、更に
ＳｉＯ2 、ＳｉＮ、ＡｌＮなど、他の絶縁膜材料などに
対しても同様な効果が得られる事は容易に類推できる。
また、本発明は、ＭＥＳ構造の電界効果型トランジスタ
のみならず絶縁ゲート型のトランジスタにも適用が可能
なものである。
【００２６】また、以上の説明はゲート電極構造をＹ型
としているが、Ｔ型またはマッシュルーム型としても同
様な効果を得ることができる。
としているが、Ｔ型またはマッシュルーム型としても同
様な効果を得ることができる。
【００２７】
【発明の効果】以上説明したように本発明による電界効
果型トランジスタは、絶縁膜の膜応力が基板内部に影響
を与えないようなゲート電極形状を用いているため、絶
縁膜の膜応力に起因したしきい値電圧の変化を抑制でき
る。
果型トランジスタは、絶縁膜の膜応力が基板内部に影響
を与えないようなゲート電極形状を用いているため、絶
縁膜の膜応力に起因したしきい値電圧の変化を抑制でき
る。
【図１】本発明の一実施例を説明するためのウェハの平
面図である。
面図である。
【図２】本発明の一実施例の電界効果型トランジスタの
しきい値電圧変化量とゲート電極の翼部分の長さとの関
係を示す図である。
しきい値電圧変化量とゲート電極の翼部分の長さとの関
係を示す図である。
【図３】本発明の一実施例を示す電界効果型トランジス
タの断面模式図である。
タの断面模式図である。
【図４】本発明の一実施例である電界効果型トランジス
タ作製工程を示す工程順模式断面図である。
タ作製工程を示す工程順模式断面図である。
【図５】本発明の一実施例である図３及び図４の場合の
効果を示す図である。
効果を示す図である。
１ 半絶縁性ＧａＡｓ基板 ２ ゲート電極が［０１（バー）１（バー）］となる電
界効果型トランジスタ ３ ゲート電極が［０１（バー）１］となる電界効果型
トランジスタ ２１ オーミック電極 ２２ 絶縁膜 ２３ ゲート電極 ２４ 半絶縁性ＧａＡｓ基板 ２５ アンドープＧａＡｓバッファ層 ２６ アンドープＡｌＧａＡｓバッファ層 ２７ アンドープＧａＡｓバッファ層 ２８ アンドープＩｎＧａＡｓチャネル層 ２９ ｎ−ＡｌＧａＡｓ電子供給層 ３０ ｎ−ＧａＡｓコンタクト層 ３１ ゲート翼長ＬW ４１ ホトレジスト ４２ ｎ−ＧａＡｓコンタクト層 ４３ 半絶縁性ＧａＡｓ基板 ４４ ホトレジスト ４５ ＳｉＯ2 ４６ ＷＳｉ ４７ ホトレジスト ４８ Ｔｉ／Ｐｔ／Ａｕ ４９ ＡｕＧｅ／Ｎｉ／Ａｕオーミック電極
界効果型トランジスタ ３ ゲート電極が［０１（バー）１］となる電界効果型
トランジスタ ２１ オーミック電極 ２２ 絶縁膜 ２３ ゲート電極 ２４ 半絶縁性ＧａＡｓ基板 ２５ アンドープＧａＡｓバッファ層 ２６ アンドープＡｌＧａＡｓバッファ層 ２７ アンドープＧａＡｓバッファ層 ２８ アンドープＩｎＧａＡｓチャネル層 ２９ ｎ−ＡｌＧａＡｓ電子供給層 ３０ ｎ−ＧａＡｓコンタクト層 ３１ ゲート翼長ＬW ４１ ホトレジスト ４２ ｎ−ＧａＡｓコンタクト層 ４３ 半絶縁性ＧａＡｓ基板 ４４ ホトレジスト ４５ ＳｉＯ2 ４６ ＷＳｉ ４７ ホトレジスト ４８ Ｔｉ／Ｐｔ／Ａｕ ４９ ＡｕＧｅ／Ｎｉ／Ａｕオーミック電極
Claims (4)
- 【請求項１】（１００）面を主面とするＧａＡｓ基板上
に形成されたＹ型ゲートを有するゲート長が０．６μｍ
乃至０．２５μｍの電界効果型トランジスタであって、
Ｙ型ゲート電極の翼を半導体基板上に投影したＹ型ゲー
ト電極の両側の翼先端部分間の距離が１．６５μｍ以上
であることを特徴とする電界効果型トランジスタ。 - 【請求項２】Ｙ型ゲート電極の翼を半導体基板上に投影
したＹ型ゲート電極の翼の付け根部分とゲート翼先端部
分との距離が０．７０μｍ以上であることを特徴とする
請求項１に記載の電界効果型トランジスタ。 - 【請求項３】Ｙ型ゲート電極の翼の先端部分から半導体
基板に対して垂線を下ろし、オーミック電極の端部が垂
線と半導体基板との交点にあるか、もしくは、交点より
もゲート電極に近いところに位置していることを特徴と
する請求項１または２に記載の電界効果型トランジス
タ。 - 【請求項４】ゲート電極上に形成されている絶縁膜がＳ
ｉＯＮから成ることを特徴とする請求項１、または２、
または３に記載の電界効果型トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098335A JP2912187B2 (ja) | 1995-04-24 | 1995-04-24 | 電界効果型トランジスタ |
| US08/637,037 US5698888A (en) | 1995-04-24 | 1996-04-24 | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098335A JP2912187B2 (ja) | 1995-04-24 | 1995-04-24 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293507A JPH08293507A (ja) | 1996-11-05 |
| JP2912187B2 true JP2912187B2 (ja) | 1999-06-28 |
Family
ID=14217039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7098335A Expired - Lifetime JP2912187B2 (ja) | 1995-04-24 | 1995-04-24 | 電界効果型トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5698888A (ja) |
| JP (1) | JP2912187B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5837570A (en) * | 1995-12-28 | 1998-11-17 | Sanyo Electric Co., Ltd. | Heterostructure semiconductor device and method of fabricating same |
| JP3120756B2 (ja) * | 1997-06-16 | 2000-12-25 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP2000138237A (ja) * | 1998-11-02 | 2000-05-16 | Nec Corp | 感光性有機膜を有する半導体装置及びその製造方法 |
| TW474024B (en) * | 1999-08-16 | 2002-01-21 | Cornell Res Foundation Inc | Passivation of GaN based FETs |
| JP4723463B2 (ja) * | 2005-12-01 | 2011-07-13 | シャープ株式会社 | 半導体装置 |
| US8809907B2 (en) * | 2006-03-14 | 2014-08-19 | Northrop Grumman Systems Corporation | Leakage barrier for GaN based HEMT active device |
| JP5309486B2 (ja) * | 2007-07-06 | 2013-10-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2012134345A (ja) * | 2010-12-22 | 2012-07-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5935425B2 (ja) * | 2012-03-19 | 2016-06-15 | 富士通株式会社 | 半導体装置 |
| US9837523B2 (en) | 2015-12-23 | 2017-12-05 | Synopsys, Inc. | Tined gate to control threshold voltage in a device formed of materials having piezoelectric properties |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5196290A (ja) * | 1975-02-20 | 1976-08-24 | ||
| JPS6188567A (ja) * | 1984-10-08 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH06151472A (ja) * | 1992-10-30 | 1994-05-31 | Japan Energy Corp | 電界効果トランジスタ |
| JPH06177165A (ja) * | 1992-12-04 | 1994-06-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06342811A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
-
1995
- 1995-04-24 JP JP7098335A patent/JP2912187B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-24 US US08/637,037 patent/US5698888A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08293507A (ja) | 1996-11-05 |
| US5698888A (en) | 1997-12-16 |
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