JPH06342811A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH06342811A JPH06342811A JP5130466A JP13046693A JPH06342811A JP H06342811 A JPH06342811 A JP H06342811A JP 5130466 A JP5130466 A JP 5130466A JP 13046693 A JP13046693 A JP 13046693A JP H06342811 A JPH06342811 A JP H06342811A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Abstract
(57)【要約】
【目的】 耐圧を劣化させること無く、寄生抵抗を大幅
な低減を可能にする。 【構成】 ゲート電極１６直下が少なくとも第２の半導
体層１４、チャネルとなる第１の半導体層１３からなる
電界効果型トランジスタにおいて、ソース電極１７及び
ドレイン電極１８との間で、第２の半導体層１４の長さ
がゲート長及び第１の半導体層１３からなるチャネル長
より長く、第２の半導体層１４及び第１の半導体層１３
がソース電極１７及びドレイン電極１８側の端面におい
て、低抵抗の半導体層１５と電気的に接触するように形
成する。
な低減を可能にする。 【構成】 ゲート電極１６直下が少なくとも第２の半導
体層１４、チャネルとなる第１の半導体層１３からなる
電界効果型トランジスタにおいて、ソース電極１７及び
ドレイン電極１８との間で、第２の半導体層１４の長さ
がゲート長及び第１の半導体層１３からなるチャネル長
より長く、第２の半導体層１４及び第１の半導体層１３
がソース電極１７及びドレイン電極１８側の端面におい
て、低抵抗の半導体層１５と電気的に接触するように形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タ（ＦＥＴ）に関し、特に高耐圧で、低寄生抵抗の電界
効果型トランジスタ及びその製造方法に関する。
タ（ＦＥＴ）に関し、特に高耐圧で、低寄生抵抗の電界
効果型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体ＦＥＴを用
いた高周波素子及び高速かつ低消費電力ＬＳＩの研究開
発が盛んに行われている。中でも寄生抵抗の低減は、微
細素子の特性向上にとって非常に重要である。
いた高周波素子及び高速かつ低消費電力ＬＳＩの研究開
発が盛んに行われている。中でも寄生抵抗の低減は、微
細素子の特性向上にとって非常に重要である。
【０００３】従来、この種の寄生抵抗の低減には、選択
的イオン注入法やエピタキシャル再成長法が用いられて
きた。例えば、特開昭６２−２３００６３号公報には、
寄生ソース及びドレイン抵抗の低減に、絶縁膜をマスク
に高不純物密度のＧａＡｓを部分的に再成長した構造を
もつ電界効果型トランジスタ及び製造方法が記載されて
いる。
的イオン注入法やエピタキシャル再成長法が用いられて
きた。例えば、特開昭６２−２３００６３号公報には、
寄生ソース及びドレイン抵抗の低減に、絶縁膜をマスク
に高不純物密度のＧａＡｓを部分的に再成長した構造を
もつ電界効果型トランジスタ及び製造方法が記載されて
いる。
【０００４】
【発明が解決しようとする課題】この従来の電界効果型
トランジスタは、チャネルとなる半導体層とその上の電
子供給層となる半導体層が、ゲート電極近傍で同じ長さ
になるように除去され、その除去された部分に高不純物
密度の半導体層が形成されているため、十分な耐圧を維
持したまま、寄生抵抗を十分に低減することが困難であ
った。
トランジスタは、チャネルとなる半導体層とその上の電
子供給層となる半導体層が、ゲート電極近傍で同じ長さ
になるように除去され、その除去された部分に高不純物
密度の半導体層が形成されているため、十分な耐圧を維
持したまま、寄生抵抗を十分に低減することが困難であ
った。
【０００５】
【課題を解決するための手段】本発明の目的は、このよ
うな従来の問題を解決し、高耐圧で、しかも低寄生抵抗
の電界効果型トランジスタ及びその製造方法を提供する
ことにある。
うな従来の問題を解決し、高耐圧で、しかも低寄生抵抗
の電界効果型トランジスタ及びその製造方法を提供する
ことにある。
【０００６】このため、本発明の電界効果型トランジス
タでは、ゲート電極直下が少なくとも第２の半導体層及
びチャネルとなる第１の半導体層からなり、ソース電極
及びドレイン電極との間で、この第２の半導体層の長さ
がゲート長及び第１の半導体層からなるチャネル長より
長く、第１の半導体層及び第２の半導体層がソース電極
及びドレイン電極側の端面において、低抵抗の第３の半
導体層と電気的に接触するように形成して、上記目的を
達成している。
タでは、ゲート電極直下が少なくとも第２の半導体層及
びチャネルとなる第１の半導体層からなり、ソース電極
及びドレイン電極との間で、この第２の半導体層の長さ
がゲート長及び第１の半導体層からなるチャネル長より
長く、第１の半導体層及び第２の半導体層がソース電極
及びドレイン電極側の端面において、低抵抗の第３の半
導体層と電気的に接触するように形成して、上記目的を
達成している。
【０００７】また、本発明の電界効果型トランジスタの
製造方法では、基板上に少なくとも第１及び第２の半導
体層を順次成長する工程と、真性ゲート領域外部の一部
を開口し、エッチング液あるいはガスを用いて、ソース
電極及びドレイン電極との間の第１及び第２の半導体層
を、第２の半導体層の長さが第１の半導体層より長くな
るように加工する工程と、この加工部に低抵抗の第３の
半導体層を成長する工程を少なくとも含むことで上記目
的を達成している。
製造方法では、基板上に少なくとも第１及び第２の半導
体層を順次成長する工程と、真性ゲート領域外部の一部
を開口し、エッチング液あるいはガスを用いて、ソース
電極及びドレイン電極との間の第１及び第２の半導体層
を、第２の半導体層の長さが第１の半導体層より長くな
るように加工する工程と、この加工部に低抵抗の第３の
半導体層を成長する工程を少なくとも含むことで上記目
的を達成している。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００９】図１は、本発明の一実施例を示す電界効果
型トランジスタの構造断面図である。図１を参照する
と、本発明の第１の実施例は、半絶縁性ＧａＡｓ基板１
１と、膜厚が約５００ｎｍのアンドープのＧａＡｓバッ
ファ層１２と、膜厚が約５０ｎｍのアンドープのＧａＡ
ｓ層１３と、膜厚が約４０ｎｍで、ドナー密度が約２×
１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層１４と、膜厚が約１
００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型Ｇ
ａＡｓ層１５と、ＷＳｉによるゲート電極１６と、Ａｕ
Ｇｅ／Ｎｉ／Ａｕによるソース電極１７及びドレイン電
極１８と、ＳｉＯ2 によるゲート電極庇下の絶縁膜１９
とから形成される。
型トランジスタの構造断面図である。図１を参照する
と、本発明の第１の実施例は、半絶縁性ＧａＡｓ基板１
１と、膜厚が約５００ｎｍのアンドープのＧａＡｓバッ
ファ層１２と、膜厚が約５０ｎｍのアンドープのＧａＡ
ｓ層１３と、膜厚が約４０ｎｍで、ドナー密度が約２×
１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層１４と、膜厚が約１
００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型Ｇ
ａＡｓ層１５と、ＷＳｉによるゲート電極１６と、Ａｕ
Ｇｅ／Ｎｉ／Ａｕによるソース電極１７及びドレイン電
極１８と、ＳｉＯ2 によるゲート電極庇下の絶縁膜１９
とから形成される。
【００１０】次に、本発明の第２の実施例について説明
する。同様に、図１を参照すると、第２の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５ｎｍのアンドー
プＧａＡｓ層と約１０ｎｍのアンドープＡｌＧａＡｓ層
との超格子バッファ層を約６００ｎｍ積層した半導体層
１２と、膜厚が約１５ｎｍのアンドープのＩｎＧａＡｓ
層１３と、膜厚が約３０ｎｍで、ドナー密度が約３×１
０18ｃｍ-3のｎ型ＧａＡｓ層と膜厚が約２０ｎｍのアン
ドープのＡｌＧａＡｓとの積層半導体層１４と、膜厚が
約５０ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層と膜厚が約５０ｎｍで、ドナー密度が約６×
１０18ｃｍ-3のｎ型ＩｎＧａＡｓ層との積層半導体層１
５と、Ｗ／Ｔｉ／Ｐｔ／Ａｕによるゲート電極１６と、
ＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１７及びドレイ
ン電極１８と、ＳｉＯＮによるゲート電極庇下の絶縁膜
１９とから形成される。
する。同様に、図１を参照すると、第２の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５ｎｍのアンドー
プＧａＡｓ層と約１０ｎｍのアンドープＡｌＧａＡｓ層
との超格子バッファ層を約６００ｎｍ積層した半導体層
１２と、膜厚が約１５ｎｍのアンドープのＩｎＧａＡｓ
層１３と、膜厚が約３０ｎｍで、ドナー密度が約３×１
０18ｃｍ-3のｎ型ＧａＡｓ層と膜厚が約２０ｎｍのアン
ドープのＡｌＧａＡｓとの積層半導体層１４と、膜厚が
約５０ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層と膜厚が約５０ｎｍで、ドナー密度が約６×
１０18ｃｍ-3のｎ型ＩｎＧａＡｓ層との積層半導体層１
５と、Ｗ／Ｔｉ／Ｐｔ／Ａｕによるゲート電極１６と、
ＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１７及びドレイ
ン電極１８と、ＳｉＯＮによるゲート電極庇下の絶縁膜
１９とから形成される。
【００１１】次に、本発明の第３の実施例について説明
する。同様に、図１を参照すると、第３の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープＧａＡｓ層と約１００ｎｍのアンドープＡｌＧａ
Ａｓ層との積層半導体層バッファ層１２と、膜厚が約１
０ｎｍで、ドナー密度が約３×１０18ｃｍ-3のｎ型Ｇａ
Ａｓ層１３と、膜厚が約３０ｎｍのアンドープＡｌＧａ
Ａｓ１４と、膜厚が約５０ｎｍで、ドナー密度が約４ｘ
１０18ｃｍ-3のｎ型ＧａＡｓ層１５と、Ｔｉ／Ａｌによ
るゲート電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕによるソー
ス電極１７及びドレイン電極１８と、ＡｌＮによるゲー
ト電極庇下の絶縁膜１９とから形成される。
する。同様に、図１を参照すると、第３の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープＧａＡｓ層と約１００ｎｍのアンドープＡｌＧａ
Ａｓ層との積層半導体層バッファ層１２と、膜厚が約１
０ｎｍで、ドナー密度が約３×１０18ｃｍ-3のｎ型Ｇａ
Ａｓ層１３と、膜厚が約３０ｎｍのアンドープＡｌＧａ
Ａｓ１４と、膜厚が約５０ｎｍで、ドナー密度が約４ｘ
１０18ｃｍ-3のｎ型ＧａＡｓ層１５と、Ｔｉ／Ａｌによ
るゲート電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕによるソー
ス電極１７及びドレイン電極１８と、ＡｌＮによるゲー
ト電極庇下の絶縁膜１９とから形成される。
【００１２】次に、本発明の第４の実施例について説明
する。同様に、図１を参照すると、第４の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープのＧａＡｓバッファ層１２と、膜厚が約３０ｎｍ
で、ドナー密度が約２×１０18ｃｍ-3のｎ型ＧａＡｓ層
１３と、膜厚が約４０ｎｍで、ドナー密度が約５×１０
17ｃｍ-3のｎ型ＡｌＧａＡｓ層１４と、膜厚が約１００
ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型ＧａＡ
ｓ層１５と、ＷＳｉによるゲート電極１６と、ＡｕＧｅ
／Ｎｉ／Ａｕによるソース電極１７及びドレイン電極１
８と、ＳｉＯ2によるゲート電極庇下の絶縁膜１９とか
ら形成される。
する。同様に、図１を参照すると、第４の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープのＧａＡｓバッファ層１２と、膜厚が約３０ｎｍ
で、ドナー密度が約２×１０18ｃｍ-3のｎ型ＧａＡｓ層
１３と、膜厚が約４０ｎｍで、ドナー密度が約５×１０
17ｃｍ-3のｎ型ＡｌＧａＡｓ層１４と、膜厚が約１００
ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型ＧａＡ
ｓ層１５と、ＷＳｉによるゲート電極１６と、ＡｕＧｅ
／Ｎｉ／Ａｕによるソース電極１７及びドレイン電極１
８と、ＳｉＯ2によるゲート電極庇下の絶縁膜１９とか
ら形成される。
【００１３】次に、本発明の第５の実施例について説明
する。同様に、図１を参照すると、第５の実施例は、半
絶縁性ＩｎＰ基板１１と、膜厚が約５００ｎｍのアンド
ープＡｌＩｎＡｓバッファ層１２と、膜厚が約５０ｎｍ
のアンドープのＩｎＧａＡｓ層１３と、膜厚が約３０ｎ
ｍで、ドナー密度が約３×１０18ｃｍ-3のｎ型ＡｌＩｎ
Ａｓ層と膜厚が約２０ｎｍのアンドープのＡｌＩｎＡｓ
との積層半導体層１４と、膜厚が約５０ｎｍで、ドナー
密度が約６×１０18ｃｍ-3のｎ型ＩｎＧａＡｓ層１５
と、Ｗ／Ｔｉ／Ａｕによるゲート電極１６と、ＡｕＧｅ
／Ｎｉ／Ａｕによるソース電極１７及びドレイン電極１
８と、ＳｉＯによるゲート電極庇下の絶縁膜１９とから
形成される。
する。同様に、図１を参照すると、第５の実施例は、半
絶縁性ＩｎＰ基板１１と、膜厚が約５００ｎｍのアンド
ープＡｌＩｎＡｓバッファ層１２と、膜厚が約５０ｎｍ
のアンドープのＩｎＧａＡｓ層１３と、膜厚が約３０ｎ
ｍで、ドナー密度が約３×１０18ｃｍ-3のｎ型ＡｌＩｎ
Ａｓ層と膜厚が約２０ｎｍのアンドープのＡｌＩｎＡｓ
との積層半導体層１４と、膜厚が約５０ｎｍで、ドナー
密度が約６×１０18ｃｍ-3のｎ型ＩｎＧａＡｓ層１５
と、Ｗ／Ｔｉ／Ａｕによるゲート電極１６と、ＡｕＧｅ
／Ｎｉ／Ａｕによるソース電極１７及びドレイン電極１
８と、ＳｉＯによるゲート電極庇下の絶縁膜１９とから
形成される。
【００１４】次に、本発明の第６の実施例について説明
する。同様に、図１を参照すると、第６の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープのＧａＡｓバッファ層１２と、膜厚が約３０ｎｍ
のアンドープのＧｅ層１３と、膜厚が約４０ｎｍで、ア
クセプター密度が約５×１０18ｃｍ-3のｐ型ＧａＡｓ層
１４と、膜厚が約１００ｎｍで、アクセプタ密度が約５
×１０19ｃｍ-3のｐ型ＧａＡｓ層１５と、ＷＳｉによる
ゲート電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕによるソース
電極１７及びドレイン電極１８と、ＳｉＯ2 によるゲー
ト電極庇下の絶縁膜１９とから形成される。
する。同様に、図１を参照すると、第６の実施例は、半
絶縁性ＧａＡｓ基板１１と、膜厚が約５００ｎｍのアン
ドープのＧａＡｓバッファ層１２と、膜厚が約３０ｎｍ
のアンドープのＧｅ層１３と、膜厚が約４０ｎｍで、ア
クセプター密度が約５×１０18ｃｍ-3のｐ型ＧａＡｓ層
１４と、膜厚が約１００ｎｍで、アクセプタ密度が約５
×１０19ｃｍ-3のｐ型ＧａＡｓ層１５と、ＷＳｉによる
ゲート電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕによるソース
電極１７及びドレイン電極１８と、ＳｉＯ2 によるゲー
ト電極庇下の絶縁膜１９とから形成される。
【００１５】次に、本発明の第７の実施例について説明
する。図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｈ）は、
第７の実施例を示す電界効果型トランジスタの主な製造
工程図である。
する。図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｈ）は、
第７の実施例を示す電界効果型トランジスタの主な製造
工程図である。
【００１６】図２（ａ）に示すように、半絶縁性のＧａ
Ａｓ基板上に、膜厚約５００ｎｍでアンドープのＧａＡ
ｓ層、膜厚約１５ｎｍでアンドープのＩｎＧａＡｓ層１
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約２５ｎｍ
のｎ型ＡｌＧａＡｓ層１４を分子線エピタキシャル（Ｍ
ＢＥ）法を用いて順次成長し、フォトレジストで部分的
にマスクし、ボロンをイオン注入し、素子分離領域２１
を形成し、その後、膜厚約３００ｎｍのＳｉＯ2 を熱Ｃ
ＶＤ法で堆積する。
Ａｓ基板上に、膜厚約５００ｎｍでアンドープのＧａＡ
ｓ層、膜厚約１５ｎｍでアンドープのＩｎＧａＡｓ層１
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約２５ｎｍ
のｎ型ＡｌＧａＡｓ層１４を分子線エピタキシャル（Ｍ
ＢＥ）法を用いて順次成長し、フォトレジストで部分的
にマスクし、ボロンをイオン注入し、素子分離領域２１
を形成し、その後、膜厚約３００ｎｍのＳｉＯ2 を熱Ｃ
ＶＤ法で堆積する。
【００１７】次に、図２（ｂ）に示すように、光学露光
法を用いてフォトレジスト（ＰＲ）２３をパターンニン
グした後、ＣＦ4 ガス２４を用いてＳｉＯ2 ２２のドラ
イエッチングを行い、約０．５μｍの開口部を形成す
る。
法を用いてフォトレジスト（ＰＲ）２３をパターンニン
グした後、ＣＦ4 ガス２４を用いてＳｉＯ2 ２２のドラ
イエッチングを行い、約０．５μｍの開口部を形成す
る。
【００１８】この後、図２（ｃ）に示すように、ＳｉＯ
Ｎ膜２５をプラズマＣＶＤ法を用いて約１５０ｎｍ堆積
する。
Ｎ膜２５をプラズマＣＶＤ法を用いて約１５０ｎｍ堆積
する。
【００１９】次に、図２（ｄ）に示すように、ＣＦ4 と
ＳＦ6 の混合ガス２６を用いてＳｉＮ膜２５の異方性ド
ライエッチングを行い、側壁（厚さ約１００ｎｍ）を形
成する。
ＳＦ6 の混合ガス２６を用いてＳｉＮ膜２５の異方性ド
ライエッチングを行い、側壁（厚さ約１００ｎｍ）を形
成する。
【００２０】次に、図３（ｅ）に示すように、ゲート電
極用金属ＷＳｉ２７をスパッタ法で堆積し、続いて膜厚
約１５０ｎｍのＳｉＯ2 を熱ＣＶＤ法で堆積する。
極用金属ＷＳｉ２７をスパッタ法で堆積し、続いて膜厚
約１５０ｎｍのＳｉＯ2 を熱ＣＶＤ法で堆積する。
【００２１】次に、図３（ｆ）に示すように、ＰＲ膜２
３でゲート電極部をパターンニングした後、ＣＦ4 とＳ
Ｆ6 ガスでドライエッチングを行う。次に、ＰＲ膜を除
去し、再度塗布し、部分的に開口後、ＣＦ4 ガスでＳｉ
Ｏ2 をドライエッチングし、ＰＲ膜を除去する。
３でゲート電極部をパターンニングした後、ＣＦ4 とＳ
Ｆ6 ガスでドライエッチングを行う。次に、ＰＲ膜を除
去し、再度塗布し、部分的に開口後、ＣＦ4 ガスでＳｉ
Ｏ2 をドライエッチングし、ＰＲ膜を除去する。
【００２２】次に、図３（ｇ）に示すように、Ｃｌ2 ガ
ス２９を用いてＡｌＧａＡｓ層１４を選択的にエッチン
グし、その後、琥珀酸と過酸化水素水と水酸化アンモニ
ウムの混合水溶液を用いて、ＩｎＧａＡｓ層１３をエッ
チングする。
ス２９を用いてＡｌＧａＡｓ層１４を選択的にエッチン
グし、その後、琥珀酸と過酸化水素水と水酸化アンモニ
ウムの混合水溶液を用いて、ＩｎＧａＡｓ層１３をエッ
チングする。
【００２３】次に、図３（ｈ）に示すように、膜厚が約
１００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層１５を有機金属分子線エピタキシャル（ＭＯ
ＭＢＥ）法を用いて開口部に選択的に成長し、その後、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極１８を形成する。
１００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層１５を有機金属分子線エピタキシャル（ＭＯ
ＭＢＥ）法を用いて開口部に選択的に成長し、その後、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極１８を形成する。
【００２４】本実施例の素子構造においては、ゲート長
が約０．３μｍ、ゲート・ソース間及びゲート・ドレイ
ン間距離が約０．１μｍと非常に微細となっている上、
寄生抵抗が０．１Ωｍｍ以下と非常に小さくなってい
る。
が約０．３μｍ、ゲート・ソース間及びゲート・ドレイ
ン間距離が約０．１μｍと非常に微細となっている上、
寄生抵抗が０．１Ωｍｍ以下と非常に小さくなってい
る。
【００２５】次に、本発明の第８の実施例について説明
する。同様に、図２（ａ）に示すように、半絶縁性のＧ
ａＡｓ基板上に、膜厚約５００ｎｍでアンドープのＧａ
Ａｓ層、膜厚約３０ｎｍでアンドープのＧａＡｓ層１
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約３５ｎｍ
のｎ型ＡｌＧａＡｓ層１４を分子線エピタキシャル（Ｍ
ＢＥ）法を用いて順次成長し、フォトレジストで部分的
にマスクし、ボロンをイオン注入し、素子分離領域２１
を形成し、その後、膜厚約３００ｎｍのＳｉＯ2を熱Ｃ
ＶＤ法で堆積する。
する。同様に、図２（ａ）に示すように、半絶縁性のＧ
ａＡｓ基板上に、膜厚約５００ｎｍでアンドープのＧａ
Ａｓ層、膜厚約３０ｎｍでアンドープのＧａＡｓ層１
３、ドナー密度が約３×１０18ｃｍ-3で膜厚約３５ｎｍ
のｎ型ＡｌＧａＡｓ層１４を分子線エピタキシャル（Ｍ
ＢＥ）法を用いて順次成長し、フォトレジストで部分的
にマスクし、ボロンをイオン注入し、素子分離領域２１
を形成し、その後、膜厚約３００ｎｍのＳｉＯ2を熱Ｃ
ＶＤ法で堆積する。
【００２６】続く図２（ｂ）〜図３（ｆ）は第７の実施
例と同様に行う。
例と同様に行う。
【００２７】次に、図３（ｇ）に示すように、Ｃｌ2 ガ
ス２９を用いてＡｌＧａＡｓ層１４とＧａＡｓ層１３を
エッチングし、その後、ＣＣｌ2 Ｆ2 とＨｅとの混合ガ
スを用いて、ＧａＡｓ層１３を選択的に追加エッチング
する。
ス２９を用いてＡｌＧａＡｓ層１４とＧａＡｓ層１３を
エッチングし、その後、ＣＣｌ2 Ｆ2 とＨｅとの混合ガ
スを用いて、ＧａＡｓ層１３を選択的に追加エッチング
する。
【００２８】次に、図３（ｈ）に示すように、膜厚が約
１００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層１５を有機金属分子線エピタキシャル（ＭＯ
ＭＢＥ）法を用いて開口部に選択的に成長し、その後、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極１８形成する。
１００ｎｍで、ドナー密度が約４×１０18ｃｍ-3のｎ型
ＧａＡｓ層１５を有機金属分子線エピタキシャル（ＭＯ
ＭＢＥ）法を用いて開口部に選択的に成長し、その後、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極１８形成する。
【００２９】尚、以上述べた本発明は、ＩｎＰ，ＩｎＡ
ｌＡｓ，ＧａＳｂ，ＩｎＳｂ，ＩｎＡｓ，ＡｌＳｂ，Ｇ
ａＩｎＰなど他の半導体材料、単原子層（δ）ドーピン
グなど他のドーピング方法あるいはドーピング領域、更
にＧａＮなど他の絶縁膜材料などに対しても適応できる
ことは容易に類推できる。更に、ゲート電極下をｐ−ｎ
接合，ｐ−ｉ−ｎ接合，ｐ−ｉ接合，ｎ−ｉ接合，ＭＩ
Ｓ構造等のようにショットキー接合以外の接合にも適用
できることは容易に類推できる。
ｌＡｓ，ＧａＳｂ，ＩｎＳｂ，ＩｎＡｓ，ＡｌＳｂ，Ｇ
ａＩｎＰなど他の半導体材料、単原子層（δ）ドーピン
グなど他のドーピング方法あるいはドーピング領域、更
にＧａＮなど他の絶縁膜材料などに対しても適応できる
ことは容易に類推できる。更に、ゲート電極下をｐ−ｎ
接合，ｐ−ｉ−ｎ接合，ｐ−ｉ接合，ｎ−ｉ接合，ＭＩ
Ｓ構造等のようにショットキー接合以外の接合にも適用
できることは容易に類推できる。
【００３０】
【発明の効果】以上説明したように本発明の電界効果型
トランジスタ及びその製造方法は、ソース電極及びドレ
イン電極との間で、第２の半導体層の長さがゲート長及
び第１の半導体層からなるチャネル長より長く、第１の
半導体層及び第２の半導体層がソース電極及びドレイン
電極側の端面において、低抵抗の第３の半導体層と電気
的に接触するように形成したため、高耐圧を維持したま
ま、寄生抵抗の大幅な低減が可能なため、素子の性能を
大幅に向上できる効果を有している。
トランジスタ及びその製造方法は、ソース電極及びドレ
イン電極との間で、第２の半導体層の長さがゲート長及
び第１の半導体層からなるチャネル長より長く、第１の
半導体層及び第２の半導体層がソース電極及びドレイン
電極側の端面において、低抵抗の第３の半導体層と電気
的に接触するように形成したため、高耐圧を維持したま
ま、寄生抵抗の大幅な低減が可能なため、素子の性能を
大幅に向上できる効果を有している。
【図１】本発明の実施例の電界効果型トランジスタの構
造断面図である。
造断面図である。
【図２】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
【図３】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
１１ 基板 １２ バッファ層 １３ 第１の半導体層 １４ 第２の半導体層 １５ 低抵抗の第３の半導体層 １６ ゲート電極 １７ ソース電極 １８ ドレイン電極 １９ 絶縁膜 ２１ 素子分離領域 ２２ 絶縁膜 ２３ フォトレジスト ２４ エッチングガス ２５ 絶縁膜 ２６ エッチングガス ２７ ゲート電極金属 ２８ 絶縁膜 ２９ エッチングガスまたはエッチング液
Claims (7)
- 【請求項１】ゲート電極直下が少なくとも第２の半導体
層及びチャネルとなる第１の半導体層からなる電界効果
型トランジスタにおいて、 ソース電極及びドレイン電極との間で、前記第２の半導
体層の長さがゲート長及び前記第１の半導体層からなる
チャネル長より長く、前記第１の半導体層及び第２の半
導体層がソース電極及びドレイン電極側の端面におい
て、低抵抗の第３の半導体層と電気的に接触するように
形成したことを特徴とする電界効果型トランジスタ。 - 【請求項２】請求項１の電界効果型トランジスタを製造
する方法において、 基板上に少なくとも第１及び第２の半導体層を順次成長
する工程と、 真性ゲート領域外部の一部を開口し、ソース電極及びド
レイン電極との間の第１及び第２の半導体層を、第２の
半導体層の長さが第１の半導体層より長くなるように加
工する工程と、 この加工部に低抵抗の第３の半導体層を成長する工程を
少なくとも含むことを特徴とする電界効果型トランジス
タの製造方法。 - 【請求項３】請求項１の電界効果型トランジスタにおい
て、 第１の半導体層がアンドープであり、第２の半導体層
が、第１の半導体層の電子親和力以下か、あるいは禁制
帯幅以上であり、高不純物密度であることを特徴とする
電界効果型トランジスタ。 - 【請求項４】請求項１の電界効果型トランジスタにおい
て、 第１の半導体層が高不純物密度であり、第２の半導体層
が、第１の半導体層の電子親和力以下か、あるいは禁制
帯幅以上であり、アンドープであることを特徴とする電
界効果型トランジスタ。 - 【請求項５】請求項１の電界効果型トランジスタにおい
て、 第１の半導体層が高不純物密度であり、第２の半導体層
が、第１の半導体層の電子親和力以下か、あるいは禁制
帯幅以上であり、高不純物密度であることを特徴とする
電界効果型トランジスタ。 - 【請求項６】請求項２の電界効果型トランジスタを製造
する方法において、 ソース電極及びドレイン電極との間の第１及び第２の半
導体層をハロゲン元素を含む１種類以上のガスを用いて
加工することを特徴とする電界効果型トランジスタの製
造方法。 - 【請求項７】請求項２の電界効果型トランジスタを製造
する方法において、 ソース電極及びドレイン電極との間の第１及び第２の半
導体層をハロゲン元素を含むガスと湿式のエッチング液
を用いて加工することを特徴とする電界効果型トランジ
スタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130466A JPH06342811A (ja) | 1993-06-01 | 1993-06-01 | 電界効果型トランジスタ及びその製造方法 |
| US08/252,253 US5448086A (en) | 1993-06-01 | 1994-06-01 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130466A JPH06342811A (ja) | 1993-06-01 | 1993-06-01 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342811A true JPH06342811A (ja) | 1994-12-13 |
Family
ID=15034918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130466A Pending JPH06342811A (ja) | 1993-06-01 | 1993-06-01 | 電界効果型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448086A (ja) |
| JP (1) | JPH06342811A (ja) |
Cited By (3)
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| WO2010001607A1 (ja) * | 2008-07-03 | 2010-01-07 | パナソニック株式会社 | 窒化物半導体装置 |
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1993
- 1993-06-01 JP JP5130466A patent/JPH06342811A/ja active Pending
-
1994
- 1994-06-01 US US08/252,253 patent/US5448086A/en not_active Expired - Lifetime
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|---|---|
| US5448086A (en) | 1995-09-05 |
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