JP2000349096A - 化合物電界効果トランジスタおよびその製造方法 - Google Patents
化合物電界効果トランジスタおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Abstract
(57)【要約】
【課題】 高出力用途に適した化合物ＦＥＴおよびその
製造方法を提供する。 【解決手段】 半絶縁性表面を有する化合物半導体基板
の一部に形成された第１導電型化合物半導体層からなる
電荷吸収層と、電荷吸収層および半絶縁性表面の電荷吸
収層が形成されていない領域を覆うようにエピタキシャ
ル成長された第２導電型化合物半導体層からなる動作層
を少なくとも含む半導体積層構造とを有し、半導体積層
構造上に形成されたソース電極は、電荷吸収層と電気的
に接続されている。電荷吸収層は、動作層で発生した電
子−正孔対のうちキャリアとして機能しない電荷を吸収
する。
製造方法を提供する。 【解決手段】 半絶縁性表面を有する化合物半導体基板
の一部に形成された第１導電型化合物半導体層からなる
電荷吸収層と、電荷吸収層および半絶縁性表面の電荷吸
収層が形成されていない領域を覆うようにエピタキシャ
ル成長された第２導電型化合物半導体層からなる動作層
を少なくとも含む半導体積層構造とを有し、半導体積層
構造上に形成されたソース電極は、電荷吸収層と電気的
に接続されている。電荷吸収層は、動作層で発生した電
子−正孔対のうちキャリアとして機能しない電荷を吸収
する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物電界効果ト
ランジスタに関し、特に高出力用途に適した化合物電界
効果トランジスタに関する。
ランジスタに関し、特に高出力用途に適した化合物電界
効果トランジスタに関する。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタ（以下、化合物ＦＥＴと呼ぶ）は、移動体通信など
の高周波用トランジスタとして用いられている。化合物
ＦＥＴは、一般にＭＥＳＦＥＴ（Metal Semiconductor
FET）またはＭＩＳＦＥＴ（Metal Semiconductor Insul
ator FET）である。これは、化合物半導体基板の表面
に、安定で且つ表面順位の少ない半導体−絶縁体接合が
得られる酸化膜を形成することが極めて困難なので、シ
リコンのようにＭＯＳＦＥＴを作製するとができないか
らである。従って、ＭＥＳＦＥＴおよびＭＩＳＦＥＴ
は、導電性基板上に形成されるシリコンＦＥＴと異な
り、絶縁性または半絶縁性の化合物半導体基板を用いて
形成される。以下、本願明細書において、「半絶縁性」
は、少なくとも半絶縁性であることを表し、絶縁性をも
包含するものとする。
スタ（以下、化合物ＦＥＴと呼ぶ）は、移動体通信など
の高周波用トランジスタとして用いられている。化合物
ＦＥＴは、一般にＭＥＳＦＥＴ（Metal Semiconductor
FET）またはＭＩＳＦＥＴ（Metal Semiconductor Insul
ator FET）である。これは、化合物半導体基板の表面
に、安定で且つ表面順位の少ない半導体−絶縁体接合が
得られる酸化膜を形成することが極めて困難なので、シ
リコンのようにＭＯＳＦＥＴを作製するとができないか
らである。従って、ＭＥＳＦＥＴおよびＭＩＳＦＥＴ
は、導電性基板上に形成されるシリコンＦＥＴと異な
り、絶縁性または半絶縁性の化合物半導体基板を用いて
形成される。以下、本願明細書において、「半絶縁性」
は、少なくとも半絶縁性であることを表し、絶縁性をも
包含するものとする。
【０００３】化合物ＦＥＴの製造方法は、その半導体層
を形成する方法として、イオン注入法を用いる方法と、
エピタキシャル成長法を用いる方法とに大別される。エ
ピタキシャル成長法は、イオン注入法と比較して、例え
ば、高不純物濃度で且つ薄い半導体層を形成できるの
で、高いゲインの化合物ＦＥＴを実現できる、ＭＩＳ
ＦＥＴにおいて、ゲートコンタクト層として高純度の真
性化合物半導体層（例えばノンドープアルミニウムガリ
ウム砒素層（ｉ−ＡｌＧａＡｓ））を用い、ゲートを動
作層に直接接触させない構造とすることができるので、
イオン注入法によるＦＥＴでは困難な、耐圧を犠牲にせ
ず高耐圧を確保しつつ高い電流駆動能力を有するＦＥＴ
を実現することができる、などの利点がある。従って、
現在、携帯電話のパワーアンプなどの高周波用高出力Ｆ
ＥＴとして、エピタキシャル成長法を用いて製造された
化合物ＦＥＴに対するニーズが高まっている。
を形成する方法として、イオン注入法を用いる方法と、
エピタキシャル成長法を用いる方法とに大別される。エ
ピタキシャル成長法は、イオン注入法と比較して、例え
ば、高不純物濃度で且つ薄い半導体層を形成できるの
で、高いゲインの化合物ＦＥＴを実現できる、ＭＩＳ
ＦＥＴにおいて、ゲートコンタクト層として高純度の真
性化合物半導体層（例えばノンドープアルミニウムガリ
ウム砒素層（ｉ−ＡｌＧａＡｓ））を用い、ゲートを動
作層に直接接触させない構造とすることができるので、
イオン注入法によるＦＥＴでは困難な、耐圧を犠牲にせ
ず高耐圧を確保しつつ高い電流駆動能力を有するＦＥＴ
を実現することができる、などの利点がある。従って、
現在、携帯電話のパワーアンプなどの高周波用高出力Ｆ
ＥＴとして、エピタキシャル成長法を用いて製造された
化合物ＦＥＴに対するニーズが高まっている。
【０００４】
【発明が解決しようとする課題】化合物ＦＥＴは、半絶
縁性化合物半導体基板上に形成された動作層（電子走行
層またはチャネルとも呼ばれる）内に形成される空乏層
の幅がゲート電圧の大きさに応じて変化する現象に基づ
いて、ソースドレイン電流を制御する。動作層が半絶縁
性基板上に形成されているために、化合物ＦＥＴは、内
部に高電界が発生すると、電流−電圧特性（Ｉ−Ｖ特
性）が変動するという問題がある。
縁性化合物半導体基板上に形成された動作層（電子走行
層またはチャネルとも呼ばれる）内に形成される空乏層
の幅がゲート電圧の大きさに応じて変化する現象に基づ
いて、ソースドレイン電流を制御する。動作層が半絶縁
性基板上に形成されているために、化合物ＦＥＴは、内
部に高電界が発生すると、電流−電圧特性（Ｉ−Ｖ特
性）が変動するという問題がある。
【０００５】以下に、化合物ＦＥＴにおけるＩ−Ｖ特性
が変動する原因を説明する。
が変動する原因を説明する。
【０００６】化合物ＦＥＴの内部に高電界が発生する
と、電子が高電界によって加速され高いエネルギーを持
つようになる。この様な高エネルギーの電子が格子と衝
突すると電子−正孔対（イオン）が生成される。この現
象は衝突電離と呼ばれている。典型的には、動作層はｎ
型化合物半導体層であり、発生した電子−正孔対のうち
の電子は動作層のキャリアと合流し、高電位側、すなわ
ちドレイン側に流れる。一方、生成された正孔は基板に
注入され、基板の電位を上昇させたり、基板のゲート下
付近に蓄積される。この正孔による影響よって、動作層
内の空乏層の幅が変化し、ＦＥＴの電流−電圧特性に変
動が生じる。
と、電子が高電界によって加速され高いエネルギーを持
つようになる。この様な高エネルギーの電子が格子と衝
突すると電子−正孔対（イオン）が生成される。この現
象は衝突電離と呼ばれている。典型的には、動作層はｎ
型化合物半導体層であり、発生した電子−正孔対のうち
の電子は動作層のキャリアと合流し、高電位側、すなわ
ちドレイン側に流れる。一方、生成された正孔は基板に
注入され、基板の電位を上昇させたり、基板のゲート下
付近に蓄積される。この正孔による影響よって、動作層
内の空乏層の幅が変化し、ＦＥＴの電流−電圧特性に変
動が生じる。
【０００７】図１５（ａ）および（ｂ）に、ｎ型のガリ
ウム砒素（ＧａＡｓ）からなる動作層を有するＭＥＳＦ
ＥＴにおける、ゲート電極７６／動作層（ｎ−ＧａＡ
ｓ）７４／半絶縁性基板（ｉ−ＧａＡｓ）７２のバンド
構造を示す。図１５（ａ）は衝突電離によって電子−正
孔対が発生した直後の状態、図１５（ｂ）は、電子−正
孔の発生後一定時間が経過した略安定な状態を示してい
る。図１５（ａ）から分かるように、動作層７４内で発
生した電子−正孔対のうちの正孔は、バレンスバンド
（ＶＢ）のポテンシャル面に沿って、ゲート電極７６下
に蓄積されるか、または基板７２に注入されやすい。正
孔が基板７２に注入されると、図１５（ａ）においてフ
ェルミレベルＥFと一致していた半絶縁性基板７２の電
位が、図１５（ｂ）に示したようにΔＶｓｕｂだけ上昇
する。その結果、動作層７４と基板７２との間に形成さ
れる空乏層７５の幅が、図１５（ａ）における空乏層幅
よりも狭くなる。半絶縁性基板７２に正孔が注入される
ことによる空乏層幅の減少は、Ｐ／Ｎ接触においてｐ型
不純物濃度を上昇することによって空乏層幅が減少する
現象と類似している。ゲート電極７６の下の空乏層の幅
が狭くなるということは、動作層７４内の導電に寄与す
る領域が増えることなので、ゲート電圧やドレイン電圧
が一定であっても、ドレイン電流が増加する。この現象
は、図１６に示すように、Ｉ−Ｖ曲線におけるキンク
（折れ曲がり）７８として現れる。
ウム砒素（ＧａＡｓ）からなる動作層を有するＭＥＳＦ
ＥＴにおける、ゲート電極７６／動作層（ｎ−ＧａＡ
ｓ）７４／半絶縁性基板（ｉ−ＧａＡｓ）７２のバンド
構造を示す。図１５（ａ）は衝突電離によって電子−正
孔対が発生した直後の状態、図１５（ｂ）は、電子−正
孔の発生後一定時間が経過した略安定な状態を示してい
る。図１５（ａ）から分かるように、動作層７４内で発
生した電子−正孔対のうちの正孔は、バレンスバンド
（ＶＢ）のポテンシャル面に沿って、ゲート電極７６下
に蓄積されるか、または基板７２に注入されやすい。正
孔が基板７２に注入されると、図１５（ａ）においてフ
ェルミレベルＥFと一致していた半絶縁性基板７２の電
位が、図１５（ｂ）に示したようにΔＶｓｕｂだけ上昇
する。その結果、動作層７４と基板７２との間に形成さ
れる空乏層７５の幅が、図１５（ａ）における空乏層幅
よりも狭くなる。半絶縁性基板７２に正孔が注入される
ことによる空乏層幅の減少は、Ｐ／Ｎ接触においてｐ型
不純物濃度を上昇することによって空乏層幅が減少する
現象と類似している。ゲート電極７６の下の空乏層の幅
が狭くなるということは、動作層７４内の導電に寄与す
る領域が増えることなので、ゲート電圧やドレイン電圧
が一定であっても、ドレイン電流が増加する。この現象
は、図１６に示すように、Ｉ−Ｖ曲線におけるキンク
（折れ曲がり）７８として現れる。
【０００８】図１６は化合物ＦＥＴの種々のゲート電圧
におけるＩ−Ｖ曲線（横軸：ドレイン電圧、縦軸：ドレ
イン電流）を示し、（ａ）は理想的なＩ−Ｖ曲線、
（ｂ）は従来のＦＥＴのＩ−Ｖ曲線をそれぞれ示す。上
述したように、正孔によって空乏層の幅が狭くなり動作
層７４内の導電に寄与する領域が増えると、ドレイン電
流が急激に増加するので、Ｉ−Ｖ曲線に折れ曲がり、す
なわちキンク７８が生じる。従って、Ｉ−Ｖ曲線のキン
ク付近では、ゲート電圧やドレイン電圧を制御しても、
所望のドレイン電流が得られない。また、ドレイン電流
が変化すると、一般にＦＥＴの最適整合インピーダンス
も大きく変化するので、キンクが発生するＦＥＴは特に
インピーダンス整合が重要な、高周波電力増幅用ＦＥＴ
として使えない。
におけるＩ−Ｖ曲線（横軸：ドレイン電圧、縦軸：ドレ
イン電流）を示し、（ａ）は理想的なＩ−Ｖ曲線、
（ｂ）は従来のＦＥＴのＩ−Ｖ曲線をそれぞれ示す。上
述したように、正孔によって空乏層の幅が狭くなり動作
層７４内の導電に寄与する領域が増えると、ドレイン電
流が急激に増加するので、Ｉ−Ｖ曲線に折れ曲がり、す
なわちキンク７８が生じる。従って、Ｉ−Ｖ曲線のキン
ク付近では、ゲート電圧やドレイン電圧を制御しても、
所望のドレイン電流が得られない。また、ドレイン電流
が変化すると、一般にＦＥＴの最適整合インピーダンス
も大きく変化するので、キンクが発生するＦＥＴは特に
インピーダンス整合が重要な、高周波電力増幅用ＦＥＴ
として使えない。
【０００９】高周波用高出力ＦＥＴを得るために、高耐
圧（高いゲート耐圧）の実現とともに、Ｉ−Ｖ曲線にお
けるキンクの発生を抑制することが望まれている。
圧（高いゲート耐圧）の実現とともに、Ｉ−Ｖ曲線にお
けるキンクの発生を抑制することが望まれている。
【００１０】ＭＥＳＦＥＴにおけるキンクの発生を抑制
した例が、M.Nagaoka et al., "High efficiency, low
adjacent channel leakage 2-V operation GaAs power
MESFET amplifier for 1.9GHz digital cordless phone
system", IEEE MTT-S Digest, pp.139-142,1997．に開
示されている。図１７に上記文献に開示されているＭＥ
ＳＦＥＴ１２００を模式的に示す。
した例が、M.Nagaoka et al., "High efficiency, low
adjacent channel leakage 2-V operation GaAs power
MESFET amplifier for 1.9GHz digital cordless phone
system", IEEE MTT-S Digest, pp.139-142,1997．に開
示されている。図１７に上記文献に開示されているＭＥ
ＳＦＥＴ１２００を模式的に示す。
【００１１】ＭＥＳＦＥＴ１２００は、ｉ−ＧａＡｓか
らなる半絶縁性基板８２と、半絶縁性基板８２内にイオ
ン注入法を用いて形成されたｎ型動作層８６と、ｎ型動
作層８６上のそれぞれ所定の領域上に形成されたソース
電極８７、ドレイン電極８８およびゲート電極８９とを
有している。ｎ型動作層８６は、ゲート電極８９の下に
形成されたｎ型化合物半導体層８６ｃ、ｎ型化合物半導
体層８６ｃの両側に隣接して形成されたｎ型化合物半導
体層８６ｂと、ソース電極８７ｃおよびドレイン電極８
８のそれぞれとオーミック接触をとるために形成されて
いるｎ+半導体層８６ａとを有している。さらに、ソー
ス電極８７およびドレイン電極８８の下に形成されてい
るｎ+半導体層８６ａの下（基板側）に、ｐ型化合物半
導体層８４ｓおよび８４ｄがイオン注入によって形成さ
れている。
らなる半絶縁性基板８２と、半絶縁性基板８２内にイオ
ン注入法を用いて形成されたｎ型動作層８６と、ｎ型動
作層８６上のそれぞれ所定の領域上に形成されたソース
電極８７、ドレイン電極８８およびゲート電極８９とを
有している。ｎ型動作層８６は、ゲート電極８９の下に
形成されたｎ型化合物半導体層８６ｃ、ｎ型化合物半導
体層８６ｃの両側に隣接して形成されたｎ型化合物半導
体層８６ｂと、ソース電極８７ｃおよびドレイン電極８
８のそれぞれとオーミック接触をとるために形成されて
いるｎ+半導体層８６ａとを有している。さらに、ソー
ス電極８７およびドレイン電極８８の下に形成されてい
るｎ+半導体層８６ａの下（基板側）に、ｐ型化合物半
導体層８４ｓおよび８４ｄがイオン注入によって形成さ
れている。
【００１２】ｎ型動作層８６内で衝突電離により発生し
た正孔の一部は、ゲート電極８を通ってゲート電流とし
て化合物ＦＥＴ１２００外に放出される。残りの正孔
は、半絶縁性基板８２ではなく、ソース側のｐ型化合物
半導体層８４ｓに蓄積される（ｎ型動作層を有するＦＥ
Ｔのドレイン電極には正電圧が印加されるので、正孔は
ドレイン側のｐ型化合物半導体層８４ｄには蓄積されな
い）。また、ｐ型化合物半導体層８４ｓに正孔が蓄積さ
れても、ｐ型化合物半導体層８４ｓのすぐ上に形成され
ているｎ+半導体層８６ａのｎ型不純物濃度は十分に高
いので、ｐ型化合物半導体層８４ｓとｎ+半導体層８６
ａとの間に形成される空乏層の幅はほとんど変化せず、
その結果半絶縁性基板８２の電位はほとんど変化しな
い。従って、化合物ＦＥＴ１２００においては、正孔が
発生してもｎ型動作層８６と半絶縁性基板８２との間に
形成される空乏層の幅は変化しないので、そのＩ−Ｖ曲
線にキンクが発生しない。
た正孔の一部は、ゲート電極８を通ってゲート電流とし
て化合物ＦＥＴ１２００外に放出される。残りの正孔
は、半絶縁性基板８２ではなく、ソース側のｐ型化合物
半導体層８４ｓに蓄積される（ｎ型動作層を有するＦＥ
Ｔのドレイン電極には正電圧が印加されるので、正孔は
ドレイン側のｐ型化合物半導体層８４ｄには蓄積されな
い）。また、ｐ型化合物半導体層８４ｓに正孔が蓄積さ
れても、ｐ型化合物半導体層８４ｓのすぐ上に形成され
ているｎ+半導体層８６ａのｎ型不純物濃度は十分に高
いので、ｐ型化合物半導体層８４ｓとｎ+半導体層８６
ａとの間に形成される空乏層の幅はほとんど変化せず、
その結果半絶縁性基板８２の電位はほとんど変化しな
い。従って、化合物ＦＥＴ１２００においては、正孔が
発生してもｎ型動作層８６と半絶縁性基板８２との間に
形成される空乏層の幅は変化しないので、そのＩ−Ｖ曲
線にキンクが発生しない。
【００１３】しかしながら、上述した文献に開示されて
いるＭＥＳＦＥＴは、イオン注入法によって作製されて
いるので、従来技術の欄で述べたように、高い電流駆動
能力と高耐圧とを両立させることが困難であり、高周波
での高出力用途には適していない。
いるＭＥＳＦＥＴは、イオン注入法によって作製されて
いるので、従来技術の欄で述べたように、高い電流駆動
能力と高耐圧とを両立させることが困難であり、高周波
での高出力用途には適していない。
【００１４】図１８に、典型的なＭＩＳＦＥＴ１３００
の断面構造を模式的に示す。ＭＩＳＦＥＴ１３００は、
エピタキシャル成長法によって形成されたアルミニウム
ガリウム砒素（ＡｌＧａＡｓ）／ＧａＡｓヘテロ接合を
有する。ＭＩＳＦＥＴ１３００は、半絶縁性基板（Ｇａ
Ａｓ基板）９２と、その上に順次形成されたバッファ層
（ｉ−ＧａＡｓ）９２、動作層であるｎ型化合物半導体
層（ｎ−ＧａＡｓ）９４、絶縁層として機能する半絶縁
性化合物半導体層（ｉ−Ａｌ0.2Ｇａ0.8Ａｓ）９５およ
びコンタクト層（ｎ−ＧａＡｓ）９６を有している。ソ
ース電極９７およびドレイン電極９８は、コンタクト層
９６上に形成されており、ゲート電極９９は半絶縁性化
合物半導体層９５上に形成されている。
の断面構造を模式的に示す。ＭＩＳＦＥＴ１３００は、
エピタキシャル成長法によって形成されたアルミニウム
ガリウム砒素（ＡｌＧａＡｓ）／ＧａＡｓヘテロ接合を
有する。ＭＩＳＦＥＴ１３００は、半絶縁性基板（Ｇａ
Ａｓ基板）９２と、その上に順次形成されたバッファ層
（ｉ−ＧａＡｓ）９２、動作層であるｎ型化合物半導体
層（ｎ−ＧａＡｓ）９４、絶縁層として機能する半絶縁
性化合物半導体層（ｉ−Ａｌ0.2Ｇａ0.8Ａｓ）９５およ
びコンタクト層（ｎ−ＧａＡｓ）９６を有している。ソ
ース電極９７およびドレイン電極９８は、コンタクト層
９６上に形成されており、ゲート電極９９は半絶縁性化
合物半導体層９５上に形成されている。
【００１５】このＭＩＳＦＥＴ１３００の動作層９４に
おいて衝突電離によって正孔が生成されると、ＭＥＳＦ
ＥＴと同様に、正孔の一部が半絶縁性基板（半絶縁性の
バッファ層９２ａを包含する）９２に注入され、基板９
２の電位が上昇し、その結果、ｎ型化合物半導体層９４
−半絶縁性基板９２間の空乏層の幅が狭くなりドレイン
電流が増加する。これに加え、ＭＩＳＦＥＴ１３００に
おいては、半絶縁性化合物半導体層９５の表面に正孔の
一部が蓄積されて、ソース−ゲート間に形成される表面
空乏層の幅が狭くなりドレイン電流が増加する。この様
子を図１９を参照しながら説明する。図１９は、ＭＩＳ
ＦＥＴ１３００のゲート電極９９の下のバンド構造を示
す。ｎ−ＧａＡｓ層９４内で衝突電離によって発生した
正孔の内の一部は、バレンスバンド（ＶＢ）のポテンシ
ャル面に沿って移動し、ｉ−ＡｌＧａＡｓ層９５とｎ−
ＧａＡｓ９４とのヘテロ接合界面に蓄積され、更にその
一部はこのヘテロ接合を乗り越えて、半絶縁性化合物半
導体層９５の表面（ゲート電極９９との界面）に蓄積さ
れる。その結果、ソース−ゲート間に形成される表面空
乏層の幅が狭くなりドレイン電流が増加する。
おいて衝突電離によって正孔が生成されると、ＭＥＳＦ
ＥＴと同様に、正孔の一部が半絶縁性基板（半絶縁性の
バッファ層９２ａを包含する）９２に注入され、基板９
２の電位が上昇し、その結果、ｎ型化合物半導体層９４
−半絶縁性基板９２間の空乏層の幅が狭くなりドレイン
電流が増加する。これに加え、ＭＩＳＦＥＴ１３００に
おいては、半絶縁性化合物半導体層９５の表面に正孔の
一部が蓄積されて、ソース−ゲート間に形成される表面
空乏層の幅が狭くなりドレイン電流が増加する。この様
子を図１９を参照しながら説明する。図１９は、ＭＩＳ
ＦＥＴ１３００のゲート電極９９の下のバンド構造を示
す。ｎ−ＧａＡｓ層９４内で衝突電離によって発生した
正孔の内の一部は、バレンスバンド（ＶＢ）のポテンシ
ャル面に沿って移動し、ｉ−ＡｌＧａＡｓ層９５とｎ−
ＧａＡｓ９４とのヘテロ接合界面に蓄積され、更にその
一部はこのヘテロ接合を乗り越えて、半絶縁性化合物半
導体層９５の表面（ゲート電極９９との界面）に蓄積さ
れる。その結果、ソース−ゲート間に形成される表面空
乏層の幅が狭くなりドレイン電流が増加する。
【００１６】以上説明したように、化合物ＦＥＴのＩ−
Ｖ特性における変動（キンクの発生）を抑制する方法
は、イオン注入法を用いて製造されるＭＥＳＦＥＴに対
して提案されているだけで、これからの応用が期待され
ているエピタキシャル成長法を用いて製造される化合物
ＦＥＴ、特にＭＩＳＦＥＴのＩ−Ｖ特性における変動を
抑制する方法は未だ開発されていない。
Ｖ特性における変動（キンクの発生）を抑制する方法
は、イオン注入法を用いて製造されるＭＥＳＦＥＴに対
して提案されているだけで、これからの応用が期待され
ているエピタキシャル成長法を用いて製造される化合物
ＦＥＴ、特にＭＩＳＦＥＴのＩ−Ｖ特性における変動を
抑制する方法は未だ開発されていない。
【００１７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、高周波領域
で高出力を実現できる化合物ＦＥＴおよびその製造方法
を提供することにある。
れたものであり、その目的とするところは、高周波領域
で高出力を実現できる化合物ＦＥＴおよびその製造方法
を提供することにある。
【００１８】
【課題を解決するための手段】本発明の化合物電界効果
トランジスタは、半絶縁性表面を有する化合物半導体基
板と、前記化合物半導体基板の一部に形成された第１導
電型化合物半導体層からなる電荷吸収層と、前記電荷吸
収層および前記半絶縁性表面の前記電荷吸収層が形成さ
れていない領域を覆うようにエピタキシャル成長された
第２導電型化合物半導体層からなる動作層を少なくとも
含む半導体積層構造と、前記電荷吸収層の上部に位置す
る前記半導体積層構造上に形成され、前記電荷吸収層と
電気的に接続されたソース電極と、前記電荷吸収層が形
成されていない領域の上部に位置する前記半導体積層構
造上に形成されたドレイン電極と、前記ソース電極と前
記ドレイン電極との間に形成されたゲート電極とを有
し、そのことによって上記目的が達成される。
トランジスタは、半絶縁性表面を有する化合物半導体基
板と、前記化合物半導体基板の一部に形成された第１導
電型化合物半導体層からなる電荷吸収層と、前記電荷吸
収層および前記半絶縁性表面の前記電荷吸収層が形成さ
れていない領域を覆うようにエピタキシャル成長された
第２導電型化合物半導体層からなる動作層を少なくとも
含む半導体積層構造と、前記電荷吸収層の上部に位置す
る前記半導体積層構造上に形成され、前記電荷吸収層と
電気的に接続されたソース電極と、前記電荷吸収層が形
成されていない領域の上部に位置する前記半導体積層構
造上に形成されたドレイン電極と、前記ソース電極と前
記ドレイン電極との間に形成されたゲート電極とを有
し、そのことによって上記目的が達成される。
【００１９】前記半導体積層構造上に形成された付加電
極と、前記付加電極から前記半導体積層構造を介して前
記電荷吸収層に至るオーミック接触領域と、前記付加電
極と前記ソース電極とを電気的に接続する接続電極とを
さらに有してもよい。
極と、前記付加電極から前記半導体積層構造を介して前
記電荷吸収層に至るオーミック接触領域と、前記付加電
極と前記ソース電極とを電気的に接続する接続電極とを
さらに有してもよい。
【００２０】前記半導体積層構造の一部に形成され前記
電荷吸収層に至るコンタクトホールと、前記コンタクト
ホール内において前記電荷吸収層と電気的に接続された
付加電極と、前記付加電極と前記ソース電極とを電気的
に接続する接続電極とを更に有してもよい。する請求項
１に記載の化合物電界効果トランジスタ。
電荷吸収層に至るコンタクトホールと、前記コンタクト
ホール内において前記電荷吸収層と電気的に接続された
付加電極と、前記付加電極と前記ソース電極とを電気的
に接続する接続電極とを更に有してもよい。する請求項
１に記載の化合物電界効果トランジスタ。
【００２１】前記電荷吸収層上に形成された更なる第２
導電型化合物半導体層を有し、前記半導体積層構造は、
前記電荷吸収層、前記更なる第２導電型化合物半導体層
および前記電荷吸収層が形成されていない領域を覆うよ
うに形成されてもよい。
導電型化合物半導体層を有し、前記半導体積層構造は、
前記電荷吸収層、前記更なる第２導電型化合物半導体層
および前記電荷吸収層が形成されていない領域を覆うよ
うに形成されてもよい。
【００２２】本発明の化合物電界効果トランジスタの製
造方法は、半絶縁性表面を有する化合物半導体基板を用
意する工程と、前記化合物半導体基板の一部に第１導電
型化合物半導体層からなる電荷吸収層を形成する工程
と、前記電荷吸収層および前記半絶縁性表面の前記電荷
吸収層が形成されていない領域を覆うように、第２導電
型化合物半導体層からなる動作層を少なくとも含む半導
体積層構造をエピタキシャル成長させる工程と、前記電
荷吸収層と電気的に接続されたソース電極を前記電荷吸
収層の上部に位置する前記半導体積層構造上に形成する
工程と、前記電荷吸収層が形成されていない領域の上部
に位置する前記半導体積層構造上にドレイン電極を形成
する工程と、前記ソース電極と前記ドレイン電極との間
にゲート電極を形成する工程とを包含し、そのことによ
って上記目的が達成される。
造方法は、半絶縁性表面を有する化合物半導体基板を用
意する工程と、前記化合物半導体基板の一部に第１導電
型化合物半導体層からなる電荷吸収層を形成する工程
と、前記電荷吸収層および前記半絶縁性表面の前記電荷
吸収層が形成されていない領域を覆うように、第２導電
型化合物半導体層からなる動作層を少なくとも含む半導
体積層構造をエピタキシャル成長させる工程と、前記電
荷吸収層と電気的に接続されたソース電極を前記電荷吸
収層の上部に位置する前記半導体積層構造上に形成する
工程と、前記電荷吸収層が形成されていない領域の上部
に位置する前記半導体積層構造上にドレイン電極を形成
する工程と、前記ソース電極と前記ドレイン電極との間
にゲート電極を形成する工程とを包含し、そのことによ
って上記目的が達成される。
【００２３】前記電荷吸収層形成工程は、前記化合物半
導体基板の一部の領域に選択的に第１導電型不純物をイ
オン注入する工程を包含してもよい。
導体基板の一部の領域に選択的に第１導電型不純物をイ
オン注入する工程を包含してもよい。
【００２４】前記電荷吸収層形成工程は、前記化合物半
導体基板の前記半絶縁性表面上に前記第１導電型化合物
半導体層をエピタキシャル成長させる工程と、前記第１
導電型化合物半導体層を所定の形状にパターニングする
工程とを包含してもよい。
導体基板の前記半絶縁性表面上に前記第１導電型化合物
半導体層をエピタキシャル成長させる工程と、前記第１
導電型化合物半導体層を所定の形状にパターニングする
工程とを包含してもよい。
【００２５】前記半導体積層構造形成工程は、前記動作
層をエピタキシャル成長させる工程と、前記動作層上に
真性化合物半導体層をエピタキシャル成長させる工程
と、前記真性化合物半導体層上に、第２導電型化合物半
導体層からなるコンタクト層をエピタキシャル成長させ
る工程とを包含し、前記ドレイン電極形成工程は、前記
コンタクト層上にドレイン電極を形成する工程と、前記
ドレイン電極と前記コンタクト層との間にオーミック接
触領域を形成する工程とを包含し、前記ゲート電極形成
工程は、前記コンタクト層の一部を除去し前記真性化合
物半導体層の一部を露出させる工程と、前記露出された
前記真性化合物半導体層上にゲート電極を形成する工程
とを包含してもよい。
層をエピタキシャル成長させる工程と、前記動作層上に
真性化合物半導体層をエピタキシャル成長させる工程
と、前記真性化合物半導体層上に、第２導電型化合物半
導体層からなるコンタクト層をエピタキシャル成長させ
る工程とを包含し、前記ドレイン電極形成工程は、前記
コンタクト層上にドレイン電極を形成する工程と、前記
ドレイン電極と前記コンタクト層との間にオーミック接
触領域を形成する工程とを包含し、前記ゲート電極形成
工程は、前記コンタクト層の一部を除去し前記真性化合
物半導体層の一部を露出させる工程と、前記露出された
前記真性化合物半導体層上にゲート電極を形成する工程
とを包含してもよい。
【００２６】前記ソース電極形成工程は、前記ソース電
極の金属材料を熱拡散させることによって、前記ソース
電極から前記半導体積層構造を介して前記電荷吸収層に
至るオーミック接触領域を形成する工程を包含してもよ
い。
極の金属材料を熱拡散させることによって、前記ソース
電極から前記半導体積層構造を介して前記電荷吸収層に
至るオーミック接触領域を形成する工程を包含してもよ
い。
【００２７】前記ソース電極形成工程は、前記半導体積
層構造上に金属材料からなる付加電極を形成する工程
と、前記付加電極の金属材料を熱拡散させることによっ
て、前記付加電極から前記半導体積層構造を介して前記
電荷吸収層に至るオーミック接触領域を形成する工程
と、前記付加電極と前記ソース電極とを電気的に接続す
る接続電極を形成する工程とを包含してもよい。
層構造上に金属材料からなる付加電極を形成する工程
と、前記付加電極の金属材料を熱拡散させることによっ
て、前記付加電極から前記半導体積層構造を介して前記
電荷吸収層に至るオーミック接触領域を形成する工程
と、前記付加電極と前記ソース電極とを電気的に接続す
る接続電極を形成する工程とを包含してもよい。
【００２８】前記ソース電極形成工程は、前記半導体積
層構造の一部に前記電荷吸収層に至るコンタクトホール
を形成する工程と、前記コンタクトホール内において前
記電荷吸収層と直接接触する付加電極を形成する工程
と、前記半導体積層構造上にソース電極を形成する工程
と、前記付加電極と前記ソース電極とを電気的に接続す
る接続電極を形成する工程とを包含してもよい。
層構造の一部に前記電荷吸収層に至るコンタクトホール
を形成する工程と、前記コンタクトホール内において前
記電荷吸収層と直接接触する付加電極を形成する工程
と、前記半導体積層構造上にソース電極を形成する工程
と、前記付加電極と前記ソース電極とを電気的に接続す
る接続電極を形成する工程とを包含してもよい。
【００２９】前記電荷吸収層上に更なる第２導電型化合
物半導体層を形成する工程と、前記更なる第２導電型化
合物半導体層を前記電荷吸収層と同一の形状にパターニ
ングする工程とをさらに包含し、前記半導体積層構造を
形成する工程は、前記電荷吸収層、前記パターニングさ
れた前記更なる第２導電型化合物半導体層および前記電
荷吸収層が形成されていない領域を覆うように前記半導
体積層構造を形成する工程であってもよい。
物半導体層を形成する工程と、前記更なる第２導電型化
合物半導体層を前記電荷吸収層と同一の形状にパターニ
ングする工程とをさらに包含し、前記半導体積層構造を
形成する工程は、前記電荷吸収層、前記パターニングさ
れた前記更なる第２導電型化合物半導体層および前記電
荷吸収層が形成されていない領域を覆うように前記半導
体積層構造を形成する工程であってもよい。
【００３０】前記電荷吸収層上に更なる第２導電型化合
物半導体層を形成する工程と、前記更なる第２導電型化
合物半導体層を前記電荷吸収層と同一の形状にパターニ
ングする工程とをさらに包含し、前記半導体積層構造を
形成する工程は、前記電荷吸収層、前記パターニングさ
れた前記更なる第２導電型化合物半導体層及び前記電荷
吸収層が形成されていない領域を覆うように前記半導体
積層構造を形成する工程であり、前記ソース電極形成工
程は、前記半導体積層構造の一部に前記第１導電型化合
物半導体層に至るコンタクトホールを形成する工程と、
前記コンタクトホール内において前記第１導電型化合物
半導体層と直接接触する付加電極を形成する工程と、前
記半導体積層構造上にソース電極を形成する工程と、前
記付加電極と前記ソース電極とを電気的に接続する接続
電極を形成する工程とを包含してもよい。
物半導体層を形成する工程と、前記更なる第２導電型化
合物半導体層を前記電荷吸収層と同一の形状にパターニ
ングする工程とをさらに包含し、前記半導体積層構造を
形成する工程は、前記電荷吸収層、前記パターニングさ
れた前記更なる第２導電型化合物半導体層及び前記電荷
吸収層が形成されていない領域を覆うように前記半導体
積層構造を形成する工程であり、前記ソース電極形成工
程は、前記半導体積層構造の一部に前記第１導電型化合
物半導体層に至るコンタクトホールを形成する工程と、
前記コンタクトホール内において前記第１導電型化合物
半導体層と直接接触する付加電極を形成する工程と、前
記半導体積層構造上にソース電極を形成する工程と、前
記付加電極と前記ソース電極とを電気的に接続する接続
電極を形成する工程とを包含してもよい。
【００３１】
【発明の実施の形態】本発明による化合物ＦＥＴは、半
絶縁性表面を有する化合物半導体基板と、化合物半導体
基板の一部に形成された第１導電型化合物半導体層から
なる電荷吸収層と、電荷吸収層および半絶縁性表面の電
荷吸収層が形成されていない領域を覆うようにエピタキ
シャル成長された第２導電型化合物半導体層からなる動
作層を少なくとも含む半導体積層構造とを有する。電荷
吸収層の上部に位置する半導体積層構造上に形成された
ソース電極は、電荷吸収層と電気的に接続されている。
電荷吸収領域が形成されていない領域の上部に位置する
半導体積層構造上にゲート電極およびドレイン電極が形
成されている。
絶縁性表面を有する化合物半導体基板と、化合物半導体
基板の一部に形成された第１導電型化合物半導体層から
なる電荷吸収層と、電荷吸収層および半絶縁性表面の電
荷吸収層が形成されていない領域を覆うようにエピタキ
シャル成長された第２導電型化合物半導体層からなる動
作層を少なくとも含む半導体積層構造とを有する。電荷
吸収層の上部に位置する半導体積層構造上に形成された
ソース電極は、電荷吸収層と電気的に接続されている。
電荷吸収領域が形成されていない領域の上部に位置する
半導体積層構造上にゲート電極およびドレイン電極が形
成されている。
【００３２】電荷吸収層は、動作層と異なる導電型の半
導体層から形成されており且つソース電極と電気的に接
続されているので、動作層内の衝突電離によって発生し
た電子−正孔対の内、動作層においてキャリアとして機
能する電荷と逆極性の電荷（ｎ型動作層を用いた場合の
正孔、ｐ型動作層を用いた場合の電子）を吸収するとと
もに、ソース電極からＦＥＴ外に放出することができ
る。従って、化合物ＦＥＴの電流−電圧特性におけるキ
ンクの発生が抑制・防止される。
導体層から形成されており且つソース電極と電気的に接
続されているので、動作層内の衝突電離によって発生し
た電子−正孔対の内、動作層においてキャリアとして機
能する電荷と逆極性の電荷（ｎ型動作層を用いた場合の
正孔、ｐ型動作層を用いた場合の電子）を吸収するとと
もに、ソース電極からＦＥＴ外に放出することができ
る。従って、化合物ＦＥＴの電流−電圧特性におけるキ
ンクの発生が抑制・防止される。
【００３３】更に、少なくとも動作層はエピタキシャル
成長によって形成されているので、イオン注入法によっ
て形成された動作層よりも、高不純物濃度で且つ厚さが
薄い層を形成できる上に不純物の濃度分布を正確に制御
できるので、従来のよりも特性の優れた化合物ＦＥＴが
得られる。更に、ＭＩＳＦＥＴにおける絶縁層として機
能する真性化合物半導体層（半絶縁性化合物半導体層）
をエピタキシャル成長層を用いて形成することによっ
て、ＭＩＳＦＥＴの耐圧を向上することができる。更
に、電荷吸収層や半導体積層構造をエピタキシャル成長
によって形成された化合物半導体層を用いることによっ
て、化合物ＦＥＴの電気特性をさらに向上することがで
きる。
成長によって形成されているので、イオン注入法によっ
て形成された動作層よりも、高不純物濃度で且つ厚さが
薄い層を形成できる上に不純物の濃度分布を正確に制御
できるので、従来のよりも特性の優れた化合物ＦＥＴが
得られる。更に、ＭＩＳＦＥＴにおける絶縁層として機
能する真性化合物半導体層（半絶縁性化合物半導体層）
をエピタキシャル成長層を用いて形成することによっ
て、ＭＩＳＦＥＴの耐圧を向上することができる。更
に、電荷吸収層や半導体積層構造をエピタキシャル成長
によって形成された化合物半導体層を用いることによっ
て、化合物ＦＥＴの電気特性をさらに向上することがで
きる。
【００３４】化合物半導体においては、電子の方が正孔
よりも移動度が１０以上高いので、一般に、動作層とし
て、ｎ型化合物半導体層が用いられる。以下に示す具体
例では、動作層（第２導電型化合物半導体層）してｎ型
化合物半導体層を用いた化合物ＦＥＴについてその構造
と製造方法を説明する。本発明の化合物ＦＥＴは、勿論
ｐ型の動作層を用いて形成することも可能である。さら
に、ｎ型動作層を有する化合物ＦＥＴとｐ型動作層を有
する化合物ＦＥＴとを組み合わせて、相補型の化合物Ｆ
ＥＴを構成することも可能である。
よりも移動度が１０以上高いので、一般に、動作層とし
て、ｎ型化合物半導体層が用いられる。以下に示す具体
例では、動作層（第２導電型化合物半導体層）してｎ型
化合物半導体層を用いた化合物ＦＥＴについてその構造
と製造方法を説明する。本発明の化合物ＦＥＴは、勿論
ｐ型の動作層を用いて形成することも可能である。さら
に、ｎ型動作層を有する化合物ＦＥＴとｐ型動作層を有
する化合物ＦＥＴとを組み合わせて、相補型の化合物Ｆ
ＥＴを構成することも可能である。
【００３５】（実施形態１）実施形態１の化合物電界効
果トランジスタ１００の断面を図１に模式的に示す。化
合物電界効果トランジスタ１００はＭＥＳＦＥＴであ
る。
果トランジスタ１００の断面を図１に模式的に示す。化
合物電界効果トランジスタ１００はＭＥＳＦＥＴであ
る。
【００３６】化合物ＦＥＴ１００は、半絶縁性表面を有
する半絶縁性化合物半導体基板２２上に形成された電荷
吸収層（第１導電型化合物半導体層；例えば、厚さ約１
００ｎｍのｐ−ＧａＡｓ層）２４と、電荷吸収層２４お
よび半絶縁性基板２２の半絶縁性表面の電荷吸収層２４
が形成されていない領域を覆うように形成された、動作
層（第１導電型と異なる第２導電型化合物半導体層；例
えば、厚さ約２００ｎｍのｎ−ＧａＡｓ層）２６を少な
くとも含む半導体積層構造とを有する。化合物ＦＥＴ１
００は、電荷吸収層２４の上部に位置する半導体積層構
造（動作層２６）の上に形成されたソース電極２８と、
半絶縁性基板２２の半絶縁性表面の電荷吸収層２４が形
成されていない領域の上に位置する動作層２６の上に形
成されたゲート電極３２およびドレイン電極３４とをさ
らに有している。最も単純な半導体積層構造は、図１に
示したように、動作層２６のみからなるが、例えば半絶
縁性化合物半導体層（真性化合物半導体層）を含む積層
構造としてもよい。動作層２６の、ソース電極２８の下
部およびドレイン電極３４の下部にそれぞれソース領域
Ｓおよびドレイン領域Ｄが形成されている。ゲート電極
３２の下部に位置する動作層２６にチャネル２６ｃが形
成される。チャネル２６ｃの断面積は、ゲート電極３２
に印加される電圧の変化によるゲート下空乏層（不図
示）の断面積の変化に伴って変化する。
する半絶縁性化合物半導体基板２２上に形成された電荷
吸収層（第１導電型化合物半導体層；例えば、厚さ約１
００ｎｍのｐ−ＧａＡｓ層）２４と、電荷吸収層２４お
よび半絶縁性基板２２の半絶縁性表面の電荷吸収層２４
が形成されていない領域を覆うように形成された、動作
層（第１導電型と異なる第２導電型化合物半導体層；例
えば、厚さ約２００ｎｍのｎ−ＧａＡｓ層）２６を少な
くとも含む半導体積層構造とを有する。化合物ＦＥＴ１
００は、電荷吸収層２４の上部に位置する半導体積層構
造（動作層２６）の上に形成されたソース電極２８と、
半絶縁性基板２２の半絶縁性表面の電荷吸収層２４が形
成されていない領域の上に位置する動作層２６の上に形
成されたゲート電極３２およびドレイン電極３４とをさ
らに有している。最も単純な半導体積層構造は、図１に
示したように、動作層２６のみからなるが、例えば半絶
縁性化合物半導体層（真性化合物半導体層）を含む積層
構造としてもよい。動作層２６の、ソース電極２８の下
部およびドレイン電極３４の下部にそれぞれソース領域
Ｓおよびドレイン領域Ｄが形成されている。ゲート電極
３２の下部に位置する動作層２６にチャネル２６ｃが形
成される。チャネル２６ｃの断面積は、ゲート電極３２
に印加される電圧の変化によるゲート下空乏層（不図
示）の断面積の変化に伴って変化する。
【００３７】ソース電極２８は、例えば、電荷吸収層２
４と動作層２６とにオーミック接触を形成する金属材料
で形成されている。ソース電極２８は、動作層２６の下
に形成されている電荷吸収層２４と電気的に接続されて
いる。ソース電極２８と電荷吸収層２４とは、以下の機
構によって電気的に接続されている。動作層２６上に形
成されたソース電極２８を熱処することによって、ソー
ス電極２８を構成する金属材料が熱拡散する結果形成さ
れたオーミック接触領域２８ａが、電荷吸収層２４の一
部に侵入し、このオーミック接触領域２８ａを介してソ
ース電極２８と電荷吸収層２４との間に電流が流れる。
または、ソース電極２８と電荷吸収層２４および動作層
２６との間の（更にオーミック接触領域２８ａを介す
る）トンネル効果によって電流が流れる。本願明細書に
おける「オーミック接触領域」は厳密な意味でのオーミ
ック接触による電導だけでなくトンネル電流による電導
が生じる領域を含む。
４と動作層２６とにオーミック接触を形成する金属材料
で形成されている。ソース電極２８は、動作層２６の下
に形成されている電荷吸収層２４と電気的に接続されて
いる。ソース電極２８と電荷吸収層２４とは、以下の機
構によって電気的に接続されている。動作層２６上に形
成されたソース電極２８を熱処することによって、ソー
ス電極２８を構成する金属材料が熱拡散する結果形成さ
れたオーミック接触領域２８ａが、電荷吸収層２４の一
部に侵入し、このオーミック接触領域２８ａを介してソ
ース電極２８と電荷吸収層２４との間に電流が流れる。
または、ソース電極２８と電荷吸収層２４および動作層
２６との間の（更にオーミック接触領域２８ａを介す
る）トンネル効果によって電流が流れる。本願明細書に
おける「オーミック接触領域」は厳密な意味でのオーミ
ック接触による電導だけでなくトンネル電流による電導
が生じる領域を含む。
【００３８】ドレイン電極３４と動作層２６との間には
オーミック接触領域３４ａが形成されており、オーミッ
ク接触領域３４ａは半絶縁性基板２２の一部に侵入して
いる。図１に示した例においては、オーミック接触領域
２８ａ及び３４ａは、互いに同じ厚さを有しており、そ
れぞれ動作層２６の下の層まで至っている。ドレイン電
極３４はソース電極２８と同じ材料を用いて形成するこ
とができる。
オーミック接触領域３４ａが形成されており、オーミッ
ク接触領域３４ａは半絶縁性基板２２の一部に侵入して
いる。図１に示した例においては、オーミック接触領域
２８ａ及び３４ａは、互いに同じ厚さを有しており、そ
れぞれ動作層２６の下の層まで至っている。ドレイン電
極３４はソース電極２８と同じ材料を用いて形成するこ
とができる。
【００３９】以下では、動作層２６として、ｎ型化合物
半導体層を用いた場合の化合物ＦＥＴ１００の製造方法
の例を説明する。
半導体層を用いた場合の化合物ＦＥＴ１００の製造方法
の例を説明する。
【００４０】まず、図２（ａ）に示すように、半絶縁性
表面を有する半絶縁性基板（例えばＧａＡｓ基板）２２
を用意し、その一部に、選択的にｐ型ドーパントをイオ
ン注入することによって、ｐ型化合物半導体層からなる
電荷吸収層２４を形成する。ｐ型不純物のイオン注入は
常法によって実施することができる。例えば、Ｍｇ（マ
グネシウム）を加速電圧１６０ｋｅＶ、ドーズ量４．０
×１０12ｃｍ-2で注入することによって、最大濃度を与
える深さＲｐ（projected range）約２００ｎｍが得ら
れる。
表面を有する半絶縁性基板（例えばＧａＡｓ基板）２２
を用意し、その一部に、選択的にｐ型ドーパントをイオ
ン注入することによって、ｐ型化合物半導体層からなる
電荷吸収層２４を形成する。ｐ型不純物のイオン注入は
常法によって実施することができる。例えば、Ｍｇ（マ
グネシウム）を加速電圧１６０ｋｅＶ、ドーズ量４．０
×１０12ｃｍ-2で注入することによって、最大濃度を与
える深さＲｐ（projected range）約２００ｎｍが得ら
れる。
【００４１】その後、図２（ｂ）に示すように、電荷吸
収層２４及び半絶縁性基板２２の表面の電荷吸収層２４
が形成されていない領域を覆うように、ｎ型化合物半導
体層からなる動作層（例えばｎ−ＧａＡｓ層、厚さ約２
００ｎｍ）２６をエピタキシャル成長させる。動作層２
６のエピタキシャル成長は、ＭＢＥ法やＭＯＶＰＥ法を
用いた公知の方法で実施することができる。
収層２４及び半絶縁性基板２２の表面の電荷吸収層２４
が形成されていない領域を覆うように、ｎ型化合物半導
体層からなる動作層（例えばｎ−ＧａＡｓ層、厚さ約２
００ｎｍ）２６をエピタキシャル成長させる。動作層２
６のエピタキシャル成長は、ＭＢＥ法やＭＯＶＰＥ法を
用いた公知の方法で実施することができる。
【００４２】次に、図２（ｃ）に示すように、動作層２
６上の所定の領域に金属材料（例えば、ＡｕＧｅ／Ａ
ｕ）を用いて、ソース電極２８及びドレイン電極３４を
形成する。ソース電極２８及びドレイン電極３４に熱処
理（例えば、約４５０℃）を施し、オーミック接触領域
２８ａおよび３４ａをそれぞれ形成する。ソース電極２
８は電荷吸収層２４の上部に形成され、ドレイン電極３
４は、半絶縁性基板２２の半絶縁性表面上に形成された
動作層２６上に形成される。ソース側オーミック接触領
域２８ａは、ソース電極２８から電荷吸収層２４の一部
にまで広がり、これらを互いに電気的に接続している。
ドレイン側接触領域３４ａは、ドレイン電極３４から半
絶縁性基板２２の一部にまで広がっている。この後、動
作層２６上の所定の領域に、例えばＡｌを用いて、ゲー
ト電極３２を形成することによって図１に示した化合物
ＦＥＴ１００が得られる。なお、ゲート電極３２は動作
層２６とショットキー接触している。
６上の所定の領域に金属材料（例えば、ＡｕＧｅ／Ａ
ｕ）を用いて、ソース電極２８及びドレイン電極３４を
形成する。ソース電極２８及びドレイン電極３４に熱処
理（例えば、約４５０℃）を施し、オーミック接触領域
２８ａおよび３４ａをそれぞれ形成する。ソース電極２
８は電荷吸収層２４の上部に形成され、ドレイン電極３
４は、半絶縁性基板２２の半絶縁性表面上に形成された
動作層２６上に形成される。ソース側オーミック接触領
域２８ａは、ソース電極２８から電荷吸収層２４の一部
にまで広がり、これらを互いに電気的に接続している。
ドレイン側接触領域３４ａは、ドレイン電極３４から半
絶縁性基板２２の一部にまで広がっている。この後、動
作層２６上の所定の領域に、例えばＡｌを用いて、ゲー
ト電極３２を形成することによって図１に示した化合物
ＦＥＴ１００が得られる。なお、ゲート電極３２は動作
層２６とショットキー接触している。
【００４３】以下に、本実施形態の化合物ＦＥＴの他の
例を図面を参照しながら説明する。以下の図面におい
て、図１に示した化合物ＦＥＴ１００の構成要素と実質
的に同じ機能を有する構成要素は同じ参照符号で示す。
例を図面を参照しながら説明する。以下の図面におい
て、図１に示した化合物ＦＥＴ１００の構成要素と実質
的に同じ機能を有する構成要素は同じ参照符号で示す。
【００４４】本実施形態の他の化合物ＦＥＴ２００の断
面を模式的に図３に示す。化合物ＦＥＴ２００は、化合
物ＦＥＴ１００における半絶縁性基板２２上に、半絶縁
性化合物半導体層からなるバッファ層２２ａを更に有し
ている。電荷吸収層２４は、半バッファ層２２ａの一部
に例えばイオン注入することによって形成されている。
その他の構成は化合物ＦＥＴ１００と同様である。化合
物ＦＥＴ２００におけるバッファ層２２ａと半絶縁性基
板２２とが、化合物ＦＥＴ１００における半絶縁性基板
２２として機能している。バッファ層２２ａは、例えば
半絶縁性基板２２上にアンドープＧａＡｓ（ｉ−ＧａＡ
ｓ）層をエピタキシャル成長させることによって形成す
ることができる。この後の製造工程は、化合物ＦＥＴ１
００の製造工程と同様である。バッファ層２２ａを設け
ることによって、半絶縁性化合物半導体基板２２とその
上にエピタキシャル成長される化合物半導体層との間の
格子不整合が緩和される効果や結晶性が向上する効果が
得られる。
面を模式的に図３に示す。化合物ＦＥＴ２００は、化合
物ＦＥＴ１００における半絶縁性基板２２上に、半絶縁
性化合物半導体層からなるバッファ層２２ａを更に有し
ている。電荷吸収層２４は、半バッファ層２２ａの一部
に例えばイオン注入することによって形成されている。
その他の構成は化合物ＦＥＴ１００と同様である。化合
物ＦＥＴ２００におけるバッファ層２２ａと半絶縁性基
板２２とが、化合物ＦＥＴ１００における半絶縁性基板
２２として機能している。バッファ層２２ａは、例えば
半絶縁性基板２２上にアンドープＧａＡｓ（ｉ−ＧａＡ
ｓ）層をエピタキシャル成長させることによって形成す
ることができる。この後の製造工程は、化合物ＦＥＴ１
００の製造工程と同様である。バッファ層２２ａを設け
ることによって、半絶縁性化合物半導体基板２２とその
上にエピタキシャル成長される化合物半導体層との間の
格子不整合が緩和される効果や結晶性が向上する効果が
得られる。
【００４５】本実施形態のさらに他の化合物ＦＥＴ３０
０の断面を模式的に図４に示す。化合物ＦＥＴ３００の
電荷吸収層２４は、半絶縁性基板２２の半絶縁性表面上
に形成されている。電荷吸収層２４は、例えば、ｐ型Ｇ
ａＡｓ（ｐ−ＧａＡｓ）層をエピタキシャル成長し、フ
ォトリソフグフィ技術を用いてパターニングすることに
よって形成される（後述の図６（ａ）および（ｂ）参
照）。この後の製造工程は、化合物ＦＥＴ１００の製造
工程と同様である。
０の断面を模式的に図４に示す。化合物ＦＥＴ３００の
電荷吸収層２４は、半絶縁性基板２２の半絶縁性表面上
に形成されている。電荷吸収層２４は、例えば、ｐ型Ｇ
ａＡｓ（ｐ−ＧａＡｓ）層をエピタキシャル成長し、フ
ォトリソフグフィ技術を用いてパターニングすることに
よって形成される（後述の図６（ａ）および（ｂ）参
照）。この後の製造工程は、化合物ＦＥＴ１００の製造
工程と同様である。
【００４６】本実施形態のさらに他の化合物ＦＥＴ４０
０の断面を模式的に図５Ａに示す。上述の化合物ＦＥＴ
１００、２００および３００がＭＥＳＦＥＴであったの
に対し、化合物ＦＥＴ４００は、ＭＩＳＦＥＴである。
０の断面を模式的に図５Ａに示す。上述の化合物ＦＥＴ
１００、２００および３００がＭＥＳＦＥＴであったの
に対し、化合物ＦＥＴ４００は、ＭＩＳＦＥＴである。
【００４７】化合物ＦＥＴ４００は、半絶縁性基板２２
と、半絶縁性化合物半導体層からなるバッファ層２２
ａ、電荷吸収層２４、半絶縁性化合物半導体層（第１半
絶縁性層）３５、ｎ型化合物半導体層からなる動作層３
６、真性化合物半導体層（第２半絶縁性層）３７、ｎ+
化合物半導体層からなるコンタクト層３８がこの順に形
成されている。電荷吸収層２４は、ソース側に選択的に
形成されており、電荷吸収層２４の上部にソース電極２
８が形成されている。一方、ドレイン側においては、半
絶縁性基板２２の半絶縁性表面にバッファ層２２ａ／半
絶縁性層３５／ｎ型動作層３６／真性半導体層３７／コ
ンタクト層３８を有する半導体積層構造が形成されてお
り、ドレイン電極３４はこの積層構造上に形成されてい
る。ゲート電極３２は、半絶縁性基板２２の半絶縁性表
面に形成された半絶縁性化合物半導体層からなるバッフ
ァ層２２ａ／半絶縁性層３５／動作層３６／真性半導体
層３７を有する積層構造上に形成されている。動作層３
６および真性半導体層３７が、それぞれＭＩＳＦＥＴの
半導体および絶縁体として機能する。
と、半絶縁性化合物半導体層からなるバッファ層２２
ａ、電荷吸収層２４、半絶縁性化合物半導体層（第１半
絶縁性層）３５、ｎ型化合物半導体層からなる動作層３
６、真性化合物半導体層（第２半絶縁性層）３７、ｎ+
化合物半導体層からなるコンタクト層３８がこの順に形
成されている。電荷吸収層２４は、ソース側に選択的に
形成されており、電荷吸収層２４の上部にソース電極２
８が形成されている。一方、ドレイン側においては、半
絶縁性基板２２の半絶縁性表面にバッファ層２２ａ／半
絶縁性層３５／ｎ型動作層３６／真性半導体層３７／コ
ンタクト層３８を有する半導体積層構造が形成されてお
り、ドレイン電極３４はこの積層構造上に形成されてい
る。ゲート電極３２は、半絶縁性基板２２の半絶縁性表
面に形成された半絶縁性化合物半導体層からなるバッフ
ァ層２２ａ／半絶縁性層３５／動作層３６／真性半導体
層３７を有する積層構造上に形成されている。動作層３
６および真性半導体層３７が、それぞれＭＩＳＦＥＴの
半導体および絶縁体として機能する。
【００４８】化合物ＦＥＴ４００の製造方法を図６
（ａ）〜図６（ｅ）を参照しながら説明する。
（ａ）〜図６（ｅ）を参照しながら説明する。
【００４９】図６（ａ）に示すように、まず半絶縁性化
合物半導体基板として、例えばＧａＡｓ基板２２を用意
し、その半絶縁性表面に半絶縁性化合物半導体材料から
なるバッファ層２２ａをエピタキシャル成長させる。バ
ッファ層２２ａとして、例えば厚さ約３００ｎｍのノン
ドープｉ−ＧａＡｓ層を用いることができる。バッファ
層２２ａの上に、電荷吸収層２４をエピタキシャル成長
させる。電荷吸収層２４として、例えば厚さ約１００ｎ
ｍのｐ−ＧａＡｓ層を用いることができる。
合物半導体基板として、例えばＧａＡｓ基板２２を用意
し、その半絶縁性表面に半絶縁性化合物半導体材料から
なるバッファ層２２ａをエピタキシャル成長させる。バ
ッファ層２２ａとして、例えば厚さ約３００ｎｍのノン
ドープｉ−ＧａＡｓ層を用いることができる。バッファ
層２２ａの上に、電荷吸収層２４をエピタキシャル成長
させる。電荷吸収層２４として、例えば厚さ約１００ｎ
ｍのｐ−ＧａＡｓ層を用いることができる。
【００５０】次に、図６（ｂ）に示すように、フォトリ
ソグラフィ法で所定のパターンを有するレジスト層４２
を形成し、レジスト層４２をマスクとして用いて、電荷
吸収層２４を選択的にエッチング除去し、電荷吸収層２
４を形成するとともに、その他の領域の半絶縁性表面を
露出させる。
ソグラフィ法で所定のパターンを有するレジスト層４２
を形成し、レジスト層４２をマスクとして用いて、電荷
吸収層２４を選択的にエッチング除去し、電荷吸収層２
４を形成するとともに、その他の領域の半絶縁性表面を
露出させる。
【００５１】図６（ｃ）に示すように、レジスト層４２
を除去した後、電荷吸収層２４及び半絶縁性基板２２の
露出された表面を覆うように全面に、半絶縁性層３５、
動作層３６、真性半導体層３７、コンタクト層３８をこ
の順序でエピタキシャル成長させる。これらの層とし
て、例えば、厚さ約５０ｎｍのｉ−ＧａＡｓ層３５、厚
さ約２００ｎｍのｎ−ＧａＡｓ層（ｎ型キャリア濃度約
１．０×１０18ｃｍ-3）３６、厚さ約２０ｎｍのｉ−Ｉ
ｎ0.48Ｇａ0.52Ｐ層３７、厚さ約５０ｎｍのｎ−ＧａＡ
ｓ層（ｎ型キャリア濃度約３．０×１０18ｃｍ-3）３８
を用いることができる。なお、ｐ−ＧａＡｓ層２４のｐ
型不純物濃度は、その上に堆積されるｎ−ＧａＡｓ層３
６および３８によって完全に空乏化してしまわないよう
な濃度としておく。勿論、真性半導体層３７としてｉ−
Ｉｎ0.48Ｇａ0.52Ｐと異なる組成のｉ−ＩｎＧａＰを用
いることができる。なお、ｉ−Ｉｎ0.48Ｇａ0.52Ｐは、
ＧａＡｓと格子整合するので好ましい。
を除去した後、電荷吸収層２４及び半絶縁性基板２２の
露出された表面を覆うように全面に、半絶縁性層３５、
動作層３６、真性半導体層３７、コンタクト層３８をこ
の順序でエピタキシャル成長させる。これらの層とし
て、例えば、厚さ約５０ｎｍのｉ−ＧａＡｓ層３５、厚
さ約２００ｎｍのｎ−ＧａＡｓ層（ｎ型キャリア濃度約
１．０×１０18ｃｍ-3）３６、厚さ約２０ｎｍのｉ−Ｉ
ｎ0.48Ｇａ0.52Ｐ層３７、厚さ約５０ｎｍのｎ−ＧａＡ
ｓ層（ｎ型キャリア濃度約３．０×１０18ｃｍ-3）３８
を用いることができる。なお、ｐ−ＧａＡｓ層２４のｐ
型不純物濃度は、その上に堆積されるｎ−ＧａＡｓ層３
６および３８によって完全に空乏化してしまわないよう
な濃度としておく。勿論、真性半導体層３７としてｉ−
Ｉｎ0.48Ｇａ0.52Ｐと異なる組成のｉ−ＩｎＧａＰを用
いることができる。なお、ｉ−Ｉｎ0.48Ｇａ0.52Ｐは、
ＧａＡｓと格子整合するので好ましい。
【００５２】次に、図６（ｄ）に示すように、コンタク
ト層３８上の所定の領域に、コンタクト層３８とオーミ
ック接触を形成する金属材料（例えば、ＡｕＧｅ／Ａ
ｕ）を用いて、ソース電極２８及びドレイン電極３４を
形成する。ソース電極２８及びドレイン電極３４に熱処
理（例えば、約４５０℃）を施し、オーミック接触領域
２８ａおよび３４ａをそれぞれ形成する。ソース電極２
８は電荷吸収層２４の上部に形成され、ドレイン電極３
４は、電荷吸収層２４が形成されていない領域上に形成
される。ソース側のオーミック接触領域２８ａは、ソー
ス電極２８から、コンタクト層３８、真性半導体層３
７、動作層３６および半絶縁性層３５を介して、電荷吸
収層２４の一部にまで広がり、ソース電極２８と電荷吸
収層２４とを互いに電気的に接続している。ドレイン側
のオーミック接触領域３４ａは、ドレイン電極３４か
ら、コンタクト層３８、真性半導体層３７、動作層３６
および半絶縁性層３５を介して、バッファ層２２ａの一
部にまで広がっている。
ト層３８上の所定の領域に、コンタクト層３８とオーミ
ック接触を形成する金属材料（例えば、ＡｕＧｅ／Ａ
ｕ）を用いて、ソース電極２８及びドレイン電極３４を
形成する。ソース電極２８及びドレイン電極３４に熱処
理（例えば、約４５０℃）を施し、オーミック接触領域
２８ａおよび３４ａをそれぞれ形成する。ソース電極２
８は電荷吸収層２４の上部に形成され、ドレイン電極３
４は、電荷吸収層２４が形成されていない領域上に形成
される。ソース側のオーミック接触領域２８ａは、ソー
ス電極２８から、コンタクト層３８、真性半導体層３
７、動作層３６および半絶縁性層３５を介して、電荷吸
収層２４の一部にまで広がり、ソース電極２８と電荷吸
収層２４とを互いに電気的に接続している。ドレイン側
のオーミック接触領域３４ａは、ドレイン電極３４か
ら、コンタクト層３８、真性半導体層３７、動作層３６
および半絶縁性層３５を介して、バッファ層２２ａの一
部にまで広がっている。
【００５３】次に、コンタクト層３８内に動作層３６内
の電流と平行に電流が流れないように、いわゆるパラレ
ル電導を防ぐために、図６（ｅ）に示すように、ゲート
電極３２を形成する領域に存在するコンタクト層３８を
除去し、真性半導体層３７の少なくとも表面を露出させ
る。コンタクト層３８のこの選択的な除去は、フォトリ
ソグラフィ法を用いて所定のパターンを有するレジスト
層を形成し、得られたレジスト層をマスクとしてエッチ
ングすることによって実施できる。図６（ｅ）に示した
例では、コンタクト層３８の下部に形成されている真性
半導体層３７の厚さ方向の途中に至るまでエッチングし
ている。
の電流と平行に電流が流れないように、いわゆるパラレ
ル電導を防ぐために、図６（ｅ）に示すように、ゲート
電極３２を形成する領域に存在するコンタクト層３８を
除去し、真性半導体層３７の少なくとも表面を露出させ
る。コンタクト層３８のこの選択的な除去は、フォトリ
ソグラフィ法を用いて所定のパターンを有するレジスト
層を形成し、得られたレジスト層をマスクとしてエッチ
ングすることによって実施できる。図６（ｅ）に示した
例では、コンタクト層３８の下部に形成されている真性
半導体層３７の厚さ方向の途中に至るまでエッチングし
ている。
【００５４】次に、露出された真性半導体層３７上に、
例えばＡｌを用いてゲート電極３２を形成することによ
って、図５に示した化合物ＦＥＴ４００が得られる。
例えばＡｌを用いてゲート電極３２を形成することによ
って、図５に示した化合物ＦＥＴ４００が得られる。
【００５５】上述したように、本発明による化合物ＦＥ
Ｔ１００、２００、３００および４００は、ソース電極
２８の下の動作層２６（または動作層３６）と半絶縁性
化合物半導体基板２２（またはバッファ層２２ａ）との
間に、ソース電極２８と電気的に接続された電荷吸収層
２４を有するので、動作層２６（または動作層３６）内
において衝突電離によって生成された電子−正孔対の内
の正孔は、電荷吸収層２４に吸収され、ソース電極２８
およびソース電極２８に接続されているソース配線（不
図示）を介して化合物ＦＥＴの外へ放出される。従っ
て、化合物ＦＥＴの電流−電圧特性に悪影響を及ぼす正
孔が半絶縁性基板に蓄積されることが抑制・防止され
る。
Ｔ１００、２００、３００および４００は、ソース電極
２８の下の動作層２６（または動作層３６）と半絶縁性
化合物半導体基板２２（またはバッファ層２２ａ）との
間に、ソース電極２８と電気的に接続された電荷吸収層
２４を有するので、動作層２６（または動作層３６）内
において衝突電離によって生成された電子−正孔対の内
の正孔は、電荷吸収層２４に吸収され、ソース電極２８
およびソース電極２８に接続されているソース配線（不
図示）を介して化合物ＦＥＴの外へ放出される。従っ
て、化合物ＦＥＴの電流−電圧特性に悪影響を及ぼす正
孔が半絶縁性基板に蓄積されることが抑制・防止され
る。
【００５６】この現象を図５Ｂを参照しながら説明す
る。図５Ｂは、図５Ａの化合物ＦＥＴ４００の５Ｂ−５
Ｂ’線分間のバンド構造を模式的に示す。
る。図５Ｂは、図５Ａの化合物ＦＥＴ４００の５Ｂ−５
Ｂ’線分間のバンド構造を模式的に示す。
【００５７】図５Ｂにおける各電極のバイアス条件は一
般的な動作バイアス条件であり、ソース電位（Ｖｓ）を
接地（０Ｖ）し、ゲート電位（Ｖｇ）を−１Ｖ、ドレイ
ン電位（Ｖｄ）を１０Ｖとしている。動作層（ｎ型化合
物半導体層）２６または３６中において衝突電離によっ
て生成された正孔は、電荷吸収層２４に吸収される（図
５Ｂ中の矢印の方向に移動）。従って、衝突電離によっ
て電子−正孔対が生成されても、ゲート−ソース間の表
面空乏層の幅はほとんど変化せず、チャネルの断面積が
ほとんど変化しない。従って、図１６（ａ）に示したよ
うに、チャネルを流れるドレイン電流（Ｉｄ）のドレイ
ン電圧（Ｖｄ）依存性において、キンクが発生すること
を抑制できる。
般的な動作バイアス条件であり、ソース電位（Ｖｓ）を
接地（０Ｖ）し、ゲート電位（Ｖｇ）を−１Ｖ、ドレイ
ン電位（Ｖｄ）を１０Ｖとしている。動作層（ｎ型化合
物半導体層）２６または３６中において衝突電離によっ
て生成された正孔は、電荷吸収層２４に吸収される（図
５Ｂ中の矢印の方向に移動）。従って、衝突電離によっ
て電子−正孔対が生成されても、ゲート−ソース間の表
面空乏層の幅はほとんど変化せず、チャネルの断面積が
ほとんど変化しない。従って、図１６（ａ）に示したよ
うに、チャネルを流れるドレイン電流（Ｉｄ）のドレイ
ン電圧（Ｖｄ）依存性において、キンクが発生すること
を抑制できる。
【００５８】（実施形態２）本実施形態では、ソース電
極と電荷吸収層（動作層にｎ型化合物半導体層を用いた
場合にはｐ型化合物半導体層）との電気的な接続をより
確実にするために、ソース電極と電荷吸収層とを接続す
るための付加電極および付加電極とソース電極とを電気
的に接続する接続電極を形成する。
極と電荷吸収層（動作層にｎ型化合物半導体層を用いた
場合にはｐ型化合物半導体層）との電気的な接続をより
確実にするために、ソース電極と電荷吸収層とを接続す
るための付加電極および付加電極とソース電極とを電気
的に接続する接続電極を形成する。
【００５９】図７、図８、図９および図１０に、本実施
形態の化合物ＦＥＴ５００、６００、７００および８０
０の断面を模式的に示す。これらのＦＥＴの基本的な構
造は、実施形態１の化合物ＦＥＴ１００、２００、３０
０および４００にそれぞれ対応し、ＦＥＴのソース側の
電極構造だけが異なる。また、それぞれの製造方法は、
付加電極および接続電極を形成するための工程が付加さ
れる以外は、実施形態１の各化合物ＦＥＴの製造方法と
実質的に同じである。実施形態１の化合物ＦＥＴの構成
要素と実質的に同一の機能を有する構成要素は同じ参照
符号で示し、ここではその詳細な説明を省略する。
形態の化合物ＦＥＴ５００、６００、７００および８０
０の断面を模式的に示す。これらのＦＥＴの基本的な構
造は、実施形態１の化合物ＦＥＴ１００、２００、３０
０および４００にそれぞれ対応し、ＦＥＴのソース側の
電極構造だけが異なる。また、それぞれの製造方法は、
付加電極および接続電極を形成するための工程が付加さ
れる以外は、実施形態１の各化合物ＦＥＴの製造方法と
実質的に同じである。実施形態１の化合物ＦＥＴの構成
要素と実質的に同一の機能を有する構成要素は同じ参照
符号で示し、ここではその詳細な説明を省略する。
【００６０】図７、図８、図９及び図１０に示した化合
物ＦＥＴ５００、６００、７００および８００におい
て、ソース電極２８は、電荷吸収層２４の上部に位置す
る動作層（ｎ型化合物半導体層）２６上に形成されてお
り、動作層２６とオーミック接触を形成している。付加
電極５２は、電荷吸収層２４の上部に位置する動作層２
６上に、ソース電極２８と互いに隣接して設けられてい
おり、電荷吸収層２４と電気的に接続されている。ま
た、付加電極５２は、接続電極５４を介してソース電極
２８と電気的に接続されている。ソース電極２８は、付
加電極５２のゲート電極３２側に形成されている。
物ＦＥＴ５００、６００、７００および８００におい
て、ソース電極２８は、電荷吸収層２４の上部に位置す
る動作層（ｎ型化合物半導体層）２６上に形成されてお
り、動作層２６とオーミック接触を形成している。付加
電極５２は、電荷吸収層２４の上部に位置する動作層２
６上に、ソース電極２８と互いに隣接して設けられてい
おり、電荷吸収層２４と電気的に接続されている。ま
た、付加電極５２は、接続電極５４を介してソース電極
２８と電気的に接続されている。ソース電極２８は、付
加電極５２のゲート電極３２側に形成されている。
【００６１】付加電極５２を形成することによって、ソ
ース電極２８のオーミック接触領域２８ａが電荷吸収層
２４にまで到達していない場合においても、付加電極５
２および付加電極５２のオーミック接触領域５２ａとを
介して、ソース電極２８と電荷吸収層２４とが電気的に
接続される。ソース電極２８のオーミック接触領域２８
ａが電荷吸収層２４にまで到達している場合において
も、付加電極を設けることによって、ソース電極２８と
電荷吸収層２４との間の電気抵抗をより低くできるとい
う効果が得られる。
ース電極２８のオーミック接触領域２８ａが電荷吸収層
２４にまで到達していない場合においても、付加電極５
２および付加電極５２のオーミック接触領域５２ａとを
介して、ソース電極２８と電荷吸収層２４とが電気的に
接続される。ソース電極２８のオーミック接触領域２８
ａが電荷吸収層２４にまで到達している場合において
も、付加電極を設けることによって、ソース電極２８と
電荷吸収層２４との間の電気抵抗をより低くできるとい
う効果が得られる。
【００６２】付加電極５２は、例えばＡｕＺｎ（ＡｕＧ
ｅと同様にＡｕとＺｎとの共晶合金）を用いて形成する
ことができる。付加電極５２は、ソース電極２８、ドレ
イン電極３４及びゲート電極３２を形成するそれぞれの
工程の前に形成しもよいし、後に形成してもよい。一般
的に、より深いオーミック接触領域を形成するために
は、より高い温度での熱処理が必要とされるので、ソー
ス電極２８およびドレイン電極３４の形成に先立って付
加電極５２の形成を行うことが好ましい。例えば、付加
電極５２をＡｕＺｎを用いて形成した後、約３５０℃で
熱処理することによってオーミック接触領域５２ａを形
成する。ＺｎはＧａＡｓ系化合物半導体に拡散しやす
く、ＡｕＧｅ系よりも低温でオーミック接触を形成する
ことができる。その後で、ソース電極２８およびドレイ
ン電極３４をＡｕＧｅを用いて形成し、約４５０℃で熱
処理することによって、それぞれのオーミック接触領域
２８ａ及び３４ａを形成することができる。
ｅと同様にＡｕとＺｎとの共晶合金）を用いて形成する
ことができる。付加電極５２は、ソース電極２８、ドレ
イン電極３４及びゲート電極３２を形成するそれぞれの
工程の前に形成しもよいし、後に形成してもよい。一般
的に、より深いオーミック接触領域を形成するために
は、より高い温度での熱処理が必要とされるので、ソー
ス電極２８およびドレイン電極３４の形成に先立って付
加電極５２の形成を行うことが好ましい。例えば、付加
電極５２をＡｕＺｎを用いて形成した後、約３５０℃で
熱処理することによってオーミック接触領域５２ａを形
成する。ＺｎはＧａＡｓ系化合物半導体に拡散しやす
く、ＡｕＧｅ系よりも低温でオーミック接触を形成する
ことができる。その後で、ソース電極２８およびドレイ
ン電極３４をＡｕＧｅを用いて形成し、約４５０℃で熱
処理することによって、それぞれのオーミック接触領域
２８ａ及び３４ａを形成することができる。
【００６３】接続電極５４は、例えばＴｉ／Ａｕを用い
て形成することができる。接続電極５４は、ゲート電極
３２を形成する工程の前に形成してもよいし、後に形成
してもよい。ゲート電極３２を形成した後で、ソース電
極２８にソース信号を供給するためのソース配線（不図
示）を形成する工程において、接続電極５４を同時に形
成することが好ましい。すなわち、ソース配線の一部が
接続電極５４として形成される構造を採用することによ
って製造工程を簡略化することができる。
て形成することができる。接続電極５４は、ゲート電極
３２を形成する工程の前に形成してもよいし、後に形成
してもよい。ゲート電極３２を形成した後で、ソース電
極２８にソース信号を供給するためのソース配線（不図
示）を形成する工程において、接続電極５４を同時に形
成することが好ましい。すなわち、ソース配線の一部が
接続電極５４として形成される構造を採用することによ
って製造工程を簡略化することができる。
【００６４】（実施形態３）図１１に本実施形態３の化
合物ＦＥＴ９００の断面を模式的に示す。本実施形態３
の化合物ＦＥＴ９００は、ソース側の電極構造において
実施形態１および実施形態２の化合物ＦＥＴと異なる。
実施形態２の化合物ＦＥＴにおいて、付加電極５２と電
荷吸収層２４とがオーミック接触領域５２ａを介して電
気的に接続されているのに対し、本実施形態の化合物Ｆ
ＥＴにおいては、電荷吸収層２４上の半導体層（または
半導体積層構造）にコンタクトホール５８が形成されて
おり、付加電極５２’の一端がコンタクトホール５８内
で電荷吸収層２４と電気的に接続されている。付加電極
５２の他端は、実施形態２と同様に、接続電極５４を介
してソース電極３４と電気的に接続されている。
合物ＦＥＴ９００の断面を模式的に示す。本実施形態３
の化合物ＦＥＴ９００は、ソース側の電極構造において
実施形態１および実施形態２の化合物ＦＥＴと異なる。
実施形態２の化合物ＦＥＴにおいて、付加電極５２と電
荷吸収層２４とがオーミック接触領域５２ａを介して電
気的に接続されているのに対し、本実施形態の化合物Ｆ
ＥＴにおいては、電荷吸収層２４上の半導体層（または
半導体積層構造）にコンタクトホール５８が形成されて
おり、付加電極５２’の一端がコンタクトホール５８内
で電荷吸収層２４と電気的に接続されている。付加電極
５２の他端は、実施形態２と同様に、接続電極５４を介
してソース電極３４と電気的に接続されている。
【００６５】化合物ＦＥＴ９００の基本的な構造は、実
施形態２の化合物ＦＥＴ４００（図５Ａ）に対応し、Ｆ
ＥＴのソース側の電極構造だけが異なる。また、化合物
ＦＥＴ９００の製造方法は、コンタクトホール５８およ
び付加電極５２’の形成工程が異なる以外は、実施形態
２の化合物ＦＥＴ４００の製造方法と実質的に同じであ
る。実施形態２の化合物ＦＥＴ４００の構成要素と実質
的に同一の機能を有する構成要素は同じ参照符号で示
し、ここではその詳細な説明を省略する。
施形態２の化合物ＦＥＴ４００（図５Ａ）に対応し、Ｆ
ＥＴのソース側の電極構造だけが異なる。また、化合物
ＦＥＴ９００の製造方法は、コンタクトホール５８およ
び付加電極５２’の形成工程が異なる以外は、実施形態
２の化合物ＦＥＴ４００の製造方法と実質的に同じであ
る。実施形態２の化合物ＦＥＴ４００の構成要素と実質
的に同一の機能を有する構成要素は同じ参照符号で示
し、ここではその詳細な説明を省略する。
【００６６】化合物ＦＥＴ９００の第１の製造方法を説
明する。
明する。
【００６７】まず、図６（ａ）〜図６（ｃ）に示したよ
うに、半絶縁性基板（バッファ層２２ａを含む）２２上
に、電荷吸収層２４、半絶縁性層３５、動作層３６、真
性半導体層３７及びコンタクト層３８を順次形成する。
うに、半絶縁性基板（バッファ層２２ａを含む）２２上
に、電荷吸収層２４、半絶縁性層３５、動作層３６、真
性半導体層３７及びコンタクト層３８を順次形成する。
【００６８】次に、図１２（ａ）に示すように、得られ
た基板の表面全体に、コンタクトホール５８を形成する
位置に開口部を有するレジスト層を形成する。このレジ
スト層６０をマスクとして、コンタクト層３８、真性半
導体層３７、動作層３６および半絶縁性層３５を電荷吸
収層２４の少なくとも表面が露出されるまでエッチング
することによって、コンタクトホール５８を形成する。
このエッチング工程は、公知のウエットエッチ法または
ドライエッチ法で実施することができる。
た基板の表面全体に、コンタクトホール５８を形成する
位置に開口部を有するレジスト層を形成する。このレジ
スト層６０をマスクとして、コンタクト層３８、真性半
導体層３７、動作層３６および半絶縁性層３５を電荷吸
収層２４の少なくとも表面が露出されるまでエッチング
することによって、コンタクトホール５８を形成する。
このエッチング工程は、公知のウエットエッチ法または
ドライエッチ法で実施することができる。
【００６９】次に、図１２（ｂ）に示すように、レジス
ト層６０を除去した後に、コンタクトホール５８内にお
いて電荷吸収層２４とオーミック接触する付加電極５
２’を形成する。付加電極５２’は、図示したようにコ
ンタクトホール５８を完全に充填する必要はなく、コン
タクトホール５８内の少なくとも一部で電荷吸収層２４
と電気的に接続されていればよい。その後、コンタクト
層３８上の所定の領域に、オーミック接触を持つソース
電極２８およびドレイン電極３４を形成する。ソース電
極２８は、電荷吸収層２４の上部であって、付加電極５
２’に対してゲート側（ドレイン側）に形成される。こ
の工程は、図６（ｄ）に示した工程と同じ材料を用いて
同じ方法で実施できる。
ト層６０を除去した後に、コンタクトホール５８内にお
いて電荷吸収層２４とオーミック接触する付加電極５
２’を形成する。付加電極５２’は、図示したようにコ
ンタクトホール５８を完全に充填する必要はなく、コン
タクトホール５８内の少なくとも一部で電荷吸収層２４
と電気的に接続されていればよい。その後、コンタクト
層３８上の所定の領域に、オーミック接触を持つソース
電極２８およびドレイン電極３４を形成する。ソース電
極２８は、電荷吸収層２４の上部であって、付加電極５
２’に対してゲート側（ドレイン側）に形成される。こ
の工程は、図６（ｄ）に示した工程と同じ材料を用いて
同じ方法で実施できる。
【００７０】次に、図６（ｅ）と同様に、コンタクト層
（ｎ−ＧａＡｓ層）３８におけるパラレル伝導を防ぐた
め、ゲート電極３２を形成する領域に存在するコンタク
ト層３８を真性半導体層３７に至るまで、少なくとも真
性半導体層３７の表面が露出されるまでエッチングす
る。この後、露出された真性半導体層３７上にゲート電
極３２を形成する（図１２（ｃ））。
（ｎ−ＧａＡｓ層）３８におけるパラレル伝導を防ぐた
め、ゲート電極３２を形成する領域に存在するコンタク
ト層３８を真性半導体層３７に至るまで、少なくとも真
性半導体層３７の表面が露出されるまでエッチングす
る。この後、露出された真性半導体層３７上にゲート電
極３２を形成する（図１２（ｃ））。
【００７１】最後に、付加電極５２’とソース電極２８
とを電気的に接続する接続電極５４を形成することによ
って、図１１に示した化合物ＦＥＴ９００が得られる。
とを電気的に接続する接続電極５４を形成することによ
って、図１１に示した化合物ＦＥＴ９００が得られる。
【００７２】本実施形態３の化合物ＦＥＴ９００の第２
の製造方法を説明する。化合物ＦＥＴ９００は、図１２
（ａ）〜（ｃ）を参照しながら説明した順序と異なる順
序で製造することができる。
の製造方法を説明する。化合物ＦＥＴ９００は、図１２
（ａ）〜（ｃ）を参照しながら説明した順序と異なる順
序で製造することができる。
【００７３】上述の製造方法と同様に、図６（ａ）〜図
６（ｃ）に示したように、半絶縁性基板（バッファ層２
２ａを含む）２２上に、電荷吸収層２４、半絶縁性層３
５、動作層３６、真性半導体層３７およびコンタクト層
３８を順次形成する。
６（ｃ）に示したように、半絶縁性基板（バッファ層２
２ａを含む）２２上に、電荷吸収層２４、半絶縁性層３
５、動作層３６、真性半導体層３７およびコンタクト層
３８を順次形成する。
【００７４】次に、ソース電極２８とコンタクト領域２
８ａ及びドレイン電極３４とコンタクト領域３４ａを形
成する。その後、付加電極５２’を形成する領域のコン
タクト層３８、真性半導体層３７、動作層３６及び半絶
縁性層３５をエッチングすることによって、コンタクト
ホール５８を形成する。また、ゲート電極３２を形成す
る領域に存在するコンタクト層３８を真性半導体層３７
に至るまで、真性半導体層３７の少なくとも表面が露出
されるまでエッチングする。ゲート電極３２および付加
電極５２’を形成する領域におけるコンタクト層３８の
エッチングは、同一の工程で実施することができる。
８ａ及びドレイン電極３４とコンタクト領域３４ａを形
成する。その後、付加電極５２’を形成する領域のコン
タクト層３８、真性半導体層３７、動作層３６及び半絶
縁性層３５をエッチングすることによって、コンタクト
ホール５８を形成する。また、ゲート電極３２を形成す
る領域に存在するコンタクト層３８を真性半導体層３７
に至るまで、真性半導体層３７の少なくとも表面が露出
されるまでエッチングする。ゲート電極３２および付加
電極５２’を形成する領域におけるコンタクト層３８の
エッチングは、同一の工程で実施することができる。
【００７５】次に、例えば、チタン（Ｔｉ）／白金（ｐ
ｔ）／金（Ａｕ）を蒸着し、付加電極５２’およびゲー
ト電極３２を形成する。これらの電極材料として、Ｔｉ
／ｐｔ／Ａｕを用いることによって、例えばｐ−ＧａＡ
ｓからなる第１半導体層２４と付加電極５２’との間に
オーミック接触が形成され、例えばｉ−Ｉｎ0.48Ｇａ
0.52Ｐからなる真性半導体層３７とゲート電極３２との
間にショットキー接触が形成される。
ｔ）／金（Ａｕ）を蒸着し、付加電極５２’およびゲー
ト電極３２を形成する。これらの電極材料として、Ｔｉ
／ｐｔ／Ａｕを用いることによって、例えばｐ−ＧａＡ
ｓからなる第１半導体層２４と付加電極５２’との間に
オーミック接触が形成され、例えばｉ−Ｉｎ0.48Ｇａ
0.52Ｐからなる真性半導体層３７とゲート電極３２との
間にショットキー接触が形成される。
【００７６】第２の製造方法を用いると、ゲート電極３
２と付加電極５２’とを同一の工程で形成できるので、
製造工程を短縮できる利点がある。
２と付加電極５２’とを同一の工程で形成できるので、
製造工程を短縮できる利点がある。
【００７７】実施形態３の化合物ＦＥＴ９００は、ソー
ス電極２８のオーミック接触領域２８ａが電荷吸収層２
４にまで到達していない場合においても、実施形態２の
化合物ＦＥＴと同様に、ソース電極２８と電荷吸収層２
４とが付加電極５２を介して電気的に接続される。さら
に、化合物ＦＥＴ９００は、コンタクトホール５８内の
電荷吸収層２４の露出された表面に直接接触するように
付加電極５２が形成されているので、実施形態２の化合
物ＦＥＴよりも、付加電極５２と電荷吸収層２４との電
気的な接続を確実にできる。
ス電極２８のオーミック接触領域２８ａが電荷吸収層２
４にまで到達していない場合においても、実施形態２の
化合物ＦＥＴと同様に、ソース電極２８と電荷吸収層２
４とが付加電極５２を介して電気的に接続される。さら
に、化合物ＦＥＴ９００は、コンタクトホール５８内の
電荷吸収層２４の露出された表面に直接接触するように
付加電極５２が形成されているので、実施形態２の化合
物ＦＥＴよりも、付加電極５２と電荷吸収層２４との電
気的な接続を確実にできる。
【００７８】なお、実施形態３の化合物ＦＥＴの構造
は、図１１に示した構造に限られず、図７、図８及び図
９に示した実施形態２の化合物ＦＥＴの構造を採用する
ことができる。具体的には、化合物ＦＥＴ５００、６０
０および７００における付加電極５２およびオーミック
接触領域５２ａをコンタクトホール５８に形成される付
加電極５２’に置換することによって、実施形態３の他
の化合物ＦＥＴが得られる。
は、図１１に示した構造に限られず、図７、図８及び図
９に示した実施形態２の化合物ＦＥＴの構造を採用する
ことができる。具体的には、化合物ＦＥＴ５００、６０
０および７００における付加電極５２およびオーミック
接触領域５２ａをコンタクトホール５８に形成される付
加電極５２’に置換することによって、実施形態３の他
の化合物ＦＥＴが得られる。
【００７９】本実施形態３の化合物ＦＥＴも、実施形態
１および実施形態２の化合物ＦＥＴと同様に、電流−電
圧特性におけるキンクの発生はみられず、信頼性の高い
動作を得ることができる。
１および実施形態２の化合物ＦＥＴと同様に、電流−電
圧特性におけるキンクの発生はみられず、信頼性の高い
動作を得ることができる。
【００８０】（実施形態４）図１３に本実施形態４の化
合物ＦＥＴ１０００の断面図を模式的に示す。化合物Ｆ
ＥＴ１０００は、電荷吸収層２４と半絶縁性層３５との
間に、電荷吸収層２４を形成する半導体の導電型とは逆
の導電型の半導体層６２を有する点において、実施形態
３の化合物ＦＥＴ９００と異なる。化合物ＦＥＴ９００
の構成要素と実質的に同一の機能を有する構成要素は同
じ参照符号で示し、ここではその詳細な説明を省略す
る。
合物ＦＥＴ１０００の断面図を模式的に示す。化合物Ｆ
ＥＴ１０００は、電荷吸収層２４と半絶縁性層３５との
間に、電荷吸収層２４を形成する半導体の導電型とは逆
の導電型の半導体層６２を有する点において、実施形態
３の化合物ＦＥＴ９００と異なる。化合物ＦＥＴ９００
の構成要素と実質的に同一の機能を有する構成要素は同
じ参照符号で示し、ここではその詳細な説明を省略す
る。
【００８１】電荷吸収層２４上に電荷吸収層２４とは逆
導電型のｎ型化合物半導体層６２を有する化合物ＦＥＴ
１０００は、例えば、以下のようにして製造することが
できる。
導電型のｎ型化合物半導体層６２を有する化合物ＦＥＴ
１０００は、例えば、以下のようにして製造することが
できる。
【００８２】図６（ａ）に示したように、半絶縁性基板
２２（バッファ層２２ａを含む）の半絶縁性表面にｐ型
化合物半導体層からなる電荷吸収層（例えば、厚さ約５
０ｎｍのｐ−ＧａＡｓ層）２４を堆積する。電荷吸収層
２４上にｎ型化合物半導体層（例えば、厚さ約５０ｎｍ
のｎ−ＧａＡｓ層）６２をエピタキシャル成長させる。
その後、図６（ｂ）に示した方法と同様にして、ｎ型化
合物半導体層６２を電荷吸収層２４とともにフォトリソ
グラフィ技術を用いて、同一形状にパターニングする。
２２（バッファ層２２ａを含む）の半絶縁性表面にｐ型
化合物半導体層からなる電荷吸収層（例えば、厚さ約５
０ｎｍのｐ−ＧａＡｓ層）２４を堆積する。電荷吸収層
２４上にｎ型化合物半導体層（例えば、厚さ約５０ｎｍ
のｎ−ＧａＡｓ層）６２をエピタキシャル成長させる。
その後、図６（ｂ）に示した方法と同様にして、ｎ型化
合物半導体層６２を電荷吸収層２４とともにフォトリソ
グラフィ技術を用いて、同一形状にパターニングする。
【００８３】以下、実施形態３の第１または第２の製造
方法に従って、コンタクトホール５８、付加電極５
２’、ソース電極２８、ゲート電極３２、ドレイン電極
３４および接続電極５４を形成することによって、化合
物ＦＥＴ１０００が得られる。
方法に従って、コンタクトホール５８、付加電極５
２’、ソース電極２８、ゲート電極３２、ドレイン電極
３４および接続電極５４を形成することによって、化合
物ＦＥＴ１０００が得られる。
【００８４】なお、図１３に示した化合物ＦＥＴ１００
０においては、コンタクトホール５８をｎ型化合物半導
体層６２の表面を露出するように形成し、ｎ型化合物半
導体層６２と接触するように付加電極５２’を形成した
が、図１４に示す化合物ＦＥＴ１１００のように、コン
タクトホール５８を電荷吸収層２４の少なくとも表面が
露出がされるように形成し、電荷吸収層２４と直接接触
するように付加電極５２’を形成してもよい。
０においては、コンタクトホール５８をｎ型化合物半導
体層６２の表面を露出するように形成し、ｎ型化合物半
導体層６２と接触するように付加電極５２’を形成した
が、図１４に示す化合物ＦＥＴ１１００のように、コン
タクトホール５８を電荷吸収層２４の少なくとも表面が
露出がされるように形成し、電荷吸収層２４と直接接触
するように付加電極５２’を形成してもよい。
【００８５】本実施形態４の化合物ＦＥＴは、先の実施
形態の化合物ＦＥＴと同様に、ソース電極下に電荷吸収
層２４が存在するので、ゲート−ソース間の表面空乏層
の幅は衝突電離発生後もほとんど変化せず、電流−電圧
曲線にキンクが発生することが抑制・防止される。
形態の化合物ＦＥＴと同様に、ソース電極下に電荷吸収
層２４が存在するので、ゲート−ソース間の表面空乏層
の幅は衝突電離発生後もほとんど変化せず、電流−電圧
曲線にキンクが発生することが抑制・防止される。
【００８６】さらに、ｐ型化合物半導体層からなる電荷
吸収層２４上に形成されたｎ型化合物半導体層６２のｎ
型不純物濃度を十分に高くしておけば、電荷吸収層２４
のｐ型不純物濃度が高い場合においても、動作層３６の
電荷吸収層２４側に空乏層が発生することを防ぐことが
できるので、ソース抵抗（動作層３６とソース電極２８
との間の電気抵抗）が上昇することを防ぐことができ
る。その結果、本実施形態の化合物ＦＥＴは、特に高周
波領域で動作させても十分なゲインを確保することがで
きる。
吸収層２４上に形成されたｎ型化合物半導体層６２のｎ
型不純物濃度を十分に高くしておけば、電荷吸収層２４
のｐ型不純物濃度が高い場合においても、動作層３６の
電荷吸収層２４側に空乏層が発生することを防ぐことが
できるので、ソース抵抗（動作層３６とソース電極２８
との間の電気抵抗）が上昇することを防ぐことができ
る。その結果、本実施形態の化合物ＦＥＴは、特に高周
波領域で動作させても十分なゲインを確保することがで
きる。
【００８７】本実施形態の化合物ＦＥＴの構造は、図１
３および図１４に示した構造に限られず、先の実施形態
１〜３の化合物ＦＥＴにおける電荷吸収層２４上にｎ型
化合物半導体層を設けることによって、本実施形態の他
の化合物ＦＥＴを得ることができる。すなわち、電荷吸
収層（ｐ型化合物半導体層）上に電荷吸収層と逆導電型
の更なる半導体層（ｎ型化合物半導体層）を設けること
によって、電荷吸収層中の不純物（ｐ型）の濃度が高い
場合においても、電荷吸収層上に設けた更なる半導体層
によって、動作層中に空乏層が発生することを抑制・防
止できる。その結果、化合物ＦＥＴの電流−電圧特性に
おけるキンクの発生を抑制できるとともにソース抵抗も
小さくできるので、高周波領域の動作において十分なゲ
インおよび出力が確保できる、大電力増幅用ＦＥＴを実
現することが可能となる。
３および図１４に示した構造に限られず、先の実施形態
１〜３の化合物ＦＥＴにおける電荷吸収層２４上にｎ型
化合物半導体層を設けることによって、本実施形態の他
の化合物ＦＥＴを得ることができる。すなわち、電荷吸
収層（ｐ型化合物半導体層）上に電荷吸収層と逆導電型
の更なる半導体層（ｎ型化合物半導体層）を設けること
によって、電荷吸収層中の不純物（ｐ型）の濃度が高い
場合においても、電荷吸収層上に設けた更なる半導体層
によって、動作層中に空乏層が発生することを抑制・防
止できる。その結果、化合物ＦＥＴの電流−電圧特性に
おけるキンクの発生を抑制できるとともにソース抵抗も
小さくできるので、高周波領域の動作において十分なゲ
インおよび出力が確保できる、大電力増幅用ＦＥＴを実
現することが可能となる。
【００８８】実施形態１〜４において説明したＭＩＳＦ
ＥＴは、真性化合物半導体層（ｉ−Ｉｎ0.48Ｇａ0.52Ｐ
層）上にゲート電極を有し、ＩｎＧａｐ／ＧａＡｓヘテ
ロ接合を有するが、本発明は他の構造の化合物ＦＥＴに
も適用できる。例えば、ヘテロ接合を有さない化合物Ｆ
ＥＴ、ＩｎＧａＰやＧａＡｓ以外の化合物半導体層を有
する化合物ＦＥＴ、あるいはｐ−ｎ接合を用いたゲート
構造を有するジャンクション型ＦＥＴにおいても、ｎ型
導電層の下に、ｎ型化合物半導体層中に発生した正孔を
吸収するｐ型化合物半導体層を設けることによって、上
述した実施形態１〜４と同様の効果が得られる。
ＥＴは、真性化合物半導体層（ｉ−Ｉｎ0.48Ｇａ0.52Ｐ
層）上にゲート電極を有し、ＩｎＧａｐ／ＧａＡｓヘテ
ロ接合を有するが、本発明は他の構造の化合物ＦＥＴに
も適用できる。例えば、ヘテロ接合を有さない化合物Ｆ
ＥＴ、ＩｎＧａＰやＧａＡｓ以外の化合物半導体層を有
する化合物ＦＥＴ、あるいはｐ−ｎ接合を用いたゲート
構造を有するジャンクション型ＦＥＴにおいても、ｎ型
導電層の下に、ｎ型化合物半導体層中に発生した正孔を
吸収するｐ型化合物半導体層を設けることによって、上
述した実施形態１〜４と同様の効果が得られる。
【００８９】上述の実施形態で例示した化合物ＦＥＴに
おいて、電荷吸収層（ｐ型層半導体層）は、ソース側に
のみ形成されているが、ゲート電極の下に位置する動作
層の下に電荷吸収層が存在してもよい。なお、ドレイン
電極の下に位置する動作層の下に電荷吸収層を設けて
も、正孔はドレイン側には移動しない（ｎ型動作層を有
するＦＥＴにおいてドレイン側には正電圧が印加される
から）ので、正孔を除去する効果は得られない。
おいて、電荷吸収層（ｐ型層半導体層）は、ソース側に
のみ形成されているが、ゲート電極の下に位置する動作
層の下に電荷吸収層が存在してもよい。なお、ドレイン
電極の下に位置する動作層の下に電荷吸収層を設けて
も、正孔はドレイン側には移動しない（ｎ型動作層を有
するＦＥＴにおいてドレイン側には正電圧が印加される
から）ので、正孔を除去する効果は得られない。
【００９０】
【発明の効果】本発明による化合物ＦＥＴは、動作層
（典型的にはｎ型化合物半導体層）の下に電荷吸収層
（典型的にはｐ型化合物半導体層）を有するため、動作
層内で衝突電離によって電子−正孔対が発生しても、電
荷吸収層が不要な電荷（電子−正孔対のうちのキャリア
として機能しない電荷；典型的には正孔）を吸収するの
で、発生した不要な電荷によるゲート−ソース間の表面
空乏層の幅の変化が抑制・防止される。その結果、化合
物ＦＥＴの電流−電圧特性におけるキンクの発生が抑制
・防止される。
（典型的にはｎ型化合物半導体層）の下に電荷吸収層
（典型的にはｐ型化合物半導体層）を有するため、動作
層内で衝突電離によって電子−正孔対が発生しても、電
荷吸収層が不要な電荷（電子−正孔対のうちのキャリア
として機能しない電荷；典型的には正孔）を吸収するの
で、発生した不要な電荷によるゲート−ソース間の表面
空乏層の幅の変化が抑制・防止される。その結果、化合
物ＦＥＴの電流−電圧特性におけるキンクの発生が抑制
・防止される。
【００９１】更に、動作層はエピタキシャル成長によっ
て形成されているので、イオン注入法によって形成され
た動作層よりも、高不純物濃度で且つ厚さが薄い層を形
成できる上に不純物の濃度を正確に制御できるので、従
来のよりも特性の優れた化合物ＦＥＴが得られる。特
に、ＭＩＳＦＥＴにおける絶縁層として機能する真性化
合物半導体層（半絶縁性化合物半導体層）をエピタキシ
ャル成長層を用いて形成することによって、化合物ＦＥ
Ｔの耐圧を向上することができる。更に、電荷吸収層や
半導体積層構造としてエピタキシャル成長によって形成
された半導体層を用いることによって、ＦＥＴ特性をさ
らに向上することができる。
て形成されているので、イオン注入法によって形成され
た動作層よりも、高不純物濃度で且つ厚さが薄い層を形
成できる上に不純物の濃度を正確に制御できるので、従
来のよりも特性の優れた化合物ＦＥＴが得られる。特
に、ＭＩＳＦＥＴにおける絶縁層として機能する真性化
合物半導体層（半絶縁性化合物半導体層）をエピタキシ
ャル成長層を用いて形成することによって、化合物ＦＥ
Ｔの耐圧を向上することができる。更に、電荷吸収層や
半導体積層構造としてエピタキシャル成長によって形成
された半導体層を用いることによって、ＦＥＴ特性をさ
らに向上することができる。
【００９２】本発明によると、大電力増幅用高耐圧ＦＥ
Ｔに好適に用いられる化合物ＦＥＴおよびその製造方法
が提供される。
Ｔに好適に用いられる化合物ＦＥＴおよびその製造方法
が提供される。
【図１】本発明による実施形態１の化合物電界効果トラ
ンジスタ１００の断面を模式的に示す図である。
ンジスタ１００の断面を模式的に示す図である。
【図２】実施形態１の化合物電界効果トランジスタ１０
０の製造工程を模式的に示す断面図である。
０の製造工程を模式的に示す断面図である。
【図３】実施形態１の他の化合物電界効果トランジスタ
２００の断面を模式的に示す図である。
２００の断面を模式的に示す図である。
【図４】実施形態１の他の化合物電界効果トランジスタ
３００の断面を模式的に示す図である。
３００の断面を模式的に示す図である。
【図５Ａ】実施形態１の他の化合物電界効果トランジス
タ４００の断面を模式的に示す図である。
タ４００の断面を模式的に示す図である。
【図５Ｂ】図５Ａに示した化合物電界効果トランジスタ
４００の５Ｂ−５Ｂ’線分間のバンド構造を模式的に示
す図である。
４００の５Ｂ−５Ｂ’線分間のバンド構造を模式的に示
す図である。
【図６】図５Ａに示した化合物電界効果トランジスタ４
００の製造工程を模式的に示す断面図である。
００の製造工程を模式的に示す断面図である。
【図７】本発明による実施形態２の化合物電界効果トラ
ンジスタ５００の断面を模式的に示す図である。
ンジスタ５００の断面を模式的に示す図である。
【図８】実施形態２の化合物電界効果トランジスタ６０
０の断面を模式的に示す図である。
０の断面を模式的に示す図である。
【図９】実施形態２の化合物電界効果トランジスタ７０
０の断面を模式的に示す図である。
０の断面を模式的に示す図である。
【図１０】実施形態２の化合物電界効果トランジスタ８
００の断面を模式的に示す図である。
００の断面を模式的に示す図である。
【図１１】実施形態３の化合物電界効果トランジスタ９
００の断面を模式的に示す図である。
００の断面を模式的に示す図である。
【図１２】図１１に示した化合物電界効果トランジスタ
９００の製造工程を模式的に示す断面図である。
９００の製造工程を模式的に示す断面図である。
【図１３】実施形態４の化合物電界効果トランジスタ１
０００の断面を模式的に示す図である。
０００の断面を模式的に示す図である。
【図１４】実施形態４の化合物電界効果トランジスタ１
１００の断面を模式的に示す図である。
１００の断面を模式的に示す図である。
【図１５】従来のイオン注入法によって形成されたＭＥ
ＳＦＥＴにおけるゲート電極から基板までのバンド構造
を模式的に示す図である。
ＳＦＥＴにおけるゲート電極から基板までのバンド構造
を模式的に示す図である。
【図１６】化合物ＦＥＴのＩ−Ｖ特性を示すグラフであ
る。（ａ）は理想的な化合物ＦＥＴのＩ−Ｖ曲線を示
し、（ｂ）は従来の化合物ＦＥＴのＩ−Ｖ曲線を示す。
る。（ａ）は理想的な化合物ＦＥＴのＩ−Ｖ曲線を示
し、（ｂ）は従来の化合物ＦＥＴのＩ−Ｖ曲線を示す。
【図１７】イオン注入法によって作製された従来のＭＥ
ＳＦＥＴの断面を模式的に示す図である。
ＳＦＥＴの断面を模式的に示す図である。
【図１８】エピタキシャル成長法を用いて作製された従
来のＭＩＳＦＥＴの断面を模式的に示す図である。
来のＭＩＳＦＥＴの断面を模式的に示す図である。
【図１９】図１８に示したＭＩＳＦＥＴにおけるゲート
電極下のバンド構造を模式的に示す図である。
電極下のバンド構造を模式的に示す図である。
２２ 半絶縁性化合物半導体基板 ２２ａ バッファ層（半絶縁性化合物半導体層） ２４ 電荷吸収層（第１導電型化合物半導体層） ２６ 動作層（第２導電型化合物半導体層） ２６ｃ チャネル ２８ ソース電極 ２８ａ オーミック接触領域 ３２ ゲート電極 ３４ ドレイン電極 ３４ａ オーミック接触領域 ３５ 半絶縁性化合物半導体層（第１半絶縁性層） ３６ 動作層 ３７ 真性化合物半導体層（第２半絶縁性層） ３８ コンタクト層（ｎ+化合物半導体層） ５２、５２’ 付加電極 ５２ａ オーミック接触領域 ５４ 接続電極 ５８ コンタクトホール ６０ レジスト層 ６２ 第２導電型化合物半導体層 ７２ 半絶縁性基板 ７４ 動作層 ７５ 空乏層 ７６ ゲート電極 ７８ キンク（折れ曲がり） ８２ 半絶縁性基板 ８４ｓ、８４ｄ ｐ型化合物半導体層 ８６ ｎ型動作層 ８７ ソース電極 ８８ ドレイン電極 ８９ ゲート電極 ９２ 半絶縁性基板（ＧａＡｓ基板） ９２ａ バッファ層（ｉ−ＧａＡｓ） ９４ 動作層（ｎ−ＧａＡｓ） ９５ 半絶縁性化合物半導体層（ｉ−Ａｌ0.2Ｇａ0.8Ａ
ｓ） ９６ コンタクト層（ｎ−ＧａＡｓ） ９７ ソース電極 ９８ ドレイン電極 ９９ ゲート電極 １００、２００、３００、４００、５００、６００ ７
００ 化合物ＦＥＴ ８００、９００、１０００、１１００、１２００、１３
００ 化合物ＦＥＴ
ｓ） ９６ コンタクト層（ｎ−ＧａＡｓ） ９７ ソース電極 ９８ ドレイン電極 ９９ ゲート電極 １００、２００、３００、４００、５００、６００ ７
００ 化合物ＦＥＴ ８００、９００、１０００、１１００、１２００、１３
００ 化合物ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 順道 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上田 大助 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F102 FA01 FA03 GB01 GC01 GD01 GD10 GJ05 GK05 GL05 GM04 GN05 GR06 GR13 GR15 GS02 GT02 GT03 HC01 HC07 HC21
Claims (13)
- 【請求項１】 半絶縁性表面を有する化合物半導体基板
と、 前記化合物半導体基板の一部に形成された第１導電型化
合物半導体層からなる電荷吸収層と、 前記電荷吸収層および前記半絶縁性表面の前記電荷吸収
層が形成されていない領域を覆うようにエピタキシャル
成長された第２導電型化合物半導体層からなる動作層を
少なくとも含む半導体積層構造と、 前記電荷吸収層の上部に位置する前記半導体積層構造上
に形成され、前記電荷吸収層と電気的に接続されたソー
ス電極と、 前記電荷吸収層が形成されていない領域の上部に位置す
る前記半導体積層構造上に形成されたドレイン電極と、 前記ソース電極と前記ドレイン電極との間に形成された
ゲート電極と、 を有する化合物電界効果トランジスタ。 - 【請求項２】 前記半導体積層構造上に形成された付加
電極と、 前記付加電極から前記半導体積層構造を介して前記電荷
吸収層に至るオーミック接触領域と、 前記付加電極と前記ソース電極とを電気的に接続する接
続電極と、 をさらに有する請求項１に記載の化合物電界効果トラン
ジスタ。 - 【請求項３】 前記半導体積層構造の一部に形成され前
記電荷吸収層に至るコンタクトホールと、 前記コンタクトホール内において前記電荷吸収層と電気
的に接続された付加電極と、 前記付加電極と前記ソース電極とを電気的に接続する接
続電極と、 を更に有する請求項１に記載の化合物電界効果トランジ
スタ。 - 【請求項４】 前記電荷吸収層上に形成された更なる第
２導電型化合物半導体層を有し、前記半導体積層構造
は、前記電荷吸収層、前記更なる第２導電型化合物半導
体層および前記電荷吸収層が形成されていない領域を覆
うように形成されている、請求項１から３のいずれかに
記載の化合物電界効果トランジスタ。 - 【請求項５】 半絶縁性表面を有する化合物半導体基板
を用意する工程と、 前記化合物半導体基板の一部に第１導電型化合物半導体
層からなる電荷吸収層を形成する工程と、 前記電荷吸収層および前記半絶縁性表面の前記電荷吸収
層が形成されていない領域を覆うように、第２導電型化
合物半導体層からなる動作層を少なくとも含む半導体積
層構造をエピタキシャル成長させる工程と、 前記電荷吸収層と電気的に接続されたソース電極を前記
電荷吸収層の上部に位置する前記半導体積層構造上に形
成する工程と、 前記電荷吸収層が形成されていない領域の上部に位置す
る前記半導体積層構造上にドレイン電極を形成する工程
と、 前記ソース電極と前記ドレイン電極との間にゲート電極
を形成する工程と、 を包含する化合物電界効果トランジスタの製造方法。 - 【請求項６】 前記電荷吸収層形成工程は、前記化合物
半導体基板の一部の領域に選択的に第１導電型不純物を
イオン注入する工程を包含する請求項５に記載の化合物
電界効果トランジスタの製造方法。 - 【請求項７】 前記電荷吸収層形成工程は、前記化合物
半導体基板の前記半絶縁性表面上に前記第１導電型化合
物半導体層をエピタキシャル成長させる工程と、前記第
１導電型化合物半導体層を所定の形状にパターニングす
る工程とを包含する請求項５に記載の化合物電界効果ト
ランジスタの製造方法。 - 【請求項８】 前記半導体積層構造形成工程は、前記動
作層をエピタキシャル成長させる工程と、前記動作層上
に真性化合物半導体層をエピタキシャル成長させる工程
と、前記真性化合物半導体層上に、第２導電型化合物半
導体層からなるコンタクト層をエピタキシャル成長させ
る工程とを包含し、 前記ドレイン電極形成工程は、前記コンタクト層上にド
レイン電極を形成する工程と、前記ドレイン電極と前記
コンタクト層との間にオーミック接触領域を形成する工
程とを包含し、 前記ゲート電極形成工程は、前記コンタクト層の一部を
除去し前記真性化合物半導体層の一部を露出させる工程
と、前記露出された前記真性化合物半導体層上にゲート
電極を形成する工程とを包含する請求項５に記載の化合
物電界効果トランジスタの製造方法。 - 【請求項９】 前記ソース電極形成工程は、前記ソース
電極の金属材料を熱拡散させることによって、前記ソー
ス電極から前記半導体積層構造を介して前記電荷吸収層
に至るオーミック接触領域を形成する工程を包含する請
求項５から８のいずれかに記載の化合物電界効果トラン
ジスタの製造方法。 - 【請求項１０】 前記ソース電極形成工程は、 前記半導体積層構造上に金属材料からなる付加電極を形
成する工程と、 前記付加電極の金属材料を熱拡散させることによって、
前記付加電極から前記半導体積層構造を介して前記電荷
吸収層に至るオーミック接触領域を形成する工程と、 前記付加電極と前記ソース電極とを電気的に接続する接
続電極を形成する工程とを包含する請求項５から８のい
ずれかに記載の化合物電界効果トランジスタの製造方
法。 - 【請求項１１】 前記ソース電極形成工程は、 前記半導体積層構造の一部に前記電荷吸収層に至るコン
タクトホールを形成する工程と、 前記コンタクトホール内において前記電荷吸収層と直接
接触する付加電極を形成する工程と、 前記半導体積層構造上にソース電極を形成する工程と、 前記付加電極と前記ソース電極とを電気的に接続する接
続電極を形成する工程と、 を包含する請求項５から８のいずれかに記載の化合物電
界効果トランジスタの製造方法。 - 【請求項１２】 前記電荷吸収層上に更なる第２導電型
化合物半導体層を形成する工程と、 前記更なる第２導電型化合物半導体層を前記電荷吸収層
と同一の形状にパターニングする工程とをさらに包含
し、 前記半導体積層構造を形成する工程は、前記電荷吸収
層、前記パターニングされた前記更なる第２導電型化合
物半導体層および前記電荷吸収層が形成されていない領
域を覆うように前記半導体積層構造を形成する工程であ
る、請求項５から１１のいずれかに記載の化合物電界効
果トランジスタの製造方法。 - 【請求項１３】 前記電荷吸収層上に更なる第２導電型
化合物半導体層を形成する工程と、 前記更なる第２導電型化合物半導体層を前記電荷吸収層
と同一の形状にパターニングする工程と、をさらに包含
し、 前記半導体積層構造を形成する工程は、前記電荷吸収
層、前記パターニングされた前記更なる第２導電型化合
物半導体層及び前記電荷吸収層が形成されていない領域
を覆うように前記半導体積層構造を形成する工程であ
り、 前記ソース電極形成工程は、 前記半導体積層構造の一部に前記第１導電型化合物半導
体層に至るコンタクトホールを形成する工程と、 前記コンタクトホール内において前記第１導電型化合物
半導体層と直接接触する付加電極を形成する工程と、 前記半導体積層構造上にソース電極を形成する工程と、 前記付加電極と前記ソース電極とを電気的に接続する接
続電極を形成する工程と、 を包含する請求項５から８のいずれかに記載の化合物電
界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154276A JP2000349096A (ja) | 1999-06-01 | 1999-06-01 | 化合物電界効果トランジスタおよびその製造方法 |
| US09/578,712 US6429471B1 (en) | 1999-06-01 | 2000-05-26 | Compound semiconductor field effect transistor and method for the fabrication thereof |
| EP00111563A EP1058294B1 (en) | 1999-06-01 | 2000-05-30 | Compound semiconductor field effect transistor and method for the fabrication thereof |
| DE60037072T DE60037072T2 (de) | 1999-06-01 | 2000-05-30 | Verbindungshalbleiter-Feldeffekttransistor und dessen Herstellungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11154276A JP2000349096A (ja) | 1999-06-01 | 1999-06-01 | 化合物電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349096A true JP2000349096A (ja) | 2000-12-15 |
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|---|---|---|---|
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|---|---|
| US (1) | US6429471B1 (ja) |
| EP (1) | EP1058294B1 (ja) |
| JP (1) | JP2000349096A (ja) |
| DE (1) | DE60037072T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
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| JP2013106022A (ja) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
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| US6028348A (en) * | 1993-11-30 | 2000-02-22 | Texas Instruments Incorporated | Low thermal impedance integrated circuit |
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-
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
| JP2012080123A (ja) * | 2002-11-26 | 2012-04-19 | Cree Inc | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法 |
| JP2008511984A (ja) * | 2004-09-01 | 2008-04-17 | クリー スウェーデン エービー | チャネル層乾燥下部上部スぺーサ層が含まれる横方向場効果トランジスタおよびその加工法 |
| JP2007329205A (ja) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | トランジスタ |
| US7683399B2 (en) | 2006-06-06 | 2010-03-23 | Panasonic Corporation | Transistor |
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