JP4064800B2 - ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 - Google Patents
ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP4064800B2 JP4064800B2 JP2002358337A JP2002358337A JP4064800B2 JP 4064800 B2 JP4064800 B2 JP 4064800B2 JP 2002358337 A JP2002358337 A JP 2002358337A JP 2002358337 A JP2002358337 A JP 2002358337A JP 4064800 B2 JP4064800 B2 JP 4064800B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- recess opening
- recess
- contact
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 109
- 230000005669 field effect Effects 0.000 title claims description 101
- 150000001875 compounds Chemical class 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 104
- 230000005684 electric field Effects 0.000 claims description 81
- 239000012535 impurity Substances 0.000 claims description 39
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 34
- 230000002040 relaxant effect Effects 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 23
- 238000001039 wet etching Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 18
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 description 60
- 238000000034 method Methods 0.000 description 44
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000003870 refractory metal Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に係り、特にヘテロ接合型化合物半導体電荷効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ヘテロ接合を利用した高周波用化合物半導体電界効果トランジスタが注目されている。これらの高周波用電界効果トランジスタは、GaAs等の化合物半導体基板上に化合物半導体層を積層並びに加工して作製され、高出力増幅器、スイッチ、低雑音増幅器等に応用されている。特に高出力増幅器に応用する場合には、高耐圧と低いがともに要求される。高耐圧と低い寄生抵抗が要求される電界効果トランジスタでは、ダブルリセスと呼ばれる構造を採用することが多い。ダブルリセス構造は、コンタクト層を２段階にリセスすることで、耐圧の確保と寄生抵抗の低減の両立をはかろうとする技術である。ダブルリセス構造においては、第１のリセス開口（ワイドリセス開口）の深さと第２のリセス開口（ナロウリセス開口）の深さはともに、電界効果トランジスタにおける最大ドレイン電流や相互コンダクタンス等の特性を決定する。従って、２段階のリセスを形成するにあたっては、高い製造歩留まりを得るために第１のリセス開口の深さと第２のリセス開口の深さの制御が重要となる。このため、リセスエッチングプロセスには高い精度が要求される。また、リセスエッチングプロセスには、特性劣化の原因となるようなダメージを基板に与えないことも要求される。基板にダメージを与えずに正確なリセス深さを得るために、材料によってエッチング速度が異なることを利用するウェットエッチング法が使われる（例えば、特許文献１参照）。
【０００３】
図２５は、従来のヘテロ接合型電界効果トランジスタの断面構造を示している。この電界効果トランジスタは、半絶縁性GaAs基板１１１上に、バッファ層１１２、ｎ型不純物が添加されたAlGaAsからなる電子供給下層１１３、不純物が添加されていないGaAsまたはInGaAsからなる半導体チャネル層１１４、ｎ型不純物が添加されたAlGaAsからなる電子供給層１１５、ｎ型不純物が添加されたn-InGaPからなるコンタクト下層１１６及びｎ型不純物が添加されたGaAsからなるコンタクト上層１１７が順次積層された構造である。上記コンタクト上層１１７を貫通してワイドリセス開口１３１が形成されており、このワイドリセス開口の内部にコンタクト下層１１６を貫通してナロウリセス開口１３２が形成されている。該ナロウリセス開口の底部に露出した電子供給層１１５の表面には、ゲート電極１２２が形成され、上記ワイドリセス開口を挟んだコンタクト上層１１７の表面にはソース電極１２０とドレイン電極１２１がそれぞれ形成されている。
【０００４】
従来技術では、このようなダブルリセス構造を高精度で形成するために、リセスエッチング時に用いるエッチャントの種類によって、InGaPとGaAs、またはInGaPとInGaAsの選択性が大きく異なることを利用している。例えばH3PO4（燐リン酸）系のエッチャントでは、InGaAs或いはGaAsがエッチングされるのに対してInGaPはほとんどエッチングされない。一方、HCL（塩酸）系のエッチャントでは、InGaAs或いはGaAsがほとんどエッチングされないのに対してInGaPは大きくエッチングされることを利用している。すなわち、H3PO4系のエッチャントを用いた第１のリセスエッチングでGaAsコンタクト上層１１７をエッチングすると、エッチングはInGaPコンタクト下層１１６の表面で実質的に停止する。次に、HCl系のエッチャントを用いた第２のリセスエッチングでInGaPコンタクト下層１１６をエッチングすると、エッチングはInGaPコンタクト下層１１６の下に形成されたAlGaAs電子供給層１１５の表面で実質的に停止する。このようにして、第１のリセスエッチングと第２のリセスエッチングを正確に制御できる。
【０００５】
【特許文献１】
特開平７−３３５８６７号公報（要約書、図１）
【０００６】
【発明が解決しようとする課題】
従来のヘテロ接合型化合物半導体電界効果トランジスタでは、ソース電極１２０より供給された電子はn+-GaAsからなる低抵抗なコンタクト上層１１７を流れた後、n-InGaPコンタクト下層１１６を流れる。そして、チャネル層１１４を通って再びn-InGaP下層１１６を流れ、低抵抗コンタクト上層１１７を流れた後にドレイン電極１２１へ流れ込む。
【０００７】
しかしながら、コンタクト下層１１６を構成するInGaPの電子の移動度は、GaAsやInGaAsのそれに比べて小さい。例えばn-GaAsの移動度は濃度5×1018cm-3において1700cm2V-1s-1であるのに対して、n-InGaPの移動度は濃度2×1018cm-3において800cm2V-1s-1である。ソース電極１２０及びドレイン電極１２１と直接接触するn+-GaAsコンタクト上層１１７は、良好なオーミック特性を得るためにｎ型不純物が高い濃度で添加されて低抵抗となっている。このため、コンタクト下層１１６の抵抗値は、トランジスタのソース抵抗等の寄生抵抗に大きく影響する。
【０００８】
上述したような構成では、電子が移動度の低いn-InGaPコンタクト下層１１６を流れなければならないため、トランジスタの寄生抵抗が増大するという問題が生じる。トランジスタの寄生抵抗が増大すると、トランジスタの相互コンダクタンスの低下や最大ドレイン電流の低下が生じる。このトランジスタを高周波電力増幅器に応用した場合には利得の低下、高周波スイッチに応用した場合には挿入損失の増大となってその影響が現れる。
【０００９】
本発明は上記のような事情を鑑みてなされたもので、寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタ及びを提供することを目的とする。
【００１０】
また、選択ウェットエッチング法により比較的容易にダブルリセス構造を形成できるヘテロ接合型化合物半導体電界効果トランジスタの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明のヘテロ接合型化合物半導体電界効果トランジスタは、化合物半導体基板上に設けられ、イントリンシック型のGaAsまたはInGaAsからなるチャネル層と、前記チャネル層上に設けられ、ｎ型不純物が添加されたAlGaAsからなる第１の電子供給層と、前記第１の電子供給層上に設けられ、イントリンシック型のInGaPからなる電界強度緩和層と、前記電界強度緩和層上に設けられ、ｎ型不純物が添加されたGaAsまたはInGaAsからなる第１のコンタクト層と、前記第１のコンタクト層上に設けられ、イントリンシック型のInGaPからなるリセスストッパ層と、前記リセスストッパ層上に設けられ、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加されたGaAsからなる第２のコンタクト層と、前記リセスストッパ層の表面を露出させるように、前記第２のコンタクト層を貫通して形成されたワイドリセス開口と、前記ワイドリセス開口内に、前記第１の電子供給層の表面を露出させるように、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層の表面を貫通して形成されたナロウリセス開口と、前記ナロウリセス開口内の底部に露出させた前記第１の電子供給層の表面上に設けられたゲート電極と、前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むように設けられたソース電極及びドレイン電極とを具備することを特徴としている。
【００１２】
また、この発明のヘテロ接合型化合物半導体電界効果トランジスタの製造方法は、化合物半導体基板上にイントリンシック型のGaAsまたはInGaAsからなるチャネル層を堆積形成する工程と、前記チャネル層上にAlGaAsからなる電子供給層を堆積形成する工程と、前記電子供給層上にイントリンシック型のInGaPからなる電界強度緩和層を堆積形成する工程と、前記電界強度緩和層上にｎ型不純物が添加されたGaAsまたはInGaAsからなる第１のコンタクト層を堆積形成する工程と、前記第１のコンタクト層上にイントリンシック型のInGaPからなるリセスストッパ層を堆積形成する工程と、前記リセスストッパ層上に、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加されたGaAsからなる第２のコンタクト層を堆積形成する工程と、前記リセスストッパ層をストッパとして用いて、前記第２のコンタクト層をウェットエッチングし、この第２のコンタクト層を貫通するワイドリセス開口を形成する工程と、前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むようにソース電極及びドレイン電極を形成する工程と、前記電界強度緩和層をストッパとして用いて、前記ワイドリセス開口内の前記第１のコンタクト層をウェットエッチングする工程と、前記電子供給層をストッパとして用いて、前記ナロウリセス開口内の前記電界強度緩和層をウェットエッチングし、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層を貫通するナロウリセス開口を形成する工程と、前記ナロウリセス開口内の底部に露出された前記電子供給層の表面上にゲート電極を形成する工程とを具備することを特徴としている。
【００１３】
上記のような構成によれば、下層の第１のコンタクト層に電子の移動度が高いｎ型不純物が添加されたGaAsまたはInGaAsを用いたので、寄生抵抗を低減できる。これによって、トランジスタの相互コンダクタンスの低下や最大ドレイン電流の低下を抑制でき、高周波電力増幅器に応用した場合には利得の低下、高周波スイッチに応用した場合には挿入損失の増大を抑制及び出来る。また、電界強度緩和層によってゲート電極の端部近傍の電界集中を緩和して耐圧も向上できる。
【００１４】
上記のような製造方法によれば、各々が下層をストッパにした選択ウェットエッチング法を用いて、高精度なリセスエッチング技術を保持することが出来る。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なおこの説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
［第１の実施形態］
図１は本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを模式的に表わす断面構造図である。図１に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７（第１のコンタクト層）としてn-GaAs層、及びコンタクト上層１８（第２のコンタクト層）として低抵抗のn+-GaAs層がそれぞれ順次積層される。上記コンタクト下層１７の上には、リセスストッパ層５０としてi-In0.49Ga0.51P層が積層され、このリセスストッパ層５０の上にコンタクト上層１８として低抵抗のn+-GaAs膜が積層されている。このコンタクト上層１８の表面には、ワイドリセス開口５を挟むようにAuGe/Ni/Auからなるソース電極２０とドレイン電極２１が形成されている。上記コンタクト上層１８には、このコンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、リセスストッパ層５０、コンタクト下層１７、及び電界強度緩和層１６を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成されている。そして、上記ナロウリセス開口１０の底部に露出した上側の電子供給層１５の表面には、例えばＡｌからなるゲート電極２２が形成されている。
【００１７】
上述のように、本第１の実施形態に係る電界効果トランジスタでは、ナロウリセス開口１０が形成されたコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５が形成されたコンタクト上層１８は、ｎ型の不純物がより高濃度に添加され、低抵抗化されたGaAsを含んで形成される。また、電界強度緩和層１６及びリセスストッパ層５０はイントリンシック型のInGaPから形成されている。
【００１８】
次に、本実施形態に係る電界効果トランジスタの動作を詳説する。
【００１９】
半絶縁性GaAs基板１１及びソース電極２０が接地され、ゲート電極２２に閾値電圧より高い電圧が印加されると、チャネル層１４（i-In0.15Ga0.85As層）に電子が通り得るチャネルが形成される。この状態でドレイン電極２１に電圧が印加されると、ソース電極２０から供給された電子が低抵抗のコンタクト上層１８を流れる。この電子は、コンタクト下層１７（n-GaAs層）を主に流れてチャネル層１４へ流れ、再びコンタクト下層１７を主に流れてコンタクト上層１８からドレイン電極２１へと流れ込む。このようにして、ヘテロ接合型化合物半導体電界効果トランジスタのスイッチング動作が完了する。
【００２０】
本第１の実施形態に係る電界効果トランジスタにおいて、コンタクト下層１７は、InGaPに比べて移動度の大きいGaAsで形成されるため、寄生抵抗を大きく低減することができる。よって、本第１の実施形態に係る半導体電界効果トランジスタは、低いオン抵抗であり、大きな最大ドレイン電流と大きな相互コンダクタンスを有する。
【００２１】
また、InGaPからなる電界強度緩和層１６に不純物が意図的に添加されていない。即ち、電界強度緩和層１６はイントリンシック型である。そのため、ゲート電極２２の端部近傍における電界集中を緩和出来る。そして、上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしに耐圧を向上する効果を有する。
【００２２】
次に、図１に示したヘテロ接合型電界効果トランジスタの製造方法について図２〜図１５を用いて説明する。
【００２３】
まず、半絶縁性GaAs基板１１の上に、例えばMOCVD法またはMBE法を用いて、GaAsまたはGaAs/Al0.2Ga0.8Asの超格子構造よりなるバッファ層１２を例えば500nmの厚さにエピタキシャル成長で形成する。続いて、上記バッファ層１２上に、下側の電子供給層１３としてSiを約2×1018cm-3添加したn-Al0.2Ga0.8As層を、例えば5nmの厚さにエピタキシャル成長で形成する。次に、上記電子供給層１３上に、図示しない下側のスペーサ層として無添加のi-Al0.2Ga0.8As層を例えば5nmの厚さにエピタキシャル成長で形成する。引き続き、上記下側のスペーサ層上にチャネル層１４として無添加のi-In0.15Ga0.85As層を例えば15nmの厚さにエピタキシャル成長で形成する。その後、図示しない上側のスペーサ層として無添加のi-Al0.2Ga0.8As層を、例えば5nmの厚さにエピタキシャル成長で形成する。続いて、上記上側のスペーサ層上に、上側の電子供給層１５としてSiを約1×1019cm-3添加したn-Al0.2Ga0.8As層を例えば5nmの厚さに、Siを約7×1017cm-3添加したn-Al0.2Ga0.8As層を例えば7nmの厚さにそれぞれエピタキシャル成長で形成する。続いて電界強度緩和層１６として無添加のi-In0.48Ga0.52P層を例えば5nmの厚さに形成する。その後、上記電界強度緩和層１６上に、コンタクト下層１７としてSiを約4×1018cm-3添加したn-As層を例えば20nmの厚さにエピタキシャル成長で形成する。次に、このコンタクト下層１７上に、リセスストッパ層５０としてi-In0.49Ga0.51P層を例えば3nmの厚さにエピタキシャル成長で形成する。次に、このリセスストッパ層５０の上に、コンタクト上層１８としてSiを約5e18cm-3添加したn+-GaAs膜を、例えば100nmの厚さにエピタキシャル成長で形成する。そして、上記コンタクト上層１８上に、SiO2からなる絶縁膜３０を形成する（図２）。
【００２４】
ここで、上側の電子供給層１５の一部として形成した、Siを約7×1017cm-3添加したn-Al0.2Ga0.8As層は、特にショットキー層と呼ばれることもあり、ショットキーゲート耐圧を向上させるためのものである。
【００２５】
次に、上記絶縁膜３０上にワイドリセス開口を形成するために、フォトレジスト３１を塗布し、露光及び現像などの処理を行ってフォトレジスト３１にワイドリセス開口を形成するためのパターン３２を形成する（図３）。
【００２６】
次に、上記フォトレジストパターン３２をマスクにして絶縁膜３０を例えばRIE(Reactive Ion Etching)法でエッチングし、絶縁膜３０にワイドリセス開口を形成するためのパターン３３を形成する。その後、上記フォトレジストパターン３２を剥離する（図４）。
【００２７】
次に、パターニングされた上記絶縁膜３０をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてｎ型コンタクト上層１８を貫通するようにウェットエッチングしてワイドリセス開口５を形成する。この時、リセスストッパ層５０をH3PO4系エッチャントに対するストッパとして用いる（図５）。
【００２８】
次に、ワイドリセス開口５の内部に、このワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜３５を全面に形成する（図６）。次に、フォトレジスト３６を塗布した後、露光及び現像などの処理を行って開口パターン３７を形成する。そして、上記フォトレジスト３６をマスクにしてRIE法により絶縁膜３５をエッチングし、絶縁膜３５にナロウリセス開口を形成するためのパターン３８を形成する。その後、上記フォトレジスト３６を剥離する（図７、図８）。
【００２９】
次に、リフトオフ法により、コンタクト上層１８の表面に、ワイドリセス開口５を挟むようにAuGe/Ni/Auからなるソース電極２０とドレイン電極２１を形成する。
【００３０】
なお、これらのソース電極２０とドレイン電極２１は、次に記すゲート電極２２を形成した後に形成してもよい（図９）。
【００３１】
その後、ゲート電極２２を形成するために、絶縁膜３５上にフォトレジストパターン４０を形成する（図１０）。
【００３２】
次に、ナロウリセス開口５を形成するためのパターンが形成された絶縁膜３５をマスクにして、例えばHClからなるエッチャントを用いて、リセスストッパ層５０を貫通してコンタクト層１７の表面に達する開口５１−１を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされないため、コンタクト層１７の表面が露出した時点で、リセスエッチングは実質的にストップする（図１１）。即ち、コンタクト下層１７はリセスストッパ層５０をエッチングする時のストッパとして用いることが出来る。
【００３３】
次に、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いて、コンタクト下層１７を貫通して電界強度緩和層１６の表面に達する開口５１−２を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、リセスエッチングは実質的に停止する（図１２）。よって、電界強度緩和層１６をコンタクト層１７をエッチングする時のストッパとして用いることが出来る。
【００３４】
その後、例えばHClからなるエッチャントを用いて電界強度緩和層１６（i-In0.48Ga0.52P層）を除去し、開口５１−３を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされない。このため、選択的に電界強度緩和層１６のみをエッチングすることが出来るのでエッチング深さを正確に制御出来る。そのため、所望のナロウリセス開口５を形成することが出来る（図１３）。
【００３５】
次に、ナロウリセス開口５の底部に露出した上側の電子供給層１５の表面に、例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する。その後、上記フォトレジストパターン４０を剥離する（図１４）。
【００３６】
最後に、全面に例えばSiNからなる保護膜４２を形成し、本第１の実施形態に係るヘテロ接合型半導体電界効果トランジスタを完成する（図１５）。
【００３７】
本第１の実施形態では、コンタクト上層１８とコンタクト下層１７との間にInGaPからなるイントリンシック型のリセスストッパ層５０が挿入されている。従って、ワイドリセス開口５を形成するリセスエッチング工程において、H3PO4系エッチャントではInGaPからなるリセスストッパ層５０はエッチング速度が非常に遅いので、専らGaAsからなるコンタクト上層１８のみを選択的に除去することが出来る。その結果、正確なエッチング深さに制御できる。
【００３８】
また、ワイドリセス開口５の内側にナロウリセス開口１０を形成するリセスエッチング工程では、InGaPからなる電界強度緩和層１６とGaAsまたはInGaAsからなるコンタクト下層１７を選択的にエッチングすることが出来る。そのため、やはり正確なエッチング深さに制御できる。
【００３９】
即ち、このようなリセス構造を形成するエッチング工程が正確に制御でき、本実施形態によるヘテロ接合型電界効果トランジスタの製造歩留まりが従来技術に比べて低下することはない。よって、本発明の第１の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立するというダブルリセス構造の長所を生かすことができる。また、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上と共に高い製造歩留まりも期待できる。
【００４０】
なお、InGaP層からなるリセスストッパ層５０は、ウェットエッチングのストッパとして機能するが、イントリンシック型であることからInGaP層を挿入したことによる電子伝導の問題は最小限に抑制されている。また、リセスストッパ層５０の膜厚は、コンタクト下層１７の膜厚よりも薄くすることが可能である。
【００４１】
［第２の実施形態］
図１６は、本発明の第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの構造を模式的に示す断面構造図である。以下においては、第１の実施形態と相違する部分について説明する。
【００４２】
図１６に示すように、コンタクト上層１８の低抵抗のn+-GaAs層及びリセスストッパ層５０を貫通してワイドリセス開口５が形成されている。
【００４３】
本第２の実施形態に係る電界効果トランジスタの他の構成並びに動作は、第１の実施形態と同様であるのでその説明を省略する。
【００４４】
本実施形態に係るヘテロ接合型電界効果トランジスタの動作上の効果は、前述した第１の実施の形態と同様に、コンタクト下層１７がInGaPに比べて電子の移動度の大きいGaAsから構成されていることにより、コンタクト下層１７の電子の移動度が大きいため、寄生抵抗を大きく低減できるという点にある。さらに寄生抵抗が小さいため、低いオン抵抗、大きな最大ドレイン電流、及び大きな相互コンダクタンスを有する。
【００４５】
また、本実施形態によるヘテロ接合型電界効果トランジスタでは、InGaPからなる電界強度緩和層１６がイントリンシック型である。そのため、ゲート電極２２の端部近傍における電界集中を緩和できる。上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしにヘテロ接合型化合物半導体電界効果トランジスタの耐圧を向上できる。
【００４６】
次に、本第２の実施形態に係るヘテロ接合型電界効果トランジスタの製造方法について詳説する。
【００４７】
コンタクト上層１８を形成するまでは、第１の実施形態と同様である。
【００４８】
次に、上記コンタクト上層１８上にワイドリセス開口５を形成するためのフォトレジストパターンを形成し、このフォトレジストパターンをマスクにして絶縁膜をエッチングし、絶縁膜にワイドリセス開口５を形成するためのパターンを形成する。その後、上記フォトレジストパターンを剥離する。
【００４９】
引き続き、パターニングされた絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャント用いてｎ型コンタクト上層１８を貫通するワイドリセス開口５を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、ｎ型コンタクト上層１８を貫通するリセスエッチングは実質的に停止する。すなわち、リセスストッパ層５０をエッチングのストッパとして用いている。
【００５０】
次に、例えばHCl水溶液からなるエッチャントを用いて、リセスストッパ層５０（i-In0.49Ga0.51P層）におけるワイドリセス開口５の底部の領域を除去する。この時、HCl水溶液ではn-GaAsまたはn-InGaAsからなるコンタクト下層１７はほとんどエッチングされない。
【００５１】
次に、ワイドリセス開口５の内部に、このワイドリセス開口の幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成する。その後、この絶縁膜上にワイドリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。次に、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口を形成するためのパターンを形成する。その後、このフォトレジストパターンを剥離する。
【００５２】
次に、ワイドリセス開口５を挟むようにコンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。なお、これらのソース電極２０とドレイン電極２１は、次に記すゲート電極２２を形成した後に形成してもよい。
【００５３】
次に、上記絶縁膜上にフォトレジストを塗布し、パターニングしてフォトレジストパターンを形成する。このフォトレジストパターンと上記絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通するようにウェットエッチングしてナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６（i-In0.49Ga0.51P層）の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。
【００５４】
次に、例えばHCl水溶液からなるエッチャントを用いて電界強度緩和層１６（i-In0.49Ga0.51P層）を除去する。この時、HCl水溶液では上側の電子供給層１５であるn-Al0.2Ga0.8As層はほとんどエッチングされない。
【００５５】
次に、ナロウリセス開口１０の底部に露出した上側の電子供給層１５（n-Al0.2Ga0.8As層）の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、上記ゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する。
【００５６】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【００５７】
本第２の実施形態においても第１の実施形態と同様に、ワイドリセス開口５を形成するための第１のリセスエッチングでは、InGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系のエッチャントにて除去できるため、エッチングの深さを正確に制御することができる。また、ワイドリセス開口５の内側に狭い開口を形成するための第２のリセスエッチングでは、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系のエッチャントにて除去できる。そのため、やはりエッチングの深さを正確に制御することができる。
【００５８】
なお、本実施形態に係るヘテロ接合型電界効果トランジスタの製造方法は、リセス構造におけるエッチングが正確に制御できるという従来技術の利点を損なうことがない。また、製造歩留まりが低下することもない。従って、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できるダブルリセス構造の利点をより高めることができる。よって、本発明によるヘテロ接合型化合物半導体電界効果トランジスタを、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【００５９】
さらに、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタは、次に説明する製造過程における従来技術の問題を解決する。
【００６０】
図２５に示した従来のヘテロ接合型化合物半導体電界効果トランジスタでは、その製造工程においてワイドリセス開口１３１の底部にn-InGaPからなるコンタクト下層１１６が露出した状態でナロウのリセス開口１３２を形成する。しかし、その場合に以下の問題が生じる。
【００６１】
ナロウリセス開口１３２を形成するにあたって、ワイドリセス開口１３１の底部に露出したn-InGaPからなる半導体コンタクト下層１１６の表面にSiO2膜やSiN膜からなる絶縁膜を形成した後にフォトレジストパターンを形成する。しかしながら、絶縁膜の形成においては300℃以上の高温を必要とし、その際にn-InGaPからなるコンタクト下層１１６の成分元素が解離してn-InGaPからなるコンタクト下層１１６が変性する。このように変性したn-InGaPからなるコンタクト下層はHCl水溶液からなるエッチャントでエッチングできなくなることがある。従って、ナロウリセス開口１３２を形成することができない。
【００６２】
さらに、微細なナロウリセス開口１３２を高精度で形成するために、絶縁膜をRIE法にてエッチングする際、n-InGaPからなるコンタクト下層１１６の表面が損傷を受け、やはりn-InGaPからなるコンタクト下層１１６が変性する。このように変性したn-InGaPからなるコンタクト下層１１６はHCl水溶液からなるエッチャントでエッチングできなくなることがある。従って、同様にナロウリセス開口１３２を形成することができない。
【００６３】
また、ワイドリセス開口５の底部に露出したn-InGaPからなる半導体コンタクト下層１１６の表面にSiO2膜やSiN膜からなる絶縁膜を形成するのでなく、直接にn-InGaPからなる半導体コンタクト下層１１６の表面にフォトレジストパターンを形成することもある。その場合にも200℃程度の熱工程が必要となるため、n-InGaPからなる半導体コンタクト下層１１６は少なからず変性する。このように変性したn-InGaPからなる半導体コンタクト下層１１６はHCl水溶液からなるエッチャントでエッチングできなくなることがあり、同様にナロウリセス開口１３２を形成することができない。
【００６４】
これに対して、本実施形態の発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、ワイドリセス開口５の底部にはGaAsからなるコンタクト下層１７またはInGaAsからなるコンタクト下層１７が露出する。そのため、従来技術のようにナロウリセス開口１０が形成できないという問題は発生しない。
【００６５】
以上の説明のように、InGaP層からなるリセスストッパ層５０は、製造工程上においてウェットエッチングのためのストッパとして機能し、InGaP層を用いたことによる電子伝導の問題は最小限に抑制出来る。そのため第１の実施形態と同様に、リセスストッパ層５０の膜厚はコンタクト下層１７の膜厚よりも薄くすることが可能である。
【００６６】
［変形例１］
なお、前述した第１，第２の実施形態では、GaAsから形成されるコンタクト上層１８とコンタクト下層１７との間にリセスストッパ層５０を設けたが、エッチングの精密な制御が可能であれば、図１７に示すようにリセスストッパ層５０を設けなくてもコンタクト上層１８のみを選択的に除去可能である。
【００６７】
即ち、図１７に示す如く、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、コンタクト下層１７と上記電界強度緩和層１６とを貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。このヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【００６８】
上記ナロウリセス開口１０の底部に露出した上側の電子供給層１５の表面には、例えばＡｌからなるゲート電極２２が形成される。上記コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【００６９】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７は、ｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【００７０】
次に、上記電界効果トランジスタのスイッチング動作について詳説する。
【００７１】
半絶縁性GaAs基板１１及びソース電極２０が接地された状態でゲート電極２２に閾値電圧が印加されると、チャネル層１４（i-In0.15Ga0.85As層）に電子が通り得るチャネルが形成される。そして、ドレイン電極２１に電圧が印加されると、ソース電極２０から供給された電子が低抵抗の半導体コンタクト上層１８を流れ、主に半導体コンタクト下層１７（n-GaAs層）を流れて半導体チャネル層１４へ流れる。さらに、再びコンタクト下層１７を主に流れて半導体コンタクト上層１８からドレイン電極２１へと流れ込む。
【００７２】
ここで、図２５に示した従来のヘテロ接合型電界効果トランジスタでは、ソース電極１２２から供給された電子が、低抵抗の半導体コンタクト上層１１７を流れた後、主にn-InGaPから構成される半導体コンタクト下層１１６を流れて半導体チャネル層１１４へ至る。そして、再び半導体コンタクト下層１１６を流れて半導体コンタクト上層１１７からドレイン電極１２１へと流れ込んでいた。
【００７３】
これに対して、この電界効果トランジスタの半導体コンタクト下層１７は、InGaPに比べて電子の移動度が大きいGaAsから構成されているため、従来技術に比べて寄生抵抗を大きく低減することができる。これによって、低いオン抵抗であり、且つ大きな最大ドレイン電流と大きな相互コンダクタンスを有する。
【００７４】
また、InGaPからなる電界強度緩和層１６に不純物が意図的に添加されていない。即ち、電界強度緩和層１６はイントリンシック型である。そのため、従来のようにInGaPからなる層に不純物が意図的に添加された場合に比べてゲート電極２２の端部近傍における電界集中を緩和できる。しかも、上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしにヘテロ接合型化合物半導体電界効果トランジスタの耐圧を向上できる。
【００７５】
次に、本変形例に係るヘテロ接合型電界効果トランジスタの製造方法について詳説する。
【００７６】
図２〜図９の工程までは、基本的には第１の実施形態と同様であるが、図４及び図５に示した工程において、コンタクト上層１８にワイドリセス開口５を形成する際に、H3PO4系エッチャントにて、時間や温度等を制御することによって高精度にエッチングを行う必要がある点が異なっている。
【００７７】
その後は、図６〜図８に示すような工程を経て、図９に示すような中間構造を得る。
【００７８】
次に、絶縁膜３５上にフォトレジストを塗布し、パターニングしてフォトレジストパターン４０を形成する。このフォトレジストパターン４０と上記絶縁膜３５をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通するようにウェットエッチングする。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６（i-In0.48Ga0.52P層）の表面が露出した時点で、エッチング速度は十分に小さくなり、エッチングは実質的に停止する。その後、例えばHClからなるエッチャントを用いて電界強度緩和層１６（i-In0.48Ga0.52P層）を除去する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされない。このように、電界強度緩和層１６を選択的にエッチングすることが出来るため、正確なエッチングの深さを確保できる。以上により、所望のナロウリセス開口１０を形成することが出来る（図１８、図１９）。
【００７９】
次に、ナロウリセス開口１０の底部に露出した上側の電子供給層１５（n-Al0.2Ga0.8As層）の表面に、Ti/Pt/Au、Ti/AlまたはAlなどからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、上記ゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する（図２０）。
【００８０】
最後に、全面に例えばSiNからなる保護膜４２を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する（図２１）。
【００８１】
このように、本変形例に係る製造方法では、ワイドリセス開口５を形成するための第１のリセスエッチング工程では、H3PO4系エッチャントにて、時間や温度等を正確に制御することによって、選択的にコンタクト上層１８を除去する。
【００８２】
また、ナロウリセス開口１０を形成するための第２のリセスエッチング工程では、H3PO4系エッチャントにて、電界強度緩和層１６（InGaP層）に対して選択的にコンタクト下層１７（GaAsまたはInGaAs層）を除去できる。つまり、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングを実質的に停止させることが出来る。そのため正確な深さのナロウリセス１０を形成することができる。
【００８３】
以上の説明のように、本変形例の製造工程においては、InGaP層からなる電界強度緩和層１６はウェットエッチングの際にストッパとして機能し、InGaP層を用いたことによる電子伝導の問題を最小限に抑制できる。つまり、電界強度緩和層１６は、イントリンシック型であるのでゲート電極２２の端部近傍における電界集中を緩和する機能を有し、製造工程上においてはエッチングのストッパとして働く。またスイッチング動作において、電子は出来るだけ抵抗値の低いコンタクト下層１７を通ってソース電極２０からドレイン電極２１を通過することが望ましい。従って、電界強度緩和層１６は上述の電界緩和及びストッパとしての効果を発揮する程度の膜厚を有すれば十分であり、電界強度緩和層１６の膜厚はコンタクト下層１７の膜厚よりも薄く形成することもできる。
【００８４】
［第３の実施形態］
図２２は本発明の第３の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを模式的に表わす断面構造図である。図２２に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、リセスストッパ層５０としてi-In0.49Ga0.51P層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【００８５】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【００８６】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【００８７】
上述したように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。また、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【００８８】
即ち、本第３の実施形態に係る電界効果トランジスタが、図１に示した第１の実施形態と異なるのは、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面にゲート電極２２が形成される点である。
【００８９】
ここで、InGaPからなる電界強度緩和層１６はn-AlGaAsからなる上側の電子供給層１５よりもキャリアトラップ濃度が低い。そのため、電界強度緩和層１６の表面にゲート電極２２を形成することによってさらに高い信頼性と性能を得ることができる。
【００９０】
つまり、一般に半導体層表面にキャリアトラップが存在すると、その名の通り、キャリアトラップにキャリアである電子や正孔が外部から入力されたバイアス電圧に応じて捕獲されたり、放出されたりする。キャリアが捕獲・放出されると、それに従い表面の荷電状態は変化する。
【００９１】
さらにゲート電極に入力される周波数が、キャリアの捕獲・放出の時定数に比べて高くなると、この捕獲・放出によって引き起こされる荷電状態の変化が入力周波数に追随できなくなる。電子の放出の時定数は捕獲の時定数に比べて格段に大きく、そのため入力周波数が高い場合は電子がトラップに捕獲された状況が一方的に進行してしまう。
【００９２】
さらに電子がトラップに捕獲された状況が進行すると表面の空乏層が広がり、チャネルの狭窄が進み、相互コンダクタンスが低下し、表面の状態が変化する。ここでキャリアトラップの濃度は、表面状態によって変化する。従って特に高周波数を使用する場合には、表面状態がより変化することにより、キャリアトップの問題が顕著となる。
【００９３】
結論として高周波半導体電界効果トランジスターにおいて、高い信頼性と性能を得るためには、ゲート電極を接続する半導体表面が安定（＝キャリアトラップ密度が低い）であることが要求される。
【００９４】
ところがn-AlGaAsからなる上側の電子供給層１５の表面は、高周波を入力する場合にはAlを含むために酸化状態が不安定（＝キャリアトラップ密度が高い）となる。従って、ゲート電極に高周波を入力する場合においては、表面がより安定である電界強度緩和層１６の表面にゲート電極を形成することでさらに高い信頼性と性能を得ることができる。
【００９５】
基本的な動作は第１の実施形態と同様であるのでその詳細な説明を省略する。
【００９６】
次に本実施形態のヘテロ接合型電界効果トランジスタの製造方法について説明する。
【００９７】
コンタクト上層１８を形成する工程までは、上記第１の実施形態と同様である。次に、ワイドリセス開口５を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト上層１８をウェットエッチングし、このコンタクト上層１８を貫通するワイドリセス開口５を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト上層１８のリセスエッチングは実質的に停止する。
【００９８】
次に、ワイドリセス開口５の内部にワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成し、ナロウリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。その後、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口１０を形成するためのパターンを形成する。その後、上記フォトレジストパターンを剥離する。
【００９９】
次に、ワイドリセス開口５を挟むように、コンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。ここで、次に記すゲート電極２２を形成した後に、これらのソース電極２０とドレイン電極２１を形成してもよい。
【０１００】
引き続き、フォトレジストパターンを形成し、ナロウリセス開口１０を形成するためのパターンが形成された絶縁膜をマスクにして、例えばHCl水溶液からなるエッチャントを用いてリセスストッパ層５０（i-In0.49Ga0.51P層）を除去する。この時、HCl水溶液ではn-GaAsまたはn-InGaAsからなるコンタクト下層１７はほとんどエッチングされない。
【０１０１】
次に、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト下層を貫通するリセスエッチングは実質的に停止する。
【０１０２】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で構成されていてもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングにより加工してゲート電極２２を形成する。
【０１０３】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１０４】
本第３の実施形態においても第１及び第２の実施態様と同様に、ワイドリセス開口５を形成するためのリセスエッチング工程では、InGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系エッチャントにて除去できる。そのため、ワイドリセス開口５のエッチングの深さを正確に制御することができる。
【０１０５】
また、ワイドリセス開口５の内側に狭い開口を形成するためのリセスエッチング工程では、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系エッチャントにて除去できる。そのため、やはりナロウリセス開口１０のエッチングの深さを正確に制御することができる。リセス構造におけるエッチングが正確に制御できるという利点を損なうことなく製造歩留まりの低下も防止できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【０１０６】
［第４の実施形態］
図２３は本発明のヘテロ接合型化合物半導体電界効果トランジスタの第４の実施形態を模式的に表わした断面構造図である。
【０１０７】
図２３は、本発明の第４の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図である。図２３に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【０１０８】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【０１０９】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【０１１０】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【０１１１】
上記図２３に示す電界効果トランジスタが第３の実施の形態と異なるのは、リセスストッパ層５０にワイドリセス開口５が形成されている点である。
【０１１２】
また、基本的な動作は、上記第２の実施形態と同様であるので、その説明を省略する。
【０１１３】
本第４の実施形態においても第１乃至第３の実施形態と同様に、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８の低抵抗ｎ型の不純物がより添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６及びリセスストッパ層５０はイントリンシック型のInGaPから形成される。そのため、寄生抵抗を減少させ、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上が期待できる。
【０１１４】
さらに、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタでは、ナロウリセス開口１０底部にInGaPからなる電界強度緩和層１６が露出している。これに対して、図２５に示した従来のヘテロ接合型化合物半導体電界効果トランジスタでは、AlGaAsからなる半導体電子供給層１１５がナロウリセス開口１３２の底部に露出する構造となっている。
【０１１５】
さらに第３の実施形態と同様の理由から、キャリアトラップ濃度が低い電界強度緩和層１６の表面にゲート電極２２を接続していることにより、図２５に示される従来のヘテロ接合型化合物半導体電界効果トランジスタに比べて高い信頼性と性能を得ることができる。
【０１１６】
次に、本実施形態のヘテロ接合型電界効果トランジスタの製造方法について説明する。コンタクト上層１８を形成する工程までは、上記第２及び第３の実施形態と同様である。次に、ワイドリセス開口５を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト上層１８をウェットエッチングし、このコンタクト上層１８を貫通するワイドリセス開口５−１を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト上層１８のリセスエッチングは実質的に停止する。
【０１１７】
その後、上記絶縁膜をマスクにして、例えばHClからなるエッチャントを用いて、リセスストッパ層５０を貫通してコンタクト層１７の表面に達する開口５−２を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされないため、コンタクト層１７の表面が露出した時点で、リセスエッチングは実質的にストップする。
【０１１８】
次に、ワイドリセス開口５の内部にワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成し、ナロウリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。その後、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口１０を形成するためのパターンを形成する。そして、上記フォトレジストパターンを剥離する。
【０１１９】
次に、ワイドリセス開口５を挟むように、コンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。ここで、次に記すゲート電極２２を形成した後に、これらのソース電極２０とドレイン電極２１を形成してもよい。
【０１２０】
引き続き、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントエッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト下層を貫通するリセスエッチングは実質的に停止する。
【０１２１】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で構成されていてもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングにより加工してゲート電極２２を形成する。
【０１２２】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１２３】
本第４の実施形態においても前述した各実施態様と同様にダブルリセス構造を形成するためのリセスエッチング工程において、ワイドリセス開口５を形成するためのリセスエッチング工程ではInGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系エッチャントにて除去できる。そのため、正確なエッチングの深さを確保することができる。またワイドリセス開口５の内側にナロウリセス開口１０を形成するためのリセスエッチングでは、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系エッチャントにて除去できるため、やはりエッチングの深さを正確に制御することができる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【０１２４】
本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５の底部にはGaAsコンタクト下層１７またはInGaAsコンタクト下層１７が露出するため、従来技術のようにナロウリセス開口１０が形成できないという問題はない。その結果、歩留まりを向上できる。
【０１２５】
また、第２の実施形態と同様に、電界強度緩和層１６及びリセスストッパ層５０の膜厚はコンタクト下層１７の膜厚よりも薄く形成することが可能である。
【０１２６】
［変形例２］
図２４は、本発明の第４の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図である。図２４に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【０１２７】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【０１２８】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【０１２９】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【０１３０】
即ち、本変形例が変形例１と異なるのは、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面にゲート電極２２が形成される点である。
【０１３１】
従って第３の実施形態と同様の理由から、キャリアトラップ濃度が低い電界強度緩和層１６の表面にゲート電極２２を接続していることにより、図２５に示される従来のヘテロ接合型化合物半導体電界効果トランジスタに比べて高い信頼性と性能を得ることができる。
【０１３２】
また、基本的な動作は変形例１と同様であるのでその詳細な説明を省略する。
【０１３３】
図２〜図９の工程までは、基本的には第１の実施形態と同様であるが、図４及び図５に示した工程において、コンタクト上層１８にワイドリセス開口５を形成する際に、H3PO4系エッチャントにて、時間や温度等を制御することによって高精度にエッチングを行う必要がある点が異なっている。
【０１３４】
その後は、図６〜図８に示すような工程を経て、図９に示すような中間構造を得る。
【０１３５】
次に、ナロウリセス開口１０を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。
【０１３６】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、ゲート電極２２は同様に高融点金属で構成されていてもよい。
【０１３７】
最後に、例えばSiNからなる保護膜４２を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１３８】
以上のように、ナロウリセス開口１０を形成する工程において、H3PO4系エッチャントでは電界強度緩和層１６であるi-In0.48Ga0.52P層はエッチング速度が非常に小さい。そのために電界強度緩和層１６の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。従って、電界強度緩和層１６はゲート電極２２の近傍に発生する電界を緩和する効果を有するとともに、製造工程上ではエッチングストッパとして働く。これによって、製造工程において高いエッチング精度を維持することができるためダブルリセス構造の利点を生かすことが出来る。
【０１３９】
さらに、第１の実施形態に比べて電界強度緩和層１６をエッチングする工程を省略することが出来るため、製造コストを削減することが出来る。
【０１４０】
なお、上述した各実施形態において、InGaP層をAlGaAs層で代用することはできない。F（フッ素）系ガスを含むガスによるドライエッチング技術は、GaAs層またはInGaAs層をAlGaAs層に対して高い選択比でエッチングできることが知られており、この技術によればInGaP層をAlGaAs層で代用することで同様の効果が得られるかに思われるが、次のような理由から困難である。
【０１４１】
まず、第１にドライエッチング技術では基板に欠陥が導入されることが避けられず、そのために特性の劣化が避けられない。
【０１４２】
第２にAlGaAsはInGaPに比べて電子親和力が小さいため、AlGaAs/GaAsの接合面やAlGaAs/InGaAs接合面における伝導帯のエネルギー不連続量が大きい。従って、電子がGaAs層またはInGaAs層からAlGaAs層へ流れる時に、電子は例えば300mVのエネルギーバリアを越えなければならず、コンタクト抵抗増大を招く。
【０１４３】
これに対して、本発明の各実施態様の製造方法によれば、リセスエッチングをウェットエッチングで行うため、基板に欠陥が導入されて特性を劣化させるようなことはない。また、InGaPの電子親和力は比較的大きいため、InGaP/GaAsの接合面やInGaP/InGaAs接合面における伝導帯のエネルギー不連続量が小さく、電子がGaAs層またはInGaAs層からInGaP層へ流れる時に越えなければならないエネルギーバリアは、例えば30mV以下にすることができる。従って、本発明によれば、InGaP/GaAsの接合面やInGaP/InGaAs接合面における伝導帯のエネルギー不連続量が原因で、コンタクト抵抗が増大することはほとんどない。
【０１４４】
尚、以上の実施形態において、n-AlGaAsからなる下側の電子供給層１３及び上側の電子供給層１５は、必ず均一にn型である必要はなく、一部において高濃度にn型であってもよい。即ち、下側の電子供給層１３及び上側の電子供給層１５は、部分的にまたは全体にn型不純物が添加されるAlGaAsから形成される。
【０１４５】
以上、第１乃至第４の実施の形態とその変形例を用いて本発明の説明を行ったが、本発明は上記各実施の形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１４６】
【発明の効果】
以上詳述したようにこの発明によれば、寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタを提供することが出来る。
【０１４７】
また、選択ウェットエッチング法により比較的容易にダブルリセス構造を形成できるヘテロ接合型化合物半導体電界効果トランジスタの製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１の製造工程を示す断面構造図。
【図３】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第２の製造工程を示す断面構造図。
【図４】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第３の製造工程を示す断面構造図。
【図５】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第４の製造工程を示す断面構造図。
【図６】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第５の製造工程を示す断面構造図。
【図７】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第６の製造工程を示す断面構造図。
【図８】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第７の製造工程を示す断面構造図。
【図９】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第８の製造工程を示す断面構造図。
【図１０】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第９の製造工程を示す断面構造図。
【図１１】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１０の製造工程を示す断面構造図。
【図１２】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１１の製造工程を示す断面構造図。
【図１３】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１２の製造工程を示す断面構造図。
【図１４】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１３の製造工程を示す断面構造図。
【図１５】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１４の製造工程を示す断面構造図。
【図１６】本発明の第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを示す断面構造図。
【図１７】本発明の第１，第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図。
【図１８】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第１の製造工程を示す断面構造図。
【図１９】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第２の製造工程を示す断面構造図。
【図２０】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第３の製造工程を示す断面構造図。
【図２１】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第４の製造工程を示す断面構造図。
【図２２】本発明の第３の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２３】本発明の第４の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２４】本発明の第３，第４の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図。
【図２５】従来のヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【符号の説明】
５…ワイドリセス開口、１０…ナロウリセス開口、１１…半絶縁性GaAs基板、１２…バッファ層、１３…電子供給下層、１４…チャネル層、１５…電子供給上層、１６…電界強度緩和層、１７…コンタクト下層、１８…コンタクト上層、２０…ソース電極、２１…ドレイン電極、２２…ゲート電極、５０…リセスストッパ層。
【発明の属する技術分野】
この発明は半導体装置に係り、特にヘテロ接合型化合物半導体電荷効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ヘテロ接合を利用した高周波用化合物半導体電界効果トランジスタが注目されている。これらの高周波用電界効果トランジスタは、GaAs等の化合物半導体基板上に化合物半導体層を積層並びに加工して作製され、高出力増幅器、スイッチ、低雑音増幅器等に応用されている。特に高出力増幅器に応用する場合には、高耐圧と低いがともに要求される。高耐圧と低い寄生抵抗が要求される電界効果トランジスタでは、ダブルリセスと呼ばれる構造を採用することが多い。ダブルリセス構造は、コンタクト層を２段階にリセスすることで、耐圧の確保と寄生抵抗の低減の両立をはかろうとする技術である。ダブルリセス構造においては、第１のリセス開口（ワイドリセス開口）の深さと第２のリセス開口（ナロウリセス開口）の深さはともに、電界効果トランジスタにおける最大ドレイン電流や相互コンダクタンス等の特性を決定する。従って、２段階のリセスを形成するにあたっては、高い製造歩留まりを得るために第１のリセス開口の深さと第２のリセス開口の深さの制御が重要となる。このため、リセスエッチングプロセスには高い精度が要求される。また、リセスエッチングプロセスには、特性劣化の原因となるようなダメージを基板に与えないことも要求される。基板にダメージを与えずに正確なリセス深さを得るために、材料によってエッチング速度が異なることを利用するウェットエッチング法が使われる（例えば、特許文献１参照）。
【０００３】
図２５は、従来のヘテロ接合型電界効果トランジスタの断面構造を示している。この電界効果トランジスタは、半絶縁性GaAs基板１１１上に、バッファ層１１２、ｎ型不純物が添加されたAlGaAsからなる電子供給下層１１３、不純物が添加されていないGaAsまたはInGaAsからなる半導体チャネル層１１４、ｎ型不純物が添加されたAlGaAsからなる電子供給層１１５、ｎ型不純物が添加されたn-InGaPからなるコンタクト下層１１６及びｎ型不純物が添加されたGaAsからなるコンタクト上層１１７が順次積層された構造である。上記コンタクト上層１１７を貫通してワイドリセス開口１３１が形成されており、このワイドリセス開口の内部にコンタクト下層１１６を貫通してナロウリセス開口１３２が形成されている。該ナロウリセス開口の底部に露出した電子供給層１１５の表面には、ゲート電極１２２が形成され、上記ワイドリセス開口を挟んだコンタクト上層１１７の表面にはソース電極１２０とドレイン電極１２１がそれぞれ形成されている。
【０００４】
従来技術では、このようなダブルリセス構造を高精度で形成するために、リセスエッチング時に用いるエッチャントの種類によって、InGaPとGaAs、またはInGaPとInGaAsの選択性が大きく異なることを利用している。例えばH3PO4（燐リン酸）系のエッチャントでは、InGaAs或いはGaAsがエッチングされるのに対してInGaPはほとんどエッチングされない。一方、HCL（塩酸）系のエッチャントでは、InGaAs或いはGaAsがほとんどエッチングされないのに対してInGaPは大きくエッチングされることを利用している。すなわち、H3PO4系のエッチャントを用いた第１のリセスエッチングでGaAsコンタクト上層１１７をエッチングすると、エッチングはInGaPコンタクト下層１１６の表面で実質的に停止する。次に、HCl系のエッチャントを用いた第２のリセスエッチングでInGaPコンタクト下層１１６をエッチングすると、エッチングはInGaPコンタクト下層１１６の下に形成されたAlGaAs電子供給層１１５の表面で実質的に停止する。このようにして、第１のリセスエッチングと第２のリセスエッチングを正確に制御できる。
【０００５】
【特許文献１】
特開平７−３３５８６７号公報（要約書、図１）
【０００６】
【発明が解決しようとする課題】
従来のヘテロ接合型化合物半導体電界効果トランジスタでは、ソース電極１２０より供給された電子はn+-GaAsからなる低抵抗なコンタクト上層１１７を流れた後、n-InGaPコンタクト下層１１６を流れる。そして、チャネル層１１４を通って再びn-InGaP下層１１６を流れ、低抵抗コンタクト上層１１７を流れた後にドレイン電極１２１へ流れ込む。
【０００７】
しかしながら、コンタクト下層１１６を構成するInGaPの電子の移動度は、GaAsやInGaAsのそれに比べて小さい。例えばn-GaAsの移動度は濃度5×1018cm-3において1700cm2V-1s-1であるのに対して、n-InGaPの移動度は濃度2×1018cm-3において800cm2V-1s-1である。ソース電極１２０及びドレイン電極１２１と直接接触するn+-GaAsコンタクト上層１１７は、良好なオーミック特性を得るためにｎ型不純物が高い濃度で添加されて低抵抗となっている。このため、コンタクト下層１１６の抵抗値は、トランジスタのソース抵抗等の寄生抵抗に大きく影響する。
【０００８】
上述したような構成では、電子が移動度の低いn-InGaPコンタクト下層１１６を流れなければならないため、トランジスタの寄生抵抗が増大するという問題が生じる。トランジスタの寄生抵抗が増大すると、トランジスタの相互コンダクタンスの低下や最大ドレイン電流の低下が生じる。このトランジスタを高周波電力増幅器に応用した場合には利得の低下、高周波スイッチに応用した場合には挿入損失の増大となってその影響が現れる。
【０００９】
本発明は上記のような事情を鑑みてなされたもので、寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタ及びを提供することを目的とする。
【００１０】
また、選択ウェットエッチング法により比較的容易にダブルリセス構造を形成できるヘテロ接合型化合物半導体電界効果トランジスタの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明のヘテロ接合型化合物半導体電界効果トランジスタは、化合物半導体基板上に設けられ、イントリンシック型のGaAsまたはInGaAsからなるチャネル層と、前記チャネル層上に設けられ、ｎ型不純物が添加されたAlGaAsからなる第１の電子供給層と、前記第１の電子供給層上に設けられ、イントリンシック型のInGaPからなる電界強度緩和層と、前記電界強度緩和層上に設けられ、ｎ型不純物が添加されたGaAsまたはInGaAsからなる第１のコンタクト層と、前記第１のコンタクト層上に設けられ、イントリンシック型のInGaPからなるリセスストッパ層と、前記リセスストッパ層上に設けられ、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加されたGaAsからなる第２のコンタクト層と、前記リセスストッパ層の表面を露出させるように、前記第２のコンタクト層を貫通して形成されたワイドリセス開口と、前記ワイドリセス開口内に、前記第１の電子供給層の表面を露出させるように、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層の表面を貫通して形成されたナロウリセス開口と、前記ナロウリセス開口内の底部に露出させた前記第１の電子供給層の表面上に設けられたゲート電極と、前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むように設けられたソース電極及びドレイン電極とを具備することを特徴としている。
【００１２】
また、この発明のヘテロ接合型化合物半導体電界効果トランジスタの製造方法は、化合物半導体基板上にイントリンシック型のGaAsまたはInGaAsからなるチャネル層を堆積形成する工程と、前記チャネル層上にAlGaAsからなる電子供給層を堆積形成する工程と、前記電子供給層上にイントリンシック型のInGaPからなる電界強度緩和層を堆積形成する工程と、前記電界強度緩和層上にｎ型不純物が添加されたGaAsまたはInGaAsからなる第１のコンタクト層を堆積形成する工程と、前記第１のコンタクト層上にイントリンシック型のInGaPからなるリセスストッパ層を堆積形成する工程と、前記リセスストッパ層上に、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加されたGaAsからなる第２のコンタクト層を堆積形成する工程と、前記リセスストッパ層をストッパとして用いて、前記第２のコンタクト層をウェットエッチングし、この第２のコンタクト層を貫通するワイドリセス開口を形成する工程と、前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むようにソース電極及びドレイン電極を形成する工程と、前記電界強度緩和層をストッパとして用いて、前記ワイドリセス開口内の前記第１のコンタクト層をウェットエッチングする工程と、前記電子供給層をストッパとして用いて、前記ナロウリセス開口内の前記電界強度緩和層をウェットエッチングし、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層を貫通するナロウリセス開口を形成する工程と、前記ナロウリセス開口内の底部に露出された前記電子供給層の表面上にゲート電極を形成する工程とを具備することを特徴としている。
【００１３】
上記のような構成によれば、下層の第１のコンタクト層に電子の移動度が高いｎ型不純物が添加されたGaAsまたはInGaAsを用いたので、寄生抵抗を低減できる。これによって、トランジスタの相互コンダクタンスの低下や最大ドレイン電流の低下を抑制でき、高周波電力増幅器に応用した場合には利得の低下、高周波スイッチに応用した場合には挿入損失の増大を抑制及び出来る。また、電界強度緩和層によってゲート電極の端部近傍の電界集中を緩和して耐圧も向上できる。
【００１４】
上記のような製造方法によれば、各々が下層をストッパにした選択ウェットエッチング法を用いて、高精度なリセスエッチング技術を保持することが出来る。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なおこの説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
［第１の実施形態］
図１は本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを模式的に表わす断面構造図である。図１に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７（第１のコンタクト層）としてn-GaAs層、及びコンタクト上層１８（第２のコンタクト層）として低抵抗のn+-GaAs層がそれぞれ順次積層される。上記コンタクト下層１７の上には、リセスストッパ層５０としてi-In0.49Ga0.51P層が積層され、このリセスストッパ層５０の上にコンタクト上層１８として低抵抗のn+-GaAs膜が積層されている。このコンタクト上層１８の表面には、ワイドリセス開口５を挟むようにAuGe/Ni/Auからなるソース電極２０とドレイン電極２１が形成されている。上記コンタクト上層１８には、このコンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、リセスストッパ層５０、コンタクト下層１７、及び電界強度緩和層１６を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成されている。そして、上記ナロウリセス開口１０の底部に露出した上側の電子供給層１５の表面には、例えばＡｌからなるゲート電極２２が形成されている。
【００１７】
上述のように、本第１の実施形態に係る電界効果トランジスタでは、ナロウリセス開口１０が形成されたコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５が形成されたコンタクト上層１８は、ｎ型の不純物がより高濃度に添加され、低抵抗化されたGaAsを含んで形成される。また、電界強度緩和層１６及びリセスストッパ層５０はイントリンシック型のInGaPから形成されている。
【００１８】
次に、本実施形態に係る電界効果トランジスタの動作を詳説する。
【００１９】
半絶縁性GaAs基板１１及びソース電極２０が接地され、ゲート電極２２に閾値電圧より高い電圧が印加されると、チャネル層１４（i-In0.15Ga0.85As層）に電子が通り得るチャネルが形成される。この状態でドレイン電極２１に電圧が印加されると、ソース電極２０から供給された電子が低抵抗のコンタクト上層１８を流れる。この電子は、コンタクト下層１７（n-GaAs層）を主に流れてチャネル層１４へ流れ、再びコンタクト下層１７を主に流れてコンタクト上層１８からドレイン電極２１へと流れ込む。このようにして、ヘテロ接合型化合物半導体電界効果トランジスタのスイッチング動作が完了する。
【００２０】
本第１の実施形態に係る電界効果トランジスタにおいて、コンタクト下層１７は、InGaPに比べて移動度の大きいGaAsで形成されるため、寄生抵抗を大きく低減することができる。よって、本第１の実施形態に係る半導体電界効果トランジスタは、低いオン抵抗であり、大きな最大ドレイン電流と大きな相互コンダクタンスを有する。
【００２１】
また、InGaPからなる電界強度緩和層１６に不純物が意図的に添加されていない。即ち、電界強度緩和層１６はイントリンシック型である。そのため、ゲート電極２２の端部近傍における電界集中を緩和出来る。そして、上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしに耐圧を向上する効果を有する。
【００２２】
次に、図１に示したヘテロ接合型電界効果トランジスタの製造方法について図２〜図１５を用いて説明する。
【００２３】
まず、半絶縁性GaAs基板１１の上に、例えばMOCVD法またはMBE法を用いて、GaAsまたはGaAs/Al0.2Ga0.8Asの超格子構造よりなるバッファ層１２を例えば500nmの厚さにエピタキシャル成長で形成する。続いて、上記バッファ層１２上に、下側の電子供給層１３としてSiを約2×1018cm-3添加したn-Al0.2Ga0.8As層を、例えば5nmの厚さにエピタキシャル成長で形成する。次に、上記電子供給層１３上に、図示しない下側のスペーサ層として無添加のi-Al0.2Ga0.8As層を例えば5nmの厚さにエピタキシャル成長で形成する。引き続き、上記下側のスペーサ層上にチャネル層１４として無添加のi-In0.15Ga0.85As層を例えば15nmの厚さにエピタキシャル成長で形成する。その後、図示しない上側のスペーサ層として無添加のi-Al0.2Ga0.8As層を、例えば5nmの厚さにエピタキシャル成長で形成する。続いて、上記上側のスペーサ層上に、上側の電子供給層１５としてSiを約1×1019cm-3添加したn-Al0.2Ga0.8As層を例えば5nmの厚さに、Siを約7×1017cm-3添加したn-Al0.2Ga0.8As層を例えば7nmの厚さにそれぞれエピタキシャル成長で形成する。続いて電界強度緩和層１６として無添加のi-In0.48Ga0.52P層を例えば5nmの厚さに形成する。その後、上記電界強度緩和層１６上に、コンタクト下層１７としてSiを約4×1018cm-3添加したn-As層を例えば20nmの厚さにエピタキシャル成長で形成する。次に、このコンタクト下層１７上に、リセスストッパ層５０としてi-In0.49Ga0.51P層を例えば3nmの厚さにエピタキシャル成長で形成する。次に、このリセスストッパ層５０の上に、コンタクト上層１８としてSiを約5e18cm-3添加したn+-GaAs膜を、例えば100nmの厚さにエピタキシャル成長で形成する。そして、上記コンタクト上層１８上に、SiO2からなる絶縁膜３０を形成する（図２）。
【００２４】
ここで、上側の電子供給層１５の一部として形成した、Siを約7×1017cm-3添加したn-Al0.2Ga0.8As層は、特にショットキー層と呼ばれることもあり、ショットキーゲート耐圧を向上させるためのものである。
【００２５】
次に、上記絶縁膜３０上にワイドリセス開口を形成するために、フォトレジスト３１を塗布し、露光及び現像などの処理を行ってフォトレジスト３１にワイドリセス開口を形成するためのパターン３２を形成する（図３）。
【００２６】
次に、上記フォトレジストパターン３２をマスクにして絶縁膜３０を例えばRIE(Reactive Ion Etching)法でエッチングし、絶縁膜３０にワイドリセス開口を形成するためのパターン３３を形成する。その後、上記フォトレジストパターン３２を剥離する（図４）。
【００２７】
次に、パターニングされた上記絶縁膜３０をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてｎ型コンタクト上層１８を貫通するようにウェットエッチングしてワイドリセス開口５を形成する。この時、リセスストッパ層５０をH3PO4系エッチャントに対するストッパとして用いる（図５）。
【００２８】
次に、ワイドリセス開口５の内部に、このワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜３５を全面に形成する（図６）。次に、フォトレジスト３６を塗布した後、露光及び現像などの処理を行って開口パターン３７を形成する。そして、上記フォトレジスト３６をマスクにしてRIE法により絶縁膜３５をエッチングし、絶縁膜３５にナロウリセス開口を形成するためのパターン３８を形成する。その後、上記フォトレジスト３６を剥離する（図７、図８）。
【００２９】
次に、リフトオフ法により、コンタクト上層１８の表面に、ワイドリセス開口５を挟むようにAuGe/Ni/Auからなるソース電極２０とドレイン電極２１を形成する。
【００３０】
なお、これらのソース電極２０とドレイン電極２１は、次に記すゲート電極２２を形成した後に形成してもよい（図９）。
【００３１】
その後、ゲート電極２２を形成するために、絶縁膜３５上にフォトレジストパターン４０を形成する（図１０）。
【００３２】
次に、ナロウリセス開口５を形成するためのパターンが形成された絶縁膜３５をマスクにして、例えばHClからなるエッチャントを用いて、リセスストッパ層５０を貫通してコンタクト層１７の表面に達する開口５１−１を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされないため、コンタクト層１７の表面が露出した時点で、リセスエッチングは実質的にストップする（図１１）。即ち、コンタクト下層１７はリセスストッパ層５０をエッチングする時のストッパとして用いることが出来る。
【００３３】
次に、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いて、コンタクト下層１７を貫通して電界強度緩和層１６の表面に達する開口５１−２を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、リセスエッチングは実質的に停止する（図１２）。よって、電界強度緩和層１６をコンタクト層１７をエッチングする時のストッパとして用いることが出来る。
【００３４】
その後、例えばHClからなるエッチャントを用いて電界強度緩和層１６（i-In0.48Ga0.52P層）を除去し、開口５１−３を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされない。このため、選択的に電界強度緩和層１６のみをエッチングすることが出来るのでエッチング深さを正確に制御出来る。そのため、所望のナロウリセス開口５を形成することが出来る（図１３）。
【００３５】
次に、ナロウリセス開口５の底部に露出した上側の電子供給層１５の表面に、例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する。その後、上記フォトレジストパターン４０を剥離する（図１４）。
【００３６】
最後に、全面に例えばSiNからなる保護膜４２を形成し、本第１の実施形態に係るヘテロ接合型半導体電界効果トランジスタを完成する（図１５）。
【００３７】
本第１の実施形態では、コンタクト上層１８とコンタクト下層１７との間にInGaPからなるイントリンシック型のリセスストッパ層５０が挿入されている。従って、ワイドリセス開口５を形成するリセスエッチング工程において、H3PO4系エッチャントではInGaPからなるリセスストッパ層５０はエッチング速度が非常に遅いので、専らGaAsからなるコンタクト上層１８のみを選択的に除去することが出来る。その結果、正確なエッチング深さに制御できる。
【００３８】
また、ワイドリセス開口５の内側にナロウリセス開口１０を形成するリセスエッチング工程では、InGaPからなる電界強度緩和層１６とGaAsまたはInGaAsからなるコンタクト下層１７を選択的にエッチングすることが出来る。そのため、やはり正確なエッチング深さに制御できる。
【００３９】
即ち、このようなリセス構造を形成するエッチング工程が正確に制御でき、本実施形態によるヘテロ接合型電界効果トランジスタの製造歩留まりが従来技術に比べて低下することはない。よって、本発明の第１の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立するというダブルリセス構造の長所を生かすことができる。また、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上と共に高い製造歩留まりも期待できる。
【００４０】
なお、InGaP層からなるリセスストッパ層５０は、ウェットエッチングのストッパとして機能するが、イントリンシック型であることからInGaP層を挿入したことによる電子伝導の問題は最小限に抑制されている。また、リセスストッパ層５０の膜厚は、コンタクト下層１７の膜厚よりも薄くすることが可能である。
【００４１】
［第２の実施形態］
図１６は、本発明の第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの構造を模式的に示す断面構造図である。以下においては、第１の実施形態と相違する部分について説明する。
【００４２】
図１６に示すように、コンタクト上層１８の低抵抗のn+-GaAs層及びリセスストッパ層５０を貫通してワイドリセス開口５が形成されている。
【００４３】
本第２の実施形態に係る電界効果トランジスタの他の構成並びに動作は、第１の実施形態と同様であるのでその説明を省略する。
【００４４】
本実施形態に係るヘテロ接合型電界効果トランジスタの動作上の効果は、前述した第１の実施の形態と同様に、コンタクト下層１７がInGaPに比べて電子の移動度の大きいGaAsから構成されていることにより、コンタクト下層１７の電子の移動度が大きいため、寄生抵抗を大きく低減できるという点にある。さらに寄生抵抗が小さいため、低いオン抵抗、大きな最大ドレイン電流、及び大きな相互コンダクタンスを有する。
【００４５】
また、本実施形態によるヘテロ接合型電界効果トランジスタでは、InGaPからなる電界強度緩和層１６がイントリンシック型である。そのため、ゲート電極２２の端部近傍における電界集中を緩和できる。上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしにヘテロ接合型化合物半導体電界効果トランジスタの耐圧を向上できる。
【００４６】
次に、本第２の実施形態に係るヘテロ接合型電界効果トランジスタの製造方法について詳説する。
【００４７】
コンタクト上層１８を形成するまでは、第１の実施形態と同様である。
【００４８】
次に、上記コンタクト上層１８上にワイドリセス開口５を形成するためのフォトレジストパターンを形成し、このフォトレジストパターンをマスクにして絶縁膜をエッチングし、絶縁膜にワイドリセス開口５を形成するためのパターンを形成する。その後、上記フォトレジストパターンを剥離する。
【００４９】
引き続き、パターニングされた絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャント用いてｎ型コンタクト上層１８を貫通するワイドリセス開口５を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、ｎ型コンタクト上層１８を貫通するリセスエッチングは実質的に停止する。すなわち、リセスストッパ層５０をエッチングのストッパとして用いている。
【００５０】
次に、例えばHCl水溶液からなるエッチャントを用いて、リセスストッパ層５０（i-In0.49Ga0.51P層）におけるワイドリセス開口５の底部の領域を除去する。この時、HCl水溶液ではn-GaAsまたはn-InGaAsからなるコンタクト下層１７はほとんどエッチングされない。
【００５１】
次に、ワイドリセス開口５の内部に、このワイドリセス開口の幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成する。その後、この絶縁膜上にワイドリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。次に、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口を形成するためのパターンを形成する。その後、このフォトレジストパターンを剥離する。
【００５２】
次に、ワイドリセス開口５を挟むようにコンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。なお、これらのソース電極２０とドレイン電極２１は、次に記すゲート電極２２を形成した後に形成してもよい。
【００５３】
次に、上記絶縁膜上にフォトレジストを塗布し、パターニングしてフォトレジストパターンを形成する。このフォトレジストパターンと上記絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通するようにウェットエッチングしてナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６（i-In0.49Ga0.51P層）の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。
【００５４】
次に、例えばHCl水溶液からなるエッチャントを用いて電界強度緩和層１６（i-In0.49Ga0.51P層）を除去する。この時、HCl水溶液では上側の電子供給層１５であるn-Al0.2Ga0.8As層はほとんどエッチングされない。
【００５５】
次に、ナロウリセス開口１０の底部に露出した上側の電子供給層１５（n-Al0.2Ga0.8As層）の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、上記ゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する。
【００５６】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【００５７】
本第２の実施形態においても第１の実施形態と同様に、ワイドリセス開口５を形成するための第１のリセスエッチングでは、InGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系のエッチャントにて除去できるため、エッチングの深さを正確に制御することができる。また、ワイドリセス開口５の内側に狭い開口を形成するための第２のリセスエッチングでは、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系のエッチャントにて除去できる。そのため、やはりエッチングの深さを正確に制御することができる。
【００５８】
なお、本実施形態に係るヘテロ接合型電界効果トランジスタの製造方法は、リセス構造におけるエッチングが正確に制御できるという従来技術の利点を損なうことがない。また、製造歩留まりが低下することもない。従って、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できるダブルリセス構造の利点をより高めることができる。よって、本発明によるヘテロ接合型化合物半導体電界効果トランジスタを、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【００５９】
さらに、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタは、次に説明する製造過程における従来技術の問題を解決する。
【００６０】
図２５に示した従来のヘテロ接合型化合物半導体電界効果トランジスタでは、その製造工程においてワイドリセス開口１３１の底部にn-InGaPからなるコンタクト下層１１６が露出した状態でナロウのリセス開口１３２を形成する。しかし、その場合に以下の問題が生じる。
【００６１】
ナロウリセス開口１３２を形成するにあたって、ワイドリセス開口１３１の底部に露出したn-InGaPからなる半導体コンタクト下層１１６の表面にSiO2膜やSiN膜からなる絶縁膜を形成した後にフォトレジストパターンを形成する。しかしながら、絶縁膜の形成においては300℃以上の高温を必要とし、その際にn-InGaPからなるコンタクト下層１１６の成分元素が解離してn-InGaPからなるコンタクト下層１１６が変性する。このように変性したn-InGaPからなるコンタクト下層はHCl水溶液からなるエッチャントでエッチングできなくなることがある。従って、ナロウリセス開口１３２を形成することができない。
【００６２】
さらに、微細なナロウリセス開口１３２を高精度で形成するために、絶縁膜をRIE法にてエッチングする際、n-InGaPからなるコンタクト下層１１６の表面が損傷を受け、やはりn-InGaPからなるコンタクト下層１１６が変性する。このように変性したn-InGaPからなるコンタクト下層１１６はHCl水溶液からなるエッチャントでエッチングできなくなることがある。従って、同様にナロウリセス開口１３２を形成することができない。
【００６３】
また、ワイドリセス開口５の底部に露出したn-InGaPからなる半導体コンタクト下層１１６の表面にSiO2膜やSiN膜からなる絶縁膜を形成するのでなく、直接にn-InGaPからなる半導体コンタクト下層１１６の表面にフォトレジストパターンを形成することもある。その場合にも200℃程度の熱工程が必要となるため、n-InGaPからなる半導体コンタクト下層１１６は少なからず変性する。このように変性したn-InGaPからなる半導体コンタクト下層１１６はHCl水溶液からなるエッチャントでエッチングできなくなることがあり、同様にナロウリセス開口１３２を形成することができない。
【００６４】
これに対して、本実施形態の発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、ワイドリセス開口５の底部にはGaAsからなるコンタクト下層１７またはInGaAsからなるコンタクト下層１７が露出する。そのため、従来技術のようにナロウリセス開口１０が形成できないという問題は発生しない。
【００６５】
以上の説明のように、InGaP層からなるリセスストッパ層５０は、製造工程上においてウェットエッチングのためのストッパとして機能し、InGaP層を用いたことによる電子伝導の問題は最小限に抑制出来る。そのため第１の実施形態と同様に、リセスストッパ層５０の膜厚はコンタクト下層１７の膜厚よりも薄くすることが可能である。
【００６６】
［変形例１］
なお、前述した第１，第２の実施形態では、GaAsから形成されるコンタクト上層１８とコンタクト下層１７との間にリセスストッパ層５０を設けたが、エッチングの精密な制御が可能であれば、図１７に示すようにリセスストッパ層５０を設けなくてもコンタクト上層１８のみを選択的に除去可能である。
【００６７】
即ち、図１７に示す如く、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、コンタクト下層１７と上記電界強度緩和層１６とを貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。このヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【００６８】
上記ナロウリセス開口１０の底部に露出した上側の電子供給層１５の表面には、例えばＡｌからなるゲート電極２２が形成される。上記コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【００６９】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７は、ｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【００７０】
次に、上記電界効果トランジスタのスイッチング動作について詳説する。
【００７１】
半絶縁性GaAs基板１１及びソース電極２０が接地された状態でゲート電極２２に閾値電圧が印加されると、チャネル層１４（i-In0.15Ga0.85As層）に電子が通り得るチャネルが形成される。そして、ドレイン電極２１に電圧が印加されると、ソース電極２０から供給された電子が低抵抗の半導体コンタクト上層１８を流れ、主に半導体コンタクト下層１７（n-GaAs層）を流れて半導体チャネル層１４へ流れる。さらに、再びコンタクト下層１７を主に流れて半導体コンタクト上層１８からドレイン電極２１へと流れ込む。
【００７２】
ここで、図２５に示した従来のヘテロ接合型電界効果トランジスタでは、ソース電極１２２から供給された電子が、低抵抗の半導体コンタクト上層１１７を流れた後、主にn-InGaPから構成される半導体コンタクト下層１１６を流れて半導体チャネル層１１４へ至る。そして、再び半導体コンタクト下層１１６を流れて半導体コンタクト上層１１７からドレイン電極１２１へと流れ込んでいた。
【００７３】
これに対して、この電界効果トランジスタの半導体コンタクト下層１７は、InGaPに比べて電子の移動度が大きいGaAsから構成されているため、従来技術に比べて寄生抵抗を大きく低減することができる。これによって、低いオン抵抗であり、且つ大きな最大ドレイン電流と大きな相互コンダクタンスを有する。
【００７４】
また、InGaPからなる電界強度緩和層１６に不純物が意図的に添加されていない。即ち、電界強度緩和層１６はイントリンシック型である。そのため、従来のようにInGaPからなる層に不純物が意図的に添加された場合に比べてゲート電極２２の端部近傍における電界集中を緩和できる。しかも、上述の如く電子は移動度が比較的高いGaAsから形成されるコンタクト下層１７を流れるため、寄生抵抗の増大を招くことなしにヘテロ接合型化合物半導体電界効果トランジスタの耐圧を向上できる。
【００７５】
次に、本変形例に係るヘテロ接合型電界効果トランジスタの製造方法について詳説する。
【００７６】
図２〜図９の工程までは、基本的には第１の実施形態と同様であるが、図４及び図５に示した工程において、コンタクト上層１８にワイドリセス開口５を形成する際に、H3PO4系エッチャントにて、時間や温度等を制御することによって高精度にエッチングを行う必要がある点が異なっている。
【００７７】
その後は、図６〜図８に示すような工程を経て、図９に示すような中間構造を得る。
【００７８】
次に、絶縁膜３５上にフォトレジストを塗布し、パターニングしてフォトレジストパターン４０を形成する。このフォトレジストパターン４０と上記絶縁膜３５をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通するようにウェットエッチングする。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６（i-In0.48Ga0.52P層）の表面が露出した時点で、エッチング速度は十分に小さくなり、エッチングは実質的に停止する。その後、例えばHClからなるエッチャントを用いて電界強度緩和層１６（i-In0.48Ga0.52P層）を除去する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされない。このように、電界強度緩和層１６を選択的にエッチングすることが出来るため、正確なエッチングの深さを確保できる。以上により、所望のナロウリセス開口１０を形成することが出来る（図１８、図１９）。
【００７９】
次に、ナロウリセス開口１０の底部に露出した上側の電子供給層１５（n-Al0.2Ga0.8As層）の表面に、Ti/Pt/Au、Ti/AlまたはAlなどからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、上記ゲート電極２２は高融点金属で形成してもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングによりパターニングしてゲート電極２２を形成する（図２０）。
【００８０】
最後に、全面に例えばSiNからなる保護膜４２を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する（図２１）。
【００８１】
このように、本変形例に係る製造方法では、ワイドリセス開口５を形成するための第１のリセスエッチング工程では、H3PO4系エッチャントにて、時間や温度等を正確に制御することによって、選択的にコンタクト上層１８を除去する。
【００８２】
また、ナロウリセス開口１０を形成するための第２のリセスエッチング工程では、H3PO4系エッチャントにて、電界強度緩和層１６（InGaP層）に対して選択的にコンタクト下層１７（GaAsまたはInGaAs層）を除去できる。つまり、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングを実質的に停止させることが出来る。そのため正確な深さのナロウリセス１０を形成することができる。
【００８３】
以上の説明のように、本変形例の製造工程においては、InGaP層からなる電界強度緩和層１６はウェットエッチングの際にストッパとして機能し、InGaP層を用いたことによる電子伝導の問題を最小限に抑制できる。つまり、電界強度緩和層１６は、イントリンシック型であるのでゲート電極２２の端部近傍における電界集中を緩和する機能を有し、製造工程上においてはエッチングのストッパとして働く。またスイッチング動作において、電子は出来るだけ抵抗値の低いコンタクト下層１７を通ってソース電極２０からドレイン電極２１を通過することが望ましい。従って、電界強度緩和層１６は上述の電界緩和及びストッパとしての効果を発揮する程度の膜厚を有すれば十分であり、電界強度緩和層１６の膜厚はコンタクト下層１７の膜厚よりも薄く形成することもできる。
【００８４】
［第３の実施形態］
図２２は本発明の第３の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを模式的に表わす断面構造図である。図２２に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、リセスストッパ層５０としてi-In0.49Ga0.51P層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【００８５】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【００８６】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【００８７】
上述したように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。また、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【００８８】
即ち、本第３の実施形態に係る電界効果トランジスタが、図１に示した第１の実施形態と異なるのは、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面にゲート電極２２が形成される点である。
【００８９】
ここで、InGaPからなる電界強度緩和層１６はn-AlGaAsからなる上側の電子供給層１５よりもキャリアトラップ濃度が低い。そのため、電界強度緩和層１６の表面にゲート電極２２を形成することによってさらに高い信頼性と性能を得ることができる。
【００９０】
つまり、一般に半導体層表面にキャリアトラップが存在すると、その名の通り、キャリアトラップにキャリアである電子や正孔が外部から入力されたバイアス電圧に応じて捕獲されたり、放出されたりする。キャリアが捕獲・放出されると、それに従い表面の荷電状態は変化する。
【００９１】
さらにゲート電極に入力される周波数が、キャリアの捕獲・放出の時定数に比べて高くなると、この捕獲・放出によって引き起こされる荷電状態の変化が入力周波数に追随できなくなる。電子の放出の時定数は捕獲の時定数に比べて格段に大きく、そのため入力周波数が高い場合は電子がトラップに捕獲された状況が一方的に進行してしまう。
【００９２】
さらに電子がトラップに捕獲された状況が進行すると表面の空乏層が広がり、チャネルの狭窄が進み、相互コンダクタンスが低下し、表面の状態が変化する。ここでキャリアトラップの濃度は、表面状態によって変化する。従って特に高周波数を使用する場合には、表面状態がより変化することにより、キャリアトップの問題が顕著となる。
【００９３】
結論として高周波半導体電界効果トランジスターにおいて、高い信頼性と性能を得るためには、ゲート電極を接続する半導体表面が安定（＝キャリアトラップ密度が低い）であることが要求される。
【００９４】
ところがn-AlGaAsからなる上側の電子供給層１５の表面は、高周波を入力する場合にはAlを含むために酸化状態が不安定（＝キャリアトラップ密度が高い）となる。従って、ゲート電極に高周波を入力する場合においては、表面がより安定である電界強度緩和層１６の表面にゲート電極を形成することでさらに高い信頼性と性能を得ることができる。
【００９５】
基本的な動作は第１の実施形態と同様であるのでその詳細な説明を省略する。
【００９６】
次に本実施形態のヘテロ接合型電界効果トランジスタの製造方法について説明する。
【００９７】
コンタクト上層１８を形成する工程までは、上記第１の実施形態と同様である。次に、ワイドリセス開口５を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト上層１８をウェットエッチングし、このコンタクト上層１８を貫通するワイドリセス開口５を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト上層１８のリセスエッチングは実質的に停止する。
【００９８】
次に、ワイドリセス開口５の内部にワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成し、ナロウリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。その後、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口１０を形成するためのパターンを形成する。その後、上記フォトレジストパターンを剥離する。
【００９９】
次に、ワイドリセス開口５を挟むように、コンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。ここで、次に記すゲート電極２２を形成した後に、これらのソース電極２０とドレイン電極２１を形成してもよい。
【０１００】
引き続き、フォトレジストパターンを形成し、ナロウリセス開口１０を形成するためのパターンが形成された絶縁膜をマスクにして、例えばHCl水溶液からなるエッチャントを用いてリセスストッパ層５０（i-In0.49Ga0.51P層）を除去する。この時、HCl水溶液ではn-GaAsまたはn-InGaAsからなるコンタクト下層１７はほとんどエッチングされない。
【０１０１】
次に、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト下層を貫通するリセスエッチングは実質的に停止する。
【０１０２】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で構成されていてもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングにより加工してゲート電極２２を形成する。
【０１０３】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１０４】
本第３の実施形態においても第１及び第２の実施態様と同様に、ワイドリセス開口５を形成するためのリセスエッチング工程では、InGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系エッチャントにて除去できる。そのため、ワイドリセス開口５のエッチングの深さを正確に制御することができる。
【０１０５】
また、ワイドリセス開口５の内側に狭い開口を形成するためのリセスエッチング工程では、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系エッチャントにて除去できる。そのため、やはりナロウリセス開口１０のエッチングの深さを正確に制御することができる。リセス構造におけるエッチングが正確に制御できるという利点を損なうことなく製造歩留まりの低下も防止できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【０１０６】
［第４の実施形態］
図２３は本発明のヘテロ接合型化合物半導体電界効果トランジスタの第４の実施形態を模式的に表わした断面構造図である。
【０１０７】
図２３は、本発明の第４の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図である。図２３に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【０１０８】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【０１０９】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【０１１０】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【０１１１】
上記図２３に示す電界効果トランジスタが第３の実施の形態と異なるのは、リセスストッパ層５０にワイドリセス開口５が形成されている点である。
【０１１２】
また、基本的な動作は、上記第２の実施形態と同様であるので、その説明を省略する。
【０１１３】
本第４の実施形態においても第１乃至第３の実施形態と同様に、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８の低抵抗ｎ型の不純物がより添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６及びリセスストッパ層５０はイントリンシック型のInGaPから形成される。そのため、寄生抵抗を減少させ、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上が期待できる。
【０１１４】
さらに、本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタでは、ナロウリセス開口１０底部にInGaPからなる電界強度緩和層１６が露出している。これに対して、図２５に示した従来のヘテロ接合型化合物半導体電界効果トランジスタでは、AlGaAsからなる半導体電子供給層１１５がナロウリセス開口１３２の底部に露出する構造となっている。
【０１１５】
さらに第３の実施形態と同様の理由から、キャリアトラップ濃度が低い電界強度緩和層１６の表面にゲート電極２２を接続していることにより、図２５に示される従来のヘテロ接合型化合物半導体電界効果トランジスタに比べて高い信頼性と性能を得ることができる。
【０１１６】
次に、本実施形態のヘテロ接合型電界効果トランジスタの製造方法について説明する。コンタクト上層１８を形成する工程までは、上記第２及び第３の実施形態と同様である。次に、ワイドリセス開口５を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト上層１８をウェットエッチングし、このコンタクト上層１８を貫通するワイドリセス開口５−１を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、リセスストッパ層５０であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト上層１８のリセスエッチングは実質的に停止する。
【０１１７】
その後、上記絶縁膜をマスクにして、例えばHClからなるエッチャントを用いて、リセスストッパ層５０を貫通してコンタクト層１７の表面に達する開口５−２を形成する。この時、HClではn-GaAsからなるコンタクト下層１７はほとんどエッチングされないため、コンタクト層１７の表面が露出した時点で、リセスエッチングは実質的にストップする。
【０１１８】
次に、ワイドリセス開口５の内部にワイドリセス開口幅より狭い幅を有するナロウリセス開口１０を形成するために、まずSiO2からなる絶縁膜を全面に形成し、ナロウリセス開口１０を形成するためのフォトレジスト開口パターンを形成する。その後、上記フォトレジスト開口パターンをマスクにして絶縁膜をRIE法によりエッチングし、絶縁膜にナロウリセス開口１０を形成するためのパターンを形成する。そして、上記フォトレジストパターンを剥離する。
【０１１９】
次に、ワイドリセス開口５を挟むように、コンタクト上層１８の表面にAuGe/Ni/Auからなるソース電極２０とドレイン電極２１をリフトオフ法により形成する。ここで、次に記すゲート電極２２を形成した後に、これらのソース電極２０とドレイン電極２１を形成してもよい。
【０１２０】
引き続き、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントエッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.49Ga0.51P層の表面が露出した時点で、コンタクト下層を貫通するリセスエッチングは実質的に停止する。
【０１２１】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。このゲート電極２２は高融点金属で構成されていてもよい。この場合には、高融点金属をスパッタ法により成膜し、反応性イオンエッチングにより加工してゲート電極２２を形成する。
【０１２２】
最後に、全面にSiNからなる保護膜を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１２３】
本第４の実施形態においても前述した各実施態様と同様にダブルリセス構造を形成するためのリセスエッチング工程において、ワイドリセス開口５を形成するためのリセスエッチング工程ではInGaPからなるリセスストッパ層５０に対して選択的にGaAsからなるコンタクト上層１８をH3PO4系エッチャントにて除去できる。そのため、正確なエッチングの深さを確保することができる。またワイドリセス開口５の内側にナロウリセス開口１０を形成するためのリセスエッチングでは、InGaPからなる電界強度緩和層１６に対して選択的にGaAsまたはInGaAsからなるコンタクト下層１７をH3PO4系エッチャントにて除去できるため、やはりエッチングの深さを正確に制御することができる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタでは、高い製造歩留まりを維持しながら、高いゲート耐圧と大きな最大ドレイン電流を同時に両立できる。従って、本発明によるヘテロ接合型化合物半導体電界効果トランジスタが、これらの性能が要求されるマイクロ波やミリ波領域での低雑音増幅器、線形増幅器、高出力増幅器等の用途に応用された場合には、飛躍的な性能向上とともに高い製造歩留まりが期待できる。
【０１２４】
本実施形態によるヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５の底部にはGaAsコンタクト下層１７またはInGaAsコンタクト下層１７が露出するため、従来技術のようにナロウリセス開口１０が形成できないという問題はない。その結果、歩留まりを向上できる。
【０１２５】
また、第２の実施形態と同様に、電界強度緩和層１６及びリセスストッパ層５０の膜厚はコンタクト下層１７の膜厚よりも薄く形成することが可能である。
【０１２６】
［変形例２］
図２４は、本発明の第４の実施態様に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図である。図２４に示す如く、半絶縁性GaAs基板１１の上に、バッファ層１２としてアンドープのGaAs層が、その上に下側の電子供給層１３としてn-Al0.2Ga0.8As層が積層される。上記電子供給層１３の上には、図示しない下側のスペーサ層としてi-Al0.2Ga0.8As層が形成される。この下側のスペーサ層上にチャネル層１４としてi-In0.15Ga0.85As層、このチャネル層１４上に図示しない上側のスペーサ層としてi-Al0.2Ga0.8As層、及び上側のチャネル層１４上に上側の電子供給層１５としてn-Al0.2Ga0.8As層がそれぞれ積層される。上記電子供給層１５上には、電界強度緩和層１６としてi-In0.48Ga0.52P層、コンタクト下層１７としてn-GaAs層、及びコンタクト上層１８として低抵抗のn+-GaAs層がそれぞれ順次積層される。
【０１２７】
また、上記コンタクト上層１８を貫通してワイドリセス開口５が形成されている。このワイドリセス開口５の内部には、上記コンタクト下層１７を貫通して、上記ワイドリセス開口５の開口幅よりも狭い幅を有するナロウリセス開口１０が形成される。即ち、図２２に示すヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口５とナロウリセス開口１０とからなるダブルリセス構造を有する。
【０１２８】
さらに、上記ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面には、例えばＡｌからなるゲート電極２２が形成される。コンタクト上層１８の上には、上記ワイドリセス開口５を挟むように、例えばAuCe/Ni/Auからなるソース電極２０及びドレイン電極２１が形成される。
【０１２９】
上述のように、ナロウリセス開口１０を形成するコンタクト下層１７はｎ型の不純物が添加されたGaAsを含み、ワイドリセス開口５を形成するコンタクト上層１８もｎ型の不純物がより高濃度に添加されたGaAsを含んで形成される。さらに、電界強度緩和層１６はイントリンシック型のInGaPから形成されている。
【０１３０】
即ち、本変形例が変形例１と異なるのは、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面にゲート電極２２が形成される点である。
【０１３１】
従って第３の実施形態と同様の理由から、キャリアトラップ濃度が低い電界強度緩和層１６の表面にゲート電極２２を接続していることにより、図２５に示される従来のヘテロ接合型化合物半導体電界効果トランジスタに比べて高い信頼性と性能を得ることができる。
【０１３２】
また、基本的な動作は変形例１と同様であるのでその詳細な説明を省略する。
【０１３３】
図２〜図９の工程までは、基本的には第１の実施形態と同様であるが、図４及び図５に示した工程において、コンタクト上層１８にワイドリセス開口５を形成する際に、H3PO4系エッチャントにて、時間や温度等を制御することによって高精度にエッチングを行う必要がある点が異なっている。
【０１３４】
その後は、図６〜図８に示すような工程を経て、図９に示すような中間構造を得る。
【０１３５】
次に、ナロウリセス開口１０を形成するためのパターンが形成された絶縁膜をマスクにして、例えばH3PO4:H2O2:H2Oが3:1:50からなるH3PO4系エッチャントを用いてコンタクト下層１７を貫通してナロウリセス開口１０を形成する。この時、H3PO4系エッチャントではInGaPはほとんどエッチングされないため、電界強度緩和層１６であるi-In0.48Ga0.52P層の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。
【０１３６】
次に、ナロウリセス開口１０の底部に露出した電界強度緩和層１６の表面に例えばTi/Pt/AuまたはTi/AlまたはAlからなるゲート電極２２を、例えばリフトオフ法により形成する。ここで、ゲート電極２２は同様に高融点金属で構成されていてもよい。
【０１３７】
最後に、例えばSiNからなる保護膜４２を形成し、ヘテロ接合型半導体電界効果トランジスタを完成する。
【０１３８】
以上のように、ナロウリセス開口１０を形成する工程において、H3PO4系エッチャントでは電界強度緩和層１６であるi-In0.48Ga0.52P層はエッチング速度が非常に小さい。そのために電界強度緩和層１６の表面が露出した時点で、ｎ型コンタクト下層１７を貫通するリセスエッチングは実質的に停止する。従って、電界強度緩和層１６はゲート電極２２の近傍に発生する電界を緩和する効果を有するとともに、製造工程上ではエッチングストッパとして働く。これによって、製造工程において高いエッチング精度を維持することができるためダブルリセス構造の利点を生かすことが出来る。
【０１３９】
さらに、第１の実施形態に比べて電界強度緩和層１６をエッチングする工程を省略することが出来るため、製造コストを削減することが出来る。
【０１４０】
なお、上述した各実施形態において、InGaP層をAlGaAs層で代用することはできない。F（フッ素）系ガスを含むガスによるドライエッチング技術は、GaAs層またはInGaAs層をAlGaAs層に対して高い選択比でエッチングできることが知られており、この技術によればInGaP層をAlGaAs層で代用することで同様の効果が得られるかに思われるが、次のような理由から困難である。
【０１４１】
まず、第１にドライエッチング技術では基板に欠陥が導入されることが避けられず、そのために特性の劣化が避けられない。
【０１４２】
第２にAlGaAsはInGaPに比べて電子親和力が小さいため、AlGaAs/GaAsの接合面やAlGaAs/InGaAs接合面における伝導帯のエネルギー不連続量が大きい。従って、電子がGaAs層またはInGaAs層からAlGaAs層へ流れる時に、電子は例えば300mVのエネルギーバリアを越えなければならず、コンタクト抵抗増大を招く。
【０１４３】
これに対して、本発明の各実施態様の製造方法によれば、リセスエッチングをウェットエッチングで行うため、基板に欠陥が導入されて特性を劣化させるようなことはない。また、InGaPの電子親和力は比較的大きいため、InGaP/GaAsの接合面やInGaP/InGaAs接合面における伝導帯のエネルギー不連続量が小さく、電子がGaAs層またはInGaAs層からInGaP層へ流れる時に越えなければならないエネルギーバリアは、例えば30mV以下にすることができる。従って、本発明によれば、InGaP/GaAsの接合面やInGaP/InGaAs接合面における伝導帯のエネルギー不連続量が原因で、コンタクト抵抗が増大することはほとんどない。
【０１４４】
尚、以上の実施形態において、n-AlGaAsからなる下側の電子供給層１３及び上側の電子供給層１５は、必ず均一にn型である必要はなく、一部において高濃度にn型であってもよい。即ち、下側の電子供給層１３及び上側の電子供給層１５は、部分的にまたは全体にn型不純物が添加されるAlGaAsから形成される。
【０１４５】
以上、第１乃至第４の実施の形態とその変形例を用いて本発明の説明を行ったが、本発明は上記各実施の形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１４６】
【発明の効果】
以上詳述したようにこの発明によれば、寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタを提供することが出来る。
【０１４７】
また、選択ウェットエッチング法により比較的容易にダブルリセス構造を形成できるヘテロ接合型化合物半導体電界効果トランジスタの製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１の製造工程を示す断面構造図。
【図３】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第２の製造工程を示す断面構造図。
【図４】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第３の製造工程を示す断面構造図。
【図５】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第４の製造工程を示す断面構造図。
【図６】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第５の製造工程を示す断面構造図。
【図７】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第６の製造工程を示す断面構造図。
【図８】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第７の製造工程を示す断面構造図。
【図９】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第８の製造工程を示す断面構造図。
【図１０】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第９の製造工程を示す断面構造図。
【図１１】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１０の製造工程を示す断面構造図。
【図１２】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１１の製造工程を示す断面構造図。
【図１３】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１２の製造工程を示す断面構造図。
【図１４】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１３の製造工程を示す断面構造図。
【図１５】本発明の第１の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの第１４の製造工程を示す断面構造図。
【図１６】本発明の第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタを示す断面構造図。
【図１７】本発明の第１，第２の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図。
【図１８】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第１の製造工程を示す断面構造図。
【図１９】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第２の製造工程を示す断面構造図。
【図２０】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第３の製造工程を示す断面構造図。
【図２１】図１７に示したヘテロ接合型化合物半導体電界効果トランジスタの製造方法について説明するためのもので、第４の製造工程を示す断面構造図。
【図２２】本発明の第３の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２３】本発明の第４の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【図２４】本発明の第３，第４の実施形態に係るヘテロ接合型化合物半導体電界効果トランジスタの変形例について説明するための断面構造図。
【図２５】従来のヘテロ接合型化合物半導体電界効果トランジスタの断面構造図。
【符号の説明】
５…ワイドリセス開口、１０…ナロウリセス開口、１１…半絶縁性GaAs基板、１２…バッファ層、１３…電子供給下層、１４…チャネル層、１５…電子供給上層、１６…電界強度緩和層、１７…コンタクト下層、１８…コンタクト上層、２０…ソース電極、２１…ドレイン電極、２２…ゲート電極、５０…リセスストッパ層。
Claims (7)
- 化合物半導体基板上に設けられ、イントリンシック型のGaAsまたはInGaAsからなるチャネル層と、
前記チャネル層上に設けられ、ｎ型不純物が添加されたAlGaAsからなる第１の電子供給層と、
前記第１の電子供給層上に設けられ、イントリンシック型のInGaPからなる電界強度緩和層と、
前記電界強度緩和層上に設けられ、ｎ型不純物が添加されたGaAsまたはInGaAsからなる第１のコンタクト層と、
前記第１のコンタクト層上に設けられ、イントリンシック型のInGaPからなるリセスストッパ層と、
前記リセスストッパ層上に設けられ、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加されたGaAsからなる第２のコンタクト層と、
前記リセスストッパ層の表面を露出させるように、前記第２のコンタクト層を貫通して形成されたワイドリセス開口と、
前記ワイドリセス開口内に、前記第１の電子供給層の表面を露出させるように、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層を貫通して形成されたナロウリセス開口と、
前記ナロウリセス開口内の底部に露出させた前記第１の電子供給層の表面上に設けられたゲート電極と、
前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むように設けられたソース電極及びドレイン電極と
を具備することを特徴とするヘテロ接合型化合物半導体電界効果トランジスタ。 - 化合物半導体基板上に設けられ、イントリンシック型の GaAs または InGaAs からなるチャネル層と、
前記チャネル層上に設けられ、ｎ型不純物が添加された AlGaAs からなる第１の電子供給層と、
前記第１の電子供給層上に設けられ、イントリンシック型の InGaP からなる電界強度緩和層と、
前記電界強度緩和層上に設けられ、ｎ型不純物が添加された GaAs または InGaAs からなる第１のコンタクト層と、
前記第１のコンタクト層上に設けられ、イントリンシック型の InGaP からなるリセスストッパ層と、
前記リセスストッパ層上に設けられ、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加された GaAs からなる第２のコンタクト層と、
前記リセスストッパ層の表面を露出させるように、前記第２のコンタクト層を貫通して形成されたワイドリセス開口と、
前記ワイドリセス開口内に、前記電界強度緩和層の表面を露出させるように、前記リセスストッパ層及び前記第１のコンタクト層を貫通して形成されたナロウリセス開口と、
前記ナロウリセス開口内の底部に露出させた前記電界強度緩和層の表面上に設けられたゲート電極と、
前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むように設けられたソース電極及びドレイン電極と
を具備することを特徴とするヘテロ接合型化合物半導体電界効果トランジスタ。 - 前記電界強度緩和層及び前記リセスストッパ層の厚さは、前記第１のコンタクト層よりも薄いことを特徴とする請求項１または２のいずれか１つの項に記載のヘテロ接合型化合物半導体電界効果トランジスタ。
- 前記化合物半導体基板は、半絶縁性 GaAs 基板と、この半絶縁性 GaAs 基板上に設けられた超格子構造のバッファ層と、このバッファ層上で且つ前記チャネル層下に設けられ、ｎ型不純物が添加された AlGaAs からなる第２の電子供給層とを含むことを特 徴とする請求項１乃至請求項３のいずれか１つの項に記載のヘテロ接合型化合物半導体電界効果トランジスタ。
- 化合物半導体基板上にイントリンシック型の GaAs または InGaAs からなるチャネル層を堆積形成する工程と、
前記チャネル層上に AlGaAs からなる第１の電子供給層を堆積形成する工程と、
前記電子供給層上にイントリンシック型の InGaP からなる電界強度緩和層を堆積形成する工程と、
前記電界強度緩和層上にｎ型不純物が添加された GaAs または InGaAs からなる第１のコンタクト層を堆積形成する工程と、
前記第１のコンタクト層上にイントリンシック型の InGaP からなるリセスストッパ層を堆積形成する工程と、
前記リセスストッパ層上に、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加された GaAs からなる第２のコンタクト層を堆積形成する工程と、
前記リセスストッパ層をストッパとして用いて、前記第２のコンタクト層をウェットエッチングし、この第２のコンタクト層を貫通するワイドリセス開口を形成する工程と、
前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むようにソース電極及びドレイン電極を形成する工程と、
前記電界強度緩和層をストッパとして用いて、前記ワイドリセス開口内の前記第１のコンタクト層をウェットエッチングする工程と、
前記第１の電子供給層をストッパとして用いて、前記ナロウリセス開口内の前記電界強度緩和層をウェットエッチングし、前記リセスストッパ層、前記第１のコンタクト層及び前記電界強度緩和層を貫通するナロウリセス開口を形成する工程と、
前記ナロウリセス開口内の底部に露出された前記第１の電子供給層の表面上にゲート電極を形成する工程と
を具備することを特徴とするヘテロ接合型化合物半導体電界効果トランジスタの製造方法。 - 化合物半導体基板上にイントリンシック型の GaAs または InGaAs からなるチャネル層を堆積形成する工程と、
前記チャネル層上に AlGaAs からなる電子供給層を堆積形成する工程と、
前記第１の電子供給層上にイントリンシック型の InGaP からなる電界強度緩和層を堆積形成する工程と、
前記電界強度緩和層上にｎ型不純物が添加された GaAs または InGaAs からなる第１のコンタクト層を堆積形成する工程と、
前記第１のコンタクト層上にイントリンシック型の InGaP からなるリセスストッパ層を堆積形成する工程と、
前記リセスストッパ層上に、ｎ型不純物が前記第１のコンタクト層よりも高濃度に添加された GaAs からなる第２のコンタクト層を堆積形成する工程と、
前記リセスストッパ層をストッパとして用いて、前記第２のコンタクト層をウェットエッチングし、この第２のコンタクト層を貫通するワイドリセス開口を形成する工程と、
前記ワイドリセス開口の外側の前記第２のコンタクト層上に、前記ワイドリセス開口を挟むようにソース電極及びドレイン電極を形成する工程と、
前記第１のコンタクト層をストッパとして用いて、前記ワイドリセス開口内の前記リセスストッパ層をウェットエッチングする工程と、
前記電界強度緩和層をストッパとして用いて、前記ワイドリセス開口内の前記第１のコンタクト層をウェットエッチングし、前記リセスストッパ層及び前記第１のコンタクト層を貫通するナロウリセス開口を形成する工程と、
前記ナロウリセス開口内の底部に露出された前記電界強度緩和層の表面上にゲート電極を形成する工程と
を具備することを特徴とするヘテロ接合型化合物半導体電界効果トランジスタの製造方法。 - 前記化合物半導体基板は、半絶縁性 GaAs 基板と、この半絶縁性 GaAs 基板上に堆積形成された超格子構造のバッファ層と、このバッファ層上で且つ前記チャネル層下に堆積形成され、ｎ型不純物が添加された AlGaAs からなる第２の電子供給層とを含むことを特徴とする請求項５または６のいずれか１つの項に記載のヘテロ接合型化合物半導体電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002358337A JP4064800B2 (ja) | 2002-12-10 | 2002-12-10 | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 |
| TW092134085A TWI237393B (en) | 2002-12-10 | 2003-12-03 | Hetero-junction composite semiconductor field effect transistor and the manufacturing method thereof |
| US10/730,098 US6936870B2 (en) | 2002-12-10 | 2003-12-09 | Heterojunction type compound semiconductor field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002358337A JP4064800B2 (ja) | 2002-12-10 | 2002-12-10 | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193273A JP2004193273A (ja) | 2004-07-08 |
| JP4064800B2 true JP4064800B2 (ja) | 2008-03-19 |
Family
ID=32758083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002358337A Expired - Fee Related JP4064800B2 (ja) | 2002-12-10 | 2002-12-10 | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6936870B2 (ja) |
| JP (1) | JP4064800B2 (ja) |
| TW (1) | TWI237393B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199016B2 (en) | 2004-08-13 | 2007-04-03 | Raytheon Company | Integrated circuit resistor |
| EP1801865A4 (en) * | 2004-08-27 | 2009-11-04 | Nat Inst Inf & Comm Tech | GALLIUM-NITRIDE FIELD EFFECT TRANSISTOR AND METHOD FOR PRODUCING THE SAME |
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
| KR100631051B1 (ko) | 2005-09-12 | 2006-10-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터의 제조 방법 |
| JP2007103425A (ja) | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 化合物半導体からなる電界効果トランジスタ |
| JP2009081177A (ja) * | 2007-09-25 | 2009-04-16 | Nec Electronics Corp | 電界効果トランジスタ、半導体チップ及び半導体装置 |
| JP2009302166A (ja) * | 2008-06-11 | 2009-12-24 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2010135590A (ja) | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 電界効果トランジスタ |
| TWI393258B (zh) * | 2009-03-13 | 2013-04-11 | Nat Univ Dong Hwa | Field effect transistor with indium aluminum gallium / gallium arsenide hump gate |
| GB201112330D0 (en) | 2011-07-18 | 2011-08-31 | Epigan Nv | Method for growing III-V epitaxial layers and semiconductor structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581452B2 (ja) | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3107031B2 (ja) * | 1998-03-06 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3716906B2 (ja) * | 2000-03-06 | 2005-11-16 | 日本電気株式会社 | 電界効果トランジスタ |
-
2002
- 2002-12-10 JP JP2002358337A patent/JP4064800B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-03 TW TW092134085A patent/TWI237393B/zh not_active IP Right Cessation
- 2003-12-09 US US10/730,098 patent/US6936870B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
| JP5652392B2 (ja) * | 2009-05-19 | 2015-01-14 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI237393B (en) | 2005-08-01 |
| US6936870B2 (en) | 2005-08-30 |
| US20040164317A1 (en) | 2004-08-26 |
| TW200414537A (en) | 2004-08-01 |
| JP2004193273A (ja) | 2004-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3716906B2 (ja) | 電界効果トランジスタ | |
| JP3744381B2 (ja) | 電界効果型トランジスタ | |
| JPH05275463A (ja) | 半導体装置 | |
| JPH06224225A (ja) | 電界効果半導体装置 | |
| JP3951743B2 (ja) | 半導体装置およびその製造方法 | |
| JP4064800B2 (ja) | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 | |
| US6429471B1 (en) | Compound semiconductor field effect transistor and method for the fabrication thereof | |
| JP3164078B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3439578B2 (ja) | 半導体装置およびその製造方法 | |
| JP3285132B2 (ja) | 半導体装置の製造方法 | |
| JPH11177079A (ja) | 電界効果トランジスタ | |
| JP3141935B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3077599B2 (ja) | 電界効果トランジスタ | |
| JP2723901B2 (ja) | 半導体装置及びその応用回路 | |
| JPH1197669A (ja) | 半導体装置 | |
| JP3123940B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3460104B2 (ja) | 電界効果半導体装置及びその製造方法 | |
| JP2006319122A (ja) | 化合物半導体装置 | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH05235056A (ja) | 半導体装置及びその製造方法 | |
| JP2000012560A (ja) | メサ型化合物半導体電界効果トランジスタ及びその作製方法 | |
| JP2005051165A (ja) | Ｍｅｓｆｅｔおよびその製造方法 | |
| JP2002190588A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH05267352A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071030 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071227 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |