JPH05235056A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05235056A JPH05235056A JP3366492A JP3366492A JPH05235056A JP H05235056 A JPH05235056 A JP H05235056A JP 3366492 A JP3366492 A JP 3366492A JP 3366492 A JP3366492 A JP 3366492A JP H05235056 A JPH05235056 A JP H05235056A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に係り，特に，
ヘテロ接合により形成される２次元電子（又は正孔）ガ
スを利用する半導体装置及びその製造方法に関し，寄生
抵抗を低くし，かつしきい値調整を容易にすることを目
的とする。 【構成】 半導体基体１, ２上にチャネルとなる第１の
化合物半導体層３，ソース・ドレインとなる第２の化合
物半導体層４を順に成長する工程と，第２の化合物半導
体層４上に絶縁層５を形成する工程と, マスクを用いて
絶縁層５及び第２の化合物半導体層４をエッチングして
除去し，第１の化合物半導体層３を露出する開孔７を形
成する工程と, 開孔７の第２の化合物半導体層４側面に
絶縁膜側壁８を形成する工程と，露出した第１の化合物
半導体層３上に電子供給層となる第３の化合物半導体層
９を成長する工程と，第３の化合物半導体層９上にゲー
ト電極となる導体層10を堆積する工程とを有するように
構成する。
ヘテロ接合により形成される２次元電子（又は正孔）ガ
スを利用する半導体装置及びその製造方法に関し，寄生
抵抗を低くし，かつしきい値調整を容易にすることを目
的とする。 【構成】 半導体基体１, ２上にチャネルとなる第１の
化合物半導体層３，ソース・ドレインとなる第２の化合
物半導体層４を順に成長する工程と，第２の化合物半導
体層４上に絶縁層５を形成する工程と, マスクを用いて
絶縁層５及び第２の化合物半導体層４をエッチングして
除去し，第１の化合物半導体層３を露出する開孔７を形
成する工程と, 開孔７の第２の化合物半導体層４側面に
絶縁膜側壁８を形成する工程と，露出した第１の化合物
半導体層３上に電子供給層となる第３の化合物半導体層
９を成長する工程と，第３の化合物半導体層９上にゲー
ト電極となる導体層10を堆積する工程とを有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り，特に，半導体ヘテロ接合により形成される
２次元電子（又は正孔）ガスを利用する半導体装置及び
その製造方法に関する。
方法に係り，特に，半導体ヘテロ接合により形成される
２次元電子（又は正孔）ガスを利用する半導体装置及び
その製造方法に関する。
【０００２】高電子移動度トランジスタ（ＨＥＭＴ）の
ような半導体ヘテロ接合デバイスでは，その性能を向上
させるため，ゲート長を短くする努力が続けられている
一方，寄生抵抗を減らすためソース電極をゲート電極に
近づける努力も続けられている。さらに，特性の均一性
を保つため，しきい値を所定の値に精度よく合わす努力
も続けられている。
ような半導体ヘテロ接合デバイスでは，その性能を向上
させるため，ゲート長を短くする努力が続けられている
一方，寄生抵抗を減らすためソース電極をゲート電極に
近づける努力も続けられている。さらに，特性の均一性
を保つため，しきい値を所定の値に精度よく合わす努力
も続けられている。
【０００３】
【従来の技術】図３は従来例の半導体装置の断面図であ
る。図中，１は半導体基板で，例えばＧａＡｓ基板，２
はバッファ層で，例えばｉ−ＧａＡｓ，３はチャネル
で，例えばｉ−ＩｎＧａＡｓ，９は電子供給層で，例え
ばｎ−ＩｎＧａＰ，４はキャップ層でありソース・ドレ
インであって，例えばｎ+ −ＧａＡｓ，10はゲート電
極,11はソース電極, 12はドレイン電極を表す。
る。図中，１は半導体基板で，例えばＧａＡｓ基板，２
はバッファ層で，例えばｉ−ＧａＡｓ，３はチャネル
で，例えばｉ−ＩｎＧａＡｓ，９は電子供給層で，例え
ばｎ−ＩｎＧａＰ，４はキャップ層でありソース・ドレ
インであって，例えばｎ+ −ＧａＡｓ，10はゲート電
極,11はソース電極, 12はドレイン電極を表す。
【０００４】寄生抵抗はソース・ドレイン４とゲート電
極10を近づける程小さくなるのであるが，ソース・ドレ
イン４とゲート電極10を電気的に離すためにはある程度
の距離は必要である。したがって，この構造では寄生抵
抗を下げるのに限界がある。
極10を近づける程小さくなるのであるが，ソース・ドレ
イン４とゲート電極10を電気的に離すためにはある程度
の距離は必要である。したがって，この構造では寄生抵
抗を下げるのに限界がある。
【０００５】また，電子供給層９のバンドギャップはソ
ース・ドレインとなるキャップ層４を構成するｎ+ −Ｇ
ａＡｓのバンドギャップよりも大きいため，ソースから
注入される電子にとって電子供給層９はバリアとなる。
したがって，この点からもこの構造では寄生抵抗を下げ
るのに限界がある。
ース・ドレインとなるキャップ層４を構成するｎ+ −Ｇ
ａＡｓのバンドギャップよりも大きいため，ソースから
注入される電子にとって電子供給層９はバリアとなる。
したがって，この点からもこの構造では寄生抵抗を下げ
るのに限界がある。
【０００６】電子供給層９のバリアを取り除く技術とし
てエピタキシャル選択再成長技術があり，この技術を利
用して寄生抵抗を減少させた構造がある。図４に示す他
の従来例の半導体装置の断面図はそのような構造を示す
ものである。
てエピタキシャル選択再成長技術があり，この技術を利
用して寄生抵抗を減少させた構造がある。図４に示す他
の従来例の半導体装置の断面図はそのような構造を示す
ものである。
【０００７】図４において，１は半導体基板で，例えば
ＧａＡｓ基板，２はバッファ層でかつチャネルであり，
例えばｉ−ＧａＡｓ，２ＤＥＧは２次元電子ガス，9aは
電子供給層で，例えばｎ−ＡｌＧａＡｓ，４はソース・
ドレインで，例えばｎ+ −ＧａＡｓ，10はゲート電極
で，例えばＷＳｉ, 11はソース電極, 12はドレイン電
極，13, 14は絶縁膜を表す。
ＧａＡｓ基板，２はバッファ層でかつチャネルであり，
例えばｉ−ＧａＡｓ，２ＤＥＧは２次元電子ガス，9aは
電子供給層で，例えばｎ−ＡｌＧａＡｓ，４はソース・
ドレインで，例えばｎ+ −ＧａＡｓ，10はゲート電極
で，例えばＷＳｉ, 11はソース電極, 12はドレイン電
極，13, 14は絶縁膜を表す。
【０００８】図５(a) 〜(e) は他の従来例を示す工程順
断面図で, この構造を実現する工程を示す。以下，これ
らの図を参照しながら，他の従来例の工程を説明する。 図５(a) 参照 ＧａＡｓ基板１上にｉ−ＧａＡｓ層２，ｎ−ＡｌＧａＡ
ｓ層9a，ＷＳｉ層10，ＳｉＯ2 膜13を順次成長する。そ
の上に，ゲートをパターニングするレジストマスク16を
形成する。
断面図で, この構造を実現する工程を示す。以下，これ
らの図を参照しながら，他の従来例の工程を説明する。 図５(a) 参照 ＧａＡｓ基板１上にｉ−ＧａＡｓ層２，ｎ−ＡｌＧａＡ
ｓ層9a，ＷＳｉ層10，ＳｉＯ2 膜13を順次成長する。そ
の上に，ゲートをパターニングするレジストマスク16を
形成する。
【０００９】図５(b) 参照 レジストマスク16をマスクにしてＳｉＯ2 膜13及びＷＳ
ｉ層10をエッチングし，ゲート電極10を形成する。
ｉ層10をエッチングし，ゲート電極10を形成する。
【００１０】図５(c) 参照 全面にＳｉＯ2 膜14を堆積した後，マスクを用いてＳｉ
Ｏ2 膜14を異方的にエッチングし，絶縁膜14b 及びゲー
ト電極10の絶縁膜側壁14a を形成する。
Ｏ2 膜14を異方的にエッチングし，絶縁膜14b 及びゲー
ト電極10の絶縁膜側壁14a を形成する。
【００１１】図５(d) 参照 絶縁膜14b 及び絶縁膜側壁14a をマスクにして，例えば
ミリング法により電子供給層（ｎ−ＡｌＧａＡｓ層）9a
を除去して，チャネルとなるｉ−ＧａＡｓ層２を露出す
る溝15を形成する。
ミリング法により電子供給層（ｎ−ＡｌＧａＡｓ層）9a
を除去して，チャネルとなるｉ−ＧａＡｓ層２を露出す
る溝15を形成する。
【００１２】図５(e) 参照 溝15にｎ+ −ＧａＡｓを選択的に再成長し，ソース・ド
レイン４を形成する。次いで，ソース・ドレイン４に接
続するオーミック電極となるＡｕＧｅ／Ａｕを蒸着し，
それをパターニングしてソース電極11, ドレイン電極12
を形成する。
レイン４を形成する。次いで，ソース・ドレイン４に接
続するオーミック電極となるＡｕＧｅ／Ａｕを蒸着し，
それをパターニングしてソース電極11, ドレイン電極12
を形成する。
【００１３】この構造はｎ+ −ＧａＡｓ層（ソース・ド
レイン）４が直接２ＤＥＧに接触する構造となっている
ため，寄生抵抗を小さくできる。ところで，ゲート電圧
対ドレイン電流特性のしきい値は，ゲート電極10下の電
子供給層9aの厚さに依存する。そこで，所定のしきい値
を実現するよう予め電子供給層9aの厚さを設定するが，
実際のプロセスにおいては必ずしもその値がいつでも所
定の値になるとは限らない。
レイン）４が直接２ＤＥＧに接触する構造となっている
ため，寄生抵抗を小さくできる。ところで，ゲート電圧
対ドレイン電流特性のしきい値は，ゲート電極10下の電
子供給層9aの厚さに依存する。そこで，所定のしきい値
を実現するよう予め電子供給層9aの厚さを設定するが，
実際のプロセスにおいては必ずしもその値がいつでも所
定の値になるとは限らない。
【００１４】図５(a) 〜(e) に示したプロセスでは，電
子供給層9aを形成しゲート電極10を形成した後，ソース
・ドレイン４を成長する。その段階でゲート電圧対ドレ
イン電流特性を測定し，しきい値が所定の範囲からはず
れていたとしても，もはや調整し直すことはできない。
子供給層9aを形成しゲート電極10を形成した後，ソース
・ドレイン４を成長する。その段階でゲート電圧対ドレ
イン電流特性を測定し，しきい値が所定の範囲からはず
れていたとしても，もはや調整し直すことはできない。
【００１５】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，半導体ヘテロ接合デバイスにおいて，寄生抵抗を
小さくできる構造，及び，工程中しきい値を調整できる
製造方法を提供することを目的とする。
鑑み，半導体ヘテロ接合デバイスにおいて，寄生抵抗を
小さくできる構造，及び，工程中しきい値を調整できる
製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】図１は実施例の半導体装
置の断面図，図２(a) 〜(e) は，実施例を示す工程順断
面図である。
置の断面図，図２(a) 〜(e) は，実施例を示す工程順断
面図である。
【００１７】上記課題は，半導体基体１, ２上に形成さ
れたチャネルとなる第１の化合物半導体層３と，該第１
の化合物半導体層３上に設けられソース及びドレインと
なる第２の化合物半導体層４と，該第１の化合物半導体
層３の表面上に設けられかつ側面が該第２の化合物半導
体層４の側面と絶縁膜８を介して接し，電子（又は正
孔）供給層となる第３の化合物半導体層９と, 該第３の
化合物半導体層９上にゲート電極となる導体層10とを有
する半導体装置によって解決される。
れたチャネルとなる第１の化合物半導体層３と，該第１
の化合物半導体層３上に設けられソース及びドレインと
なる第２の化合物半導体層４と，該第１の化合物半導体
層３の表面上に設けられかつ側面が該第２の化合物半導
体層４の側面と絶縁膜８を介して接し，電子（又は正
孔）供給層となる第３の化合物半導体層９と, 該第３の
化合物半導体層９上にゲート電極となる導体層10とを有
する半導体装置によって解決される。
【００１８】また，半導体基体１, ２上に第１の化合物
半導体層３，第２の化合物半導体層４を順に成長する工
程と，該第２の化合物半導体層４上に絶縁層５を形成す
る工程と, マスクを用いて該絶縁層５及び該第２の化合
物半導体層４をエッチングして除去し，該第１の化合物
半導体層３を露出する開孔７を形成する工程と, 該開孔
７の該第２の化合物半導体層４側面に絶縁膜側壁８を形
成する工程と，露出した該第１の化合物半導体層３上に
該第１の化合物半導体層３のバンドギャップより大きい
バンドギャップを有する第３の化合物半導体層９を成長
する工程と，該第３の化合物半導体層９上に導体層10を
堆積する工程とを有する半導体装置の製造方法によって
解決される。
半導体層３，第２の化合物半導体層４を順に成長する工
程と，該第２の化合物半導体層４上に絶縁層５を形成す
る工程と, マスクを用いて該絶縁層５及び該第２の化合
物半導体層４をエッチングして除去し，該第１の化合物
半導体層３を露出する開孔７を形成する工程と, 該開孔
７の該第２の化合物半導体層４側面に絶縁膜側壁８を形
成する工程と，露出した該第１の化合物半導体層３上に
該第１の化合物半導体層３のバンドギャップより大きい
バンドギャップを有する第３の化合物半導体層９を成長
する工程と，該第３の化合物半導体層９上に導体層10を
堆積する工程とを有する半導体装置の製造方法によって
解決される。
【００１９】
【作用】本発明の半導体装置では，ゲート電極10に接続
する電子（又は正孔）供給層９とソース及びドレイン４
とは絶縁膜側壁８で隔てられているが，絶縁膜側壁８は
例えば側壁形成技術により極めて薄く形成することがで
きるから，寄生抵抗を極めて小さくすることができる。
する電子（又は正孔）供給層９とソース及びドレイン４
とは絶縁膜側壁８で隔てられているが，絶縁膜側壁８は
例えば側壁形成技術により極めて薄く形成することがで
きるから，寄生抵抗を極めて小さくすることができる。
【００２０】また，本発明の製造方法によれば，ソース
・ドレイン４を形成した後電子（又は正孔）供給層を形
成するから，電子（又は正孔）供給層を形成した直後に
しきい値を測定し，その値が所定の値より大きい場合，
電子（又は正孔）供給層を微細にエッチングして厚さを
調整し，所定の値に合わすことができる。
・ドレイン４を形成した後電子（又は正孔）供給層を形
成するから，電子（又は正孔）供給層を形成した直後に
しきい値を測定し，その値が所定の値より大きい場合，
電子（又は正孔）供給層を微細にエッチングして厚さを
調整し，所定の値に合わすことができる。
【００２１】
【実施例】図１は実施例の半導体装置の断面図で，２次
元電子ガスを利用するＨＥＭＴの例を示している。図
中，１は半導体基板で例えば半絶縁性ＧａＡｓ基板，２
はバッファ層で例えばｉ−ＧａＡｓ，３はチャネルで例
えばｉ−ＩｎＧａＡｓ，４はソース・ドレインで例えば
ｎ+ −ＧａＡｓ，５は絶縁膜で例えばＳｉＮ，８は絶縁
膜側壁で例えばＳｉＯＮ，９は電子供給層で例えばｎ−
ＩｎＧａＰ，10はゲート電極で例えばＷ5 Ｓｉ3 , 11は
ソース電極で例えばＡｕ／ＡｕＧｅ，12はドレイン電極
で例えばＡｕ／ＡｕＧｅを表す。
元電子ガスを利用するＨＥＭＴの例を示している。図
中，１は半導体基板で例えば半絶縁性ＧａＡｓ基板，２
はバッファ層で例えばｉ−ＧａＡｓ，３はチャネルで例
えばｉ−ＩｎＧａＡｓ，４はソース・ドレインで例えば
ｎ+ −ＧａＡｓ，５は絶縁膜で例えばＳｉＮ，８は絶縁
膜側壁で例えばＳｉＯＮ，９は電子供給層で例えばｎ−
ＩｎＧａＰ，10はゲート電極で例えばＷ5 Ｓｉ3 , 11は
ソース電極で例えばＡｕ／ＡｕＧｅ，12はドレイン電極
で例えばＡｕ／ＡｕＧｅを表す。
【００２２】図１に見るように，バッファ層２上にチャ
ネル３が形成され，それに接してソース及びドレイン４
と電子供給層９が形成され，ソース及びドレイン４と電
子供給層９の側面は絶縁膜８を介して接している。
ネル３が形成され，それに接してソース及びドレイン４
と電子供給層９が形成され，ソース及びドレイン４と電
子供給層９の側面は絶縁膜８を介して接している。
【００２３】さらに，電子供給層９に接してゲート電極
10が形成されている。図２(a) 〜(e) は実施例を示す工
程順断面図で，図１に示した半導体装置を実現する工程
順断面図である。以下，これらの図を参照しながら説明
する。
10が形成されている。図２(a) 〜(e) は実施例を示す工
程順断面図で，図１に示した半導体装置を実現する工程
順断面図である。以下，これらの図を参照しながら説明
する。
【００２４】図２(a) 参照 半絶縁性ＧａＡｓ基板１上にＣＶＤ法により，厚さ5000
Åのｉ−ＧａＡｓ層２，厚さ 200Åのｉ−ＩｎＧａＡｓ
層３，厚さ 500Åのｎ+ −ＧａＡｓ層４を連続成長す
る。ｉ−ＧａＡｓ層２はバッファ層，ｉ−ＩｎＧａＡｓ
層３はチャネル，ｎ+ −ＧａＡｓ層４はソース・ドレイ
ンとなる。ｉ−ＩｎＧａＡｓ層３に替えてｎ−ＩｎＧａ
Ａｓ層を使用することもできる。
Åのｉ−ＧａＡｓ層２，厚さ 200Åのｉ−ＩｎＧａＡｓ
層３，厚さ 500Åのｎ+ −ＧａＡｓ層４を連続成長す
る。ｉ−ＧａＡｓ層２はバッファ層，ｉ−ＩｎＧａＡｓ
層３はチャネル，ｎ+ −ＧａＡｓ層４はソース・ドレイ
ンとなる。ｉ−ＩｎＧａＡｓ層３に替えてｎ−ＩｎＧａ
Ａｓ層を使用することもできる。
【００２５】ｎ+ −ＧａＡｓ層４上に絶縁層として，厚
さ2000ÅのＳｉＮ層５をＣＶＤ法により堆積する。 図２(b) 参照 ＳｉＮ層５上にゲート領域に開孔を有するレジストマス
ク６を形成し，それをマスクにして，例えばＣＨＦ3 ガ
スを用いるＲＩＥによりＳｉＮ層５を異方的にエッチン
グする。次いで，例えばＣＣｌ2 Ｆ2 ガスを用いるＲＩ
Ｅにより，ｎ+−ＧａＡｓ層４を異方的にエッチングす
る。この時，ｉ−ＩｎＧａＡｓ層３はエッチング停止層
として作用する。
さ2000ÅのＳｉＮ層５をＣＶＤ法により堆積する。 図２(b) 参照 ＳｉＮ層５上にゲート領域に開孔を有するレジストマス
ク６を形成し，それをマスクにして，例えばＣＨＦ3 ガ
スを用いるＲＩＥによりＳｉＮ層５を異方的にエッチン
グする。次いで，例えばＣＣｌ2 Ｆ2 ガスを用いるＲＩ
Ｅにより，ｎ+−ＧａＡｓ層４を異方的にエッチングす
る。この時，ｉ−ＩｎＧａＡｓ層３はエッチング停止層
として作用する。
【００２６】図２(c) 参照 レジストマスク６を剥離した後，全面に厚さが例えば 3
00ÅのＳｉＯＮ層をＣＶＤ法により堆積し，それを異方
的にエッチングして，開孔７に露出するｎ+−ＧａＡｓ
層４の側面にＳｉＯＮ側壁８を形成する。ＳｉＯＮ側壁
８の厚さは約300Åである。
00ÅのＳｉＯＮ層をＣＶＤ法により堆積し，それを異方
的にエッチングして，開孔７に露出するｎ+−ＧａＡｓ
層４の側面にＳｉＯＮ側壁８を形成する。ＳｉＯＮ側壁
８の厚さは約300Åである。
【００２７】図２(d) 参照 ｉ−ＩｎＧａＡｓ層３上に厚さ 200Åのｎ−ＩｎＧａＰ
層９を，ＭＯＣＶＤ法により，選択的に成長する。ｎ−
ＩｎＧａＰ層９は電子供給層となる。電子供給層ｎ−Ｉ
ｎＧａＰのエネルギーギャップは約1.95ｅＶ，それに接
するチャネルｉ−ＩｎＧａＡｓのエネルギーギャップは
約 1.1ｅＶである。
層９を，ＭＯＣＶＤ法により，選択的に成長する。ｎ−
ＩｎＧａＰ層９は電子供給層となる。電子供給層ｎ−Ｉ
ｎＧａＰのエネルギーギャップは約1.95ｅＶ，それに接
するチャネルｉ−ＩｎＧａＡｓのエネルギーギャップは
約 1.1ｅＶである。
【００２８】図２(e) 参照 全面にゲート電極となる金属として，例えばＷ5 Ｓｉ3
を蒸着し，マスクを用いてそれをエッチングしてｎ−Ｉ
ｎＧａＰ層９に接続するゲート電極10を形成する。その
後，ｎ+ −ＧａＡｓ層４上に，オーミック電極となるＡ
ｕＧｅ 500Å,Ａｕ1500Åの複合膜をリフトオフ法によ
り形成し，ソースに接続するソース電極11，ドレインに
接続するドレイン電極12を形成する。
を蒸着し，マスクを用いてそれをエッチングしてｎ−Ｉ
ｎＧａＰ層９に接続するゲート電極10を形成する。その
後，ｎ+ −ＧａＡｓ層４上に，オーミック電極となるＡ
ｕＧｅ 500Å,Ａｕ1500Åの複合膜をリフトオフ法によ
り形成し，ソースに接続するソース電極11，ドレインに
接続するドレイン電極12を形成する。
【００２９】このようにして，２次元電子ガスを利用す
るＨＥＭＴが完成する。ソース・ドレイン４と電子供給
層９との間の絶縁膜の厚さは 300Åと極めて薄く，寄生
抵抗を小さくすることができる。
るＨＥＭＴが完成する。ソース・ドレイン４と電子供給
層９との間の絶縁膜の厚さは 300Åと極めて薄く，寄生
抵抗を小さくすることができる。
【００３０】ゲート電圧対ドレイン電流特性のしきい値
は，ゲート電極10下の電子供給層９の厚さに微妙に依存
するが，電子供給層となるｎ−ＩｎＧａＰ層９の厚さを
若干厚めに形成した後，ゲート電圧対ドレイン電流特性
を測定し，その結果に基づいてｎ−ＩｎＧａＰ層９をエ
ッチングレートの極めて小さいエッチャントを用いてエ
ッチングし，しきい値を微細に調整して所定の値に合わ
すことができる。
は，ゲート電極10下の電子供給層９の厚さに微妙に依存
するが，電子供給層となるｎ−ＩｎＧａＰ層９の厚さを
若干厚めに形成した後，ゲート電圧対ドレイン電流特性
を測定し，その結果に基づいてｎ−ＩｎＧａＰ層９をエ
ッチングレートの極めて小さいエッチャントを用いてエ
ッチングし，しきい値を微細に調整して所定の値に合わ
すことができる。
【００３１】以上の実施例は２次元電子ガスを利用する
ＨＥＭＴ（ｎチャネルＨＥＭＴ）について説明したが，
本発明の方法はｎ型半導体に替えてｐ型半導体を用いれ
ば，２次元正孔ガスを利用するＨＥＭＴ（ｐチャネルＨ
ＥＭＴ）についても適用できることは明白である。
ＨＥＭＴ（ｎチャネルＨＥＭＴ）について説明したが，
本発明の方法はｎ型半導体に替えてｐ型半導体を用いれ
ば，２次元正孔ガスを利用するＨＥＭＴ（ｐチャネルＨ
ＥＭＴ）についても適用できることは明白である。
【００３２】また，ｎチャネルＨＥＭＴとｐチャネルＨ
ＥＭＴからなるコンプリメンタリ回路にも本発明を適用
できることは明白である。さらに，ソース・ドレインを
先に成長し，ゲート下の半導体層を後で成長させる本発
明の方法は，ＨＥＭＴ以外の半導体ヘテロ接合デバイス
においても有効に適用することができる。
ＥＭＴからなるコンプリメンタリ回路にも本発明を適用
できることは明白である。さらに，ソース・ドレインを
先に成長し，ゲート下の半導体層を後で成長させる本発
明の方法は，ＨＥＭＴ以外の半導体ヘテロ接合デバイス
においても有効に適用することができる。
【００３３】
【発明の効果】以上説明したように，本発明によれば，
半導体ヘテロ接合デバイスにおいて，寄生抵抗を小さく
することができる。また，工程途中において，しきい値
を調整し所定の値にすることができる。
半導体ヘテロ接合デバイスにおいて，寄生抵抗を小さく
することができる。また，工程途中において，しきい値
を調整し所定の値にすることができる。
【００３４】本発明は半導体ヘテロ接合デバイスの性能
の向上及び特性の均一性に寄与するものである。
の向上及び特性の均一性に寄与するものである。
【図１】実施例の半導体装置の断面図である。
【図２】(a) 〜(e) は実施例を示す工程順断面図であ
る。
る。
【図３】従来例の半導体装置の断面図である。
【図４】他の従来例の半導体装置の断面図である。
【図５】(a) 〜(e) は他の従来例を示す工程順断面図で
ある。
ある。
１は半導体基体でありＧａＡｓ基板であって半絶縁性Ｇ
ａＡｓ基板 ２は半導体基体でありバッファ層であってｉ−ＧａＡｓ ３はチャネルであってｉ−ＩｎＧａＡｓ ４はソース・ドレインであってｎ+ −ＧａＡｓ ５は絶縁層であってＳｉＮ ６はマスクであってレジストマスク ７は開孔 ８は絶縁膜であり絶縁膜側壁であってＳｉＯＮ側壁 ９は電子供給層であってｎ−ＩｎＧａＰ 9aは電子供給層であってｎ−ＡｌＧａＡｓ 10はゲート電極でありＷＳｉであってＷ5 Ｓｉ3 11はソース電極であってＡｕＧｅ／Ａｕ 12はドレイン電極であってＡｕＧｅ／Ａｕ 13は絶縁膜であってＳｉＯ2 膜 14, 14b は絶縁膜であってＳｉＯ2 膜 14a は絶縁膜であり絶縁膜側壁であってＳｉＯ2 膜 15は溝 16はマスクであってレジストマスク
ａＡｓ基板 ２は半導体基体でありバッファ層であってｉ−ＧａＡｓ ３はチャネルであってｉ−ＩｎＧａＡｓ ４はソース・ドレインであってｎ+ −ＧａＡｓ ５は絶縁層であってＳｉＮ ６はマスクであってレジストマスク ７は開孔 ８は絶縁膜であり絶縁膜側壁であってＳｉＯＮ側壁 ９は電子供給層であってｎ−ＩｎＧａＰ 9aは電子供給層であってｎ−ＡｌＧａＡｓ 10はゲート電極でありＷＳｉであってＷ5 Ｓｉ3 11はソース電極であってＡｕＧｅ／Ａｕ 12はドレイン電極であってＡｕＧｅ／Ａｕ 13は絶縁膜であってＳｉＯ2 膜 14, 14b は絶縁膜であってＳｉＯ2 膜 14a は絶縁膜であり絶縁膜側壁であってＳｉＯ2 膜 15は溝 16はマスクであってレジストマスク
Claims (2)
- 【請求項１】 半導体基体(1, 2)上に形成されたチャネ
ルとなる第１の化合物半導体層(3) と， 該第１の化合物半導体層(3) 上に設けられソース及びド
レインとなる第２の化合物半導体層(4) と， 該第１の化合物半導体層(3) の表面上に設けられかつ側
面が該第２の化合物半導体層(4) の側面と絶縁膜(8) を
介して接し，電子（又は正孔）供給層となる第３の化合
物半導体層(9) と, 該第３の化合物半導体層(9) 上にゲート電極となる導体
層(10)とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基体(1, 2)上に第１の化合物半導
体層(3) ，第２の化合物半導体層(4) を順に成長する工
程と， 該第２の化合物半導体層(4) 上に絶縁層(5) を形成する
工程と, マスクを用いて該絶縁層(5) 及び該第２の化合物半導体
層(4) をエッチングして除去し，該第１の化合物半導体
層(3) を露出する開孔(7) を形成する工程と, 該開孔(7) の該第２の化合物半導体層(4) 側面に絶縁膜
側壁(8) を形成する工程と， 露出した該第１の化合物半導体層(3) 上に該第１の化合
物半導体層(3) のバンドギャップより大きいバンドギャ
ップを有する第３の化合物半導体層(9) を成長する工程
と， 該第３の化合物半導体層(9) 上に導体層(10)を堆積する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03366492A JP3200917B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03366492A JP3200917B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235056A true JPH05235056A (ja) | 1993-09-10 |
| JP3200917B2 JP3200917B2 (ja) | 2001-08-20 |
Family
ID=12392728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03366492A Expired - Fee Related JP3200917B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200917B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686325A (en) * | 1994-11-30 | 1997-11-11 | Fujitsu Limited | Method for forming MESFET having T-shaped gate electrode |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
| JP2008300807A (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-02-20 JP JP03366492A patent/JP3200917B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686325A (en) * | 1994-11-30 | 1997-11-11 | Fujitsu Limited | Method for forming MESFET having T-shaped gate electrode |
| EP0715346A3 (en) * | 1994-11-30 | 1999-06-16 | Fujitsu Limited | Method of forming a MESFET with a T-shaped gate electrode and device formed thereby |
| EP1249862A2 (en) * | 1994-11-30 | 2002-10-16 | Fujitsu Limited | Semiconductor device and method for forming the same |
| EP1249862A3 (en) * | 1994-11-30 | 2004-07-21 | Fujitsu Limited | Semiconductor device and method for forming the same |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
| JP2008300807A (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP4524298B2 (ja) * | 2007-06-04 | 2010-08-11 | パナソニック株式会社 | 半導体装置の製造方法 |
| US7989845B2 (en) | 2007-06-04 | 2011-08-02 | Panasonic Corporation | Semiconductor device having a hetero-junction bipolar transistor and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3200917B2 (ja) | 2001-08-20 |
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